494409 A7 _____B7__ r 1 1 -- _ 五、發明說明（/ ) 本發明之背景 本發明之領域 本發明有關於用於半導體記憶裝置的自復新振盪器， 而特別的是，有關於自復新振盪器，其能夠藉由感測由於 漏電流所引起的記憶體記憶胞資料之遺失，以及藉由控制 復新的週期，而將在待機模式下的功率消耗最小化。 因此’根據本發明的自復新振盪器能夠應用於實現自 復新操作的所有半導體記憶裝置。 背景技術之說明 一般而言，”自復新”意味著動態的隨機存取記憶體 DRAM本身具有一個預定的週期，並且執行自復新的操作， 藉以在待機模式下保持儲存於記憶體記憶胞中的資料。 隨著晶片密度因DRAM製造技術的發展而增加，已經 發展出了高積體的DRAMs，諸如256Mb的DRAM以及1Gb 的DRAM。所以，DRAM的位元數目增加，因而導致在復 新操作期間中的功率消耗急遽地增大。此乃是由於：儘管 記憶胞的數目增加，然而組成其記憶胞的記憶胞電容器之 電容量並無修改或降低。因此，假使DRAM的積體層級增 加了四倍，則在復新操作期間中的功率消耗同樣也會增加 將近四倍。 復新功率消耗的增加起因於DRAM積體程度的增加， 乃是在半導體技術的發展領域中的其中一個主要問題。特 別是在設有記憶胞的系統中，諸如在筆記型個人電腦中， 待機模式下的功率消耗對記憶胞的使用時間，會產生相當 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) · .線· 494409 % A7 ______ B7__ 五、發明說明CV ) 地影響。 在傳統的技術中，一種具有預定週期的振盪器用來執 行自復新的模式，並且根據所預定的週期來執行其復新的 操作。在此，由於在DRAM記憶胞中的資料保持時間很容 易受到溫度的影響，而在局於常溫一個預定的層級下，根 據DRAM記憶胞中的資料保持時間，來決定所預定的週 期，其中的資料保持時間雖然在常溫或低溫下維持數秒之 久，然而在高溫下則單單只是維持將近0.1秒之久。 所以，在高溫下，其自復新週期乃是藉由相當短的資 料保持時間來決定的，因而會變得較短。此意味著經常性 地執行其復新操作。因此，可能會增加功率的消耗。 然而，相當受到自復新功率消耗影響的筆記型PC，通 常在常溫下使用。因此，傳統根據高溫的資料保持時間來 決定復新週期的自復新振盪器具有一種缺點：不必要地增 加了在待機模式下的功率消耗。 本發明之槪要 所以，本發明的目的乃是藉由控制其自復新週期能夠 隨著溫度而改變，以及藉由避免經常性地執行不必要的自 復新週期，藉以提供一種能夠將待機模式下的功率消耗最 小化之自復新振盪器。 爲了實現本發明以上所說明的目的，而設有一種自復 新振盪器，其包含：一個控制信號的產生機構，其機構感 測所輸入的信號之電位變化，並且，根據一個致能信號當 變導體記憶裝置進入自復新的模式時致能，產生一個具有 5 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱^ — " (請先閱讀背面之注意事項再填寫本頁) # -t-rOT . •線 494409 A7 ♦ ' Γ______Β7___ 五、發明說明（^ ) f靖先閱讀背面之注意事項再填寫本頁) 預定脈波寬度的寫入操作之控制信號；一個記憶胞丨奠_ $ 構，其機構回授寫入操作的控制信號、執行資料的寫 作、並且根據溫度的變化而將輸出端的電位放電；^ & 個比較機構，根據致能信號而有所選擇地將其機構致#， 其機構比較第一輸入信號以及第二輸入信號，並且將 後的輸出信號輸出至控制信號產生機構的第一輸入端，g 中的第一輸入信號爲記憶胞模擬機構的輸出信號，而第二 輸入信號則是一個參考的電位。 此外，根據本發明的自復新振盪器可以進一步地包含 一個波形控制機構，其機構連接到控制信號產生機構的一 個輸出端、根據致能信號有所選擇地將其機構致能、藉由 控制輸入信號的脈波寬度來控制輸出信號的波形、並且改 變復新的週期。 附圖之簡略說明 藉由參照附圖，將會更爲了解本發明，而僅只是經由 闡述來提供其附圖，因而其並不限制本發明，其中： 圖1爲一個方塊圖，根據本發明，闡述自復新振盪器 的整個架構； 圖2爲一個詳細的電路圖，闡述一個如圖1所示的記 憶胞模擬器； 圖3爲一個詳細的電路圖，闡述一個如圖1所示的比 較器； 圖4爲一個詳細的電路圖，闡述一個如圖1所示的控 制信號產生器； 6 .本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 494409 一 A7 _____B7_ 五、發明說明（if ) 圖5爲圖4的操作時序圖； I丨丨——#.! (請先閱讀背面之注意事項再填寫本頁) 圖6爲一個詳細的電路圖，闡述一個如圖4所示的信 號變化感測單元之實施例； 圖7爲圖6的操作時序圖； 圖8爲一個詳細的電路圖，闡述一個如圖4所示的延 遲記憶胞之實施例； 圖9爲一個詳細的電路圖，闡述一個如圖1所示的波 形振盪器； 圖10爲圖9的操作時序圖；以及 圖11顯示根據本發明的自復新振盪器之模擬結果。 較佳實施例之細節說明 藉由參照附圖，將詳細地說明根據本發明的較佳實施 例之自復新振盪器。 線· 圖1爲一個方塊圖，闡述根據本發明的自復新振盪器 之整個架構。如同其中所示的，其自復新振盪器包含：一 個控制信號產生器14,其感測從之前的比較器12所輸入 的信號(det)之變化，並且在自復新模式開始之時，根據一 個將操作致能的操作控制信號(en)，而產生一個具有預定脈 波寬度的寫入操作之控制信號(wi〇 ; —個記憶胞模擬器10， 其回授寫入操作的控制信號(wr)、執行資料的寫入操作、 並且根據溫度的變化，將輸出端(stg)的電位放電；一個比 較器12 ’根據控制信號產生器14的操作控制信號(en)，有 所選擇地將之致能，其比較器比較第一輸入信號以及第二 輸入信號’並且將比較後的輸出信號(det)輸入至控制信號 7 本紙張尺度適用中國國家標準（CNS)A4規格（21G X 297公爱) ---- 494409 A7 ------- -B7_ 五、發明說明（^) 產生器14的第一輸入端，其中的第一輸入信號爲記憶胞模 擬器10的輸出信號(stg)，而第二輸入信號則是在預定的電 位位準下由外部所提供的一個參考電位Vref;以及一個波 形控制器16 ’其連接到控制信號產生器14的輸出端、根 據操作控制信號(en)有所選擇地將其致能、藉由控制輸出信 號(det)的脈波寬度來控制輸出信號的波形、並且改變復新 的週期。 圖2、3、4和9爲分別闡述記憶胞模擬器10、比較器 12、控制信號產生器14、以及波形控制器16的詳細電路圖。 此時參照其附圖，將說明根據本發明的自復新振盪器。 如圖2所示的記憶胞模擬器1〇包含：一個記憶胞模擬 單元21，感測由於漏電流所引起的記憶胞資料之遺失；以 及一個資料寫入單元23,其有關於記憶胞模擬單元21的 資料遺失之感測行爲，在來自控制信號產生器14的輸出信 號(wr)之控制下，藉由對輸出端(stg)電位的放電作用，執行 資料之寫入操作。 記憶胞模擬.單元21包含複數個的N通道MOS電晶體 MN11〜MNln，它們的源極連接到一個位元線預先充電電壓 Vblp的施加端，其Vblp施加端保持在電源電壓Vdd以及 接地電壓Vcc之間的一個預定電壓位準，並且將它們的閘 極共同接地，而複數個的N通道MOS電晶體MN11〜MNln 則是以並聯的形式連接；以及複數個的記憶胞電容器C11-Cln，其並聯連接於節點N1以及接地之間，而節點N1則 是共同連接於多數個N通道MOS電晶體MN11〜MNln的汲 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) · -線 494409 A7 ________B7____ 五、發明說明（t ) 極與接地之間。 (請先閱讀背面之注意事項再填寫本頁) 此外，資料寫入單元23包含：電源供應裝置MP21、 MP22，其根據從控制信號產生器14所產生的寫入操作控 制信號(wr)，有所選擇地供應電源電壓Vdd以及位元線預 先充電電壓Vblp ;以及複數個的N通道MOS電晶體 MN21〜MN2n，其並聯連接於電源供應裝置MP21、MP22的 共源極端與記憶胞模擬單元21的輸出節點N1之間，並且 分別地連接它們的閘極’藉以接收寫入操作的控制信號 (wr)。在此，一個P通道的MOS電晶體用來充當其電源供 應裝置。如圖2所示的記憶胞模擬單元21則是一個當DRAM 記憶胞處於待機模式狀態時的電路架構。 •線 此外，記憶胞模擬器1〇使用經由記憶胞模擬單元21 之輸出節點N1所輸出的信號(stg)，來充當之後的比較器12 之第一輸入信號。所以’由於將用於DRAM記憶胞的記憶 胞電容器之容量當作很小，大約爲25fF，而將複數個的記 憶胞電容器C11〜Cln以及複數個的N通道MOS電晶體 MN11〜MNln並聯連接，藉以避免誤操作的發生。 此外，資料寫入單元23對寫入操作的控制信號(wr)之 高態脈波有所反應、將電源電壓Vdd供給輸出節點N1、並 且執行相同於將資料寫入DRAM記憶胞的操作。更爲詳細 地，當寫入操作的控制信號(wr)爲低態時，則連接到位元 線預先充電電壓Vblp應用端的P通道MOS電晶體MP22便 會導通，藉以將位元線預先充電電壓Vblp供給複數個並聯 連接的N通道MOS電晶體MN21〜MN2n之共汲極端。相反 9 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 494409 A7 __B7 五、發明說明（q ) (請先閱讀背面之注意事項再填寫本頁) 地，假使寫入操作的控制丨目號(WI*)爲局恕、’則連接到電源 電壓Vdd應用端的P通道MOS電晶體MP1導通’藉以將 電源電壓Vdd供給多數個並聯連接的N通道MOS電晶體 MN21〜MN2n之共汲極端。 然而，複數個的N通道M〇S電晶體MN21〜MN2n只有 當寫入操作的控制信號(w〇爲高態（電位超過’Vdd+Vt’)時才 導通。所以，電源電壓傳輸至輸出節點N1，並因此以電源 電壓Vdd對輸出信號(stg)充電。 雖然組成記憶胞模擬單元21的複數個N通道MOS電 晶體MN11〜MNln之共閘極端接地，然而次臨界電流仍存 在而流經於MOS電晶體，並且由於接面而產生少許的漏電 流，等等諸如此類。週邊的溫度與處理顯著地影響其漏電 流。 藉由上述的操作而充電或放電的記憶胞模擬器10之輸 出信號(stg)，傳輸至比較器12，充當其第一輸入信號。 .線 圖3爲一個闡述比較器12的詳細電路圖。比較器12 包含一個致能單元31，根據自復新振盪器的操作控制信號 (en)之狀態，決定是否要致能一個操作；一個差動放大單元 35，受控於致能單元31的輸出端N1之電位，並且比較以 及放大記憶胞模擬器10的輸出信號(stg)與參考電位Vref; 一個分壓器33，連接於致能單元31以及差動放大單元35 之間，藉由電壓的相減而產生一個預定的電位Vdd-Vt，並 且將參考電位Vref傳輸，以充當差動放大單元35的第一 輸入信號；以及一個輸出驅動單元37，受控於致能單元31 10 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公爱） 494409 B7___ 五、發明說明) 的輸出端N1之電位，並且緩衝以及輸出來自差動放大簞$ 35的輸出信號。 此時將說明如圖3所示的每個單元31、33、35、37之 詳細架構與操作。 首先，致能單元31包含：一個反相器131，其將整個 操作控制信號(en)反相；一個P通道MOS電晶體MP31，其 閘極連接到反相器131的輸出端，而其源極則連接到鼙源 電壓的應用端；一個電阻R31，其連接於P通道的MOS電 晶體MP31和節點N1之間，並且限制電流量I ;以及〜個 N通道的MOS電晶體MN31，其連接於節點N1和接地電顧 之間，而其汲極和閘極則共同連接到節點N1。 在致能單元31之中，當控制信號(en)爲高態時，則籍 由反相器131將其反相爲低態，並且將所反向的信號供給p 通道的MOS電晶體MP31的閘極。因此，經由電阻R31， 將電源供給輸出節點N1。所以，對比較器12的整個操作 致能。 然而，假使以低態位準供應控制信號(en)，則會藉由 反相器131，而將其反轉爲高態，並且供給P通道MOS電 晶體MP31的閘極。因此，p通道MOS電晶體MP31關斷， 並且電源無法供應。所以，.比較器12無法運作。
分壓器13包含：一個二極體型式的N通道MOS電晶 體MN32，串聯連接於電源vdd應用端和接地電壓之間； 以及一個N通道MOS電晶體MN33，其閘極連接到致能單 元31的輸出節點N1。參考電位Vref經由兩個N通道MOS 11 ϋ氏張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂： 線- 494409 A7 ___B7 ___ 五、發明說明（l ) (請先閱讀背面之注意事項再填寫本頁) 電晶體MN32、MN33的連接節點，供給差動放大單元33 的第一輸入端。在此，所提供的參考電壓Vref爲’Vdd-Vt’(N 通道MOS電晶體的臨界電位）。 此外，差動放大單元35包含：N通道MOS電晶體 MN34、MN35，連接它們的閘極，藉以接收由分壓器33的 操作所產生的參考電位Vref，並且接收來自記億胞模擬器 1〇的最後之輸出信號(stg);—個N通道MOS電晶體MN36， 其連接於兩個N通道MOS電晶體MN34、MN35的共源極 端與接地端之間，其閘極連接到致能單元31的輸出端N1， 並且控制差動放大單元35的操作致能行爲；以及一個P通 道MOS電晶體MP32、MP33，其具有電流鏡架構，而其電 流鏡架構則連接於電源電壓Vdd的應用端以及兩個N通道 MOS電晶體MN34、MN35的每個汲極之間。兩個P通道MOS 電晶體MP32、MP33的閘極共同連接到P和N通道電晶體 MP33、MN35的連接節點N4。 線 在比較以及放大兩個輸入信號(Vref)、（stg)之後，具有 電流鏡架構的差動放大單元35經由輸出節點N，輸出一個 因而產生的數値.，其中的輸出節點N則是P和N通道M〇S 電晶體MP32、MN34的連接節點。 輸出驅動單元37包含:·Ρ和N通道MOS電晶體MP34、 ΜΝ37,其串聯連接於電源Vdd的應用端和接地端Vss之間； 以及兩個串聯連接的反相器132、D3，其將輸出節點N5的 電位緩衝並且輸出至比較器12的最後輸出端(det)。輸出驅 動單元37根據差動放大單元35的輸出信號，來改變其最 12 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 494409 A7 __ B7 __----- 玉、發明說明（/ D ) 後的輸出端(det)。 圖4爲一個闡述控制信號產生器14的詳細電路圖，其 控制信號產生器14接收來自比較器12的輸出信號(det)與 整個的操作控制信號(en)、感測兩信號(det)、（en)的電位之 變化、並且產生一個具有預定脈波寬度（數十奈秒）的寫入 操作控制信號(wr)。現在將說明其詳細構成。 控制"is號產生窃14包含：第一和第二信號變化的感測 單元41、43，其接收兩個輸入信號(det)、（en)，並且感測它 們的電位之變化；一個NAND邏輯閘NAND41以及一個反 相器141，其二者串聯連接，接收來自第一和第二信號變化 的感測單元41、43的輸出信號(enb_p)、（detbjp)，並對這 兩個輸出信號從事NAND運算，且改變節點N1的電位； 一個閂鎖單元49，其具有由兩個NAND邏輯閘NAND42、 NAND43所組成的RS正反器架構、連接到反相器141的輸 出端、並且閂鎖來自反相器141的輸出信號；一個反相器 142，其將閂鎖單元49的輸出端電位反相、並且將所反相 的輸出信號傳輸至節點N2 ; —個延遲單元45，其將節點N2 的電位延遲一段預定的時間、並且將所延遲的信號回授至 閂鎖單元49的NAND邏輯聞NAND43之第一輸入端；以及 一個位準轉換單元47，其連接到節點N2、並且致使從接地 電位Vss變化至電源電位Vdd的節點N2之信號，轉換成 爲從接地電位變化至大於電源電位一個預定位準的電位 Vpp之局態脈波寫入操作控制信號(wr)。 位準轉換單元47包含：P通道MOS電晶體MP41、 13 (請先閱讀背面之注意事項再填寫本頁) 訂- -線_ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 494409 A7 _____. _B7_ 五、發明說明（丨1 ) (請先閱讀背面之注意事項再填寫本頁) MP42，其連接它們所具有的源極，藉以接收大於電源電壓 一個預定電位的電位Vpp，並且它們所具有的閘極以交叉 連結的架構，連接到汲極；一個N通道MOS電晶體MN41， 其連接於P通道MOS電晶體MP41與節點N2之間，並且 連接它們所具有的閘極，藉以接收電源電壓Vdd ;以及一 個N通道MOS電晶體MN42，其連接於P通道MOS電晶 體MP42與將節點N2電位反相之反相器143的輸出端之間， 而其所具有的閘極與N通道MOS電晶體MN41則共同連接 到電源電壓Vdd的施加端。位準轉換單元47將寫入操作的 控制信號(wr)輸出至P和N通道MOS電晶體MP42、MN42。 圖6和8爲分別闡述於圖4中所敘述的信號變化感測 單元41、43與延遲單元45實施例之電路圖。 -線_ 如圖6所示的，信號變化感測單元41、43包含：奇數 個的反相器(在圖6中有七個反相器161〜167)，其串聯連接， 並且接收、反相、以及延遲一個信號(in) ; P通道MOS電 晶體型式的電容器C21、C22、C23，它們所具有的閘極連 接到以串聯連接的反相器161〜167中第2ιι反相器的輸出端， 而它們的汲極與源極則共同連接到電源電壓Vdd的施加 端；N通道MOS電晶體型式的電容器Cn、C12、C13，它 們所具有的閘極連接到以串聯連接的反相器161〜167中第 2n-l反相器的輸出端，而它們的汲極與源極則共同連接到 接地電壓Vss的應用端；以及一個NAND邏輯閘NAND61， 其對第一輸入信號與第二輸入信號從事NAND運算，並且 將其輸出(outb)，其中的第一輸入信號乃是輸入信號（in)， 14 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 494409 A7 _____ B7______ 五、發明說明（ 而第二輸入信號則是以串聯連接的反相器161〜167輸出端N1 之信號。 圖7爲一個操作的時序圖，顯示如圖6中所示的信號 變化感測單元41、43之操作。當輸入信號(in)的電位如圖7(a) 所示的，從低態轉爲高態時，節點N1的電位則如圖7(b)所 示的，在一段預定的延遲Dtl之後，從高態轉爲低態。如 圖7(c)所示的，藉由NAND邏輯閘利用節點N1之電位作爲 第一輸入信號而行NAND運算，其輸出信號(outb)便會輸出 一個具有與延遲寬度Dtl —樣大的脈波寬度之低態信號。 圖8顯示如圖4所示的延遲單元45之實施例。延遲單 元45包含多數個的反相器181〜188，其乃是串聯連接的延 遲單元；多數個的電阻器R1〜R5,其爲連接於反相器181〜188 之間的延遲單元；多數個的P通道M0S電晶體型式之電容 器C11〜C15，其連接於電源電壓Vdd的應用端與電阻器和 反相器間的每個節點之間；多數個的N通道M0S電晶體型 式之電容器C21〜C25，其連接於電阻器和反相器間的每個 節點與接地Vss之間，藉以執行簡單的時間延遲操作。 ‘Vdd+2Vt’的電位用來充當如圖4所示的位準轉換單元 47之高態電壓Vpp。 圖5爲如圖4所示的·控制信號產生器14之操作時序 圖。當信號(en)、（det)如圖5(a)和5(b)所示的，從低態的Vss 轉爲高態的Vdd時，則信號變化感測單元41、43的輸出信 號(enbj)、（det_p)便產生一個低態信號，藉以如圖5(d)所 示的，將低態的脈波信號輸出至反相器141的輸出節點N1。 15 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂· · 線· 494409 A7 --- -B7 ___ 五、發明說明（1^) (請先閱讀背面之注意事項再填寫本頁) 然後，從節點N2經由如圖4所示的延遲單元45和閂鎖單 元49，將如圖5(e)所示的具有預定脈波寬度之低態脈波信 號輸出。此後，則如圖5(c)所示的，最後的信號(wr)藉由位 準轉換單元47，輸出高態電位的Vpp信號，其中的高態電 位VPP信號則具有相同於如圖5(e)所示的節點N2信號之脈 波寬度。 .線 圖9爲一個闡述如圖1所示的波形控制器16之詳細電 路圖，而圖10則顯示其中每一個單元的波形之操作。如圖 9所示的波形控制器16包含：第一和第二傳輸閘MT9卜 MT92 ’其根據輸入資料(in)的狀態有所選擇地導通；一個 NAND邏輯閘NAND91，其從事操作致能信號(en)與來自第 一傳輸閘MT91的輸出信號之NAND運算，並且將其輸出 至第二傳輸閘MT2的輸入端；一個反相器192，其將來自 NAND邏輯閘NAND91的輸出信號回授至第一傳輸閘“丁91 的輸出節點；兩個反相器193、194，它們的輸入和輸出端 彼此相連接，藉以將第二傳輸閘MT92的輸出端電位，閂 鎖並且輸出至一個輸出端(out);以及一個反相器195，將輸 出端(out)的電位反相，並且將所反相的信號回授至第一傳 輸閛MT91的輸出端。 其因而建構的波形控制器16爲一種用來移除來自比較 器12的輸出信號(det)高態脈波寬度與低態脈波寬度的任務 率差之電路。如同在圖10的操作時序圖中所描述的，於輸 入信號(in)的下降邊緣上，改變輸出信號的電位，藉以產生 具有輸入信號(in)雨倍週期的輸出信號(out)。所以，最後的 16 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 494409 A7 --—------- B7 _____ 五、發明說明（|+) 輸出信號(osc)之頻率變爲來自比較器12輸出信號(det)的頻 率之一半。 圖11描述根據本發明的自復新振盪器之模擬結果。當 記憶胞模擬器10的輸出信號(stg)如圖11(b)所示的，放電 至一個預定的電位位準Vdd-Vt時，則藉由比較器12的參 考電位Vref与Vdd-Vt來感測其行爲，藉以輸出如圖ll(c)所 示的信號(det);而其中的記憶胞模擬器1〇乃是感測由於各 種的原因，諸如電壓位準與處理所產生的漏電流，因而引 起的記憶胞資料之遺失。 接收信號(det)的控制信號產生器14如圖11(d)所示的， 輸出具有預定脈波寬度的高態電位信號Vpp#Vdd+2Vt，來 充當最後的輸出信號(wr)。 回授來自控制信號產生器14的高態電位位準寫入操作 控制信號(wr)之記憶胞模擬器10，在控制信號產生器14的 輸出信號(wr)產生高態電位Vdd的脈波期間中，充電至電 源電位Vdd的位準。記憶胞模擬器10的充電輸出信號(stg) 輸入其後的比較器12。比較器12輸出一個低態的輸出信 號(det)，直到來自記憶胞模擬器10的輸出信號(stg)放電至 低於預定的電壓位準Vdd-Vt。 此後，假使來自記憶胞模擬器10的輸出信號(stg)由於 各種的原因，諸如溫度，而持續地放電，並且因此而降至 Vdd-Vt的位準時，則重複上述的操作，藉以對輸出信號(stg) 重新充電。 具有如圖11(e)所示的波形之最後輸出信號(osc)，變爲 17 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐) ~ (請先閱讀背面之注意事項再填寫本頁) · -線' 494409 A7 _____B7______ 五、發明說明（1^) ——：—：-------—— (請先閱讀背面之注意事項再填寫本頁) 具有如圖11(c)所示的比較器12輸出信號(det)的兩倍週期。 其信號波形意味著，根據溫度、所施加的電壓、以及處理， 藉由比較器12將輸出信號(det)改變爲不同的時序，藉以產 生具有不同週期的復新控制信號(osc)之操作。 如同先前所討論的，根據本發明的自復新振盪器感測 由於漏電流所引起的記憶胞資料之遺失，並且根據記憶胞 的狀態來控制其復新週期，藉以顯著地降低在待機模式期 間的功率消耗。 因此，以記億胞操作的系統之記億胞使用時間，能夠 有效地延長。 線- 因爲可以數種的型式實施本發明而不悖離其精神及主 要特徵，則應該也要了解的是，以上所說明的實施例並不 受限於之前所說明的任何細節，除非另外所詳加指定的， 否則應該廣泛地將其建構於如同在所附的申請專利範圍中 的精神和觀點之內，因而所有的變體和修改皆會是在申請 專利範圍的集合及領域之內，或者藉由所附的申請專利範 圍’因而打算包括如此的集合及領域之等效物。 18 本中國國家標準(CNS)A4規格（210 x 297公釐）