TW492072B - Method to produce a planar mask at a topology-containing surface - Google Patents

Description

492072 五'發明説明（1 ) 本發明涉一種在含有拓樸形狀之表面製成平面遮罩 所用之方法，特別是製成平面式STI硬遮罩以便在 DRAM記憶胞中製成1 70nm之小結構。 由於積體半導體電路中積體化逐漸增大，此其間結構 大小較1 7 0 nm還小是需要的。特別是對此種小於 1 7 〇nm之結構之微影術而言，平面式之晶圓表面是迫切 需要的。特別是在所謂DRAM記憶體電路中，一種微影 術製程視窗例如用來形成活性區及其較深之構渠式電 容以及同類之產品。由於微影術之結構變小，則解析度 須隨著變小之景深（depth of focus)而提高，晶圓表面之 額外之不平坦性使此種問題加大。爲了在基板中整潔 而固定地形成相對應之結構，則須消除晶圓之不平坦性 或使用較薄之光阻層。 第1圖是一種在DRAM記憶胞中形成平坦式溝渠隔 離區（STI，shallow trench islation)所用之傳統式光阻軟 遮罩之巳簡化之切面圖。 依據第1圖，在半導體基板1 0中形成許多溝渠式電 容20,其在上部區中具有一種隔離領21且在下部區中 具有介電質22 (其用作電容之介電質）。溝渠式電容在 其內部中例如具有多晶矽塡料23，其用作溝渠式電容 2 0之電極。一種未顯示之反電極存在於半導體基板1 〇 中溝渠式電容2 0之下部區中，這樣可得到一種電荷足 夠之電容。 爲了使第1圖中所示之相鄰之溝渠式電容相隔開且 492072 五、發明説明（2 ) 同時使稍後所形成之電晶體相隔開，則需要一種平坦式 溝渠隔離區（STI，shallow trench islatio 11)，其中較佳是 使半導體基板1 0或多晶矽塡料2 3被去除直至隔離領 2 1爲止且以隔離材料塡入。但在先前巳形成之溝渠式 電容2 0中會形成一種很明顯之含有拓樸形狀之表面， 其特別是由於溝渠式電容20上方之襯墊層11之層區 域之缺乏所造成。襯墊層1 1較佳是由S i 3 N 4所構成。 爲了整平此種含有拓樸形狀之表面，則在第1圖之傳統 之光阻軟遮罩中須在表面上施加一種有機抗反射層 3 /，這樣可形成一種較佳之（平坦之）表面。然後使光阻 4離心分離，藉由傳統之微術方法來曝光及顯影，這樣就 可形成第1圖所示之遮罩。在此種製成平坦式遮罩所 用之傳統方法中，其缺點是有機抗反射層3 >之平坦性 不足，其需要厚之光阻層4。因此使微術製程視窗變小， 這樣 隨後之固定之平坦式溝渠隔離區（STI)不易正確 地形成。此外，此種方法之缺點又包括：在隨後對有機 抗反射層3 /和襯墊層1 1進行ITM蝕刻時需要較大之 光阻消耗量。在一種太薄之光阻遮罩或太薄之光阻4 中這樣會對此半導體基板1 0中各側壁上活性區造成一 種蝕亥U，使效益大大地下降。 第2，3圖是一種具有無機及有機抗反射層之傳統式 B S G硬遮罩之巳簡化切面圖。相同之參考符號表示相 同或類似之層，以下因此不再說明。 依據第2,3圖，半導體基板10之含有拓樸形狀之表面 -4- 492072 五'發明説明（3 ) 承其溝渠式電容20是使用所謂硬遮罩而形成。因此在 襯墊層1 1上或介於其間之凹口上形成一種由硼矽鹽玻 璃（BSG)所構成之硬遮罩層5,這樣可形成一種幾乎是平 坦之表面。很據第2圖，此種幾乎平坦之表面藉由一種 有機抗反射層3 >沈積而進一步被整平或只铱據第3 圖塗布一種無機反射3。然後，在有機抗反射層3 /上 或無機抗反射層3上又使光阻4離心分離，曝光及顯影， 這樣即可獲得第2或第3圖所示之遮罩。但在此種 B S G硬遮罩中所顯現之缺點是：表面之現有之拓樸形狀 雖然已變小但仍存在。但在此種情況中抗反射層3或 3 /因爲光學上之原因（防止干擾性之反射）而爲微影術 所迫切需要，則此時所造成之缺點是很多太狹窄之蝕刻 製程用之視窗。特別是第2圖中使用有機抗反射層 3 /時，光阻預算較少此種優點又由於有機抗反射層之 缺點而失消。特別是在結構大小較170nm還小時，此種 傳統之平坦式遮罩只能不足夠準確地覆蓋這此待刻之 區域。 本發明之目的是提供一種方法以便在含有拓樸形狀 之表面製成一種平面式遮罩，其具有較高之精確度，且 在很小之結構時有較大之效益。 此目的以申請專利範圍第1項之措施來達成。 特別是藉由含有拓樸形狀之表面中各凹口之選擇性 塡入以及隨後形成一種共形（conformal)之遮罩層及一 種抗反射層，則可得到一種完全平坦之遮罩，其厚度可 492072 五、發明説明（4 ) 以是任意的，因此可達成一種較大之微影術視窗及較大 之鈾刻製程視窗。 就各凹口之塡入而言，較佳是使用一種選擇性之方法 使二氧化矽只沈積在各凹口之內部。以此種方式，則在 使用襯墊層時之情況下可達成一種特別簡單且成本較 低之製程。

較佳是使用一種無機及/或有機之抗反射層作爲抗反 射層，因此在明顯地含有拓樸形狀之記憶胞陣列上及具 有較大；邊緣區域中都可形成一種均勻之厚度。 本發明其它有利之形成描述在申請專利範圍各附屬 項中。 本發明以下將參考圖式中之實施例作詳述。圖式簡 單說明： 第1圖傳統之光阻軟遮罩之巳簡化之切面圖。

第2圖具有一種有機抗反射層之傳統之BSG硬遮 罩之巳簡化之切面圖。 第3圖具有一種無機抗反射層之傳統之B S G硬遮罩 之巳簡化之切面圖。 第4A至4F圖說明本發明製成一種平坦式遮罩所 用之各別步驟之已簡化之切面圖。 第5A至5C圖 DRAM記憶胞中具有第4A至4F圖 中所製成之遮罩時製成一種平坦式溝渠隔離區所有之 步驟之簡化之切面圖。 第4A至4F圖，說明本發明製成一種平坦式遮罩所 492072 五、發明説明（5 ) 用之各別步驟之已簡化之切面圖，其中與第1至3圖相 同之參考符號表示相同或類似之元件或層，因此以下不 再說明。 在含有拓樸形狀之表面上製成本發明之平坦式遮罩 所用之方法依據第4A至4F圖及DRAM記憶體電路來 說明。但本發明不限於此而包含其它所有之此種方法， 例如，可用在雙載子電晶體電路及埋入式電路中等等。 依據第4A圖，在半數基板1〇中形成許多溝渠容2〇, 其它半導體基板〗〇中形成深溝渠。爲了防止漏電流或 爲了達成一種隔離作用，則此溝渠式電容2 0在其上部 區中具有多個隔離領21。這些溝渠式電容20在其內 部中以一種導電塡料2 3塡入，此導電塡料2 3由摻雜之 多晶矽構成且用作溝渠式電容2 0之電極。在溝渠電容 20之壁面上存在一種介電質層22作爲與半導體基板 1 〇相隔開之用，此介質層2 2是此記憶體之介電質。未 顯示之另一電極存在於半導基板10內部之溝渠式電容 2〇之下部區中，這樣可對該塡料23形成一種反電極。 在形成這些溝渠式電容20時在表面上形成各凹口 V, 其例如形成在襯墊層U及半導體基板10中。襯墊層 1 1由Si3N4構成。 依據第4 B圖，在第一步驟中在半導體基板1 0或晶圓 之含有有拓樸形狀之表面中對各凹口 V進行選擇性之 塡入。凹口 V中此種選擇性之塡入是藉由選擇性之氧 化方法來達成，如文件W098/03992中所述者。在此 492072 五、發明説明（6 ) 種所謂S E L Ο X方法中，只在凹口 V中選擇性地對襯墊 層1 1沈積一種氧化物1 (例如，Si02)，直至襯墊層1 1之 局度達到爲止。以此種方式而形成一種幾乎完全平坦 之表面。 依據第4C圖，在隨後之步驟之中在半導體基板10或 晶圓之整個表面上沈積一種共形（c ο n f 〇 r m a 1)之遮罩層 2。此遮罩層2較佳是一種由氧化矽所構成之硬遮罩 層。然後在硬遮罩層2之整個表面上形成一種抗反射 層3。此抗反射層3可以是一種無機之抗反射層（例 如5SixOyN(1.x.Y))或有機光阻層（例如，DUV30)。 相對於第1，2圖之先前技藝而言，在使用有機抗反射 層3時其層厚度在晶圓之所有區域中是相同的，這是因 爲不可隨便使用此層以整平其不平坦性。抗反射層3 在隨後之光阻曝光時特別是用來使干擾性之反射減小 或完全消除。 相對於第1圖至3圖之先前技藝而言，此光阻4在第 4D圖中在隨後之步驟中以較小之厚度整面形成在抗反 射層3上，然後曝光且顯影，這樣即可形成一種光阻遮 罩。由於光阻遮罩4很小之層厚度，則可形成一種足夠 淸晰之遮罩，使小於1 7 Onm之結構亦能可靠且高效地製 成。 第4E圖之步驟中，進行所謂HM蝕刻，其中使用光阻 4以去除該抗反射層3及遮罩層2直至SELOX -氧化物 1及襯墊層1 1爲止。 五、發明説明（7 ) 依據第4F圖，在隨後之步驟中使光阻4及抗反射層3 完全去除（即，resist strip)且進行一種所謂 ITMO鈾刻 直至半導體基板1〇中爲止。此時SELOX-氧化物1及 裸露之襯墊層11完全去除，且半導體基板或溝渠式 電容2 0之多晶矽塡料2 3受到輕微之蝕刻。 依據前述之製造方法，可藉由SELEX-氧化物1及共 形之硬遮罩2而達成完成之整平作用，這樣可形成一種 薄的平坦式有機ARC層，其在此種情況中只須具有一 種抗反射層之功能。由於平坦性巳改良，則可達成一種 較大之微影術-製程視窗。同時，在使用較薄之有機 ARC層時在蝕刻期間可使光阻耗費較小，因此有較佳之 蝕刻製程視窗。以此種方式可使光阻厚度較薄，於是可 製成一種小於170nm之結構寬度，其精確度較高且效益 亦較大。 在上述方法中，另一方式是不需要除光阻4且第 4E，4F圖之各步驟是在一種共同之蝕亥！J步驟中進行。 第5 A至5C圖是在DRAM記憶胞中製成一種平坦式 溝渠隔離區所用之各步驟之巳簡化之切面圖。與第1 至4圖相同之各參考符號表示相同之元件或層，因此以 下不再說明。 依據第5A圖，在使用第4A至4F圖中所製成之平坦 式遮罩時藉由一種所謂IF-蝕刻而在半導體基板1〇中 形成一種平坦式溝渠隔離區（STI)，以形成一種凹口直渠 式電容2 0之隔離領2 1爲止。顯示在第5 A圖中之蝕 492072 五'發明説明（8 ) 刻步驟較佳是亦可與第4 E，4 F圖中之蝕刻步驟相結合5 這樣可使製程進一步簡化。但亦可只使第4 F，5 A圖中 所示之蝕刻步驟在一種共同蝕刻步驟中進行。 依據第5B圖，SELOX-氧化物1及殘留之硬遮罩層2 完全去除且在表面上或凹口中沈積HDP-Si〇2層 6(HDP:high density Plasma)。以此種方式使相鄰之溝 渠式電容20互相隔開，其中只有溝渠式電容20之敞開 之區域用作一種未顯示之惕效電晶體之荷供應/排除之 用。但另一方式是SELOX-氧化物1及硬遮罩層2保留 在表面上。 在第5 C圖中之步驟中使晶圓之表面被整平，此時較 佳是使用一種化學-機械式拋光（C Μ P )。 以上述之方式特別是可在製成DRAM記憶胞時使所 需之各步驟簡化且可形成特別小之結構。 本發明先前是依據DRAM記憶胞中一種平坦式溝渠 隔離區用之平坦式遮罩來說明。但本發明不限於此而 可包含其它所有之此種方法，其例如可用在雙載子電晶 體電路及/或埋入式電路中。 符號說明 1 ...氧化物 2.. .遮罩層 3.. .有機抗反射層 4 ...光阻 6.. .HDP-Si02-層 -10- 492072 五、發明説明（9 ) 10.. .半導體基板 1 1 ...襯墊層 20.. .溝渠式電容 2 1 ...隔離領 22.. .介電質層

2 3...導電性塡料 V ···凹口

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Claims (1)

1. 492072 六、申請專利範圍 第901 14273號「含有拓樸形狀之表面上製成平面式遮罩所用 之方法」專利案 （90年10月修正） 六申請專利範圍 1. 一種含有拓樸形狀之表面上製成平面式遮罩所用之方法， 其特徵爲以下各步驟： a) 在含有拓樸形狀之表面中對各凹口（V)進行選擇式之塡 入； b) 在已塡入之表面上形成共形之遮罩層（2); c) 在遮罩層（2)上形成一種抗反射層（3); d) 在抗反射層（3)上形成一種光阻遮罩（4); e) 使用此光阻遮罩（4)使抗反射層（3)，遮罩層（2)之一部份 被去除； f) 使光阻遮罩（4)及抗反射層（3)被去除。 2. 如申請專利範圍第1項之方法，其中在步驟a)中使用一種 選擇式氧化方法對各凹口（V)進行塡入。 3. 如申請專利範圍第1或第2項之方法，其中在步驟d)中由 矽-氧化物形成一種共形（conformal)之硬遮罩層（2)。 4. 如申請專利範圍第1項之方法，其中在步驟c)中形成一種 有機及/或無機之抗反射層（3,3/)。 5. 如申請專利範圍第4項之方法，其中該無機之抗反射層（3) 含有 SixOyN(1_x_y：)。 6. 如申請專利範圍第1或第2項之方法，其中此平面式遮罩 在DRAM記憶胞中是一種平坦式溝渠隔離區（6)用之STI 遮罩。 492072 六、申請專利範圍 7·如申請專利範圍第3項之方法，其中此平面式遮罩在 DRAM記憶胞中是一種平坦式溝渠隔離區（6)用之STI遮 罩。 8.如申請專利範圍第4或第5項之方法，其中此平面式遮罩 在DRAM記憶胞中是一種平坦式溝渠隔離區（6)用之STI 遮罩。