TW490760B - Method to thin a semiconductor-substrate - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 95
- 238000000034 method Methods 0.000 title claims abstract description 55
- 239000000126 substance Substances 0.000 claims abstract description 20
- 235000012431 wafers Nutrition 0.000 claims description 43
- 238000005530 etching Methods 0.000 claims description 16
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 13
- 229910052796 boron Inorganic materials 0.000 claims description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 8
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 8
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims description 2
- 238000003631 wet chemical etching Methods 0.000 claims description 2
- 239000002019 doping agent Substances 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 115
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 20
- 239000010703 silicon Substances 0.000 description 19
- 239000004065 semiconductor Substances 0.000 description 12
- 238000002513 implantation Methods 0.000 description 9
- 239000000853 adhesive Substances 0.000 description 8
- 230000001070 adhesive effect Effects 0.000 description 8
- 239000013078 crystal Substances 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910052770 Uranium Inorganic materials 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000003486 chemical etching Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- JFALSRSLKYAFGM-UHFFFAOYSA-N uranium(0) Chemical compound [U] JFALSRSLKYAFGM-UHFFFAOYSA-N 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 150000001224 Uranium Chemical class 0.000 description 1
- 238000005299 abrasion Methods 0.000 description 1
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 150000001638 boron Chemical class 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 239000003574 free electron Substances 0.000 description 1
- ZGAZQDZRSBOHRX-UHFFFAOYSA-N gallium;phosphite Chemical compound [Ga+3].[O-]P([O-])[O-] ZGAZQDZRSBOHRX-UHFFFAOYSA-N 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen(.) Chemical compound [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012958 reprocessing Methods 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 description 1
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 1
- 239000005052 trichlorosilane Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
- H01L21/30608—Anisotropic liquid etching
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Description
490760 五、發明説明(1 ) 本 發 明 涉 及 -•種半 導 體基板薄化之方 法。 在 積 體 電 路 三維空 間 之積體化過程中 , --- 種已薄化之 半 導 體 基 板 配 置在第 二 半導體基板上且 與其 作機械上及 電 性 上 之 連 接 。此種 方 法例如描述在"S emic onductor Wafe r ] 3 ondi ng :Science and Technology, Q.Y •Tong, Wiley-Inters >cience Publication" on page 1 to 13中。在此 種 方 法 中 此 半 導體基 板 之薄化過程在技 術上 是一種要求 很 局 且 昂 貴 之 步驟。 就 二 維 空 間 之積體 化 而言,通常須製 備二 個已處理完 成 之 晶 圓 〇 第 一晶圓 用 作載體’第一晶 圓以 下述方法被 薄 化 且 配 置 在 第一晶 圓 上。爲了進行薄 化, 則第二晶圓 首 先 在 其 刖 側 (苴亘 有 電路)上設有一 種黏 合層且與-- 種 安 裝 載 體 相 連。第 二 晶圓然後由其背 面被 薄化,其中 通 常 依 序 使 用 二種方 法 。第一種方法大 部份 是使用一種 硏 磨 方 法 , 接 著使用 化 學蝕刻方法及化 學-機械式拋光 (CMP), D此方法之目的是使半導體基板之剩餘厚度在1 〇 β m 範 圍 中 , 在考慮 以 下之各步驟時, 特別 須注重該整 平 性 及 準 確 地 遵守所 需 之厚度。 上 述 各 種 薄 化方法 由 於其不同之操作 方式 而分別具有 缺 點 因 此 最佳之 結 果可由這些習知 方法 之組合而得 〇 硏 磨 是 最 快 速之方 法 ,因此使用在第 一步 驟中以便使 半 導 體 層 之 大 部份被 去 除。當然此基板 表面 會由於硏磨 而 受 損 5 基 板 表面在 隨 後之化學蝕刻步 驟中 會受到剝蝕 〇 化 學 蝕 刻 步 驟當然 有 缺點:已蝕刻之 -3- 表面 不平坦,而 490760 五、發明説明(2 ) 是具有一種由於蝕刻步驟所剝蝕之層厚度之+/-3 %範圍 所形成之波形。由於此一原因,則在第三步驟中進行一 種化學-機械式拋光CMP,這樣可使表面之波形被拋光 。CMP步驟較費時且昂貴,因此只用來作表面之再處 理。 機械式硏磨可造成最大之剝蝕性。硏磨剝蝕度藉由此 種與安裝載體成平面式平行之設備之對準來調整。第二 基板晶圓固定在安裝載體上。此處須考慮:一*種未與此 安裝載體成平面式平行而固定之晶圓傾斜地受到磨蝕。 由於基板晶圓例如以黏合劑固定至安裝載體上,則在基 板和此安裝載體之間存在一種黏合縫。若此黏合縫具有 不同之層厚度,就像其以楔形構成時一樣,則此基板不 是以平面式平行於安裝載體之方式而對準。在隨後之硏 磨過程中,此基板晶圓因此不是以平面式平行於其表面 (其上配置著電路)之方式而被磨蝕。此種問題例如可 以下述方式解決:使黏合縫以很薄之方式構成。但這樣 之缺點是:不能使用已塡滿之黏合劑(其在稍後使基板 由安裝載體拆開時是有利的)。這是因爲熔劑可較容易 地使黏合劑由厚的黏合縫中解開。此安裝載體相對於硏 磨板之對準精確度同樣會影響此硏磨過程之精確度。 另一方面是不可省略此硏磨過程,因爲蝕刻過程太不 準確,CMP時間太長。 已知一種方法,其中使用一種埋入之氧化物層作爲蝕 刻停止層。具有此種已埋入之氧化物層之晶圓即爲所謂 -4- 490760 五、發明説明(3 ) SOI(Silio n on in s u 1 a t 〇 r)晶 圓 0 此種晶圓較標準晶圓昂貴 很 多且 相 對於 傳 統之矽 晶 圓 而 言在矽基板中製造電路時 需 要一 種 已改 變 之製程 0 因 此 製程技術上之調整是需要 的 0 SOI 晶圓 中 待別不 利 的: 是 :其具有很大之內部機械 應 力。 若 SOI 晶 圓薄化 至 數 個 1 0 // m或更小,則這樣會 使矽層 白 該安 裝 載體剝 除 而 使 石夕層捲起。 本發 明 之目 的 是提供 一 種 方 法,藉此可使半導體基板 高 準確 且 快速 地 薄化。 依據 本 發明 5 此目的 以 一 種 包含下述步驟之方法來達 成 : 一製 備 一*種 基 板,其 具 有 前 側及背面; 一在 基 板之 前 側上形 成 一 種 有效層; 一在 基 板之 前 側上以 嘉 晶 方 式生長第一摻雜層; 一對 此 基板 進 行濕式 化 學 蝕 刻,此基板由背面開始薄 化 且 使用 第 一摻雜 層 作 爲 蝕刻停止層。 本發 明 中使 用 一種摻 雜 層 於 基板中作爲蝕刻停止層, 則 能以 有 利之 方 式使用 一 種 白 我對準之步驟使基板薄 化 。晶 圓 背面 之 蝕刻在 此 種 情 況下以自我對準之方式停 止 於摻 雜 層, 使 得即使 在 晶 圓 背面被傾斜地硏磨時具有 電 路之 .、_/一 刖 側仍 可 平面式 平 行 地 對準於已薄化之晶圓之背 面 。由 MQ.Y. Tong, Semiconductor Wafer Bonding: Sc i e n c e :a nd Tech mology' 丨,pa) 146 to 153中已知:濕式 蝕 刻溶 液 (例 如 ,K〇H 溶 液 或 EDT溶液)用之p-摻雜 可 搶走 這 些蝕 刻 時之自 由 電 子 5- 。此種現象是微機械之基 490760 煩請委員明示,本案修正後是否變更原實質内容 修正i 補充本—月f 五、發明説明(4 ) 本原理且長久以來即詳細地被硏究及應用。本發明因此 以下述爲基準:高p-摻雜之蝕刻停止層埋置於有效層( 其用來製成積體電路)下方。除了矽之外,所有其它習 知之半導體基板,例如,砷化鎵、砷化鋁鎵、磷化銦、 亞銻酸鋁、氮化鎵、鎵亞磷酸鹽等等,都適合用作基板。 第一 ί爹雜層以嘉晶方式生長在基板之前側上。這樣所 具有之優點是:可確保一種很好之單晶性,其基板之缺 陷密度較小。 此外,另一層以磊晶方式生長在第一摻雜層上。此另 一層中之電路是以CMOS技術製成。 又,第一摻雜層藉由摻雜物質植入基板中而形成。此 種摻雜物質之植入可形成一種埋入式摻雜層而不需磊晶 生長。 其它方式是:在基板之前側及第一摻雜層之間形成第 二摻雜層,其是以第二摻雜物質(其與第一摻雜層之第 一摻雜物質之導電型式相反)來摻雜。由於第一摻雜層 在熱驅動之擴散步驟中向外擴散且摻雜物質由摻雜層擴 散至其下方之另一層,則此層之特性會改變。這是藉由 第二摻雜層(其具有相反之摻雜)來補償。因此須形成 第二摻雜層,其摻雜物質濃度小於第一摻雜層,且第二 摻雜層配置在基板之前側和第一摻雜層之間。藉由此種 配置,則已向外擴散之第一摻雜層之摻雜度是由第二摻 雜層之摻雜度所補償。 其它方式是··形成第二摻雜層作爲第一摻雜層之反摻 490760 五、發明説明(5 ) 雜區。由於此種反摻雜區,則此摻雜層在反摻雜區中顯 示成中性(neutral)摻雜。 此外,其它方式是··在基板之前側上形成一種遮罩且 用作植入遮罩以形成該摻雜層,使此摻雜層被結構化而 形成。已結構化之此摻雜層所具有之優點是:其只在摻 雜區中用作蝕刻停止遮罩,因此以背面鈾刻步驟即可進 行一種結構化,其使各摻雜區保留著而使未摻雜區被蝕 刻去除。 此外,對此基板之背面進行蝕刻,其中已結構化之摻 雜層用作鈾刻遮罩且因此使配置在基板上之各晶車互相 隔開。藉由此種步驟,則隨後之切鋸過程即可省略’切 鋸時各別之晶片藉由切鋸而由晶圓連結體切開。 又,對此基板之背面進行蝕刻,其中已結構化之摻雜 層用作蝕刻遮罩且因此使基板之邊緣被去除。由於已薄 化之晶圓通常配置在載體晶圓上且與其在電性上相連’ 則已薄化之連結至載體晶圓上之此種晶圓之邊緣是一種 曝露之敏感位置。藉由此種邊緣之去除,則已薄化之固 定在載體晶圓上之此種晶圓可受到保護而不會受到機械 應力且不會受損。 在其它有利之步驟中,此摻雜層以硼進行P-摻雜。 硼-摻雜進行時可使用KOH或EDT作爲蝕刻物質。 本發明之方法之其它有利之方式是··摻雜層以鍺(Ge) 來摻雜。鍺同樣可用作蝕刻停止劑,這是因爲其在基板 中會感應出各種拉力。此外,鍺可用來平衡硼摻雜中所 -7· 490760 五、發明説明(6 ) 產生之拉力。由於硼之原子半徑較矽還小且鍺之原子半 徑較矽還大,這樣可使拉力獲得補償。 其它方式是:此摻雜層以氮來摻雜。氮同樣可用作蝕 刻停止劑,此乃因氮可與矽結合成氮化矽且對適當之蝕 刻物質而言是不可蝕刻的。 其它方式是:摻雜層以碳來摻雜。碳可與矽結合成碳 化矽且同樣用作蝕刻停止劑。 又,在基板之前側上形成一種電路,其通常以CMOS 技術製成,CMOS技術與此處所示之基板薄化相匹配 (compatible) 〇 其它方式是:此基板之表面固定在載體上。這樣可使 基板由其背面開始被薄化。通常使用一種黏合劑以達成 此種固定作用。 此外,基板之背面被磨蝕。這樣所具有之優點是:可 使材料快速且成本低地由基板背面去除。 其它方式是:對此基板背面進行蝕刻。這是在基板背 面磨蝕之後進行,以便消除此基板之受損現象(其是由 磨蝕所形成)。 本發明之其它有利之形式描述在申請專利範圍各附屬 項中。 本發明以下將依據圖式及實施例作詳述。圖式簡單說 明: 第1圖具有各摻雜層之基板,其固定在一種安裝載體 上。 490760 五、發明説明(7 ) 第2圖摻雜物質濃度,其顯示在基板橫切面上。 第1圖是一種基板1,其包含第一摻雜層2。此層2 上方配置另一層3。層3上方是第二摻雜層4。在本實 施例中,第一摻雜層2是p-摻雜的且第二摻雜層4是η-摻雜的。此基板由矽所形成。第二摻雜層4上配置一種 有效層5,其上形成一種電路兀件層6。此層6例如包 括:CMOS組件、電阻及電容。此層6上方配置此基板 1之前側1 0。背面9配置在基板1之相面對之此側上。 在第1圖所示之配置中,電路元件層6藉由黏合層7而 與安裝載體8相連。所示之層堆疊因此形成在基板下部 1 5上。 適當之第一摻雜層2及第二摻雜層4例如可藉由磊晶 沈積在添加適當之摻雜物質時形成。在原始基板1 5上 首先在磊晶設備中以CVD方法生長一種硼-摻雜層。可 使用矽烷(SUane)、二氯矽烷、三氯矽烷或四氯矽烷作爲 程序氣體(precursor),以提供CVD方法所需之矽成份。 沈積時之溫度介於600°C及1 200t之間且壓力是介於1 托(Tor〇和7 60托之間。依據磊晶生長之摻雜層之摻雜 度,則摻雜物質同樣以氣體形式來供應。硼摻雜時以 D i b 〇 r a η,磷摻雜時以P h 〇 s p h i η,砷摻雜時以砷化氫,及 承載體氣氫一起導入磊晶設備中。因此可使沈積速率達 到數個微米/分鐘。 在磊晶沈積時,首先形成第一摻雜層2作爲硼摻雜時 之蝕刻停止層,其厚度至少是150nm,但較佳是0.5至2 490760 五、發明説明(8 ) μ m。此種摻雜度是在5χ1018至5xl02Vcm3之間。然後 沈積另一矽層3,其上以n-摻雜物質沈積第二摻雜層4 。同樣使用一種磊晶生長之CVD方法,此時當然使用 Phosphin或砷化氫。藉由第二摻雜層4使第一摻雜層2 之摻雜之一部份被補償。然後在此層4上生長一種厚度 可達5 0 // m之矽有效層5。此處亦可有利地選取較小之 厚度1 5 // m,以便使已薄化之晶圓之厚度較小。在有效 層5中形成電路元件層6,其方式是使積體電路,例如 ,CMOS電晶體、電阻及電容,以傳統方式形成在有效 層5中。在此層6中製成各電路元件之後,使第1圖所 示之晶圓薄化。此基板1藉由黏合層7而與安裝載體8 相黏合且藉由硏磨過而相薄化至大約50 // m。此種粗薄 化過程可完全使厚基板或薄基板之剩餘部份保留著,但 須注意:第一摻雜層未完全去除,此乃因其在此情況下 不可用作蝕刻停止層。現在以K0H或EDT進行一種濕 式蝕刻過程作爲第二薄化步驟,此種鈾刻過程可以高選 擇性地對第一摻雜層2來進行且停止於此層2。藉由此 種方法可修正此基板1之傾斜(其使基板1被傾斜地硏 磨)。然後藉由傳統之蝕刻步驟使第一摻雜層2、層3 及第二摻雜層4被去除,以便稍後在操作此電路時可防 止各摻雜物質不期望之擴散。 另一方式是可藉由摻雜物質原子之植入而在晶圓中形 成該摻雜層2。此時例如可使用2.5MeV之植入能量,使 硼摻雜物質濃度之最大値位於矽表面下方3.5 // m之深 •10- 490760 五、發明説明(9 ) 度處。利用本方法可製成極薄之基板。此基板首先以一 種硼摻雜物質來進行植入,其植入能量是2.5MeV且摻 雜物質濃度是1〇2°硼原子/cm3。在基板表面10上此硼濃 度大約小4個數量級,因此不會對此電路元件層6之正 常製程造成干擾。需要時可進行一種井區植入,以便使 電路元件層6之正常製程造成干擾。需要時可進行一種 井區植入,以便使電路元件層6之各元件可依據已埋入 之第一摻雜層2 (其以硼來摻雜)來調整。 另一方式是:蝕刻停止層可藉由鍺-、氮-或碳原子之 植入來達成。 高劑量之硼植入會在晶格中造成拉力,這樣會在隨後 之磊晶生長之矽層之生長過程中造成干擾。此乃因:硼 原子之半徑小於矽原子之半徑。晶格中之拉力可以下述 方式來防止:鍺原子(其原子半徑較矽者還大)同時加 入此晶格中。鍺在電性上是中性的,因此不會干擾第一 摻雜層2 (其作爲蝕刻停止層)之功能,這樣當然可補 償機械上之拉力。 若基板1上配置一種由氧化物層所形成之遮罩(其一 部份覆蓋此基板表面且一部份裸露),則第一摻雜層2 之植入可藉由此遮罩來達成。第一摻雜層2因此以結構 化方式而形成且晶圓背面之薄化可同時用來使待薄化之 晶圓被結構化。例如,晶圓邊緣可被去除,以便在隨後 之過程中例如不會由於晶圓盒之輸送,晶圓處理或程序 室中之夾緊裝置而使薄晶片受損。若此晶圓之這些區域 -11- 490760 1 0 五、發明説明() ( 其 上此 晶圓稍後會 藉 由切鋸過程而切割成各別之晶片 ) 未 受到 植入作用, 則 藉由鈾刻過程(其使晶圓薄化) 可 同 時使 各晶片被分 開 。因此,在晶圓稍後被切鋸時即 可 防 止損 害之發生。 第 一摻 雜層2之已 結 構化之摻雜區亦可在磊晶沈積中 達 成 ,其 方式是首先 在 基板上沈積一種薄的氧化物層且 以 微 影術 來進行結構 化 。在敞開之面(其上露出矽)上 可 々巳B 进 擇性 地生長一種 以 硼所達成之高摻雜之矽層。因此 在 選擇 性磊晶時在 薄 氧化物層上不會生長已摻雜之矽 層 〇 在去 除氧化物遮 罩 之後可在整面上磊晶生長一種矽 直 至 所期 望之目標原 度 爲止。 參 考第 2圖,其第 軸1 3是表示此摻雜物質濃度, 第 二 軸1 4指向基板深度。此外,亦顯示此基板1之前 側 1 0且沿著此軸1 4 (其在基板深度中延伸)顯示此種 已 向 外擴 散之第一摻 雜 層1 1及第二摻雜層1 2之摻雜外 形 〇 第1 圖之第一摻 雜 層2及第二摻雜層4由於加溫步 驟 而 延伸 成第2圖所 示 之摻雜外形(11,12)。在基板表面 10 附 近此 種已向外擴 散 之第二摻雜層1 2因此可補償此 種 已 向外 擴散之第一 摻 雜層1 1之電性效應。 符 號 說明 L·. ••半導體基板 2·· .•第- -摻雜層 3·· •另- -層 4·. •第二 二摻雜層 -12- 490760 五、發明説明(11 ) 第一摻雜層 第二摻雜層 度 5…有效層 6…電路元件層 7…黏合層 8…安裝載體 9…背面 10…前側 1 1…向外擴散: 12…向外擴散: 13…摻雜物質名 1 4…基板深度 15…基板下部ΐ -13-
Claims (1)
- I490760 煩 請 委 員 明 本 案 修 正 後 是 否 變 更 原 實 質 内 容 、各户年"月;^曰 補尤六、申請專利範圍 第90 1 08 28 1號「使基板薄化之方法」專利案 (90年11月修正) 六、申請專利範圍 1. 一種使基板薄化之方法,其特徵爲以下各步驟: 一提供一種基板(1),其具有前側(10)及背面(9); 一在基板(1)之前側(10)上形成一種有效層; 一在基板(1)之前側(10)上磊晶生長第一摻雜層(2); 一對此基板(1)進行濕式化學蝕刻,此基板(1)由背面(9)開 始薄化且第一摻雜層(2)用作蝕刻停止層。 2. 如申請專利範圍第1項之方法,其中另一層(3)以磊晶方 式生長在第一摻雜層(2)上。 3. 如申請專利章e圍弟1項之方法’其中第一慘雜層(2)藉由 摻雜物質植入基板(1)中而形成。 :4.如申請專利範圍第1至3項中任一項之方法,其中第二 摻雜層(4)形成在基板(1)之前側(1〇)及第一摻雜層(2)之 間,第二摻雜層(4)以第二摻雜物質型式來摻雜,第二摻 雜物質型式是與第一摻雜層(2)之第一摻雜物質型式相 反。5. 如申請專利範圍第4項之方法,其中形成第二摻雜層(4) 以作爲第一摻雜層(2)用之反摻雜區。 6. 如申請專利範圍第1項之方法,其中在基板(1)之前側(丨〇) 上形成一種遮罩且此遮罩用作第一摻雜層(2)形成時所用 之植入遮罩,使第一摻雜層(2)被結構化。 7·如申請專利範圍第6項之方法,其中對此基板(1)之背面(9) 490760 六、申請專利範圍 進行蝕刻,已結構化之摻雜層用作蝕刻遮罩且因此使配 置在基板(1)上之晶片互相隔開。 8. 如申請專利範圍第6或第7項之方法,其中對此基板(!) 之背面(9)進行蝕刻,已結構化之摻雜層用作蝕刻遮罩且 因此使基板(1)之邊緣被去除。 9. 如申請專利範圍第1至3項中任一項之方法,其中第一 摻雜層(2)以硼來進行p-摻雜。 10·如申請專利範圍第1至3項中任一項之方法,其中第一 摻雜層(2)以鍺來進行摻雜。 11. 如申請專利範圍第1至3項中任一項之方法,其中第一 摻雜層(2)以氮來摻雜。 12. 如申請專利範圍第1至3項中任一項之方法,其中第一 摻雜層(2)以碳來摻雜。 如申請專利範圍.第1或第6項之方法,其中在基板(1)之 前側(10)上形成電路。 14•如申請專利範圍第1,6或第7項之方法,其中此基板(1) 以其前側(10)固定至該安裝載體(8)上。 15.如申請專利範圍第1或第7項之方法,其中基板(1)之背 面(9)被磨蝕。 16·如申請專利範圍第1或第7項之方法,其中對此基板(1) 之背面(9)進行蝕刻。 -2-
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP00108571A EP1148544A1 (de) | 2000-04-19 | 2000-04-19 | Verfahren zum Dünnen eines Substrats |
Publications (1)
Publication Number | Publication Date |
---|---|
TW490760B true TW490760B (en) | 2002-06-11 |
Family
ID=8168515
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW90108281A TW490760B (en) | 2000-04-19 | 2001-04-06 | Method to thin a semiconductor-substrate |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP1148544A1 (zh) |
TW (1) | TW490760B (zh) |
WO (1) | WO2001082369A1 (zh) |
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DE102004060363B4 (de) * | 2004-12-15 | 2010-12-16 | Austriamicrosystems Ag | Halbleitersubstrat mit pn-Übergang und Verfahren zur Herstellung |
US7125734B2 (en) | 2005-03-09 | 2006-10-24 | Gelcore, Llc | Increased light extraction from a nitride LED |
EP2637208A1 (en) | 2006-01-31 | 2013-09-11 | MEMC Electronic Materials, Inc. | Semiconductor wafer with high thermal conductivity |
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- 2001-04-04 WO PCT/EP2001/003846 patent/WO2001082369A1/de active Search and Examination
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CN107039252A (zh) * | 2015-11-20 | 2017-08-11 | 英飞凌科技股份有限公司 | 用于减薄衬底的方法 |
CN107039252B (zh) * | 2015-11-20 | 2020-09-11 | 英飞凌科技股份有限公司 | 用于减薄衬底的方法 |
Also Published As
Publication number | Publication date |
---|---|
EP1148544A1 (de) | 2001-10-24 |
WO2001082369A1 (de) | 2001-11-01 |
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