TWI565042B - 半導體晶圓、其製造方法及半導體晶圓之接合方法 - Google Patents

半導體晶圓、其製造方法及半導體晶圓之接合方法 Download PDF

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喻中一
劉人誠
黃冠傑
杜友倫
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Description

半導體晶圓、其製造方法及半導體晶圓 之接合方法
本發明是有關於一種半導體晶圓、其製造方法以及其接合方法，且特別是有關於一種具有不同摻質濃度之半導體層之半導體晶圓、其製造方法以及其接合方法。
由於各式電子元件(如電晶體、二極體、電阻、電容等)的基體密度持續地改善，半導體工業正經歷快速的成長。大體而言，在積體密度上的改善係來自於重複地縮小最小特徵尺寸(如縮減半導體製程節點至次20奈米節點)，其使得更多的元件可整合至預定的區域中。由於微型化、更快的速度、更大的頻寬(Bandwidth)以及低功率消耗和較短的等待時間(Latency)之需求日益增長，因此目前亟需提出一種更小且更具創造性之半導體晶片的封裝技術。
因著半導體技術的進步，作為有效的選擇，已發展出如3D積體電路(3DIC)的堆疊半導體裝置。上述之堆疊半導體裝置可進一步減少半導體裝置的實際尺寸。在堆疊 半導體裝置中，主動電路如邏輯電路、存儲電路、處理器電路及其類似物係形成於不同半導體晶圓上。二個或更多的半導體晶圓之一者可設於另一者之上，以進一步減少半導體裝置的形狀因數(Form Factor)。
二個半導體晶圓可透過適合的接合技術而接合。常用的接合技術包括直接接合(Direct Bonding)、化學活化接合(Chemically Activated Bonding)、電漿活化接合(Plasma Activated Bonding)、陰極接合(Anodic Bonding)、共晶接合(Eutectic Bonding)、玻璃粉末接合(Glass Frit Bonding)、黏著接合(Adhesive Bonding)、熱壓縮接合(Thermo-Compressive Bonding)、反應性接合(Reactive Bonding)及/或其類似接合方式。堆疊半導體間係電性連接。堆疊半導體裝置可提供具有更小形狀因數之更高的密度，使得效能增加並減少功率消耗。
因此，本發明之一態樣是在提供一種半導體晶圓，其係具有不同摻質濃度之半導體層。
本發明之另一態樣是在提供一種半導體晶圓的製造方法，以製造上述之半導體晶圓。
本發明之又一態樣是在提供一種半導體晶圓的接合方法，其係接合上述半導體晶圓與另一半導體晶圓，以形成裝置封裝體。
根據本發明之上述態樣，提出一種半導體晶 圓。在一實施例中，半導體晶圓包括具有第一摻質濃度的底半導體層、設於底半導體層上之中間半導體層，以及設於中間半導體層上之頂半導體層。中間半導體層具有第二摻質濃度，第二摻質濃度大於第一摻質濃度。頂半導體層具有第三摻質濃度，第三摻質濃度係小於第二摻質濃度。底半導體層之第一側面為半導體晶圓的外表面，且底半導體層、中間半導體層和頂半導體層之側壁係實質對齊。
依據本發明之一實施例，第二摻質濃度係1×1018cm-3至1×1020cm-3，底半導體層之厚度係根據中間半導體層之摻質的擴散性質所決定，且底半導體層係較薄於或較厚於中間半導體層。
依據本發明之一實施例，底半導體層包含梯度摻質濃度，底半導體層之第一側面的摻質濃度係小於底半導體層之第二側面的摻質濃度，且第二側面係相對於第一側面。
根據本發明之另一態樣提出一種半導體晶圓的製造方法。在一實施例，上述方法包括提供設於第二半導體層上的第一半導體層。第一半導體層具有高摻質濃度，其係高於第二半導體層之摻質濃度。本方法進一步包含磊晶生長第三半導體層於第一半導體層上，以及摻雜第三半導體層至低摻質濃度，其係低於上述之高摻質濃度。第三半導體層和第一半導體層完全覆蓋第二半導體層之頂表面。
依據本發明之一實施例，提供設於第二半導體層上之第一半導體層的步驟包含磊晶地生長第一半導體層 於第二半導體層上或磊晶地生長第二半導體層於第一半導體層上。且其中當第二半導體層磊晶地生長於第一半導體層上時，翻轉第一半導體層和第二半導體層之位向，使得第一半導體層設於第二半導體層上，其中磊晶地生長第三半導體層包含磊晶地生長第三半導體層於第一半導體層之表面上，表面係與第二半導體層相對。
依據本發明之一實施例，前述方法更包含當磊晶地生長第二半導體層時，流動含摻質之先驅氣體以摻雜第二半導體層，其中摻雜第二半導體層的步驟包含逐漸地減少含摻質之先驅氣體的流速。
依據本發明之一實施例，前述方法更包含摻雜第一半導體層至摻質濃度為約1×1018cm-3至約1×1020cm-3，其中該第二半導體層之一厚度係根據該第一半導體層之摻質的一擴散性質所決定。
根據本發明之又一態樣，提出一種半導體晶圓的接合方法。在一實施例中，上述方法包括提供第一半導體晶圓，其包含底半導體層、中間半導體層以及頂半導體層。上述之底半導體層包含第一摻質濃度，其中底半導體層之一側面為第一半導體晶圓之外表面。上述之中間半導體層包含第二摻質濃度，其係大於第一摻質濃度。上述之頂半導體層包含第三摻質濃度，其係小於第二摻質濃度。本方法更包含形成電路於頂半導體層上、接合第二半導體晶圓至第一半導體晶圓的電路上，以及薄化第一半導體晶圓。薄化第一半導體晶圓包括移除底半導體層，以暴露出中間半導體層，以及 以化學蝕刻劑蝕刻中間半導體層。上述之化學蝕刻劑，其蝕刻中間半導體層之蝕刻速率快於蝕刻頂半導體層之蝕刻速率。
依據本發明之一實施例，在形成電路的步驟及接合第二半導體晶圓的步驟中，底半導體層減少中間半導體層之摻質的擴散。
依據本發明之一實施例，移除底半導體層的步驟包含機械薄化步驟，其係進一步移除中間半導體層之一部分，且其中在蝕刻中間半導體層的過程中，頂半導體層為蝕刻終止層，而上述之化學蝕刻劑係根據中間半導體層之摻質種類和第二摻質濃度所決定。
100、200、400‧‧‧半導體晶圓
102、202、402、104、204、404、106、206、406‧‧‧半導體層
102A、102B、106A‧‧‧表面
300、500‧‧‧電路
302‧‧‧電子元件
304‧‧‧層間介電層
306‧‧‧接觸
310‧‧‧介金屬化介電層
312‧‧‧內連接線
600‧‧‧裝置封裝體
700、800‧‧‧方法
702、704、706、802、804、806、808‧‧‧步驟
T1、T2、T3、T4、T5、T6、T7、T8‧‧‧厚度
D‧‧‧直徑
藉由以下詳細說明並配合圖式閱讀，可更容易理解本發明。在此強調的是，按照產業界的標準做法，各種特徵並未按比例繪製，僅為說明之用。事實上，為了清楚的討論，各種特徵的尺寸可任意放大或縮小。
[圖1]至[圖4B]係繪示根據一些實施例之製造半導體晶圓的各製程階段的各視角之示意圖；[圖5]係繪示根據另一實施例之半導體晶圓的剖面圖；[圖6]至[圖9B]係繪示根據一些實施例之接合及薄化半導體晶圓的剖面圖；[圖10]係繪示根據一些實施例之形成半導體晶圓的製程流程圖；以及 [圖11]係繪示根據一些實施例之接合及薄化半導體晶圓之製程流程圖。
下面的揭露提供了許多不同的實施例或例示，用於實現本發明的不同特徵。部件和安排的具體實例描述如下，以簡化本發明之揭露。當然，這些是僅僅是例示並且不意在進行限制。例如，在接著的說明中敘述在第二特徵上方或上形成第一特徵可以包括在第一和第二特徵形成直接接觸的實施例，並且還可以包括一附加特徵可以形成第一特徵的形成第一和第二特徵之間的實施例，從而使得第一和第二特徵可以不直接接觸。此外，本公開可以在各種例示重複元件符號和/或字母。這種重複是為了簡化和清楚的目的，並不在本身決定所討論的各種實施例和/或配置之間的關係。
此外，空間相對術語，如“之下”、“下方”、“低於”、“上方”、“高於”等，在本文中可以用於簡單說明如圖中所示元件或特徵對另一元件(多個)或特徵(多個特徵)的關係。除了在圖式中描述的位向，空間相對術語意欲包含元件使用或步驟時的不同位向。元件可以其他方式定位(旋轉90度或者在其它方位)，並且本文中所使用的相對的空間描述，同樣可以相應地進行解釋。
本發明內文所描述的各個實施例係應用晶圓對晶圓的接合，以接合二個晶圓。其他實施例可執行其他應用，如接合複數個晶圓，例如：在裝置封裝體中將二個以上 的晶圓接合在一起。
各個實施例包括半導體晶圓、形成半導體晶圓的方法，以及將上述半導體晶圓包含於晶圓接合應用的方法中。半導體晶圓包括具有較高的摻質濃度的中間半導體層，其係設於頂半導體層和底半導體層之間，頂半導體層和底半導體層具有較低摻質濃度。由於中間半導體層具有較高的摻質濃度，在形成積體裝置封裝體(Integrated Device Package)的各個溫度之製程(例如高溫製程)中，中間半導體層特別可容許非預定的摻質擴散(亦視為自摻雜)。例如：製程可包括形成電路(具有電子元件及/或內連層)於半導體層上，以及接合其他封裝元件(例如其他晶圓)至前述之半導體晶圓。在各個實施例中，為減少上述製程中的自摻雜效應(Auto Doping Effect)，而設有底半導體層。再者，底半導體層可包含半導體材料(例如矽)，其可類似於或相同於頂半導體層和中間半導體層之半導體材料(例如矽)。因此，底半導體層之熱學性質(如放射率(Emissivity))係相似於頂半導體層和中間半導體層，且底半導體層可在不大幅改變半導體晶圓的其他性質(如受溫度影響(Thermal-Affected)的性質)之情況下，減少擴散。上述性質如翹曲(Warpage)、光子覆蓋對準(Photo Overlay Alignment)、薄膜沉積速率、薄膜蝕刻速率或其他類似性質。
進行上述各式製程後(如接合其他封裝元件後)，對半導體晶圓進行薄化製程，以減少所形成之裝置封裝體的整體厚度。薄化製程可包括蝕刻製程，以移除中間半 導體層之至少一部分。蝕刻製程可包括化學蝕刻劑，其蝕刻中間半導體層之蝕刻速率快於蝕刻頂半導體層之蝕刻速率。例如：所選用化學蝕刻劑，相對於較低摻質濃度的材料(如頂半導體層)，其較容易蝕刻較高摻質濃度的材料(如中間半導體層)。因此，頂半導體層可作為蝕刻終止層，且可移除底半導體層和中間半導體層以提供低輪廓(Low-Profile)之裝置封裝體。因此，在形成裝置封裝體的各製程階段中，實施例之半導體晶圓中的各層係用作蝕刻目標層(如在薄化製程中)以及保護層(如為減少摻質擴散)。
圖1至圖4B係繪示根據一實施例之形成半導體晶圓100的各個不同製程階段的示意圖。首先請參考圖1，半導體層102係被提供。半導體層102可例如為主體矽基材。也可使用如多層或梯度基材之其他基材。再者，如鍺、包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的半導體化合物、包含矽鍺、磷砷化鎵、砷化銦鋁、砷化鋁鎵、砷化銦鎵、磷化銦鎵及/或磷砷化銦鎵之合金半導體或上述之組合的其他半導體材料，可額外地或替代矽地用於半導體層102中。在一實施例中，半導體層102可例如具有約700μm至約800μm之厚度T1，但在其他實施例中，半導體層102可具有其他不同厚度。半導體層102可使用任何適合的製程形成，例如晶體生長拉提法(Czochralski Puller；CZ Puller)。如圖1所繪示之半導體晶圓100之位向中，半導體層102包括表面102A(或稱頂表面)和表面102B(或稱底表面)。
可使用任何適合的製程將摻質摻雜至半導體層102中，上述適合的製程可例如為植入法(Implantation)、擴散法或其他類似的製程方法。在一實施例中，如硼、銦或其他類似物之p型摻質被摻雜至半導體層102中。在另一實施例中，如砷、磷或其他類似物之n型摻質被摻雜至半導體層102中。在一實施例中，半導體層102的摻質濃度係適合選擇為較高的濃度，以使半導體層102可被選擇性地蝕刻，上述選擇性蝕刻步驟可使用適合的化學蝕刻劑，其蝕刻高摻質濃度材料的蝕刻速率快於蝕刻低摻質濃度材料的蝕刻速率。例如：植入半導體層102之摻質濃度可為約1×1018cm-3至約1×1020cm-3。據觀察，相對於半導體晶圓100中的其他半導體層(後續形成)，如半導體層104和半導體層106(請參見圖4A)，配置為上述摻質濃度範圍的半導體層102可被選擇性地蝕刻。視所植入之摻質種類的摻質濃度何者相對較高，半導體層102也可指N+或P+基材。在完整的晶圓中，半導體層102可為中間半導體層，其係在晶圓薄化製程中作為蝕刻層。
在圖2中，半導體層104係形成於半導體層102的表面102A(或稱頂表面)上。在一實施例中，半導體層104係使用適合的製程，以磊晶生長。上述適合的製程如磊晶化學氣相沉積(EPI CVD)、分子束磊晶(MBE)、液相磊晶(LPE)、氣相磊晶(VPE)、選擇性磊晶生長(SEG)、上述之組合或其類似製程。半導體層104可包含類似於半導體層102之材料。例如：在一實施例中，半導體層104包含矽。 因此，半導體層104可具有與半導體層102類似的熱學性質(例如放射率)。例如：在半導體晶圓測試時，實施例之半導體晶圓係進行快速熱退火(RTA)處理，此時實施例之半導體晶圓的放射率為約0.67，其係相近於未有底保護層(如半導體層104)之半導體晶圓的放射率。因此，包含半導體層104並不會對半導體晶圓100的各階段製程的性質有重大的影響(例如翹曲、光子覆蓋對準、薄膜沉積速率、薄膜蝕刻速率或其他類似性質)。
可形成半導體層104以完全覆蓋半導體層102的一側面，且半導體層102和半導體層104的側壁可實質對齊。在一實施例中，半導體層104可例如具有約1μm至約10μm的厚度T2，但在其他實施例中，半導體層104可具有其他厚度。在磊晶的過程中，可在進行生長時摻雜預定的p型或n型摻質。例如：製程氣體中可包括含摻質之先驅氣體。在一些實施例中，半導體層104之摻質濃度係低於半導體層102的摻質濃度。例如：半導體層104可包含約1×1015cm-3至約1×1016cm-3之摻質濃度。在一些實施例中，半導體層102的摻質濃度可較半導體層104高約3至5個指數級別。例如：半導體層102之摻質濃度與半導體層104之摻質濃度的比值可為約103至105。
在完整的半導體晶圓100中，半導體層104為底半導體層，且在各個裝置封裝體的製程步驟(例如高溫製程)中，半導體層104係用以減少半導體層102中的非預定摻質擴散。例如：半導體層104的一側面可為半導體晶圓100的 外表面。因此，所選擇的半導體層104之厚度可提供半導體層102足夠的保護，以減少上述之自摻雜效應。例如：可形成各種厚度的半導體層102於測試晶圓上，且將測試晶圓進行各種高溫條件的測試。測量各個測試中的擴散，且半導體層102的厚度可根據上述測試晶圓所測量的擴散來選擇。
在一實施例中，半導體層104包含實質為定值的摻質濃度。在另一實施例中，半導體層104包括複數個半導體層，且每一者包含不同的摻質濃度。在又一實施例中，半導體層104可為梯度層，其係具有連續變化的摻質濃度。例如：半導體層104與半導體層102之界面的摻質濃度可較大，且上述之摻質濃度係朝著半導體晶圓100之外表面(例如圖2之半導體層104之頂表面)遞減。在上述實施例中，含摻質之先驅氣體的流速可在磊晶過程中逐漸地(連續地或間斷地)減少。
在半導體層104形成後，可翻轉半導體晶圓100的位向，如圖3所示。例如：如繪示之實施例，半導體層104係設於半導體層102下。在新的位向中，表面102B為半導體層102的頂表面，而表面102A為半導體層102的底表面。
在圖4A中，半導體層106係形成於半導體層102之表面102B上。在一實施例中，半導體層106係使用適合的製程，以磊晶生長。上述適合的製程如金屬有機(MO)化學氣相沉積(CVD)、分子束磊晶(MBE)、液相磊晶(LPE)、氣相磊晶(VPE)、選擇性磊晶生長(SEG)、上述之組合或其類似製程。半導體層106可包含類似於半導體層 102和半導體層104之材料。例如：在一實施例中，半導體層106包含矽。
可形成半導體層106，以完全覆蓋半導體層102的一側面，且半導體層102、半導體層104和半導體層106的側壁可實質對齊。在一實施例中，半導體層106可例如具有約1μm至約10μm的厚度T3，但在其他實施例中，半導體層106可具有其他厚度。在磊晶的過程中，可在生長進行時摻雜預定的p型或n型摻質。在一些實施例中，半導體層102、半導體層104和半導體層106的摻質種類(p型或n型)可為相同。例如：製程氣體中可包括含摻質之先驅氣體。在一些實施例中，半導體層106之摻質濃度係低於半導體層102的摻質濃度。例如：半導體層106可包含約1×1015cm-3至約1×1016cm-3之摻質濃度。半導體層104和半導體層106的摻質濃度可為相同或不同。
在完整的半導體晶圓100中，半導體層106係元件基材，且電子元件(如電晶體、電容、電阻、二極體、光二極體、保險絲或其類似物)可形成於半導體層106之表面106A(或稱為頂表面)上。因此，可基於後續預定形成的電子元件，以選擇半導體層106的摻質種類和摻質濃度。形成上述電子元件的過程中，半導體層104係減少非預定的摻質從半導體層102擴散至半導體層106。
在一實施例中，半導體層106包含實質為定值的摻質濃度。在另一實施例中，半導體層106包括複數個半導體層，且每一者包含不同的摻質濃度。在又一實施例中， 半導體層106可為梯度層，其係具有連續變化的摻質濃度。例如：半導體層106與半導體層102之界面(例如表面102B)的可具有較大的摻質濃度，且上述之摻質濃度係朝著晶圓100之外表面(例如表面106A)遞減。在上述實施例中，含摻質之先驅氣體的流速可在磊晶過程中逐漸地(連續地或間斷地)減少。
因此，本發明之一實施例的半導體晶圓100係根據上述一些實施例來形成。半導體晶圓100包括至少三層：頂半導體層106(如元件基材)、中間半導體層102(如蝕刻層)以及底半導體層104(如保護層)。半導體層102、半導體層104和半導體層106的側壁實質為對齊，且所形成之每一上方的半導體層之一側面係完全覆蓋下方半導體層之一側面。圖4B係繪示半導體晶圓100的俯視圖。如圖4B所繪示，半導體晶圓100可實質為圓形，且頂半導體層106可完全覆蓋下方半導體層102和半導體層104之表面，其中半導體層102和半導體層104可具有與半導體層106相同的俯視形狀和俯視尺寸。在一實施例中，半導體晶圓100具有直徑D，其可例如約為300mm。在其他實施例中，半導體晶圓100可包含不同的形狀及/或尺寸。
後續可形成電路於半導體層106之頂表面上，以下詳細說明細節。另一封裝元件(如另一晶圓)也可接合至半導體晶圓100的半導體層106上。形成上述元件和接合其他封裝元件的過程中，底半導體層104減少半導體層102中摻質的擴散。上述元件形成後，可使用機械研磨及選擇性回 蝕製程，以移除半導體層102和半導體層104，後續將詳細解釋。
雖然上述實施例所述之半導體層104(如保護層)係先於半導體層106(如元件基材)形成，然而上述製程也可相反。例如：在形成半導體層104前，可先磊晶生長半導體層106。之後，翻轉晶圓的位向，且磊晶生長半導體層104於半導體層102之頂表面上，半導體層104係相對於半導體層106。半導體層104的厚度可根據半導體層102中摻質的擴散性質來選擇。
圖5係繪示根據另一實施例所述之半導體晶圓200之剖面圖。半導體晶圓200可實質相似於半導體晶圓100，但半導體層204和半導體層206係磊晶地生長於底半導體層202上。半導體層204可具有高於半導體層202和半導體層206的摻質濃度(如類似於半導體層102)。在一實施例中，半導體層204具有約1×1018cm-3至約1×1020cm-3之摻質濃度，而半導體層202和半導體層206可分別具有約1×1015cm-3至約1×1016cm-3之摻質濃度。每一層之摻質濃度可為定值、在每一個別區間改變或呈梯度。半導體層202、半導體層204和半導體層206之每一者可為單層或包括複數層。
再者，底半導體層202可厚於半導體層204和半導體層206。例如：底半導體層202可具有約為700μm至約800μm之厚度T4，然而半導體層204和半導體層206之每一者分別具有約1μm至約10μm之厚度T5和厚度T6。半導 體層202、半導體層204和半導體層206之每一者預定的功能可分別類似於半導體層102、半導體層104和半導體層106之每一者。例如：半導體層202可為保護層，以減少半導體層204中摻質的擴散。在晶圓薄化製程中，半導體層204可為蝕刻層，且半導體層206可為元件基材，用以形成電子元件。
圖6至圖9B係繪示使用實施例之半導體晶圓以形成裝置封裝體的各個製程階段的剖面圖。首先請參考圖6，電路300係形成於半導體晶圓100之半導體層106的頂表面上。形成於半導體層106上的電路300可為任何種類的電路，以適合特定的應用。在一實施例中，電路300包括形成於基材上之電子元件302，其係以一或多個介電層覆蓋。金屬層可形成於介電層間，以傳輸電子元件302間的電子訊號。電子元件302也可形成於一或多個介電層中。在一實施例中，半導體層106係用以形成電子元件的各個主動區(如源極/汲極區、井區、光二極體及其類似物)，而半導體層102和半導體層104可實質不含上述主動區或元件。
例如：電子元件302可包括各種N型金屬氧化物半導(NMOS)及/或P型金屬氧化物半導體(PMOS)裝置，如電晶體、電容、電阻、二極體、光二極體、保險絲(fuse)及其類似物，其係內連接以進行一或多個功能。上述功能可包括存儲結構、處理器結構、感應器、放大器、電源分布(power distribution)、輸入/輸出電路或其類似物。於本技術領域具有通常知識者應可了解上述例子僅為示意圖且 係為進一步說明本發明之應用，故並不用於限制本發明之範圍。也可使用其他電路，以適用於預定的應用。
如圖6所繪示，也可形成層間介電層(ILD)304/介金屬化介電層(IMD)310。例如：可以如磷矽酸鹽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟矽玻璃(FSG)、碳氧化矽(SiOxCy)、旋布玻璃(Spin-On-Glass)、旋布高分子(Spin-On-Polymer)、碳矽材料、化合物、複合物、組合物或其類似物之低介電常數材料，並使用如旋塗、化學氣相沉積以及電漿加強化學氣相沉積(PECVD)等本技術領域熟知之適合的方式，來形成層間介電層304。補充說明的是，層間介電層304可包含複數個介電層。
接觸306可貫穿層間介電層304形成，以提供電性接觸至電子元件302。形成接觸306的方法可例如使用微影製程技術，將光阻材料沉積於層間介電層304上並進行圖案化，以暴露出層間介電層304將要形成接觸306之一部分。如可使用非等向性乾式蝕刻製程之蝕刻製程，以形成開口於層間介電層304上。開口可與擴散阻障層(Diffusion Barrier layer)及/或黏著層(未繪示)並列，並以導電材料填滿。擴散阻障層包含一或多層的氮化鉭、鉭、氮化鈦、鈦、鎢鈷或其類似物，且導電材料包含銅、鎢、鋁、銀、上述之組合或其類似物。據此可形成如圖6所繪示之接觸306。
一或多個額外的介金屬化介電層310和內連接線(Interconnect Lines)312形成金屬化層於層間介電層304上。一般而言，一或多個介金屬化介電層310和相關之 金屬化層係用以使電路相互內連接，並提供外部的電性連接。可由如氟矽玻璃(FSG)之低介電常數材料來形成介金屬化介電層310，氟矽玻璃(FSG)可由電漿加強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDPCVD)或其他類似製程形成。介金屬化介電層310亦可包括中間蝕刻終止層。可形成外部接觸(未繪示)於最上層。
應留意的是，一或多個蝕刻終止層(未繪示)可設於層間介電層及相鄰一或多層之間，例如層間介電層304和額外的介金屬化介電層310。一般而言，當形成接觸或接觸窗時，蝕刻終止層提供停止蝕刻的機制。蝕刻終止層係以具有與相鄰層不同蝕刻選擇性之介電材料所形成，例如下層晶圓100和上方之層間介電層304/介金屬化介電層310。在一實施例中，可藉由沉積氮化矽、碳氮化矽、碳氧化矽、碳氮、上述之組合或其類似物來形成蝕刻終止層，而沉積的方法可例如化學氣相沉積或電漿加強化學氣相沉積。
接下來請參考圖7，具有電路500形成於其上之半導體晶圓400係與半導體晶圓100接合。在一實施例中，半導體晶圓400可類似於半導體晶圓100，其具有半導體層406(例如元件基材層)、半導體層402(例如蝕刻層)以及半導體層404(例如保護層)。半導體層402的摻質濃度可高於半導體層404和半導體層406。在一實施例中，使用如金屬對金屬接合(例如銅對銅接合)、介電層對介電層接合(例如氧化物對氧化物接合)、金屬對介電層接合(例如氧化物對銅接合)、混合接合、任何上述組合及/或其他類似物之直接接 合製程，將電路500與電路300接合。所形成的裝置封裝體600係如圖7所示。
在一實施例中，半導體晶圓100以及電路300形成背照式感應(backside illuminated；BSI)或前照式感應(front side illuminated；FSI)的互補式金氧半場效電晶體(CMOS)影像感測器(CIS)，且半導體晶圓400和電路500形成邏輯電路，如特殊用途積體電路(Application Specific Integrated Circuit；ASIC)裝置。在此實施例中，電路300包括光主動區，如以植入摻質至半導體層106中所形成的光二極體。再者，光主動區可為PN接面光二極體、PNP光電晶體、NPN光電晶體或其類似物。半導體晶圓400和電路500可包含邏輯電路、類比-數位轉換器、資料處理器電路、存儲電路、偏壓電路、參考電路及其類似物。在一實施例中，裝置封裝體600為堆疊互補式金氧半場效電晶體影像感測器(CIS)、堆疊邏輯乘積(Stacked Logic Product)或其類似物包括前照式感應的互補式金氧半場效電晶體影像感測器(FSI CIS)、背照式感應的互補式金氧半場效電晶體影像感測器(BSI CIS)、邏輯電路(Logic Circuitry)、存儲電路(Memory Circuitry)、高電壓電路(High Voltage Circuitry)、閃光電路(Flash Circuitry)、類比電路(Analog Circuitry)、射頻電路(Radio-Frequency(RF)Circuitry)、上述組合及其類似物。
在半導體晶圓100和半導體晶圓400接合後，對 半導體晶圓100之背側施予薄化製程，如圖8和圖9所繪示。在一實施例中，其中半導體層106為背照式感應的感測器，薄化製程係為使更多光穿過基材的背側至光主動區，而不被基材吸收。進行薄化製程可進一步達到具有更小的形狀因子(Form Factor)/輪廓之裝置封裝體600。可使用機械技術(如研磨、拋光、薄化製程、智能剝離技術(SMARTCUT®)、ELTRAN®技術以及其類似技術)與化學蝕刻之組合。例如：請參考圖8，進行初步機械薄化，以移除半導體晶圓100和半導體晶圓400之一部分。機械薄化步驟可移除半導體層104和半導體層404(例如保護層)，並暴露出半導體層102和半導體層402(例如蝕刻層)。也可移除半導體層102和半導體層402之一部分，但留下一部分之半導體層102和半導體層402。機械薄化製程可應用於減少裝置封裝體600之總厚度，並使總厚度介於一預定範圍內。例如：機械薄化製程後，半導體晶圓100或半導體晶圓400具有約20μm至約30μm之厚度T7。經過薄化製程後，裝置封裝體600的整體厚度可為約795μm至約805μm。可同時或依序對半導體晶圓100和半導體晶圓400進行機械薄化製程，但其順序並無限制。在另一實施例中，只有半導體晶圓100或半導體晶圓400中的一者被薄化，但半導體晶圓100或半導體晶圓400中的另一者係作為載體晶圓(Carrier Wafer)而不被薄化。在機械薄化製程中，半導體層102和半導體層402保護半導體層106和半導體層406。
接著，在圖9A中，將半導體層102和半導體層 402所留下的部分，以適合的製程移除，上述適合的製程如化學蝕刻。化學蝕刻可包含使用化學蝕刻劑。上述之化學蝕刻劑係選擇性蝕刻半導體層102和半導體層402，意即其蝕刻半導體層102和半導體層402之蝕刻速率快於蝕刻半導體層106和半導體層406之蝕刻速率。例如：化學蝕刻劑蝕刻高摻質濃度的材料(如半導體層102和半導體層402)之蝕刻速率快於蝕刻低摻質濃度的材料(如半導體層106和半導體層406)之蝕刻速率。在一些實施例中，化學蝕刻劑可包含氫氟酸(HF)、硝酸(HNO3)、乙酸、上述之組合(例如氫氟硝乙(HNA)酸)或其類似物。在其他實施例中，可使用其他化學蝕刻劑。因此，在化學蝕刻時，半導體層106和半導體層406可扮演蝕刻終止層。可同時或依序對半導體層102和半導體層402進行蝕刻，且其順序並未限制。蝕刻步驟後，半導體晶圓100或半導體晶圓400之厚度T8可例如為約5μm至約6μm。因此，承上所述，進行半導體晶圓薄化製程時，半導體層102和半導體層402可作為蝕刻層。整體裝置封裝體600的厚度可例如約為775μm至約790μm。在晶圓薄化製程後，保留半導體層106和半導體層406之至少一部份(例如形成電子元件的層)。再者，在所繪示的實施例中，雖然半導體晶圓100和半導體晶圓400皆被薄化，但在另一實施例中，半導體晶圓100或半導體晶圓400之一者被薄化而另一半導體晶圓係扮演載體支持基材(Carrier Support Substrate)，如圖9B所繪示。
圖10係繪示根據一些實施例之形成半導體晶 圓的製程流程圖700。在步驟702中，提供設於第二半導體層之第一半導體層。第一半導體層具有高於第二半導體層之摻質濃度。在一實施例中，第一半導體層(如半導體層204)係磊晶地生長於第二半導體層上(如半導體層202)。在一實施例中，第二半導體層(如半導體層104)係磊晶地生長於第一半導體層(如半導體層102)上，且第一半導體層和第二半導體層的位向接著被翻轉。在步驟704中，第三半導體層(如半導體層106或半導體層206)係磊晶生長於第一半導體層之表面上。在一實施例中，第三半導體層係生長於第一半導體層之表面上，以完全覆蓋上述表面。在步驟706中，第三半導體層係摻雜有低於第一半導體層之摻質濃度。
圖11係繪示根據一些實施例之接合晶圓的製程流程圖800。在步驟802中，第一半導體晶圓(如半導體晶圓100)係被提供。第一半導體晶圓包括中間半導體層(如半導體層102)，其係設於頂半導體層(如半導體層106)和底半導體層(如半導體層104)間，且中間半導體層具有高於頂半導體層和底半導體層之摻質濃度。在步驟804中，電路(如電路300)係形成於頂半導體層上。在步驟806中，第二半導體晶圓(如半導體晶圓400)係與第一半導體晶圓上之電路接合。在步驟808中，薄化第一半導體晶圓。薄化的步驟可包括應用機械薄化製程與化學蝕刻之組合。化學蝕刻的步驟可使用化學蝕刻劑，其蝕刻中間半導體層之蝕刻速率快於蝕刻頂半導體層之蝕刻速率，其中頂半導體層可做為蝕刻終止層。
上述所提及的各個實施例包括半導體晶圓及其形成方法，以及將上述半導體晶圓應用於半導體晶圓接合的方法。半導體晶圓包括具有相對高的摻質濃度的中間半導體層，其係設於頂半導體層和底半導體層之間，且頂半導體層和底半導體層具有相對低的摻質濃度。在各個實施例中，為減少中間半導體層中的摻質擴散，而設有底半導體層。再者，底半導體層可包括半導體材料(如矽)，其可相似於或相同於頂半導體層和中間半導體層之半導體材料(如矽)。因此，底半導體層之熱學性質(如放射率)係類似於頂半導體層和中間半導體層，且底半導體層可在不大幅影響晶圓的其他性質(如受溫度影響的性質)之情況下，減少擴散。上述性質如翹曲、光子覆蓋對準、薄膜沉積速率、薄膜蝕刻速率或其他類似性質。
薄化製程可包括初步機械製程，以移除底半導體層，並暴露出中間半導體層。初步機械製程可進一步移除中間半導體層之一部分。然後，進行蝕刻製程，以移除中間半導體層的剩餘部份。蝕刻製程可包括化學蝕刻劑，其蝕刻中間半導體層之蝕刻速率快於蝕刻頂半導體層之蝕刻速率。例如：所選用化學蝕刻劑，相對於較低摻質濃度的材料(如頂半導體層)，其較容易蝕刻較高摻質濃度的材料(如中間半導體層)。因此，頂半導體層可作為蝕刻終止層，且可移除底半導體層和中間半導體層，以提供低輪廓(Low-Profile)之裝置封裝體。因此，在形成裝置封裝體的各階段製程中，實施例之半導體晶圓中的各層係用作蝕刻目 標層(如在薄化製程中)以及保護層(如為減少摻質擴散)。
根據本發明之一實施例，半導體晶圓包括具有第一摻質濃度的底半導體層、設於底半導體層上之中間半導體層，以及設於中間半導體層上之頂半導體層。中間半導體層具有第二摻質濃度，第二摻質濃度大於第一摻質濃度。頂半導體層具有第三摻質濃度，第三摻質濃度係小於第二摻質濃度。底半導體層之一側面為半導體晶圓的外表面，且底半導體層、中間半導體層和頂半導體層之側壁係實質對齊。
根據本發明之另一實施例，形成半導體晶圓的方法包括提供設於第二半導體層上的第一半導體層。第一半導體層具有高摻質濃度，其係高於第二半導體層之摻質濃度。本方法進一步包含磊晶地生長第三半導體層於第一半導體層上，以及摻雜第三半導體層至低摻質濃度，其係低於上述之高摻質濃度。第三半導體層和第一半導體層完全覆蓋第二半導體層之頂表面。
根據本發明之又一實施例，方法包括提供第一半導體晶圓，其包含底半導體層、中間半導體層以及頂半導體層。上述之底半導體層包含第一摻質濃度，其中底半導體層之一側面為第一半導體晶圓之外表面。上述之中間半導體層包含第二摻質濃度，其係大於第一摻質濃度。上述之頂半導體層包含第三摻質濃度，其係小於第二摻質濃度。本方法更包含形成電路於頂半導體層上、接合第二半導體晶圓至第一半導體晶圓的電路上，以及薄化第一半導體晶圓。薄化第一半導體晶圓包括移除底半導體層，以暴露出中間半導體 層，以及使用化學蝕刻劑蝕刻中間半導體層。上述之化學蝕刻劑蝕刻中間半導體層之蝕刻速率快於蝕刻頂半導體層之蝕刻速率。
前述內容概述多個實施例之特徵，以使於本技術領域具有通常知識者可進一步了解本發明之態樣。本技術領域具通常知識者應可輕易利用本發明作為基礎，設計或潤飾其他製程及結構，藉以執行此處所描述之實施例的相同的目的及/或達到相同的優點。本技術領域具有通常知識者亦應可了解，上述相等的結構並未脫離本發明之精神和範圍，且在不脫離本發明之精神及範圍下，其可經潤飾、取代或替換。
100‧‧‧半導體晶圓
102、104、106、402、404、406‧‧‧半導體層
300、500‧‧‧電路
302‧‧‧電子元件
400‧‧‧第二半導體晶圓
600‧‧‧裝置封裝體

Claims (7)

  1. 一種半導體晶圓，包含：一底半導體層，具有一第一摻質濃度，其中該底半導體層之一第一側面為該半導體晶圓之一外表面；一中間半導體層，設於該底半導體層上，其中該中間半導體層包含一第二摻質濃度，該第二摻質濃度係大於該第一摻質濃度，且該第二摻質濃度係1×1018cm-3至1×1020cm-3；以及一頂半導體層，設於該中間半導體層上，其中該頂半導體層包含一第三摻質濃度，該第三摻質濃度係小於該第二摻質濃度，且該底半導體層之複數個側壁、該中間半導體層之複數個側壁以及該頂半導體層之複數個側壁係實質對齊，其中該底半導體層之一厚度係根據該中間半導體層之摻質的一擴散性質所決定，且該底半導體層係較薄於或較厚於該中間半導體層。
  2. 如申請專利範圍第1項所述之半導體晶圓，其中該底半導體層包含一梯度摻質濃度，該底半導體層之該第一側面的一摻質濃度係小於該底半導體層之一第二側面的一摻質濃度，且該第二側面係相對於該第一側面。
  3. 一種半導體晶圓的製造方法，包含：提供一第一半導體層，設於一第二半導體層上，其中 該第一半導體層係被摻雜以包含一高摻質濃度，且該第一半導體層之該高摻質濃度係高於該第二半導體層之一摻質濃度，該高摻質濃度為1×1018cm-3至1×1020cm-3，且其中該第二半導體層之一厚度係根據該第一半導體層之摻質的一擴散性質所決定；以及磊晶生長一第三半導體層於該第一半導體層上，其中該第三半導體層和該第一半導體層完全覆蓋該第二半導體層之一頂表面；以及摻雜該第三半導體層至一低摻質濃度，其中該第三半導體層之該低摻質濃度係低於該第一半導體層之該高摻質濃度。
  4. 如申請專利範圍第3項所述之半導體晶圓的製造方法，其中該提供設於該第二半導體層上之該第一半導體層的步驟包含：磊晶生長該第一半導體層於該第二半導體層上；或磊晶生長該第二半導體層於該第一半導體層上，且其中當該第二半導體層磊晶地生長於該第一半導體層上時，該步驟更包含：翻轉該第一半導體層和該第二半導體層之一位向，使得該第一半導體層設於該第二半導體層上，其中磊晶地生長該第三半導體層的步驟包含磊晶地生長該第三半導體層於該第一半導體層之一表面上，該表面係與該第二半導體層相對。
  5. 如申請專利範圍第4項所述之半導體晶圓的製造方法，更包含當磊晶地生長該第二半導體層時，流動一含摻質之先驅氣體，以摻雜該第二半導體層，其中該摻雜該第二半導體層的步驟包含逐漸地減少該含摻質之先驅氣體的一流速。
  6. 一種半導體晶圓的接合方法，包含：提供一第一半導體晶圓，其中該第一半導體晶圓包含：一底半導體層，包含一第一摻質濃度，其中該底半導體層之一側面為該第一半導體晶圓之一外表面；一中間半導體層，包含一第二摻質濃度，其中該第二摻質濃度大於該第一摻質濃度；以及一頂半導體層，包含一第三摻質濃度，其中該第三摻質濃度小於該第二摻質濃度；形成一電路於該頂半導體層上；接合一第二半導體晶圓至該第一半導體晶圓之該電路上；以及薄化該第一半導體晶圓，包含：移除該底半導體層，以暴露出該中間半導體層；以及利用一化學蝕刻劑蝕刻該中間半導體層，其中該化學蝕刻劑對該中間半導體層之一蝕刻速率快於對該頂半導體層之一蝕刻速度，其中在該形成該電路的步驟及該接合該第二半導體晶圓的步驟中，該底半導體層減少該中間半導體層之一摻質 的擴散。
  7. 如申請專利範圍第6項所述之半導體晶圓的接合方法，其中該移除該底半導體層的步驟包含一機械薄化步驟，其係進一步移除該中間半導體層之一部分，且其中在蝕刻該中間半導體層的步驟中，該頂半導體層為一蝕刻終止層，且該化學蝕刻劑係根據該中間半導體層之一摻質種類和該第二摻質濃度所決定。
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