CN106409880A - 用于集成封装件的半导体晶圆 - Google Patents

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semiconductor
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喻中
喻中一
刘人诚
黄冠杰
杜友伦
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Abstract

一种示例性半导体晶圆包括具有第一掺杂浓度的底部半导体层、位于底部半导体层上方的中间半导体层和位于中间半导体层上方的顶部半导体层。中间半导体层具有大于第一掺杂浓度的第二掺杂浓度，并且顶部半导体层具有小于第二掺杂浓度的第三掺杂浓度。底部半导体层的横向表面是半导体晶圆的外表面，并且底部半导体层、中间半导体层和顶部半导体层的侧壁基本对齐。本发明实施例涉及用于集成封装件的半导体晶圆。

Description

用于集成封装件的半导体晶圆
技术领域
本发明实施例涉及用于集成封装件的半导体晶圆。
背景技术
由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体工业已经经历了指数式增长。很大程度上，集成密度的这种改进源于最小部件尺寸的重复减小(例如，朝向亚20nm节点缩小半导体工艺节点)，这允许更多的部件集成到给定面积中。随着近来对小型化、更高速度和更大带宽以及更低功耗和等待时间的的需求的增长，对于半导体管芯的更小且更具创造性的封装技术的需求也已增长。
随着半导体技术的进一步进步，堆叠半导体器件(例如，3D集成电路(3DIC))成为进一步减小半导体器件的物理尺寸的有效替代。在堆叠半导体器件中，在不同的半导体晶圆上制造诸如逻辑器、存储器、处理电路等的有源电路。两个或多个半导体晶圆可以安装在另一个晶圆的顶部上以进一步减小半导体器件的形成因子。
可以通过适当的接合技术将两个半导体晶圆接合到一起。通常使用的接合技术包括直接接合、化学激活接合、等离子体激活接合、阳极接合、共熔接合、玻璃浆料接合、粘合接合、热压接合、反应接合等。可以在堆叠半导体晶圆之间设置电连接。堆叠半导体器件可以提供具有更小的形成因子更高的密度并且允许增加的性能和降低功耗。
发明内容
根据本发明的一个实施例，提供了一种半导体晶圆，包括：底部半导体层，具有第一掺杂浓度，其中，所述底部半导体层的第一横向表面是所述半导体晶圆的外表面；中间半导体层，位于所述底部半导体层上方，其中，所述中间半导体层包括大于所述第一掺杂浓度的第二掺杂浓度；以及顶部半导体层，位于所述中间半导体层上方，其中，所述顶部半导体层包括小于所述第二掺杂浓度的第三掺杂浓度，并且其中，所述底部半导体层、所述中间半导体层和所述顶部半导体层的侧壁对齐。
根据本发明的另一实施例，还提供了一种用于形成半导体晶圆的方法，包括：提供设置在第二半导体层上方的第一半导体层，其中，所述第一半导体层包括比所述第二半导体层的掺杂浓度更高的掺杂浓度；以及在所述第一半导体层上方外延生长第三半导体层；其中，所述第三半导体层和所述第一半导体层覆盖所述第二半导体层的整个顶面；以及与所述第一半导体层相比，以更低的掺杂浓度来掺杂所述第三半导体层。
根据本发明的又另一实施例，还提供了一种方法，包括：提供第一半导体晶圆，所述第一半导体晶圆包括：底部半导体层，包括第一掺杂浓度，其中，所述底部半导体层的横向表面是所述第一半导体晶圆的外表面；中间半导体层，包括大于所述第一掺杂浓度的第二掺杂浓度；和顶部半导体层，包括小于所述第二掺杂浓度的第三掺杂浓度；在所述顶部半导体层上方形成电路；在所述电路上方将第二半导体晶圆接合至所述第一半导体晶圆；以及减薄所述第一半导体晶圆，其中，减薄所述第一半导体晶圆包括：去除所述底部半导体层以暴露所述中间半导体层；和使用化学蚀刻剂来蚀刻所述中间半导体层，所述化学蚀刻剂以比蚀刻所述顶部半导体层更快的速率蚀刻所述中间半导体层。
附图说明
当阅读附图时，根据以下详细的描述来最佳地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1、图2、图3、图4A和图4B示出了根据一些实施例的制造半导体晶圆的中间阶段的各个示图。
图5示出了根据另一实施例的半导体晶圆的截面图。
图6、图7、图8、图9A和图9B示出了根据一些实施例的晶圆接合和减薄的截面图。
图10示出了根据一些实施例的用于形成半导体晶圆的工艺流程。
图11示出了根据一些实施例的晶圆接合和减薄的工艺流程。
具体实施方式
以下公开提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部分不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述可因此进行类似的解释。
在具体上下文(即在晶圆与晶圆接合应用中接合两个晶圆)中描述各个实施例。其他实施例可涉及其他应用，诸如多晶圆接合(例如，在器件封装件中两个以上的晶圆被接合到一起)。
各个实施例包括半导体晶圆、用于形成半导体晶圆的方法以及用于在晶圆接合应用中包括半导体晶圆的方法。半导体晶圆包括设置在顶部和底部半导体层之间的具有相对较高掺杂浓度的中间半导体层，其中顶部半导体层和底部半导体层的掺杂浓度低于中间半导体层的掺杂浓度。由于中间半导体层的相对较高的掺杂浓度，因此中间半导体层会尤其容易在用于形成集成电路封装件的各个温度工艺(例如，高温工艺)期间受到不期望的掺杂剂扩散(有时称为自动掺杂)。例如，这些工艺可以包括在顶部半导体层上方形成电路(具有电部件和/或互连层)以及将另一封装部件(例如，另一晶圆)接合至半导体晶圆。在各个实施例中，包括底部半导体层以在这些工艺期间减小这种自动掺杂效应。此外，底部半导体层可以包括可以类似于或相同与顶部半导体层和中间半导体层的材料(例如，硅)的半导体材料(例如，硅)。因此，底部半导体层的热特性(例如，发射率)类似于顶部半导体层和中部半导体层，并且底部半导体层可以减小扩散而不显著改变晶圆的其他特性(例如，热影响特性)，诸如翘曲、光叠加对齐、膜沉积速率、膜蚀刻速率等。
在对晶圆执行各个工艺之后(例如，在接合其他封装部件之后)，可以应用减薄工艺以减小所得到的器件封装件的总体厚度。减薄工艺可以包括蚀刻工艺来去除中间半导体层的至少一部分。蚀刻工艺可以包括化学蚀刻剂，与顶部半导体层相比该间蚀刻剂对中间半导体层的蚀刻速率更快。例如，可以选择化学蚀刻剂，以与较低掺杂浓度的材料(例如，顶部半导体层)相比蚀刻更高掺杂浓度的材料(例如，中间半导体层)。因此，顶部半导体层可用作蚀刻停止层，并且可以去除底部半导体层和中间半导体层以提供低轮廓(low-profile)器件封装件。因此，示例性半导体晶圆中的各个层在形成器件封装件的中间工艺步骤期间被用作蚀刻目标层(例如，减薄工艺期间)和保护层(例如，以减少掺杂剂扩散)。
图1A至图4B示出了根据实施例的形成半导体晶圆100的各个示图。首先参照图1，提供半导体层102。半导体层102例如可以为块状硅衬底。还可以使用诸如多层或梯度衬底的其他衬底。此外，除硅之外或代替硅，其他半导体材料可用于半导体层102，诸如锗(Ge)、化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)、合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)或它们的组合。在一个实施例中，半导体层102例如具有大约700μm至大约800μm之间的厚度T1，尽管半导体层102在另一实施例中可具有不同的厚度。半导体层102可以使用任何适当的工艺来形成，诸如通过Czochralski(CZ)拉具。在图1所示DE晶圆100的定向中，半导体层102包括顶面102A和底面102B。
可以使用注入、扩散等的任何适当的工艺来将掺杂剂掺杂到半导体层102内。在一个实施例中，诸如硼、铟等的p型掺杂剂可以被掺杂到半导体层102内。在另一实施例中，诸如砷、磷等的n型掺杂剂可以被掺杂到半导体层102内。在一个实施例中，选择半导体层102中的掺杂剂的浓度至适当高的浓度，使得可以使用适当的蚀刻化学物来选择性地蚀刻半导体层102，其中该蚀刻化学物以比蚀刻低掺杂材料的速率更高的速率蚀刻高掺杂材料。例如，注入到半导体层102内的掺杂剂的浓度可以为大约1×1018/cm3至大约1×1020/cm3。通过在该范围内配置半导体层102的掺杂浓度可以观察到，可以从晶圆100的其他(随后形成的)半导体层(诸如层104和104(参见图4A))选择性地蚀刻半导体层102。由于半导体层102的相对较高的掺杂浓度，所以半导体层102还可以根据所注入杂质的类型称为N+或P+衬底。在完成的晶圆中，半导体层102可以是在晶圆减薄工艺中被用作蚀刻层的中间半导体层。
在图2中，半导体层104形成在半导体层102的表面102A上方。在一个实施例中，使用适当的工艺外延生长半导体层104，诸如外延化学汽相沉积(EPI CVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择外延生长(SEG)、它们的组合等。半导体层104可以包括与半导体层102类似的材料。例如，在一个实施例中，半导体层104包括硅。因此，半导体层104可以具有与半导体层102类似的热特性(例如，发射率)。例如，在示例性晶圆经受快速热退火的晶圆测试中，示例性晶圆的发射率大约为0.67，该发射率类似于不具有底部保护层(例如，半导体层104)的晶圆的发射率。因此，包括半导体层104不会显著影响晶圆100的各种工艺特性(例如，翘曲、光叠加对齐、膜沉积速率、膜蚀刻速率等)。
半导体层104可以形成为覆盖半导体层102的整个横向表面，并且半导体层102和104的侧壁可以基本对齐。在一个实施例中，半导体层104例如具有大约1μm至大约10μm的厚度T2，尽管可以在其他实施例中使用其他厚度。在外延期间，可以在生长进行的同时掺杂期望的p型或n型杂质。例如，可以在工艺气体中包括包含掺杂剂的前体。在一些实施例中，半导体层104的掺杂浓度低于半导体层102的掺杂浓度。例如，半导体层104可包括大约1×1015cm-3至大约1×1016cm-3的掺杂浓度。在一些实施例中，半导体层102的掺杂浓度可以大约比半导体层104的掺杂浓度高3至5个指数级。例如，半导体层102的掺杂浓度与半导体层104的掺杂浓度的比率可以为大约103至大约105。
在完成的晶圆100中，半导体层104是底部半导体层并且用于在各种器件封装处理步骤(例如，高温工艺)期间减少半导体层102中的掺杂剂的不期望扩散。例如，半导体层104的横向表面可以是晶圆100的外表面。因此，可选择半导体层104的厚度以为半导体层102提供充分的保护来减少这种自动掺杂效应。例如，半导体层102的各个厚度可以形成在测试晶圆上，并且测试晶圆随后经受各种高温条件。测量每个测试晶圆内的扩散，并且可以基于测试晶圆内的测量扩散来选择半导体层102的厚度。
在一个实施例中，半导体层104包括整体上基本恒定的掺杂浓度。在另一实施例中，半导体层104包括多个半导体层层，每个都包括不同的掺杂浓度。在又一实施例中，半导体层104可以是具有连续变化的掺杂浓度的梯度层。例如，半导体层104的掺杂浓度可以在与半导体层102的界面处较大，且掺杂浓度朝向晶圆100的外表面(例如，图2中半导体层104的顶面)减小。在这种实施例中，可以在外延期间逐渐(连续或突然)减小含掺杂剂的前体的流速。
在形成半导体层104之后，可以如图3所示翻转晶圆100的定向。例如，在所示实施例中，半导体层104被设置在半导体层102下方。在新定向中，表面102B现在为半导体层102的顶面，并且表面102A现在为半导体层102的底面。
在图4A中，半导体层106形成在半导体层102的表面102B上方。在一个实施例中，使用适当的工艺外延生长半导体层106，诸如金属有机(MO)化学汽相沉积(CVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择外延生长(SEG)、它们的组合等。半导体层106可以包括类似于半导体层102和104的材料。例如，在一个实施例中，半导体层106包括硅。
可以形成半导体层106以覆盖半导体层102的整个横向表面，并且半导体层102、104和106的侧壁可以基本对齐。在一个实施例中，半导体层104例如可具有大约1μm至大约10μm的厚度，尽管可以在其他实施例中使用其他厚度。在外延期间，可以在生长进行的同时掺杂期望的p型或n型杂质。在一些实施例中，半导体层102、104和106的掺杂类型(例如，n型或p型)可以相同。例如，可以在工艺气体中包括含掺杂剂的前体。在一些实施例中，半导体层106的掺杂浓度低于半导体层102的掺杂浓度。例如，半导体层106可以具有大约1×1015cm-3至大约1×1016cm-3的掺杂浓度。半导体层106的掺杂浓度可以与半导体层104的掺杂浓度相同或不同。
在所完成的晶圆100中，半导体层106是器件衬底，并且电部件(例如，晶体管、电容器、电阻器、二极管、光电二极管、熔丝等)可形成在半导体层106的顶面106A处。因此，可以基于随后形成的期望电部件来选择半导体层106的掺杂类型和浓度。在这种电部件的形成期间，半导体层104减少掺杂剂从半导体层102到半导体层106内的不期望扩散。
在一个实施例中，半导体层106包括整体上基本恒定的掺杂浓度。在另一实施例中，半导体层106包括多个半导体层，每个半导体层都包括不同的掺杂浓度。在又一实施例中，半导体层106可以为具有连续改变的掺杂浓度的梯度层。例如，半导体层106的掺杂浓度可以在与半导体层102的界面(例如，表面102B)处较大，掺杂浓度朝向晶圆100的外表面(例如，表面106A)减小。在这种实施例中，可以在外延期间逐渐减小含掺杂剂前体的流速。
因此，根据一些实施例形成示例性半导体晶圆100。半导体晶圆100包括至少三层：顶部半导体层106(例如，器件衬底)、中间半导体层102(例如，蚀刻层)和底部半导体层104(例如，保护层)。半导体层102、104和106的侧壁基本对齐，每个上部半导体层被形成为完全覆盖下部半导体层的横向表面。图4B示出了晶圆100的顶视图。如图所示，晶圆100可以基本为圆形，其中顶部半导体层106覆盖下面的半导体层102和104(它们可以具有与半导体层106相同的顶视图形状和顶视图尺寸)的整个表面。在一个实施例中，晶圆100具有例如大约为300nm的直径D。在其他实施例中，晶圆100可以包括不同的形状和/或尺寸。
如以下更详细描述的，电路可随后形成在半导体层106的顶面上。另一封装部件(例如，另一晶圆)也可以在半导体层106上方接合至晶圆100。在形成这样的部件并接合其他封装部件期间，底部半导体层104减少半导体层102内的掺杂剂的扩散。在形成这样的部件之后，半导体层102和104可以使用机械研磨和选择性回蚀工艺来去除，这将在以下进行更详细的解释。
尽管上述实施例描述了半导体层104(例如，保护层)形成在半导体层106(例如，器件衬底)之前，但工艺也可以反转。例如，可以在形成半导体层104之前，首先在半导体层102上方外延生长半导体层106。随后，翻转晶圆的定向，并且半导体层104外延生长在半导体层102的与半导体层106相对的表面上方。可以根据半导体层102内的掺杂剂的扩散特性来选择半导体层104的厚度。
图5示出了根据另一实施例的晶圆200的截面图。晶圆200可以基本类似于晶圆100，除了在底部半导体层202上方外延生长两个半导体层204和206。半导体层204可以具有比半导体层202和206更高的掺杂浓度(例如类似于半导体层102)。在一个实施例中，半导体层204具有大约1×1018cm-3至大约1×1020cm-3的掺杂浓度，而半导体层202和206均具有大约1×1015cm-3至大约1×1016cm-3的掺杂浓度。每一层中的掺杂浓度可以是恒定的、随离散间隔改变的或梯度的。每个半导体层202、204或206都可以是单层或包括多层。
此外，底部半导体层202可以厚于半导体层204和206。例如，底部半导体层202可以具有大约700μm大约800μm的厚度T4，而半导体层204和206均分别具有大约1μm至大约10μm的厚度T5和T6。每个半导体层202、204和206的预期功能分别类似于半导体层104、102和106。例如，半导体层202可以是保护层以减少在半导体层204中的掺杂剂的扩散。半导体层204可以是晶圆减薄工艺期间的蚀刻层，以及半导体层206可以是用于形成电部件的器件衬底。
图6至图9示出了使用示例性晶圆(诸如晶圆100)制造器件封装件的各个中间阶段的截面图。首先参照图6，电路300形成在晶圆100的半导体层106的顶面上方。形成在半导体层106上的电路300可以是适合于特定应用的任何类型的电路。在一个实施例中，电路包括形成在衬底上的电部件302，其中一个或多个介电层覆盖电部件302。金属层可以形成在介电层之间以在电部件302之间路由电信号。电部件302还可形成在一个或多个介电层中。在一个实施例中，半导体层106被用于形成电部件的各个有源区域(例如，源极/漏极区域、阱区域、光电二极管等)，而半导体层102和104可基本不具有这些有源区域或部件。
例如，电部件302可以包括互连以执行一种或多种功能的各种N型金属氧化物半导体(NMOS)器件和/或P型金属氧化物半导体(PMOS)器件，诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等。功能可以包括存储器结构、处理结构、传感器、放大器、功率分配、输入/输出电路等。本领域技术人员应该理解，仅为了说明的目的提供上述实例以进一步解释本发明的应用而不用于以任何方式限制本发明。可以针对给定应用适当地使用其他电路。
此外，在图1中还示出了层间介电层(ILD)304和/或金属间介电层(IMD)306。可以通过本领域已知的任何适当方法(诸如旋涂、化学汽相沉积(CVD)和等离子体增强CVD(PECVD))例如由低K介电材料形成来形成ILD 304，低K介电材料诸如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BOSG)、FSG、SiOxCy、旋涂玻璃、旋涂聚合物、碳化硅材料、它们的化合物、它们的组合物、它们的组合等。还应该注意，ILD 304可以包括多个介电层。
接触件308形成为穿过ILD 304以提供至电部件302的电接触件。例如，可以通过使用光刻技术以在ILD 304上方沉积和图案化光刻胶材料来暴露ILD 304将成为接触件308的部分来形成接触件308。诸如各向异性干蚀刻工艺的蚀刻工艺可用于在ILD 304中创建开口。开口可以加衬有扩散阻挡层和/或粘合层(未示出)，并填充有导电材料。扩散阻挡层包括TaN、Ta、TiN、Ti、CoW等的一层或多层，并且导电材料包括铜、钨、铝、银、它们的组合等，从而形成图6所示的接触件306。
一个或多个附加IMD 310和互连线312在ILD 304上方形成金属层。通常，一个或多个IMD 310和相关联的金属层用于将电路彼此互连并提供外部电连接。IMD 310可以通过PECVD技术或高密度等离子体化学汽相沉积(HDPCVD)等，由诸如氟硅酸盐玻璃(FSG)的低K介电材料形成，并且IMD 310可以包括中间蚀刻停止层。外部接触件(未示出)可以形成在最上面的层中。
还应该注意，一个或多个蚀刻停止层(未示出)可位于相邻的ILD层(例如，ILD 304和附加IMD层110)之间。通常，蚀刻停止层提供当形成通孔和/或接触件时停止蚀刻的机制。蚀刻停止层由与相邻层(例如，下面的晶圆100和上覆的ILD层304/310)具有不同的蚀刻选择性的介电材料形成。在一个实施例中，蚀刻停止层可以由SiN、SiCN、SiCO、CN、它们的组合等形成，其通过CVD或PECVD技术来沉积。
接下来参照图7，其上形成有电路500的第二半导体晶圆400被接合至晶圆100。在一个实施例中，晶圆400可以类似于晶圆100，晶圆400具有半导体层406(例如，器件层)、半导体层402(例如，蚀刻层)和半导体层404(例如，保护层)。半导体层402的掺杂浓度可以高于半导体层404和406的对应掺杂浓度。在一个实施例中，使用直接接合工艺(诸如金属-金属接合(例如，铜与铜接合)、介电质与介电质接合(例如，氧化物与氧化物接合)、金属与介电质接合(例如，氧化物与铜接合)、混合接合、它们的任何组合等)将电路500接合至电路300。在图7中示出了所得到的器件封装件600。
在一个实施例中，晶圆100和电路300形成背侧传感器照明(BSI)或前侧传感器照明(FSI)CMOS图像传感器(CIS)，并且晶圆400和电路500形成逻辑电路，诸如专用集成电路(ASIC)器件。在该实施例中，电路300包括光有源区域，诸如通过将杂质离子注入到半导体层106内而形成的光电二极管。此外，光有源区域可以是PN结光电二极管、PNP光电晶体管、NPN光电晶体管等。晶圆400和电路500可以包括逻辑电路、模数转换器、数据处理电路、存储电路、偏置电路、参考电路等。在一个实施例中，器件封装件600是堆叠CIS、堆叠逻辑产品等，包括FSI CIS、BSI CIS、逻辑电路、存储电路、高压(HV)电路、闪存电路、模拟电路、射频(RF)电路、它们的组合等。
在接合晶圆100和晶圆400之后，如图8和图9所示，可以对晶圆100的背侧施加减薄工艺。在半导体层106是BSI传感器的实施例中，减薄工艺用于允许更多的光从第一衬底的背侧穿过到达光有源区域而不被结构吸收。减薄工艺可进一步用于实现器件封装件600的更小的形成因子/轮廓。减薄工艺可以通过使用机械技术(例如，研磨、抛光、过程、过程等)和化学蚀刻的组合来实施。例如，参照图8，施加初始机械减薄来去除晶圆100和400的一部分。机械减薄可以去除半导体层104和404(例如，保护层)并暴露半导体层102和402(例如，蚀刻层)。还可以去除半导体层102和402的一些部分，保留半导体层102和402的一些部分。可以施加机械减薄以将器件封装件600的总厚度减小到期望一般范围。例如，在机械减薄工艺之后，晶圆100或400的厚度T7例如可以为大约20μm至大约30μm。减薄之后的整个封装件600的厚度可以为大约795μm至大约805μm。可以以任何顺序向晶圆100和400同时或顺序地施加机械减薄工艺。在其他实施例中，晶圆100或400中只有一个减薄，而另一个晶圆100或400被用作载体晶圆而不被减薄。在机械减薄工艺期间，半导体层102和402保护半导体层106和406。
接下来，在图9A中，使用适当的工艺(诸如化学蚀刻(去除半导体层102和402的剩余部分。机械蚀刻工艺可以涉及使用化学蚀刻剂，化学蚀刻剂可以以比蚀刻半导体层106和406更快的蚀刻率来选择性地蚀刻半导体层102和402。可以基于半导体层102和402的掺杂剂类型、浓度等来选择化学蚀刻剂。例如，与较低掺杂浓度材料(例如，半导体层106和406)相比，化学蚀刻剂可以以更快的速率蚀刻高掺杂浓度材料(例如，半导体层102和402)。在一些实施例中，化学蚀刻剂可以包括氢氟酸(HF)、硝酸(HNO3)、乙酸(CH3COOH)、它们的组合(例如，氟化氢、含氮、乙酸(HNA)酸)等。可以在其他实施例中使用其他化学蚀刻剂。因此，半导体层106和406可在化学蚀刻期间用作蚀刻停止层。可以以任何顺序同时或顺序地执行蚀刻半导体层102和402。在蚀刻之后，晶圆100或400的厚度T8例如可以为大约5μm至大约6μm。因此，如上所述，半导体层102和402可在晶圆减薄工艺期间用作蚀刻层。减薄之后的整个封装件600的厚度例如可以为大约775μm至大约790μm。在晶圆减薄工艺之后，保留半导体层106和406的至少一部分(例如，在其中形成电部件的层)。此外，尽管在所示实施例中减薄晶圆100和400，但在另一实施例中，如图9B所示，晶圆100或400中的仅一个被减薄，而另一个晶圆用作载体支持衬底。
图10示出了根据一些实施例的用于形成半导体晶圆的工艺流程700。在步骤702中，提供了设置在第二半导体层上方的第一半导体层。第一半导体层具有比第二半导体层更高的掺杂浓度。在一个实施例中，在第二半导体层(例如，层202)上方外延生长第一半导体层(例如，层204)。在一个实施例中，在第一半导体层(例如，层102)上方外延生长第二半导体层(例如，层104)，然后翻转第一半导体层和第二半导体层的定向。在步骤704中，在第一半导体层的表面上方外延生长第三半导体层(例如，层106或206)。在一个实施例中，在第一半导体层的整个表面上方生长第三半导体层。在步骤704中，第三半导体层掺杂有比第一半导体层更低的浓度的掺杂剂。
图11示出了根据一些实施例的用于接合晶圆的工艺流程800。在步骤802中，提供第一半导体晶圆(例如，晶圆100)。第一半导体层包括设置在顶部半导体层(例如，106)和底部半导体层(例如，层104)之间并具有比顶部半导体层(例如，106)和底部半导体层(例如，层104)更高的掺杂浓度的中间半导体层(例如，层102)。在步骤804中，在顶部半导体层上方形成电路(例如，电路300)。在步骤806中，将第二半导体晶圆(例如，晶圆400)接合至电路上方的第一半导体晶圆。在步骤808中，减薄第一半导体晶圆。减薄可以包括与化学蚀刻组合地施加机械减薄工艺。化学蚀刻使用化学蚀刻剂，化学蚀刻剂以比蚀刻顶部半导体层(可用作蚀刻停止层)更高的速率蚀刻中间半导体层。
上述各个实施例包括半导体晶圆、用于形成半导体晶圆的方法以及用于在晶圆接合应用中包括半导体晶圆的方法。半导体晶圆包括设置在顶部半导体层和底部半导体层之间并更具有相对较高掺杂浓度的中间半导体层，其中顶部半导体层和底部半导体层具有比中间半导体层更低的掺杂浓度。在各个实施例中，包括底部半导体层以减少中间半导体层中的掺杂剂扩散。此外，底部半导体层可以包括半导体材料(例如，硅)，该导体材料可以类似于或相同于顶部半导体层和中间半导体层的材料(例如，硅)。因此，底部半导体层的热特性(例如，发射率)类似于顶部半导体层和中间半导体层，并且底部半导体层可以减少扩散而不显著改变晶圆的其他特性(例如，热影响特性)，诸如翘曲、光叠加对齐、膜沉积速率、膜蚀刻速率等。
减薄工艺可以包括初始机械工艺以去除底部半导体层并暴露中间半导体层。初始机械工艺可以进一步去除部分中间半导体层。然后，可以应用蚀刻工艺以去除中间半导体层的剩余部分。蚀刻工艺可以包括化学蚀刻剂，化学蚀刻剂以比蚀刻顶部半导体层更快的速度蚀刻中间半导体层。例如，可以选择化学蚀刻剂来以相对于较低掺杂浓度的材料(例如，顶部半导体层)蚀刻更高掺杂浓度的材料(例如，中间半导体层)。因此，顶部半导体层可用作蚀刻停止层，并且底部半导体层和中间半导体层都可以被去除以提供低轮廓器件封装件。因此，示例性半导体晶圆中的各个层在形成器件封装件的中间工艺步骤期间被用作蚀刻目标层(例如，在减薄工艺期间)和保护层(例如，以减少掺杂剂扩散)。
根据一个实施例，一种半导体晶圆包括具有第一掺杂浓度的底部半导体层、位于底部半导体层上方的中间半导体层以及位于中间半导体层上方的顶部半导体层。中间半导体层具有大于第一掺杂浓度的第二掺杂浓度，并且顶部半导体层具有小于第二掺杂浓度的第三掺杂浓度。底部半导体层的横向表面是半导体晶圆的外表面，并且底部半导体层、中间半导体层和顶部半导体层的侧壁基本对齐。
根据另一实施例，一种用于形成半导体晶圆的方法包括提供设置在第二半导体层上方的第一半导体层。第一半导体层具有比第二半导体层更高的掺杂浓度。该方法进一步包括：在第一半导体层上方外延生长第三半导体层以及利用比第一半导体层更低浓度的掺杂剂来掺杂第三半导体层。第三半导体层和第一半导体层覆盖第二半导体层的整个顶面。
根据又一实施例，一种方法包括提供第一半导体晶圆，第一半导体晶圆包括：包括第一掺杂浓度的底部半导体层，其中，底部半导体层的横向表面是第一半导体晶圆的外表面；中间半导体层，包括大于第一掺杂浓度的第二掺杂浓度；以及顶部半导体层，包括小于第二掺杂浓度的第三掺杂浓度。该方法还包括：在顶部半导体层上方形成电路，在电路上方将第二半导体晶圆接合至第一半导体晶圆；以及减薄第一半导体晶圆。减薄第一半导体晶圆包括：去除底部半导体层以暴露中间半导体层以及使用化学蚀刻剂蚀刻中间半导体层，其中化学蚀刻剂以比蚀刻顶部半导体层更快的速率蚀刻中间半导体层。
根据本发明的一个实施例，提供了一种半导体晶圆，包括：底部半导体层，具有第一掺杂浓度，其中，所述底部半导体层的第一横向表面是所述半导体晶圆的外表面；中间半导体层，位于所述底部半导体层上方，其中，所述中间半导体层包括大于所述第一掺杂浓度的第二掺杂浓度；以及顶部半导体层，位于所述中间半导体层上方，其中，所述顶部半导体层包括小于所述第二掺杂浓度的第三掺杂浓度，并且其中，所述底部半导体层、所述中间半导体层和所述顶部半导体层的侧壁对齐。
在上述半导体晶圆中，根据所述中间半导体层中的掺杂剂的扩散特性选择所述底部半导体层的厚度。
在上述半导体晶圆中，所述底部半导体层包括梯度的掺杂浓度。
在上述半导体晶圆中，所述底部半导体层的所述第一横向表面处的掺杂浓度小于所述底部半导体层的与所述底部半导体层的所述第一横向表面相对的第二横向表面处的掺杂浓度。
在上述半导体晶圆中，所述第二掺杂浓度为1×1018cm-3至1×1020cm-3。
在上述半导体晶圆中，所述底部半导体层薄于所述中间半导体层。
在上述半导体晶圆中，所述底部半导体层厚于所述中间半导体层。
根据本发明的另一实施例，还提供了一种用于形成半导体晶圆的方法，包括：提供设置在第二半导体层上方的第一半导体层，其中，所述第一半导体层包括比所述第二半导体层的掺杂浓度更高的掺杂浓度；以及在所述第一半导体层上方外延生长第三半导体层；其中，所述第三半导体层和所述第一半导体层覆盖所述第二半导体层的整个顶面；以及与所述第一半导体层相比，以更低的掺杂浓度来掺杂所述第三半导体层。
在上述方法中，提供设置在所述第二半导体层上方的所述第一半导体层包括在所述第二半导体层上方外延生长所述第一半导体层。
在上述方法中，提供设置在所述第二半导体层上方的所述第一半导体层包括：在所述第一半导体层上方外延生长所述第二半导体层；以及翻转所述第一半导体层和所述第二半导体层的定向，使得所述第一半导体层设置在所述第二半导体层上方，其中，外延生长所述第三半导体层包括在所述第一半导体层的与所述第二半导体层相对的表面上方外延生长所述第三半导体层。
在上述方法中，还包括：在外延生长所述第二半导体层的同时，通过使含掺杂剂的前体流动来掺杂所述第二半导体层。
在上述方法中，掺杂所述第二半导体层包括：在外延生长所述第二半导体层的同时，逐渐减小所述含掺杂剂的前体的流速。
在上述方法中，还包括以1×1018cm-3至1×1020cm-3的掺杂浓度来掺杂所述第一半导体层。
在上述方法中，根据所述第一半导体层中的掺杂剂的扩散特性选择所述第二半导体层的厚度。
根据本发明的又另一实施例，还提供了一种方法，包括：提供第一半导体晶圆，所述第一半导体晶圆包括：底部半导体层，包括第一掺杂浓度，其中，所述底部半导体层的横向表面是所述第一半导体晶圆的外表面；中间半导体层，包括大于所述第一掺杂浓度的第二掺杂浓度；和顶部半导体层，包括小于所述第二掺杂浓度的第三掺杂浓度；在所述顶部半导体层上方形成电路；在所述电路上方将第二半导体晶圆接合至所述第一半导体晶圆；以及减薄所述第一半导体晶圆，其中，减薄所述第一半导体晶圆包括：去除所述底部半导体层以暴露所述中间半导体层；和使用化学蚀刻剂来蚀刻所述中间半导体层，所述化学蚀刻剂以比蚀刻所述顶部半导体层更快的速率蚀刻所述中间半导体层。
在上述方法中，在形成所述电路和接合所述第二半导体晶圆期间，所述底部半导体层减少所述中间半导体层中的掺杂剂的扩散。
在上述方法中，去除所述底部半导体层包括机械减薄工艺。
在上述方法中，所述机械减薄工艺进一步去除所述中间半导体层的部分。
在上述方法中，在蚀刻所述中间半导体层期间，所述顶部半导体层是蚀刻停止层。
在上述方法中，根据所述中间半导体层的掺杂剂类型和掺杂浓度选择所述化学蚀刻剂。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (10)

1.一种半导体晶圆，包括：
底部半导体层，具有第一掺杂浓度，其中，所述底部半导体层的第一横向表面是所述半导体晶圆的外表面；
中间半导体层，位于所述底部半导体层上方，其中，所述中间半导体层包括大于所述第一掺杂浓度的第二掺杂浓度；以及
顶部半导体层，位于所述中间半导体层上方，其中，所述顶部半导体层包括小于所述第二掺杂浓度的第三掺杂浓度，并且其中，所述底部半导体层、所述中间半导体层和所述顶部半导体层的侧壁对齐。
2.根据权利要求1所述的半导体晶圆，其中，根据所述中间半导体层中的掺杂剂的扩散特性选择所述底部半导体层的厚度。
3.根据权利要求1所述的半导体晶圆，其中，所述底部半导体层包括梯度的掺杂浓度。
4.根据权利要求3所述的半导体晶圆，其中，所述底部半导体层的所述第一横向表面处的掺杂浓度小于所述底部半导体层的与所述底部半导体层的所述第一横向表面相对的第二横向表面处的掺杂浓度。
5.根据权利要求1所述的半导体晶圆，其中，所述第二掺杂浓度为1×1018cm-3至1×1020cm-3。
6.根据权利要求1所述的半导体晶圆，其中，所述底部半导体层薄于所述中间半导体层。
7.根据权利要求1所述的半导体晶圆，其中，所述底部半导体层厚于所述中间半导体层。
8.一种用于形成半导体晶圆的方法，包括：
提供设置在第二半导体层上方的第一半导体层，其中，所述第一半导体层包括比所述第二半导体层的掺杂浓度更高的掺杂浓度；以及
在所述第一半导体层上方外延生长第三半导体层；其中，所述第三半导体层和所述第一半导体层覆盖所述第二半导体层的整个顶面；以及
与所述第一半导体层相比，以更低的掺杂浓度来掺杂所述第三半导体层。
9.根据权利要求8所述的方法，其中，提供设置在所述第二半导体层上方的所述第一半导体层包括在所述第二半导体层上方外延生长所述第一半导体层。
10.一种方法，包括：
提供第一半导体晶圆，所述第一半导体晶圆包括：
底部半导体层，包括第一掺杂浓度，其中，所述底部半导体层的横向表面是所述第一半导体晶圆的外表面；
中间半导体层，包括大于所述第一掺杂浓度的第二掺杂浓度；和
顶部半导体层，包括小于所述第二掺杂浓度的第三掺杂浓度；
在所述顶部半导体层上方形成电路；
在所述电路上方将第二半导体晶圆接合至所述第一半导体晶圆；以及减薄所述第一半导体晶圆，其中，减薄所述第一半导体晶圆包括：
去除所述底部半导体层以暴露所述中间半导体层；和
使用化学蚀刻剂来蚀刻所述中间半导体层，所述化学蚀刻剂以比蚀刻所述顶部半导体层更快的速率蚀刻所述中间半导体层。
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