TW486789B - Semiconductor device - Google Patents

Description

五、發明說明（1) 〔發明所屬之技術領域〕 苴t叙明係有關於—種具有多層佈線結構之半導體裝置， 基板上設有多數層構造，且預定的元件及用來以電 乳連接該元件的接線，均形成於每一層上。 〔先前技術〕 :年來，隨著半導體元件的細微化趨勢，發展如在M0S 耸阳體中的閘極、接於歐姆性電極及元件之間的相互接線 詈之各種佈線的細微化，而作為能夠因應其等之半導體裝 置2結構，已廣泛使用一種成為疊層結構的多層佈線結構 忒夕層佈線結構中，有各種優點包括··可縮小晶片尺 沾说可達成LSI的多功能化和高速化；以及提高電路設計 厣局自由性。、此外，一方面，在多層佈線結構中的每一 二兩去ί ΐ在或無存在元件相互接線（以τ，簡稱接線） 勺兩者口h之間’產生段差現象，隨著接線的多層化的進 時會：加其高低相差。以該等段差現象為起因，有 银ί邢二a—例如形成於上段側層上的接線斷線等不正常 且：1前技藝中，一般習用··於多層佈線結構上，將 同高度的虛設圖案，設於未存在接線^ 口丨刀上，以朿抑制這種段差產生。 *7 ”、、員不種在具有習知的多層佈線結構之半導體穿 置中，所形成的虛設圖案之某一例。相對於形成+在導A體二 設。二:㈡ίΓ圖案73 ’其外廓部呈鄰接之且配 错由4 4、、、。構，可抑制存在接線72a、72b和未存在其 486789 五、發明說明（2) 等之間的段差產生，結果，町避免如形成於上段側層上的 接線（未圖示）斷線等不正常現象發生。 〔發明所欲解決之問題〕 話說來，上述虛設圖案7 3，通常係呈平坦面狀地形成於 不存在接線72a、72b等部位上，且其面積而言，遠大於接 線72a、7 2b。為了構成多層佈線結構，即重覆進行一種使 用以曝光進行的照相製版之圖形形成步驟，但是在接線 72a、72b和虛設圖案73之間成立如上述的尺寸關係之下， 在欲進行曝光步驟之際，就在兩者之間會發生表面反射量 的相差。在經驗上，已經悉知：對應該相差，即有接線和 虛$又圖案之間的空隙（空間）變窄之傾向。如果該空隙變窄 ’就在接線和虛設圖案之間，易於發生短路現象。尤其 是’鋁系合金作為接線材料使用時，因在工程中的 理而會發生山立狀凸起現象(紹固相成長），=:接J 和虛設圖案之間產生短路現象。 更且，在構成有上述多層佈線結構的半導铲铲置中，一 =插；ϊ圖案係在於以電氣性孤立的“電位狀態τ 而在這種狀悲之下，虛設圖案的電位不穩定，對於所鄰 的接線，仍有會導致佈線延遲（d u · ' 本發明，係蓉於上述技術 線之間的短路現象發生。巧使传抑制在虛設圖案和接 此外，本發明的目的在於：提供 得確保虛設圖案的較佳電位穩定性。牛¥體A置，其為使 90103775.ptd $ 6頁 五、發明說明（3) 〔解決問題之手段〕 本發明的申請專利範圍第！項之發明，係一種半導體裝 # Α Ϊ ί :在基板上設有多數層結構，並在每一層上 層佈線"冓:3定ί件及該元件以電氣性連接的接線之多 相同:产、特徵為：虛設圖案，係具有大致與上述接 預定而ί其外廓部呈鄰接於接線而設於上述每一層 ，並呈線狀形成：㈡f内：：外廊部至少呈線狀形成 定在小於上述接^:刀和其内侧*分之間的間隔寬度，設 此外，本發明：：壬線狀形成部分之間的間隔寬度内。 專利範圍第1項中，广專/範圍第2項之發明，係在申請 成的部分内側處，φ Λ 圖案，係在外廊部呈線狀形 更且，本發明的Ϊ呈線狀形成之。 專利範圍第…以請=圍第3項之發明，係在申請 接線，設於該接線2側虛設圖案，係相對於呈孤立的 更且，本發明的由 專利範圍第1至範圍第4項之發明，係、在申請 一部份，係分別_ ά u項中，構成上述虛設圖案的每 更且，本發d:i:!點二連接於基板上。 專利範圍第1至4項之= 乾圍第5項之發明，係在申請 一部份，係分別藉由墓二 員中構成上述虛設圖案的母 設圖案形成層的：段侧層線：接於-種形成 〔發明之實施形態〕 接、線上。 關於本發明的實祐泌# “ 只知形怨’參見附件圖式說明如下。

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五、發明說明（4) 在此所進行說明的半導體裝置，係一種具 構的半導體裝置，其在基板上設有多數層^有多層佈線結 層上形成有用來預定元件及該元件以電^二構’並在每一 玉乳性連接的接線。 圖1為顯示本發明的實施形態1之半導體 結構之部分平面圖。在設於半導體裝置丨0 ^置内部的佈線 1上，多數條接線2(2a、2b、2c、2d)，均传f層+狀基層面 寬度而形成，以作為用來相接裝設於襞置内=者預定間隔 (未圖示）之佈線。作為該等接線2的材料古的^各件 術一般，係採用鋁系合金。 σ σ先刖技 乂匕外，在上述基層面！上，將具有大致與上述接線“目同 咼度的虛設圖案3，設於無存在如上述接線2或任何元件之 空區上。虛設圖案3，係在其外廓部上，鄰接用來劃定上 述空區的接線2b、2c而配設，藉此，在基層面1上，未發 生存在或無存在接線2兩者之間的段差現象，進而可避免 形成於基層面1構成體的上段側層上之揍線（未圖示）斷線 現象。 在該實施形態1中，虛設圖案3，係其結構中包括：呈平 面狀所形成的面狀部3a ;在面狀部3a的周圍處，呈線狀所 形成的線狀部3b。更為，面狀部3a和線狀部3b之間的間隔 寬度，係設定在小於上述接線2b、2c和線狀部3b之間的間 隔寬度内。 根據該結構，與接線2b、2c和線狀部3b之間的寬度相較 在線狀部3b和面狀部3a之間處，其空隙（空間）變窄，因

90103775.ptd 第8頁 五 發明說明（5) _______ —____ 而在欲進行一链土 驟之際，斷路發生：：：C行的照相製版之圖形形成步 (即為虛設圖案3 % ° 15制在線狀部3b和面狀部3a内 因短路而所致的良率降低。二：畊路允許邊界’進而改善 用鋁系合金，即主 卜’作為接線2的材料，採 充分地抑制在接綠和;ϋ發生山丘狀凸起現象，亦可 順#而丄r虛β又圖案之間的短路。 10内且形：於中’僅針對設於半導體裝置 加以敘述，伸之：面1上的接線2及虛設圖案3， 每一層上。 Μ内今，亦可適用於構成多層佈線結構之 /、人’關於本發明的其他 言，在下面敘述中，其符號 附加與其相同符號，並省略 貫施形態，加以說明。順便而 為與上述實施形態1相同者， 其贅述。 圖2為顯示本發明的實施形態2半導體裝置内部的佈線結 構之部分示意平面圖。在設於半導體裝置20内的層狀基層 面1上J如同上述實施形態1 一般，將具有大致與該接線2 相同阿度的虛設圖案2 3，設於無存在接線2或任何元件之 空區上。在該實施形態2中，虛設圖案2 3，係其結構中包 括：成為其外廓部的線狀部23d ;位於該線狀部23(1内側的 線狀部2 3 c ;位於更内側的線狀部2 3 b ;在圖案中央且呈平 面狀所形成的面狀部23a等。更為，該等每一條線狀部分 彼此之間隔寬度，以及在線狀部2 3 b和面狀部2 3 a之間的間

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均叹疋在小於上述接線2和線狀部3b之間的間隔 隔寬度 寬度内 根據孩結構，與接線2b、2c和線狀b 較，在每-條線狀部分彼此之間宽度，以及m 和面狀職之間的寬度上，其空隙變窄，因而在欲= -種使用U #光進行的照相製版之圖形形成步驟之際， 路發生可能性可確實地抑制在每—條線狀部分彼此之間寬 =，線，部23b和面狀部23a之間的寬度（即為虛設圖案 国^ °糟此’纟半導體1置2()中’可更拓寬對於在虛設

圖案23和接線2之間的斷路允許邊界，進而即使例如有進 展接線2之間的收縮，亦可抑制其等之間的短路發生。 實施形熊3. 圖3為顯示本發明的實施形態3半導體裝置内部的佈線結 構之部分示意平面圖。在設於該半導體裝置3〇内的層狀基 層面1上，、呈孤立狀態形成有一條接線32。在該實施形態3 中，於上述接線32的兩旁處，均設有虛設圖案33、34。該 等虛設圖案33、34，分別係包括··呈線狀所形成的線狀部 33a、34a ;呈平面狀所形成的面狀部33b、34b。其虛設圖 案33、34，亦在其外廓部上，即為在鄰接於接線32的側面 處，呈線狀地形成之。更有，在各虛設圖案3 3、3 4上，線 狀部33a、34a和面狀部33b、34b之間的間隔，設定在小於 上述接線3 2和線狀部3 3 a、3 4 a之間間隔寬度内。 根據該結構，與接線32和線狀部33a、34a之間的寬度相 較’在線狀部3 3 a、3 4 a和面狀部3 3 b、3 4 b之間的寬度上，

486789 五、發明說明（7) 其空隙變窄，因而在欲進行一種使用以曝光進行的照相製 版之圖形形成步驟之際，斷路發生可能性可確實地抑制在 線狀部線狀部33a、34a和面狀部33b、34b之間的寬度（即 為虛設圖案33、34内）。藉此，在半導體裝置30中，可更 拓寬對於在虛設圖案2 3和接線2之間的斷路允許邊界。 圖4為顯示本發明的實施形態4半導體裝置内部的佈線結 構之部分示意平面圖。在設於該半導體裝置4〇内的層狀基 層面1上，如同上述實施形態3 —般，呈孤立狀態形成有一 條接線32，且於上述接線32的兩旁處，均設有虛設圖案43 、44。在該實施形態4中，該等虛設圖案虛設圖案43、44 ’分別係包括：呈線狀所形成的線狀部43a、44a ;位於該 線狀部43a、44a内侧的線狀部43b、44b ;位於更内側的 4 3c、44c ;位於又更内侧線狀部（以虛線所示）等。更有 ’在各虛設圖案43、44上，線狀部分彼此之間的間隔寬度 ，設定在小於線狀部43a、44a和接線32之間間隔寬度内。 根據該結構，與接線32和線狀部43a、44a之間的寬度相 較’在線狀部分彼此之間的寬度上，其空隙變窄，因而在 欲進行一種使用以曝光進行的照相製版之圖形形成步驟之 際’斷路發生可能性可確實地抑制在b之線狀部分彼此之 間的寬度（即為虛設圖案43、44内）。藉此，在半導體裝置 40中’可更拓寬對於在虛設圖案43、44和接線32之間的斷 路允許邊界。 實施形態5

486789 五、發明說明（幻 " e -- 圖5a為顯示本發明的實施形態5半導體裝置内部的佈線結 F刀示思平面圖。在該圖式中，顯示有一種設於半導 體襄置50的基板基板51上的雙層的層u、l2。該等層li、 上’其範圍均係由絕緣性的層間膜53、55而規定7而層 膜53、j5，係將層LI、L2所包含的結構件（例如為元件 接線）密封。在層L2上，如同上述實施形態i的情況一般 ，^設圖案3，係其外廓部形成為線狀，並鄰接於接線2。 f這種情況中，層L1的上面，係作為配置接線2及虛設圖 案3的層L2的基層面1。 在該實施形態5中，於層L 2上構成虛設圖案3的面狀部3a 及線狀部3b，分別藉由導電性的接點52，連接於基板51上 。根據該結構，構成為虛設圖案3的面狀部3 a及線狀部3 b 丄可避免使其等處於電氣性孤立的浮動電位狀態，進而可 女疋地維持虛設圖案3的電位。 圖6為顯示本發明的實施形態6半導體裝置内部的佈線結 構之部分示意平面圖。在該圖式中，顯示有一種設於半導 體裝置60的基板基板51上的三層的層li、L2及L3。該等層 L1、L 2及L 3上，如同上述實施形態5 —般，其範圍均係由 絕緣性的層間膜5 3、5 5及5 7而規定，而層間膜5 3、5 5及5 7 ’係將各層L 1、L 2所包含的結構件（例如為元件，接線）密 封。在層L2上，如同上述實施形態1的情況一般，虛設圖 案3 ’係其外廓部形成為線狀，並鄰接於接線2。在這種情 況中’層L1的上面，係作為配置接線2及虛設圖案3的層L2

\\312\2d-code\90-05\90103775.ptd 第12頁 486789 五、發明說明（9) 的基層面1 在该貫施形態6中’構成虛設圖案3的面狀部3 a及線狀部 外’分別藉由導電性的接點61 ’連接於一種形成於該虛設 圖案3形成層L2上段側層L3上之接線62上。此外，在這種 1*月况中，層L 2上的接線2，係藉由接觸元件6 3、6 5，連接 於基板51上且位於上段侧層L3的接線62上。 根據该結構，構成為虛設圖案3的面狀部3 a及線狀部3 b

係可避免使其等處於電氣性孤立的浮動電位狀態，進而 可安定地維持虛設圖案3的電位。結果，可避免因〜虛設圖 案3上的不穩定電位而產生的佈線延遲現象。 順便而言，本發明，並非限定於舉例所示的實施形態， 而在未脫離本發明的精神的前提之下，應可進行各種該改 良及設計上的變更，為自不待言。 〔發明 如上 發明， 構，並 性連接 其外廓 部分之 部分之 種比接 進行一 ，斷路 之功效 述說明 一種半 在每一 的接線 部至少 間的間 間的間 線和虛 種使用 發生可 得知，根據 導體裝置， 層上形成有 之多層佈線 呈線狀形成 隔寬度，設 隔寬度内。 設圖案之間 以曝光進行 能性可抑制 本發明的申 其具有：在 用來對預定 結構，其特 ，而呈線狀 定在小於上 因此’在虛 的間隔寬度 的照相製版 虛設圖案内 基板上設有 元件及該元 徵為：虛設 形成的部分 述接線和呈 設圖案中， 還窄的空隙 之圖形形成 。結果，在 第1項的 多數層結 件以電氣 圖案，係 和其内側 線狀形成 形成有一 ，而在欲 步驟之際 半導體裝

五、發明說明（10) 置中，可拓寬對於在A哎罔安 ^ ’進而改善因短路而戶;致=接線之間的斷路允許邊界 此外，根據本發明 低。 上，可達成與第]IS 4明專利範圍第2項的發明，基本 案，係在外廊ίΛ的 相同功效，加上，丨述虛設圖 之。因此，dinr部分内側處，更呈線狀形成 線之間的斷路允許 i 、 ’可抬寬對於在虛設圖案和接 低。 ” ’進而改善因短路而所致的良率降 上更ΐ達的申請專利範圍第3項的發明，基本 案，係發^I同功效，加上，上述虛設圖 可拓寬對於在虛設Η牵於该接線的兩旁處。因此， 改盖因短路if/r 接線之間的斷路允許邊界，進而 又° u短路而所致的良率降低。 此外 更且’根據本發明的申士主查4丨丨々々m ’基本上，可達成與第〗項的發明圍 基板上。因此，上』：邱艾：導電性的接點，連接於 立的浮動電位狀& ,:刀。避免使其等處於電氣性孤 電位而產生的佈線延遲現象。 案上的不fe疋 此外’更且’根據本發明的申 ’基本上，可達成與第〗項的發明:專:以 2开虛Ϊ:Ϊ二各部分’分別藉由導電性的接點，連接於 外，構成上述虛設圖案的各部分，分別藉由導電性象的接點 m _ 第14頁 \\312\2d-code\90-05\90103775.ptd 486789 五、發明說明（11) ，連接於基板上。因此，上述各部分，可避免使其等處於 電氣性孤立的浮動電位狀態，進而可安定地維持虛設圖案 的電位。結果，可避免因虛設圖案上的不穩定電位而產生 的佈線延遲現象。 〔元件編號之說明〕 1 基層面 2a 、 2b 、 2c 、 2d 接線 3 虛設圖案 3a 面狀部 3b 線狀部 10 半導體裝置 20 半導體裝置 23 虛設圖案 23a 面狀部 23b 線狀部 30 半導體裝置 32 接線 33 ^ 34 虛設圖案 33a 、 34a 線狀部 33b 、 34b 面狀部 40 半導體裝置 43、44 虛設圖案 43a 、 44a 線狀部 43b 、 44b 線狀部

90103775.ptd 第15頁 486789 五、發明說明（12) 50 51 52 53 > 60 61 62 63、 71 72a 73 L1 、 55 >57 置 置 裝裝 體膜體 導板點間導點 半基接層半接 65 72b L2、L3 接線 接觸元件 基板 接線 虛設圖案 層

90103775.ptd 第16頁 486789 圖式簡單說明 圖1為顯示本發明的實施形態1半導體裝置内部的佈線結 構之部分不意平面圖。 圖2為顯示本發明的實施形態2半導體裝置内部的佈線結 構之部分不意平面圖。 圖3為顯示本發明的實施形態3半導體裝置内部的佈線結 構之部分不意平面圖。 圖4為顯示本發明的實施形態4半導體裝置内部的佈線結 構之部分示意平面圖。 圖5為顯示本發明的實施形態5半導體裝置内部的佈線結 構之部分示意平面圖。 圖6為顯示本發明的實施形態6半導體裝置内部的佈線結 構之部分示意平面圖。 圖7為顯示先前半導體裝置内部的佈線結構之部分示意 平面圖。

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Claims (1)

1. 486789 六、申請專利範圍 1. 一，半導體裝置，其係具有在基板上設有多數層結構 ’並在每一層上形成有用來對預定元件及該元件以電氣性 連接的接線層佈線結構，其特徵為： 虛設圖案，係具有大致與上述接線相同高度，且其外廓 部呈鄰接於接線而設於上述每一層預定巴上， = 係其外靡部至少呈線：形成，並呈線狀 形成的。p刀和其内側部分之間的間隔寬度，設定在小於上 述接線和呈線狀形成部分之間的間隔。 2. 如申請專利範圍第1項之半導體裝直 圖案，係在外廓部呈線狀形成的1八％ p / s述显3又 ^ 少风曰]口丨刀内侧處，更呈線狀形 成。 3. 如申請專利範圍第1項之半導體裂置，直中上 圖案，係相對於呈孤^的接線，設於該接線兩側處。业。又 4. 如申請專利範園弟1項之半導體裂置，其中構 虛設圖案的每一部份’係分別藉由暮φ ,L 刀乃J ^由導電性接點，連接於基 板上。 5. 如申請專利範圍第1項之半導體裝置，直中 虛設圖案的每一部份，係、分別藉由導電性接點，連接$ 一種形成於該虛設圖案形成層的上段側層上之接線上。