TW477064B - Memory-arrangement - Google Patents

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477064 A7 __B7 _____ 五、發明說明（/ ) 本發明係關於一種記憶胞配置以便永久性地儲存資. 料。設置一些記憶胞配置以便永久性地儲存資料，其中 每一記憶胞具有至少一個鐵電質電晶體（請參閱EP 0 5 66 5 8 5 B 1 )。一種具有二個源極/汲極區，一個通道區和一 個閘極電極之電晶體稱爲鐵電質電晶體，其中在閘極電 極和通道區之間設置一種鐵電質層（即，一種由鐵電質 材料所構成之層）。此電晶體之導電性是由鐵電質材料所 構成之層之極化狀態來決定。此種鐵電質電晶體在一種 永久性記憶體中受到探討。因此，數位資訊之二種不同 之邏輯値對應於鐵電質材料所構成之層之二種不同之極 化狀態。 在EP 0 5 6 6 5 8 5 B 1中已爲人所知之記憶胞配置中，就 基板上此鐵電質層下方之不同之記憶胞而言須分別施加 一種電壓，以便在使資訊寫入記憶胞時使未被選取之其 它記憶胞中之資訊不會改變。於是在電晶體主動區下方 設置一種摻雜層，其藉由一種pn-接面而與一般之基板相 隔開且藉由隔離區而與相鄰之記憶胞相隔開，電晶體之 主動區就各別之鐵電質電晶體而言組合成一種各別之基 板。 另一種以鐵電質電晶體作爲記憶胞之此種記憶胞配置 描述在 T. Nakamura，Y. Nakao，A. Kamisawa，H. Takasu: A Single Transistor Ferroelectric Memory Cell, IEEE, ISSCC, 1995，page 68 to 69中。每一個鐵電質電晶體都 連接在電源線和位元線之間。〃選擇〃動作是經由一種 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝---- 訂-------- 經濟部智慧財產局員工消費合作社印製 477064 A7 ____B7__ 五、發明說明（> ) 後閘（Back gate)來達成。所使用之鐵電質電晶體和閘極氧 化物之間具有一種浮動式（f 1 0 a t i11 g )閘極電極，其電荷是 由鐵電質層之極化狀態所控制。 (請先閱讀背面之注意事項再填寫本頁) 已顯示之情況是：在此種記憶胞配置中在讀出資訊時 在未被選擇之記憶胞上亦有電壓降存在’這樣會造成各 別記憶胞中所儲存之資訊之失真。此種失真來自：鐵電 質材料中各區域（domain)在統計特性上相疊合可在低壓 時造成。 本發明之目的是提供一種記憶胞配置，各記憶胞分別 具有一個鐵電質電晶體，其中在讀出過程時已寫入之資 訊不會改變。 上述目的是由申請專利範圍第1項之記憶胞配置來達 成。本發明之其它形式敘述在申請專利範圍各附屬項中。 經濟部智慧財產局員工消費合作社印製 在此種記憶胞配置中，在半導體基板中以積體化方式 設置許多記憶胞，其分別具有一個鐵電質電晶體。此鐵 電質電晶體分別包含二個源極/汲極區，其間在半導體 基板之表面上配置第一閘極中間層和第一閘極電極，第 一閘極中間層含有至少一個鐵電質層，其間在源極/汲 極區之間的連接線方向中在第一閘極中間層附近配置第 二閘極中間層和第二閘極電極，其中第二閘極中間層含 有一種介電質層，第一閘極電極和第二閘極電極經由二 極體結構而互相連接。此外，在記憶胞配置中設置一些 互相平行而延伸之字元線，其中第二閘極電極分別與字 元線之一相連接。在半導體基板中另外設置一些摻雜之 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 477〇64 A7 _B7 ___ 五、發明說明（* ) 條狀形區，其是.與字元線相交且分別在鐵電質電晶體之 源極/汲極區之間的區域中延伸。 在此種記憶胞配置中藉由所屬之字元線及所屬之摻雜 之條狀盆形區來選取記憶胞中之一。未被選取之摻雜之 條狀盆形區及字元線被施加一種電壓位準，使未被選取 之記憶胞中之鐵電質層之極化狀態不會改變。此種已摻 雜之條狀盆形區允許一種各別之基板電壓可施加至這些 沿著各別已摻雜之條狀盆形區而配置之鐵電質電晶體。 由於在此種鐵電質電晶體中沿著源極/汲極區之間的 連接線分別相鄰地配置第一閘極電極和第二閘極電極， 則鐵電質電晶體之通道區即被切割。通道區之一部份（其 配置在第一閘極電極下方）可藉由此種作用在第一閘極 電極上之電荷來控制。通道區之另一部份（其配置在第 二閘極電極下方）可由種作用在第二閘極電極上之電荷 來控制。只有當通道區之配置在第一閘極電極下之之此 部份及配置在第二閘極電極下方之此部份導通時才會有 電流在源極/汲極區之間流動。 二極體結構之極化方向須使得施加一種電壓（其控制 第二閘極電極下方通道區之導電性）至第二聞極電極時 此二極體結構截止（off)，第一閘極電極因此可與此電壓 相隔離。這樣可確保：控制第二閘極電極所用之電壓只 下降在第二閘極電極上。第一閘極電極藉由此二極體結 構而與此電壓相隔離，使得在此種情況下不會有電壓下 降於此鐵電質層上。這樣在讀出過程（其中第二閘極電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 !1 訂·--------· 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 477〇64 A7 '^ ____B7 __ i、發明說明（4 ) 極受到控制）中即可防止鐵電質層之極化被改變，所儲 存之資訊因此不會改變。 反之，爲了寫入或拭除資訊，則第二閘極電極上須施 加一種電壓，其是用來使鐵電質層被極化。資訊之寫入 因此是藉由一種電壓來達成，此種電壓較二極體結構之 截止電壓還大且使鐵電質極化成某一方向。資訊之拭除 是藉由不同極性之另一種電壓來達成，使二極體結構極 化成導通方向，且此種下降至鐵電質層上之電壓使二極 體結構極化成另一方向。 在此種記憶胞配置中，每一個記憶胞中此鐵電質電晶 體足以永久性地儲存資訊且使資訊不受破壞地讀出。不 需其它之選擇電晶體。此種記憶胞配置因此可以較小之 面積需求來製成。 較佳方式是在此種記憶胞配置中沿著一條字元線而串 聯相鄰之鐵電質電晶體。記憶胞之一之鐵電質電晶體因 此分別連接在相鄰之位元線之間，其間在讀出過程時計 算此種流經鐵電質電晶體之電流。 就一種面積需求之降低而言，在此種構造中有利之方 式是使這些沿著一條字元線而相鄰之鐵電質電晶體形成 互相連接之源極/汲極區以作爲共同之擴散區。已摻雜 之條狀盆形區之寬度在平行於字元線走向之情況下小於 各鐵電質電晶體之源極/汲極區之中央之間的距離。以 此種方式可確保：這些沿著一條字元線而相鄰之鐵電質 電晶體之已摻雜的條狀盆形區是藉由半導體基板之摻雜 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

477064 A7 B7 五、發明說明（^ ) 而互相隔離，所屬之鐵電質電晶體因此可明確地經由各 別已摻雜之條狀盆形區來控制。 就相鄰之已摻雜之條狀盆形區之間可靠的隔離而言， 有利之方式是使已摻雜之條狀盆形區之寬度夠大，使各 鐵電質電晶體之二個源極/汲極區可配置在各別已摻雜 之條狀盆形區之內部。在此種情況下有利的是：藉由一 種介電質隔離結構使相鄰之已摻雜之條狀盆形區互相隔 離，這樣可防止相鄰之已摻雜之條狀盆形區之間產生一 種閂鎖（Latch up)效應。 較佳方式是第二閘極中間層和第二閘極電極分別由二 個部份結構所構成，此二個部份結構配置成使鏡面對稱 於第一閘極中間層。第二閘極電極之此二個部份結構在 電性上互相連接。此種構造所具有之優點是：此種在第 二閘極電極上之電壓在讀出操作時會造成一種電場，使 鐵電質層位於等電位線上而絕不會改變鐵電質層之極 化。本發明此種構造對各種干擾特別不敏感。 有利之方式是：在半導體基板之表面和鐵電質層之間 設置一種介電質層，其可使鐵電質層之施加更容易。 就鐵電質電晶體之製造而言，有利的方式是形成一種 介電質層（其在第一閘極中間層是配置在半導體表面和 鐵電質層之間）和另一種介電質層（其是第二閘極中間 層之成份），以構成連續之介電質層在此種介電質層之表 面上由鐵電質層和第一閘極電極產生此種堆疊。 較佳方式是第一閘極電極及/或第二閘極電極是二極 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----卜丨|」丨丨_裝 (請先閱讀背面之注意事項再填寫本頁) 訂--------- 經濟部智慧財產局員工消費合作社印製 477064 經濟部智慧財產局員工消費合作社印製 A7 ______B7___五、發明說明（k ) 體結構之一部份。以此種方式可使二極體結構之面積需 求下降。 較佳方式是第一閘極電極具有多晶矽，其是以第一導 電型式來摻雜。第二閘極電極同樣具有多晶矽，其是由 第二導電型式（相反於第一導電型式）來摻雜。第一閘 極電極鄰接於第二閘極電極，使二極體結構由第一閘極 電極和第二閘極電極所構成。在此種構造中爲了操作鐵 電質電晶體只需4個終端，其中二個在源極/汲極區上， 一個在第二閘極電極上，第4個是連接至已摻雜之條狀 盆形區。另一方式是，在此種構造中第一閘極電極和第 二閘極電極分別由已摻雜之磊晶生長之矽所構成。 由於技術上之原因，則有利之方式是在鐵電質層和第 一閘極電極之間設置厚度大約2至1 0 n m之輔助層，其例 如由鉑或介電質材料（例如，Ce02、Zr02 )所構成，此 種輔助層可防止鐵電質層不期望之特性（例如，疲勞阻 抗或特徵（imprint)阻抗）。若此輔助層是由導電性材料所 構成，則其對第二閘極電極是絕緣的。 本發明使用一種半導體基板，其至少在鐵電質電晶體 之主動區中具有單晶矽。單晶之矽晶圓或SOI之基板之 單晶矽層特別適合用作半導體基板。此外，所有適合用 來製造積體電路之半導體基板都是適用的。 本發明之範圍包括··第一閘極中間層包含一種介電質 層（由Ce02、Zr02、Y203所構成）或其它之氧化物（其 具有儘可能大之介電質導磁率（susceptibility)’例如’ -----!_ (請先閱讀背面之注意事項再填寫本頁) 裝 I ϋ I 1 一 δν · _1 I n n ϋ 禮· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

五、發明說明（7)

SrTi03 )。就第二閘極中間層中之介電質層而言，特別適 合之材料是Si02、Ce02、Ζι·02、Y2 03或其它氧化物，例 如，SrTi03 (其具有儘可能大之介電質導磁率）。鐵電質 層另外亦可由鉅酸鉍緦（SB T)、鈦酸鍩鉛（PZT)、鈮酸鋰 (LiNb03)或鈦酸緦鋇（BST)所構成。 本發明以下將依據顯示在圖式中之實施例來詳述。這 些圖式未按比例繪製。圖式簡單說明如下： 第1圖記憶胞配置之切面圖，其中使用鐵電質電晶體 作爲記憶胞，其分別配置在已摻雜之條狀盆形區中。 第2圖記憶胞配置之切面圖，其具有鐵電質電晶體作 爲記憶胞，相鄰之串聯之鐵電質電晶體具有一種共同之 源極/汲極區。， 第3圖具有第一閘極電極和第二閘極電極之鐵電質電 晶體用之連接符號，此二個閘極電極之間構成有效的二 極體結構。 第4圖記憶胞配置之接線圖.。 在由磷摻雜之單晶矽所構成之半導體基板Π中配置已 摻雜之條狀盆形區1 2，其是P-摻雜的且摻雜物質濃度是 數個1016cnr3，邊緣摻雜度大約是5 X 1 0I7cm·3(第1圖）。 已摻雜之條狀盆形區1 2具有一種平行於半導體基板1 1 之表面之以當時技術所產生之橫切面。相鄰之已摻雜之 條狀盆形區1 2是藉由介電質隔離結構1 3而互相隔離。 介電質隔離結構13是以絕緣材料塡入之溝渠製成’其是 一種所謂淺溝渠隔離區。 ★祕强纪庋滴闲Φ圃國宸標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 1T--------- 經濟部智慧財產局員工消費合作社印製 477064 A7 B7 I、發明說明（^) 在已摻雜之條狀盆形區1 2中配置鐵電質電晶體，其分 別具有二個源極/汲極區1 4，其在已摻雜之條狀盆形區 1 2之較小尺寸之方向中相鄰地配置著。介於此二個源極 /汲極區1 4之間的區域作爲通道區用。源極/汲極區14 是n + -摻雜的。 在通道區之表面上配置一種介電質層15，其層厚度是 5至lOnm且由Ce02或Zr02所構成。 在介電質層15之表面上配置一種鐵電質層16,其橫切 面平行於基板1 1之表面且小於介電質層1 5之橫切面。 介電質層1 5在側面上突出於鐵電質層1 6。在鐵電質層 1 6之表面上配置一種輔助層1 7且在輔助層1 7之表面上 配置第一閘極電極1 8。此外，亦設置第二閘極電極1 9， 其在鐵電質層16之二側碰到介電質層15之表面且覆蓋 第一閘極電極1 8。 鐵電質層16之厚度是50至lOOnm且含有鉬酸鉍緦 (SBT)或鈦酸鍩鉛（PZT)。第一閘極電極18是由p + -摻雜 之多晶矽（其摻雜物質濃度是數個1〇16至1017cnT3)所 構成。輔助層17是厚度2至10nm之由Ce02或冗1*02所 構成者。第二閘極電極19是由Π + -摻雜之多晶矽（其摻 雜物質濃度是數個1〇16至l〇17cm_3 )所構成。第一閘極 電極1 8和第二閘極電極1 9共同形成一個二極體結構。 在另一實施形式中在半導體基板21中各鐵電質電晶體 配置成列和行，其中沿著一列而相鄰之鐵電質電晶體是 串聯的。各鐵電質電晶體分別具有二個源極/汲極區 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----l· ! K---裝 (請先閱讀背面之注意事項再填寫本頁) H ϋ 1·— 一：OJ_ ivi βκβ 1 emaw 1 #. 經濟部智慧財產局員工消費合作社印製 477064 Α7 Β7 補充 五、發明說明（9 ) (請先閱讀背面之注意事項再填寫本頁) 22，其間在半導體基板21之表面上配置一種介電質層23 (第2圖）。半導體基板2 1是一種具有單晶矽晶圓2 1 0 之SOI基板，其上配置一種埋入式Si02層21 1以及單晶 矽層212。源極/汲極區22是η-摻雜的且摻雜物質濃度 是數個l〇2Gcm·3。·源極/汲極區22到達埋入式Si02層 211中。介電質層23之層厚度是5至10 n m且由Ce02或 Zi*02所構成.。 在介電質層23之表面上配置一種厚度是50至100 n m 之由鉬酸鉍緦（SBT)或鈦酸鉻鉛（PZT)所構成之鐵電質層 24。鐵電質層24之平行於基板2 1之表面之橫切面較介 電質層23之構切面還小，使介電質層23在側面上突出 於鐵電質層24。 經濟部智慧財產局員工消費合作社印製 在鐵電質層24之表面上配置厚度2至10nm之由Ce02 或Zr02所構成之輔助層25且在輔助層25之表面上配置 一種由P + -摻雜之多晶矽所構成之第一閘極電極26 (其 摻雜物質濃度是數個1 016cnT3至1 017cnT3)。第一閘極 電極26之厚度是50至100nm。在介電質層23之上方配 置一種由摻雜之多晶矽所構成之第二閘極電極27(其 摻雜物質濃度是數個1016cnT3至l〇17cnT3)。第..二閘極電極 27覆蓋第一閘極電極26，使其在第2圖所示之切面中具 有一種U形之橫切面。第二閘極電極2 7之配置在介電質 層2 3表面上之此二部份因此互相連接。第一閘極電極2 6 和第二閘極電極2 7共同形成一種二極體結構。 在源極/汲極區2 2之間在單晶之矽層2 1 2中分別配置 -1 1 _ 太紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 477064 A7 B7 五、發明說明（π ) 一種已摻雜之條狀盆形區28，其是以數個l〇16cnT3之摻 雜物質濃度來進行P-摻雜且通道植入大約是5x 10 17cnT3。須測量已摻雜之條狀盆形區28之寬度，使相 鄰之已摻雜之條狀盆形區2 8 (其分別鄰接於一種以共同 擴散區構成之源極/汲極區22 )藉由已埋入之Si02層21 1 而互相隔離。 若輔助層1 7或2 5是由金屬（例如，鉑）所構成，則 其例如是藉由Si02-間隔層（Spacer)而與第二閘極電極19 或2 7相隔離。 第3圖中顯示一種連接符號，其是用於如第1和第2 圖所示之鐵電質電晶體中。此鐵電質電晶體具有二個位 元線接觸區BLKi，BLKi + l，其是與二個源極/汲極區14 或2 2相連接。此外，鐵電質電晶體具有一個字元線接觸 區WLKi，其是與第二閘極電極19或27相連接。此外， 此鐵電質電晶體具有一個盆形接觸區WKi，其是與已摻 雜之條狀盆形區28或12相連接或由已摻雜之條狀盆形 區2 8或1 2所形成。 在此種記憶胞配置中字元線接觸區WLKj是與所屬之 字元線WLj相連接（第4圖，其中爲了淸楚之故此鐵電 質電晶體之接觸區之參考符號未顯示）。每一鐵電質電晶 體經由其位元線接觸區BLKi，BLKi + l而連接在相鄰之位 元線BLi，BLi + l之間。位元線BLi與字元線WLj相交。 此外，鐵電質電晶體之盆形接觸區WKi是與已摻雜之條 狀盆形區Wi相連接。已摻雜之條狀盆形區W平行於字 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 訂 --------- 經濟部智慧財產局員工消費合作社印製 477064 ΚΙ 一 _Β7___ 五、發明說明（丨，） 元線BLi而延伸且字元線WLj相交。 (請先閱讀背面之注意事項再填寫本頁) 記憶胞之選擇是藉由字元線WLj和這些與字元線WLj 相交之已摻雜之條狀盆形區Wi來達成。若須選取一些記 憶胞，則須另外選取位元線BLi，BLi+l，此二條位元線 + l之間連接相對應之言己憶胞。 記憶胞之讀出是在相對應之位元線BLi，BLi+l之間藉 由連續試驗而達成。第二閘極電極藉由正電壓（其較臨 限（t h r e s h ο 1 d )電壓還大）而反相（i n v e r s i ο η )。沿著此位元 線之所有其它之記憶胞未被選取且因此在第二閘極電極 下方之區域中是截止的（off)。在這些位元線BLi5BLi+l (其間.連接著所選取之記憶胞）之間的電流只有當所屬 之鐵電質電晶體之鐵電質層被極化而使第一閘極電極下 方之區域導通時才會流動。所選取之記憶胞之已摻雜之 條狀盆形區Wi以及所有其它之記憶胞都施加0伏特（靜 止電位）。 經濟部智慧財產局員工消費合作社印製 寫入時記憶胞之選取是藉由所屬字元線WLj和所屬之 已摻雜之條狀盆形區Wi來達成。字元線WLj是處於正電 壓（例如，1 · 5 V )，已摻雜之條狀盆形區Wi處於負電壓 (例如，-1 . 5 V )。此種在第一閘極電極和第二閘極電極之 間配置在鐵電質層上方之pn-接面，鐵電質層以及此種配 置在鐵電質層下方之介電質層構成一種由電容所形成之 串聯電路，若第一閘極電極和第二閘極電極之間的pn-接面是在截止方向中且低於繫穿電壓之情況下操作時。 爲了對記憶胞進行寫入，須選取一種電壓（其等於字 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^7064 A7 ------------ 五、發明說明（) 元線WLj上之電壓値和已摻雜之條狀盆形區Wi上之電壓 値之差且施加至上述電容所構成之串聯電路中），使第一 閘極電極和第二閘極電極之間的pn-接面中斷。此種中斷 電壓例如可藉由P-區和π-區之間的界面之特性而調整至 2 · 1至2 · 3 V。所施加之電壓因此大約是1伏特，這足以使 鐵電質層極化成某一方向。因此可使資訊寫入所選取之 記憶胞中。 記憶胞之已摻雜之條狀盆形區（其沿著字元線而相鄰） 施加以0V (靜止電位）。沿著已摻雜之條狀盆形區而相鄰 之記憶胞是在字元線上被施加ον (靜止電位）。因此只有 一種電壓（其等於靜止電位和1 · 5 V之間的差或等於靜止 電位和-1 · 5 V之間的差）下降於這些記憶胞上。此種電壓 很小，使這些晶胞中介於第一閘極電極和第二閘極電極 之間的pn-接面仍然是截止的（off)。由於pn-接面相較於 鐵電質層，介電質層和半導體基板而言只顯示一種很小 之電容（大約小5 0至1 0 0倍），因此可確保：此種下降 於pn-接面，鐵電質層，介電質層和半導體基板上之電壓 主要是下降於ρ η -接面上。若此電壓之總値是1 . 5 V，則此 電壓之絕大部份（1 .4 7 5 V)是下降於此種由第一閘極電極 和第二閘極電極所構成之ρ η -接面上。反之，只有很小之 部份（大約2 5 mV )下降於鐵電質層和介電質層上。實驗 已顯示：就一種厚度是1 8 0 η m之由鉅酸鉍緦（S B T)所構成 之鐵電質層而言，電壓値是50mV之101()個矩形電壓脈 波不足以改變鐵電質層之極化狀態。因此在此種操作方 -1 4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） —-------裝 (請先閱讀背面之注意事項再填寫本頁) — — — —— — — 奢· 經濟部智慧財產局員工消費合作社印製 477064 A7 B7 五、發明說明（lV) 式和記憶胞配中可確保：一個記憶胞至少可有1 〇1G個寫 入週期而不會使相鄰記憶胞之資訊受到影響。 這些記憶胞（其是與其它字元線WLk和其它已摻雜之 條狀盆形區w 1相連接而成所選取之記憶胞）在字元線 WLk上和已摻雜之條狀盆形區W 1上都被施加一種靜止 電位且在寫入過程中因此不受影響。 爲了拭除記憶胞，則須經由字元線WLj和已摻雜之條 狀盆形區Wi來選取記憶胞。字元線WLj處於一種負電壓 (例如，-1.5V)，已摻雜之條狀盆形區Wi是與靜止電位 〇V相連接。存在於鐵電質層上方之pn-接面（其是由第 一閘極電極和第二閘極電極所構成）因此被極化成導通 方向，使所施加之電壓分配在鐵電質層上和介電質層 上。須互相調整各層厚度，使電壓均勻地分配於此二層 上。鐵電質層因此被極化成和寫入過程時相反之方向。 在拭除記憶胞時，這些與相同之條狀區相連接之相鄰 之記憶胞經由字元線而與靜止電位ον相連接，使這些記 憶胞上不會有電壓降。這些與相同之字元線WLj相連接 之相鄰之記憶胞經由所屬之已摻雜之條狀盆形區Wi而與 -1 . 5 V之負電壓相連接，使得在這些記憶胞上同樣不會有 電壓降，這是因爲字元線WLj上之電壓和已摻雜之條狀 盆形區Wi上之電壓此二種電壓之差是0。 相鄰之各記憶胞（其是與其它字元線WLk和其它已摻 雜之條狀盆形區W1相連接）因此只被施加一種電壓，此 種電壓小於由第一閘極電極和第二閘極電極所構成之 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 ϋ I —Bi n I H ϋ n Βϋ —β 經濟部智慧財產局員工消費合作社印製 477〇64 經濟部智慧財產局員工消費合作社印製 A7 B7 i、發明說明（a )

Pn-接面之繫穿電壓。Pn_接面因此被極化成截止方向且此 電壓之大部份下降於pn-接面上。就像記憶胞寫入時之例 子所估計者一樣，此種下降於鐵電質層上之電壓須很 小，使一個記憶胞至少可有1 〇 1G拭除週期而不會影響相 鄰記憶胞之資訊。 符號說明 1 121…半導體基板 1 22 8…條狀盆形區 13…介電質隔離結構 1 422…源極/汲極區 1 5 2 3…介電質層 1 624…鐵電質層 1 72 5…輔助層 1826···第一閛極電極 1 927…第二閘極電極 WLKi…位元線接觸區 W L K j…子兀線接觸區 W k i…至已摻雜之條狀盆形區所用之接觸區 WLj···字元線 W i…已摻雜之條狀盆形區 WL i…位元線 2 1 0…砂晶圓 2 1 1…埋入式Si02層 2 12…單晶之矽層 -16- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------I-----裝-------I ^» — 1 —-- (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

1. 477064 P年U月分日 修正補充 A8 B8 C8 D8 、申請專利範圍 第891 1 3236號「記憶胞配置」專利案 ----：—.---— (讀先閱讀背面之注意事項再填寫本頁) i (90年12月修正） A申請專利範圍： 1 · 一種記憶胞配置，其特徵爲： 一在半導體基板（11)中以積體方式設置許多記憶胞 ，其分別具有一個鐵電質電晶體， 一此鐵電質電晶體分別具有二個源極/汲極區（1 4) ’此二個區（14)之間在半導體基板（11)之表面上 配置第一閘極中間層（1 5，1 6 )和第一閘極電極 (18)，第一閘極中間層含有至少一個鐵電質層（16) ，且在源極/汲極區（14)之間的連接線方向中在 第一閘極中間層（1 5，1 6)附近配置第二閘極中間層 (1 5 )和第二閘極電極（1 9 )，第二閘極中間層（1 5 )含 有一種介電質層（15)，第一閘極電極（18)和第二閘 極電極（19)經由二極體結構而互相連接， 一設置一些平行延伸之字元線（WL i )， 一第二閘極電極（1 9 )分別與字元線（WL i )之一相連接 經濟部智慧財產局員工消費合作社印製 一在半導體基板（11)中設置已摻雜之條狀盆形區（12: ，其與字元線（WL i )相交且分別在鐵電質電晶體之 源極/汲極區（1 4 )之間的區域中延伸。 ，如申請專利範圍第1項之記憶胞配置，其中 一設有位元線， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公缝） 477064 8 8 8 8 ABCD 六、申請專利範圍 一沿著字元線而相鄰之各鐵電質電晶體串聯相接， 一各記憶胞之一之鐵電質電晶體分別連接在相鄰之 位元線之間。 3.如申請專利範圍第2項之記憶胞配置，其中 一沿著字元線而相鄰之鐵電質電晶體之互相連接之 各源極/汲極區（22)構成共同之摻雜區， 一平行於字元線之外形之已摻雜之條狀盆形區（28) 之寬度較各鐵電質電晶體之源極/汲極區之中央之 間的距離還小。 4 .如申請專利範圍第2項之記憶胞配置，其中已摻雜之 條狀盆形區（12)之寬度須夠大，使各電晶體之二個源 極/汲極區（14)配置在各別之條狀盆形區（12)之內部 〇 5.如申請專利範圍第4項之記億胞配置，其中在相鄰之 已摻雜之條狀盆形區（1 2)之間設置一種介電質隔離結 構（13” 6 .如申請專利範圍第1至5項中任一項之記憶胞配置’ 其中各鐵電質電晶體之第二閘極中間層和第二閛極電 極分別由二個部份結構所組成，第二閛極電極配置成 鏡面對稱於第一閘極電極；第二閘極電極（19)之二個 部份結構在電性上互相連接。 7 .如申請專利範圍第1至5項中任一項之記億胞配置’ 其中各鐵電質電晶體之第一閘極中間層包含一種介電 (請先閲讀背面之注意事項再填寫本頁) -1¾. 、11 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公羡） 477064 A8 B8 C8 D8 六、申請專利範圍 質層，其配置在半導體基板（11)之表面與鐵電質層（16) (請先閱讀背面之注意事項再填寫本頁) 之間。 8.如申請專利範圍第6項之記憶胞配置，其中各鐵電質 電晶體之第一閘極中間層包含一種介電質層，其配置 在半導體基板（11)之表面與鐵電質層（16)之間。 9 .如申請專利範圍第7項之記憶胞配置，其中各鐵電質 電晶體之第一閘極中間層之介電質層（1 5 )和第二閘極 中間層之介電質層（15)構成連續之介電質層（15)。 10.如申請專利範圍第1至5項中任一項之記憶胞配置， 其中各鐵電質電晶體之第一閘極電極（18)及/或第二 閘極電極（19)是二極體結構之一部份。 11 ·如申請專利範圍第6項之記憶胞配置，其中各鐵電質 電晶體之第一閘極電極（18)及/或第二閘極電極（19) 是二極體結構之一部份。 0 12.如申請專利範圍第10項之記憶胞配置，其中 一第一閘極電極（18)具有由第一導電型所摻雜之多晶 矽， 經濟部智慧財產局員工消費合作社印製 一各電晶體之第二閘極電極（19)具有由第二導電型（ 其與第一導電型相反）所摻雜之多晶矽， 一第一閘極電極（1 S)鄰接於第二閘極電極（1 9 )。 1 3 .如申請專利範圍第1至5項中任一項之記憶胞配置’ 其中在各鐵電質電晶體中在鐵電質層（16)和第一閘極 電極（18)之間設置一種輔助層（17)。 本纸張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） 477064 A8 B8 C8 D8 六、申請專利範圍 14·如申請專利範圍第10項之記憶胞配置，其中在各鐡電 質電晶體中在鐵電質層（1 6 )和第一閘極電極（丨8 )之間 設置一種輔助層（17)。 1 5 ·如申請專利範圍第11項之記憶胞配置，其中在各鐵電 質電晶體中在鐵電質層（16)和第一閘極電極（18)之間 設置一種輔助層（17)。 16·如申請專利範圍第1至5項中任一項之記憶胞配置， 其中在各鐵電質電晶體中第一閘極中間層含有Ce〇2、 ZrCh、Y2〇3或SrTiCh，第二閘極中間層含有si〇2、CeCh 、Zr〇2或SrTiOs，鐵電質層（16)含有鉅酸鉍緦（SBT) 、鈦酸鉻鉛（PZT)、鈮酸鋰（LiNb〇3)或鈦酸緦鋇（BST) 以及半導體基板（11)含有單晶矽。 17·如申請專利範圍第6項之記憶胞配置，其中在各鐵電 質電晶體中第一閘極中間層含有Ce〇2、ZrCh、Υ2〇3或 SrTi〇3’第二閘極中間層含有si〇2、Ce〇2、Zr〇2或 SrTi〇3，鐵電質層（16)含有鉅酸鉍緦（SBT)、鈦酸锆鉛 (PZT)、鈮酸鋰（LiNbOO或鈦酸鋸鋇（BST)以及半導體 基板（11 )含有單晶矽。 18·如申請專利範圍第7項之記憶胞配置，其中在各鐵電 質電晶體中第一閘極中間層含有Ce〇2、Z:r〇2 ' Y203 或SrTi〇3，第二閘極中間層含有si〇2、Ce〇2、Zr〇2 或SrTiO3，鐵電質層（16)含有鉅酸鉍緦（SBT)、鈦酸 锆鉛（PZT)、鈮酸鋰（LiNb〇3)或鈦酸緦鋇（BST)以及半 導體基板（11 )含有單晶矽。 -4 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29?公釐） ,—，---·11 (請先閲讀背面之注意事項再填寫本頁) 、1T 經濟部智慧財產局員工消費合作社印製