TW475179B - Integrated memory with memory-cells and reference-cells - Google Patents

Integrated memory with memory-cells and reference-cells Download PDF

Info

Publication number
TW475179B
TW475179B TW089118687A TW89118687A TW475179B TW 475179 B TW475179 B TW 475179B TW 089118687 A TW089118687 A TW 089118687A TW 89118687 A TW89118687 A TW 89118687A TW 475179 B TW475179 B TW 475179B
Authority
TW
Taiwan
Prior art keywords
rwl2
line
word line
cell
memory cell
Prior art date
Application number
TW089118687A
Other languages
English (en)
Inventor
Peter Poechmueller
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Application granted granted Critical
Publication of TW475179B publication Critical patent/TW475179B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

經濟部智慧財產局員工消費合作社印製 475179 A7 B7_ 1 五、發明說明（） 本發明涉及一種具有記億胞之積體記億體，各記億胞 .Η 配置在字元線和位元線之相交點，此種記億體另具有 參考記憶胞，其配置在參考字元線和位元線之相交點且 在讀出記憶胞之前用來産生位元線上之參考電位。 此種鐵電記億體或F RAM形式之積體記億體已描述在US 5 844 832A中。參考記億胞（Cell)在記億胞讀出之前是 利用一種固定之電位進行寫入且隨後在位元線上讀出。 然後使二條相鄰之位元線（其上以不同之位準讀出此參 考記億胞）互相短路，以便在此二條位元線上調整一種 參考電位，使其等於此二個不同位準之平均值。這些參 考記憶胞之構造因此和一般之記億胞相同。在每次讀出 記億胞之前（即，例如在記億胞測試期間），藉由參考記 億胞以上述方式在位元線上産生該參考電位，以便在該 讀出放大器（其與位元線相連接）進行位元線電位評估之 前傳送一種確定之參考電位。 在上述記億體中在讀出各記億胞中之一時之錯誤可能 有二種不同之原因。其中之一是剛讀出之記憶胞或與其 相連接之字元線具有缺陷。另一原因是所屬之參考記億 胞可能有缺陷，使參考電位不能以正確之方式産生，這 樣會使位元線電位之無錯誤之評估受到讀出放大器所妨 礙。因此確定”在讀出各記億胞中之一時所産生之錯誤 是否與參考記億胞之錯誤功能有關”是值得重視的。 本發明之目的是提供一種本文開頭所述形式之積體記 憶體，其中能以簡單之方式來檢測各參考記憶胞之功能。 此目的是以申請專利範圍第1項之積體記憶體來達成 -3 一 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
經濟部智慧財產局員工消費合作社印製 475179 A7 B7_ 2 五、發明說明（） 。本發明有利之其它形式敘逑在申請專利範圍各附屬項 中。 本發明之記億體具有各別之記憶胞，它們分別配置在 字元線和位元線之相交點處；另具有第一參考記億胞， 其配置在至少一條第一參考字元線和該位元線之相交點 處且在正常操作模式中在讀出此記億胞之前是用來在位 元線上産生一種參考電位。此外，此種記億體具有第二 參考記億胞，其配置在至少一條第二參考字元線和該位 元線之相交點處且在測試操作模式中在讀出第一參考記 億胞之前用來在位元線上産生一種參考電位。 第二參考記億胞因此是在測試操作模式時用來檢測第 一參考記億胞之功能，此時可在位元線上産生一種相對 應之參考電位。第一參考記億胞在測試操作模式時因此 能像一般之記億胞在正常操作模式時以相同之方式被讀 出。只要第二參考記億胞之錯誤可被排除，則在讀出第 一參考記億胞之一時在産生一種功能上之干擾時即可推 論：第一參考記億胞存在一種缺陷。反之，若未知：第 二參考記憶胞是否完好且在讀出第一參考記億胞之一時 在測試操作模式中若已確定一種錯誤存在，則可確定： 相對應之第一參考記億胞或産生此參考電位所用之第二 參考記億胞具有一種缺陷。 依據本發明之有利之其它形式，至少一條第二參考字 元線是與各字元線中産相同且第二參考記億胞是與連接 至此條字元線之記億胞相同。這表示：在正常操作模式 時第一參考記億胞在讀出一般之各記億胞之一之前用來 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 475179 A7 _B7_ 五、發明說明（） 産生該參考電位，而在測試操作模式時第二參考字元線之 一般之記億胞在第一參考記億胞之一讀出之前用來産生 該參考電位。在此種形式中，除了 一般之記億胞及第一 參考記億胞之外不需其它之記億胞，此種記億體因此 能以較小之面積製成。 在本發明之其它形式中，此記億體具有位址輸入端以 便傳送到（I* 0 W )位址，字元線可利用這些列位址來定址。 此外，其具有一種列解碼器，第二參考字元線在正常操 作模式時可利用此種列解碼器藉由一個指定之列位址來 定址且第一參考字元線在測試操作模式時可藉由一個指 定之解位址來定址。這樣可在測試模式中以相同之方式 來對第一參考字元線進行定址，在正常操作模式時可對 任一條字元線進行定址。 依據本發明之其它形式，此記億體具有許多第二參考 字元線及一個控制輸入端以傳送一種控制信號，藉此控 制信號可選取至少一條第二參考字元線，其第二參考記 億胞然後在測試操作模式中在讀出第一參考記億胞之前 用來産生位元線上之參考電位。在此種形式中，在測試 操作模式時多次地讀出第一參考記億胞之一，其中各條 位元線上所需之參考電位分別以不同之第二參考記億胞 來産生。因此可確定：在讀出期間缺陷之産生是否來自 相對應之第一參考記億胞或第二參考記憶胞之錯誤功能 。若第一參考記億胞有缺陷，則在其讀出時通常會産生 一種錯誤之結果而和所使用之第二參考記億胞無關。反 之，多個第二參考記憶胞（其對應於不同之第二參考字 -5 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝
丁 ϋ Bli ’ · OHM MM MBS BBB ma MB _ I 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 475179 A7 _B7_ i 五、發明說明（） 元線）同時有缺陷是不太可能的。 本發明以下將侬據圖式來詳述。圖式簡單説明： 圖 MAM型式之積體記憶體之記憶胞陣列之一部 份。 第1圖顯示一對（pair(位元線BL，/BL，其是與讀出 放大器SA相連接。此記億體具有第一參考字元線RWL1, RWL1’以及字元線WLi,字元線WLi有限多條，但在此圖中 只顯示三條。字元線WLi與位元線BL，/BL之相交點處存 在一般之記億胞MC且在第一參考字元線RWL1，RWLP與 位元線之相交點存在第一參考記億胞R C 1。記億胞M C及 第一參考記億胞RC1在構造上相同。每一個記億胞都具 有一個記億電容器C(其含有鐵電介電質）和一個選擇電 晶體Τ。記億電容器C之電極之一是與板電位V Ρ相連接 且另一電極經由選擇電晶體Τ之可控制之區段而與相對 應之位元線B L，/ B L·相連接。選擇電晶體Τ之閘極是與 相對應之字元線WLi或參考字元線RWL1，RWLP相連接。 此二條位元線BL，/BL經由短路電晶體SH而互相連接。 短路電晶體S Η之閘極是與短路信號E Q相連接。此外，此 記億體具有一個列解碼器RDEC，列位址RADR可傳送至此 種列解碼器。字元線WLi在記億體正常操作模式時可由 列位址RADR來定址。一種操作模式信號TEST傳送至列解 碼器R D E C，此種信號Τ E S T指出：此記億體是在正常操作 模式中或在測試操作模式中。此外，一種控制信號A傳 送至列解碼器RDEC。 第1圖所示之電路在對一個記億胞M C進行讀出時之作 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
，〇i79 A7 B7 五N發明說明（5 ) 用方式是：在讀出之前首先在此二個第一參考記億胞RC1 中之一儲存邏輯。且在另一個中儲存邏輯1。然後使此二 條位元線BL，/BL放電，因此在這些位元線上讀出此二個 第一參考記億胞。因此首先使短路電晶體SH截止（off ) 且使讀出放大器S A不受驅動（inactive)。短路電晶體SH 然後導通，使此二條位元線之間達成電荷平衡。因此可 在此二條位元線B L，/ B L上調整一種參考電位，其大約 等於先前在這些位元線上可調整之二個電位之平均值。 現在又使短路電晶體SH截止。然後藉由驅動其中一條字 元線WLi依據此種傳送至到列解碼器REDC之列位址RADR 來選取各記憶胞之一。例如驅動此字元線WL1，使與此 WL1相連接之記億胞MC之内容在左方之位元線BL上被讀 出。然後驅動此讀出放大器SA，其可放大此二條位元線 之間之電位差。此時相對於通常存在於右方位元線/ B L 上之參考電位來計算左方位元線BL之電位。 在測試操作模式時對第一參考記憶胞R c 1之功能進行 撿測。這是藉由使資料寫入第一參考記億胞中且隨後又 讀出而達成。由於讀出放大器SA對此參考電位之正確計 算是必須的，則此參考電位在測試操作模式時須藉由二 個一般之記億胞MC來産生。在本實施例中第一位元線WL1 和第二字兀線WL2是第二參考宇兀線RWL2，WRL2而與匕 們相連接之記億胞M C是第二參考記億胞R C 2。第二參考 記億胞RC2在測試操作模式中用來在位元線BL，/BL上産 生該參考電位，就像第一參考記憶胞RC 1在正常操作模 式中一樣。在測試操作模式中在存取此其中一個第一參 -7 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) —裝 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 475179 A7 _B7_ 五、發明說明（） 考晶胞RC1之前第一邏輯位準須寫入此種與第一字元線 W L 1相連接之第二參考記億胞β C 2中且第二邏輯位準須寫 入此種與第二字元線WL2相連接之第二參考記億胞RC2中 。在位元線放電之後讀出此二種資訊且隨後藉由短路電 晶體S Η來逹成短路作用，這樣就産生了該參考電位。然 後藉由驅動此二條第一參考字元線RWL1, RWL1’中之一 而由此二個第一參考記億胞RC1中之一讀出先前已寫入 之資料。讀出放大器SA因此被驅動且進行位元線對（pair) BL, /BL上之電位差之計算。 本實施例之記億體亦具有其它對（pair)之第二參考字 元線，其同樣由二條一般之字元線WLi所構成。圖中只 顯示另一條第二參考字元線R W L 3。須注意的是：此記億 體具有數目大很多之一般之字元線WLi,其不同於圖中 所示者，因此不具有雙重功能，即，不是同時有二條不 同之參考字元線。在測試操作模式時，第二參考字元線 RWL2, RWL2’，RWL3中任意一對可在讀出第一參考記億胞 RC1之一之前用來在位元線BL, /BL上産生該參考電位。 例如亦可使用下方之第二參考字元線RWL3以及中間之參 考字元線RWL2\來産生該參考電位而不使用上方之第二 參考字元線RWL2。因此若第一字元線WL1或此種與WL1相 連接之記億胞M C具有一種缺陷時，則可在測試操作模式 中正確地産生該參考電位。控制信號Α是一種具有多個 位元寬度之數位控制信號，其用來選取第二參考字元線 R tf L 2 , R W L 2 ’，R W L 3中之二條以便在測試操作模式中時 在位元線上産生該參考電位。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I ------I---裝— —丨訂1!丨 (請先閱讀背面之注意事項再填寫本頁) 475179 A7 B7 五、發明說明（） 本發明之其它實施例中亦可只存在二條第二參考字元 線 RWL2，RWL2 1 〇 若在測試操作模式中此參考電位藉由第一字元線W L 1 和第二字元線WL2作為第二參考字元線RWL2，RWL2’而産 生，則在本發明之此種實施例中隨後是藉由此種列位址 RADR(其在正常操作模式中對應於第一字元線WL1或第二 字元線WL2)來對第一參考字元線RWL1, RWL1’進行控制。 這樣可使記億體在測試操作模式中之操作方式與正常操 作模式中者相同，其差別只是：正常操作模式中第一參 考記憶胞RC1在讀出各記億胞M C中之一時用來産生該參考 電位，在测試操作模式中時第二參考記億胞R C 2用來産生 其它任意一値記億胞MC和第一參考記億胞RC1之參考電位。 第1圖所示之記億體具有依據折疊式（folded)位元線 概念所構成之位元線。本發明當然亦可用在其它位元線 結構不同之記億體中，待別是可用在此種依據開放式 (open)位元線概念而構成之記億體中，其例如描逑在本 文開頭所逑之US 5 844832A中。 雖然本發明此處是依據FRAMs來描述，其亦可用在其 它記億體中，其中在讓出記億胞之前在位元線上須産生 相對應之參考電位。 雖然在此處所示之實施例中各字元線WLi中之一些是 與第二參考字元線RWL2, RWL2’，RWL3相同，在其它實 施例除了 一般之位元線WLi之外亦可存在第二參考字元 線。 在第1圖所示之實施例中，第一參考記億胞RC1是與 -9 一 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---·---------«-裝 (請先閱讀背面之注意事項再填寫本頁) 訂--- 舞 經濟部智慧財產局員工消費合作社印製 475179 A7 B7_ 8 五、發明說明（） (請先閱讀背面之注意事項再填寫本頁) 不同之第一參考字元線RWL1，RWL1’相連接。此外，第 二參考記億胞RC2是與不同之第二參考字元線RWL2，RWL2 相連接。其它實施例亦是可能的，其中二個第一參考記 億胞RC1是與一條共同之第一參考字元線RWL1相連接且 二個第二參考記億胞RC2是與一條共同之第二參考字元 線R W 2之相連接。 符號之説明 WLi......字元線 B L，/ B L ...位元線對 MC.......記億胞 SA.......讀出放大器 EWL3 , RWL2 , RWL2 ' 5 RWL 1 , RWL 1 1 參考字元線 C.......記億電容器 T.......選擇電晶體 SH......短路電晶體 Ο E C . . · ·列解碼器 RC1，RC2···.參考記憶胞 經濟部智慧財產局員工消費合作社印製 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 經濟部智慧財產局員工消費合作社印製 475179 A8 B8 C8 D8 六、申請專利範圍 1 .一種積體記億體，其特徵為具有 -記億胞（M C )，它們配置在字元線（W L i )和位元線（B L ，/ B L )之相交點， -第一參考記偉胞（RC1)，它們配置在至少一條第一 參考字元線（RWL1，RWLIJ和位元線（BL，/BL)之相 交點處且在正常操作模式時在讀出記億胞（MC)之前 用來在位元線上産生一種參考電位， -第二參考記憶胞（R C 2，R C 3 )，它們配置在至少一條 第二參考字元線（RWL2，RWL2·, RWL3)和位元線（BL ,/ B L )之相交點處且在测試操作時在讀出第一參考 記億胞（RC1)之前用來在位元線上産生一種參考電 位。 2.如申請專利第1項之積體記億體，其中其第二參考 字元線（RWL2，RWL2’，RWL3)是與字元線（WL1，WL2) 中之一相同且其第二參考記憶胞（RC2，RC3)是與連 接至此條字元線之記億胞（M C)相同。 3 .如申請專利第2項之積體記億體，其中具有 -位址輸入端，用來傳送列位址U A D R )以便對字元線 (WLi)進行定址， -列解碼器（RDEC)， -其可在正常操作模式中藉由一種指定之列位址 (RADR)來對第二參考字元線（RWL2，RWL2\ RWL3) . 進行定址， -其可在測試操作模式中藉由一種指定之列位址 (RADR)來對第一參考字元線（RWL1，RWL1’）進行 -1 1 _ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公Θ I----------裝------ 訂|! (請先閱讀背面之注意事項再填寫本頁) 475179 A8 B8 C8 D8 六、申請專利範圍 定址。 4.如申請專利第1，2或3項之積體記億體，其中具有 -多條第二參考字元線（RWL2，RWL2、RWL3)， -一個控制輸入端以便傳送一種控制信號（A )，藉此 控制信號（A)可選取第二參考字元線中至少一條， 其第二參考記憶胞（R C 2，R C 3 )然後在測試操作模式 中在讀出第一參考記億胞（RC1)之前用來在位元線 (BL，/BL)上産生該參考電位。 -----------•裝--------訂---------^9— (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
TW089118687A 1999-09-14 2000-09-13 Integrated memory with memory-cells and reference-cells TW475179B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19944037A DE19944037C1 (de) 1999-09-14 1999-09-14 Integrierter Speicher mit Speicherzellen und Referenzzellen

Publications (1)

Publication Number Publication Date
TW475179B true TW475179B (en) 2002-02-01

Family

ID=7921996

Family Applications (1)

Application Number Title Priority Date Filing Date
TW089118687A TW475179B (en) 1999-09-14 2000-09-13 Integrated memory with memory-cells and reference-cells

Country Status (7)

Country Link
US (1) US6310812B1 (zh)
EP (1) EP1085523B1 (zh)
JP (1) JP2001135099A (zh)
KR (1) KR100673669B1 (zh)
CN (1) CN1160738C (zh)
DE (2) DE19944037C1 (zh)
TW (1) TW475179B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6707715B2 (en) * 2001-08-02 2004-03-16 Stmicroelectronics, Inc. Reference generator circuit and method for nonvolatile memory devices
US6920060B2 (en) * 2002-08-14 2005-07-19 Intel Corporation Memory device, circuits and methods for operating a memory device
DE10310570B3 (de) * 2003-03-11 2004-09-30 Infineon Technologies Ag Verfahren und Testschaltung zum Testen einer dynamischen Speicherschaltung
US8094493B2 (en) 2004-11-12 2012-01-10 Macronix International Co., Ltd. Memory devices and methods using improved reference cell trimming algorithms for accurate read operation window control
US8406072B2 (en) 2010-08-23 2013-03-26 Qualcomm Incorporated System and method of reference cell testing
CN104298571B (zh) * 2013-07-17 2017-10-03 群联电子股份有限公司 数据保护方法、存储器储存装置与存储器控制器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5163021A (en) * 1989-04-13 1992-11-10 Sundisk Corporation Multi-state EEprom read and write circuits and techniques
JPH0734314B2 (ja) * 1989-07-13 1995-04-12 株式会社東芝 半導体記憶装置
US5265056A (en) * 1989-12-28 1993-11-23 International Business Machines Corporation Signal margin testing system for dynamic RAM
JPH05325600A (ja) * 1992-05-20 1993-12-10 Nec Ic Microcomput Syst Ltd 半導体読み出し専用メモリ
JP3397452B2 (ja) * 1994-07-06 2003-04-14 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
US5844832A (en) * 1996-08-22 1998-12-01 Samsung Electronics Co., Ltd. Cell array structure for a ferroelectric semiconductor memory and a method for sensing data from the same
JPH10233100A (ja) * 1997-02-20 1998-09-02 Matsushita Electron Corp 半導体メモリ装置及びその検査方法
KR100268444B1 (ko) * 1997-08-30 2000-10-16 윤종용 강유전체 랜덤 액세스 메모리 장치
KR100303056B1 (ko) * 1998-11-07 2001-11-22 윤종용 온-칩테스트회로를구비한강유전체메모리장치
US6067263A (en) * 1999-04-07 2000-05-23 Stmicroelectronics, Inc. Dynamic random access memory circuit having a testing system and method to determine the sensitivity of a sense amplifier

Also Published As

Publication number Publication date
EP1085523A1 (de) 2001-03-21
CN1288236A (zh) 2001-03-21
US6310812B1 (en) 2001-10-30
CN1160738C (zh) 2004-08-04
DE50015048D1 (de) 2008-04-30
EP1085523B1 (de) 2008-03-19
KR20010030378A (ko) 2001-04-16
DE19944037C1 (de) 2001-01-25
JP2001135099A (ja) 2001-05-18
KR100673669B1 (ko) 2007-01-23

Similar Documents

Publication Publication Date Title
US20220020445A1 (en) Semiconductor memory devices and methods of operating semiconductor memory devices
KR900008637B1 (ko) 여분의 회로부를 가지는 반도체 메모리 장치
US5907515A (en) Semiconductor memory device
JP2005510005A (ja) コンプリメンタリ・ビットｐｃｒａｍセンス増幅器及びその動作方法
JP2696864B2 (ja) メモリ装置
TWI802877B (zh) 具有嵌入式靈活雙冗餘的存放裝置
CN1734672B (zh) 用于存储器件的隔离控制电路和方法
TW475179B (en) Integrated memory with memory-cells and reference-cells
TWI267082B (en) Twisted bit-line compensation for dram having redundancy
JP3756873B2 (ja) 半導体記憶装置
TW406268B (en) Integrated circuit memory device having current-mode data compression test mode
JPH02137185A (ja) ダイナミック型半導体記憶装置およびそのテスト方法
TW484136B (en) Integrated memory with memory-cells and reference-cells
JP2518401B2 (ja) 半導体記憶装置
US7245542B2 (en) Memory device having open bit line cell structure using burn-in testing scheme and method therefor
US6563749B2 (en) Dynamic memory circuit including spare cells
US6459626B1 (en) Integrated memory having memory cells and reference cells, and corresponding operating method
JP3866818B2 (ja) 半導体記憶装置
US6330198B1 (en) Semiconductor storage device
TW442792B (en) Integrated memory
JPH0628893A (ja) 半導体記憶装置
KR100419539B1 (ko) 열 디코더에 의해 선택되는 플레이트 라인을 가진 집적강유전성 메모리
JPH08190786A (ja) 半導体記憶装置
TW419587B (en) Semiconductor memory device having improved wafer burn-in test scheme
KR100244455B1 (ko) 잔여 데이터 라인을 이용한 센스앰프의 기준전압 발생회로

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees