TW454296B - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method Download PDF

Info

Publication number
TW454296B
TW454296B TW089102546A TW89102546A TW454296B TW 454296 B TW454296 B TW 454296B TW 089102546 A TW089102546 A TW 089102546A TW 89102546 A TW89102546 A TW 89102546A TW 454296 B TW454296 B TW 454296B
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor layer
semiconductor device
silicon
semiconductor
Prior art date
Application number
TW089102546A
Other languages
English (en)
Inventor
Tsuyoshi Kachi
Dai Hisamoto
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Application granted granted Critical
Publication of TW454296B publication Critical patent/TW454296B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Description

4 5 4^96 A7 --- -B7___ 五、發明說明（1 ) (發明所屬技術領域） 本發明關於半導體裝置及其製造方法，特別關於具 S 〇 I ( Silicon On Insulator )構造者。 (背景技術） 使用 MI SFET ( Metal Insulator Semiconductor Field Effect Transistor )之半導體積體電路實現高速化， 低消費電力化時，可減低寄生電容之SOI構造之 MISFET爲人所注目。 特別是SO I層厚度設爲數10nm以下之極薄使通道區 域完全空乏化之MI SFET，即所謂完全空乏型SOI MI SFET,和在通道區域中存在中性區域之部分空 乏型S 0 I Μ I S F E T比較，可降低源.汲極區域之 寄生電容，且可得急峻之次臨界特性，具高速性'低電力 性之優點。 但是，此種完全空乏型SOI MISFET,其源 •汲極區域厚度係由S〇I層厚度界定，較之使用體積基 板之MI SFET，以SO I層中之擴散層製造之源.汲 極區域之電阻變大，源極電阻增大導致MISFET之電 流驅動能力顯著降低爲其問題。 源汲極引起之寄生電阻增大之理由可考慮如下。 源·汲極之寄生電阻可大分爲擴散層電阻，及該擴散 層與配線金屬層間之接觸電阻。金屬層之電阻，和其比較 小得可以忽略。 本紙張尺度適用中國國家標準<CNS)A4規格（210 X 297公釐） - ry ---— I-------Ί---1 l· I— ^---- — ---- (請先閱讀背面之注意事項再填寫本頁) -4- 4 經濟郎智慧財產导員一-一消費=阼'法印製 5 9 6 1 A7 __B7_.__ 五、發明說明（2 ) 圖1係使用體積基板之MI SFET之斷面圖。 5 0 0係閘極，1 2 0 0係矽基板中形成之源汲極擴散 層，1 1 0 0係源汲極擴散層表面形成之矽化物構成之 金屬層。圖1之箭頭表示電流由配線1306流至配線 1 305時由擴散層1 200中之通道至金屬層1 1 00 之電流路徑，粗虛線表示金屬餍1 1 0 0與擴散層 1 2 0 0之接觸面中電流通過之面。使用體積基板之 M ISFET中，上述電流路徑因金屬與矽之接觸電阻大 之故，具更寬通過面般於擴散層1 2 0 0中變擴大。該通 過面成電氣上之有效接觸面積。因此即使接觸電阻大，亦 可設成有效接觸面積大，寄生電阻小者。 相對於此，完全空乏型S Ο I Μ I S F Ε Τ ,如圖 2所示，存在絕緣層（埋入氧化膜）’1 9 0 0，該絕緣層 (埋入氧化膜）1 9 0 0與金屬層1 1 0 0挾持部分之擴 散層1 2 0 0變薄，因此如圖中記號R所示般該部分之擴 散層電阻變極大。因此，箭頭所示電流路徑於擴散層 1 2 0 0中未能大幅闊寬，金屬層1·1 ◦ 0與擴散層 1 2 0 0之接觸面中電流之通過面如粗虛線所示集中於極 窄部分=亦即，有效接觸面積變爲極小，較大之金屬與矽 之接觸電阻強烈支配寄生電阻。換言之，削薄S 0 I層膜 厚將導致寄生電阻大幅增大。 解決該寄生電阻增大之習知技術可考慮例如源汲極 區域表面更薄矽化物化之方法，（今井他，1 9 9 8發表 於 S y m ρ 〇 s i u m ◦ η V L SI T e c h η ο I 〇 g y，D i g e s t ρ , 1 1 6 )，或僅 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -5- Α7 Β7 五、發明說明（3 ) 使通道區域之S ◦ I層變薄之方法（m.Chan, 1994發表於 vol. 15 p.24 )。但是，該習知技術，不適用SO I層更薄 之情況，問題點之本質並沒有解決。 又，形成及於S 0 I層下之絕綠層（埋入氧化膜）的 接觸孔於接觸孔內埋入金屬層由S 0 I層側面做電連接之 習知技術，揭示於特開平4 — 2 7 5 4 3 6，特開平 5 — 347412、特開平10-70281。然而該習 知技術中揭示，擴散層與金屬層間之有效接觸面積較圖2 之習知技術擴大之，接觸面積依存於SOI層膜厚之技術 ，因此根本上乃未解決SOI層薄膜化伴隨之寄生電阻增 大之根本問題。 (發明之揭示） 本發明第1目的在於提供即使S 0 I層變薄亦可防止 源·汲極之寄生電阻增大之具高性能S ◦ I MISFET的半導體裝置。 又，本發明第2目的在於提供上述SOI Μ I S F E T微細化之適用之半導體裝置之製造方法。 達成上述第1目的之半導體裝置，係具備：使S〇I 層側面露出的接觸孔；含有接觸孔底面上或側面上形成之 矽的半導體層（例如多晶矽膜或矽鍺（G e )混晶膜） ;及於含有矽之半導體層上埋入接觸孔般形成的金屬膜； 與S Ο I Μ I S F E T之源汲極間之電連接係採由 S ◦ I層側面進行之構造。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) Μ----l·---訂----- 線r'··' -6- Α7 Β7 4 54^96 五、發明說明（4 ) 依本發明之半導體裝置，SOI層側面接觸含有矽之 半導體層，.該接觸面之接觸電阻和S 0 I層與金屬層之接 觸電阻比較極小，故S 0 I層薄膜化時接觸電阻成分之增 大可抑制於最小限。又，含矽之半導體層與/金屬層間之 接觸電阻雖很大，但藉由適當控制含矽之半導體層之雜質 含量、膜厚等，可減低含矽之半導體層之電阻，電流路徑 可充分擴大於含矽之半導體層中，與金屬層之有效接觸面 積可增大，全體之寄生電阻可減小。 又，爲達成上述第2目的之半導體裝置之製造方法， 係具有：形成至少閘極側面及上方以第1絕緣膜覆蓋之 SOI Μ I S F E T的工程；沈積與第1絕緣膜具蝕刻 選擇比之第2絕緣膜的工程；以具與包含閘極上方之 SOI Μ I S F E T之S 0 I層面對之開口部的阻劑膜 爲掩罩進行第2絕緣膜之蝕刻，形成使S 0 I層之源極及 汲極之各擴散層露出之接觸孔的工程；於接觸孔內面及第 2絕緣膜上沈積含矽之半導體層後，沈積埋入接觸孔之金 屬層的工程；藉C Μ Ρ法硏磨至使第1及第2絕緣膜上之 含矽半導體層露出的工程；及對含矽之半導體層進行ή刻 至其上面低於第1及第2絕緣膜上面的蝕刻工程。 依本發明之半導體裝置製造方法，並非對SO I Μ I S F E T之源極及汲極分別形成接觸孔，而係形成涵 蓋源極、閘極、汲極之大接觸孔後以含矽之半導體層及金 屬層埋入，以含矽之半導體層作爲阻蝕層硏磨後蝕刻除去 露出之含矽之半導體層以使源極、汲極電氣分離，故不必 本紙張尺度適用中國國家標準<CNS)A4規格（210 X 297公釐） ί請先閲讀背面之注意事項再填寫本頁) 、裝！ l·!— 訂· —---線 -7- 4 S 4 K 9 6 、 Λ7 _______Β7__ 五、發明說明（5 ) 如對源極、汲極分別形成接觸孔般須設置各接觸孔間之特 定間隔，因此該部分可將s Ο I Μ I S F E T、細微化。 (發明之實施形態） 以下詳細說明本發明之實施例。 (實施形態1 ) 圖3係本發明第1實施例之半導體裝置之斷面構造圖 〇 2 0 0係支持基板，例如由高電阻單晶矽等構成。 2 1 0係支持基板2 0 0上形成之絕緣層，例如由二氧化 矽形成。2 0 1係於絕緣層2 1 0上圖型形成之第1導電 型半導體區域，例如由單晶矽構成。該第1導電型半導體 區域2 〇 1即SO I層。於SO I層中形成與第1導電型 相反之第2導電型源.汲極區域（擴散層）2 1 3。 2 1 1係元件間分離絕緣膜，例如由二氧化砂構成。 2 0 2係閘極絕緣膜，例如由二氧化矽構成。2 0 3係閘 極，例如由多晶矽膜或多晶矽與W (鎢）等金屬之積層膜 、或W、氮化鈦、氮化鎢等金屬層構成。又，亦可改用矽 鍺混晶取代多晶矽。2 0 5係氮化矽等絕緣膜構成之側 壁間隔物。206、207係第1引出電極，具備於 s〇 I層2 0 1之側面與擴散層2 1 3接觸之多晶矽或多 晶矽·鍺混晶構成之含矽之半導體層2 0 6，及W等構成 之金屬層2 0 7之積層構造。2 0 8係第2引出電極， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先間讀背面之注意事項再填寫本頁) 裝訂------ 1線\ -8 - A7 B7 454^96 五、發明說明（6 ) 2 0 9係配線層，例如由w、銅、或鋁構成。2 1 2、 2 1 4係層間絕緣膜，例如由二氧化矽構成。 <請先閱讀背面之注意事項再填寫本頁) 本實施例之半導體裝置中，觀察源汲極之寄生電阻 發現，以多晶矽或矽·鍺混晶形成之含矽之半導體層 206，係於薄SOI層201中形成之擴散層213之 側面接觸。SOI層2 0 1與多晶矽，屬同一材質於接觸 面不存在電氣障壁。又，若於矽鍺混晶中摻雜高濃度雜 質使導電化，則不會形成電子障壁。因此，S ◦ I層 2 0 1與含矽之半導體層2 0 6間幾乎沒有接觸電阻而成 電氣連接。又，含矽之半導體層2 0 6係形成覆蓋金屬層 2 ◦ 7下部之側面及底面，因而例如由S 0 I層2 0 1流 入之電流路徑，將於含矽之半導體層206中擴大，可流 入金屬層2 0 7。亦即，在接觸電阻大之金屬層2 0 7與 含矽之半導體層2 0 6之接觸部可確保較大之有效接觸面 積。因此本實施例之半導體裝置，即，使S 0 I層變薄時，
I 亦可防止源·汲極之寄生電阻增大。 經濟郎智慧財產笱員工消f合泎法印製
又，圖3示出SOI層201側面全面與含矽之半導 體層2 0 6接觸之構造，但本發明之半導體裝置亦可故成 ，於含矽之半導體層2 0 6與絕緣層2 1 0間殘留S 0 I 層20 1，含矽之半導體層2 ◦ 6與3〇I層2 0 1側面 之一部分接觸之構造。此情況下，當S Ο I層2 0 1變薄 ，含矽之半導體層2 0 6與絕綠層2 1 0間之擴散層電阻 變成極大，引出電極與SO I層2 0 1間之有效接觸面積 成爲SOI層201側面之一部分。但是，因2該S〇I 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） "9 - 4 5 9 e ly A7 B7 聲 ψ I _才 ι ΐ L· 五、發明說明（7 ) 層2 〇 1側面之一部分與接觸電阻較金屬層2 〇 7低之含 矽之半導體層2 0 6接觸，金屬層2 0 7以較SO I層 2 〇 1之側面之一部分大之面積接觸含矽之半導體層 206，引和SOI層201側面之全面接觸含矽之半導 體層2 0 6之情況同樣地，可抑制s 0 I層薄膜化引起之 源·汲極寄生電阻增大。但是含矽之半導體層2 0 6與 SO I層2 0 1側面之全面接觸者係較與SO I層2 0 1 側面之一部分接觸情況更能抑制源.汲極之寄生電阻。 圖4係本發明第1實施例之半導體裝置加工形成用之 掩罩圖型。粗線表示之矩形圖型1 0 1，係使so I層圖 型化，用於界定活性區域者。閘極之圖型1 〇 2佈局成跨 越圖型1 0 1。圖型1 〇 3係第1引出電極形成用之接觸 孔之圖型。圖型1 0 4係於閛極上開設接觸孔之圖型。圖 型1 0 5係第1引出電極上之第2引出電極形成用之接觸 孔開設用圖型=圖型1 0 6係配線層加工用圖型。 又，圖3所示半導體裝置之斷面構造圖，係對應圖4 中之A — A —斷面。 以下用圖5〜圖17說明第1實施例之半導體裝置之 製造方法之各工程之斷面構造。 首先，對支持基板2 0 0上介由絕緣層2 1 0形成有 SO I層2 0 1之S 0 I基板表面施以約1 〇 nm之熱氧 化形成保護氧化膜2 2 2。之後，於保護氧化膜2 2 2上 藉CVD法沈積氮化矽膜2 2 1後，藉圖2之掩罩圖型 1 0 1加工氮化矽膜2 2 1，再以氮化矽膜2 2 1爲掩罩 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝·----訂-！ 線/ -10- 經濟部智慧財產咼員工消費合作fi印製 Α7 Β7 五、發明說明（8 ) 加工保護氧化膜2222及SOI層201(圖5)。 於其上藉CVD法沈積氧化矽膜223 (圖6)。之 後，以氮化矽膜2 2 1爲阻隔層藉C Μ P ( Chemical Mechanical Polishing )法研磨平坦化後淫鈾刻除去氮化石夕 膜221及保護氧化膜222(圖7)。據此完成元件間 分離絕緣膜2 1 1。 之後，.對S Ο I層2 0 1表面施以約2 n m熱氧化形 成閘極絕緣膜2 0 2後，沈積約1 0 0 nm之摻雜高濃度 B (硼）之矽·鍺混晶203，再沈積約150nm之氧 化矽膜204、及約100nm之氮化矽膜224 (圖8 )。 藉圖2之掩罩圖型1 0 2對氮化矽膜2 2 4施以圖型 加工，以該氮化矽膜224爲掩罩對氧化矽膜204及矽 鍺混晶2 0 3施以圖型加工，形成閘極2 0 3。 又，閘極絕緣膜2 0 2可爲將熱氧化膜氮化處理之氧 化氮膜或氧化膜與氮化膜之積層膜。閘極2 0 3可爲多晶 矽、矽·鍺混晶與金屬之積層膜或金屬膜。 之後，以氮化矽膜224爲掩罩藉離子植入法於 SO I層2 0 1植入雜質形成擴散層2 1 3後，藉CVD 法沈積約50nm之氮化矽膜225 (圖10)。再沈積 約5 0 0 n m之層間絕緣膜2 1 4後，藉C Μ P法使表面 平坦化（圖1 1 )。 層間絕緣膜214由氧化矽膜或有機絕緣膜等形成。 又，CMP法之硏磨量可爲使表面平坦化之任意量，但儘 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝----I, — — 訂---------線 C3- -11- A7 B7 454)^ 96 > 五、發明說明（9 ) 可能硏磨較多以利於後續之接觸孔加工工程。 以具圖2所示圖型1 0 3爲開口部之光阻劑2 2 6爲 掩罩藉乾蝕刻法除去層間絕緣膜2 1 4 ,該_乾蝕刻法較好 於層間絕緣膜2 1 4與氮化矽膜2 2 5之選擇性高之條件 下進行（圖12)。 之後，藉異方性乾蝕刻法將氮化矽膜2 2 5僅蝕刻除 去其膜厚分。此時，於閘極2 0 3側面殘留氮化矽構成之 側壁間隔物2 0 5。又，以該側壁間隔物2 0 5及氧化矽 膜2 0 4爲掩罩蝕刻除去S ◦ I層2 0 1直至絕緣層 210露出，俾露出SOI層201側面全面（圖13) 〇 又，此時在絕緣層2 1 0上殘留稍許S ◦ I層2 0 1 之狀態下停止鈾刻異噁。此情況下，可活用S ◦ I層 2 0 1側面之一部分作爲接觸孔。 之後，藉CVD法沈積約50nm之多晶矽膜206 後，配合電晶體之源·汲極之導電型藉離子植入法植入雜 質使傳導化，之後，藉C V D法及濺射蒸度法沈積約 300nm之W、氮化鈦之積層膜207(圖14)。又 ，2 0 6，亦可取代多晶矽膜而改用矽鍺混晶膜。又， 藉由一邊摻雜雜質一邊沈積多晶矽膜2 0 6，可省略沈積 後之離子植入。此方法之工程較簡略，且多晶矽膜2 0 6 中之雜質濃度均一爲其優點。 之後，藉CMP法硏磨鎢、氣化駄之積層膜2 〇 7。 此時以多晶矽膜206作爲硏磨阻隔層，進行CMP硏磨 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公愛） I---- - - 裝----l· ---訂- ----- ---線 (請先閱讀背面之注意事項再填寫本頁) -12· 4 5 4參 9 6 Ί, Α7 Β7 五、發明說明（ίο ) 直至層間絕緣膜2 1 4上及閘極2 0 3上方之雙方之多晶 矽膜206露出爲止（圖15)。藉蝕刻除去該露出之層 間絕緣膜2 1 4上及閘極2 0 3上方之多晶矽膜2 0 6。 藉該蝕刻工程使源極與汲極電氣分離（圖1 6 )。又，爲 達成完全分離，於該蝕刻工程中進行多晶矽膜2 0 6之膜 厚以上之過蝕刻，較好使蝕刻後之多晶矽膜2 0 6上面低 於層間絕緣膜2 1 4及閘極2 0 3上方之.絕緣膜（氮化矽 膜224)之各上面。 上述本實施例之製造方法中，並非使用具分別對應源 極及汲極之開口部的光罩圖型來形成源汲極之各接觸孔 ，而是使用與SOI層具同程度或以上大小之開口部的光 罩圖型一次形成源汲極之接觸孔，並於後續使埋入源極 側接觸孔之噸體與埋入汲極側接觸孔之導電體做電氣分離 爲其特徵。習知方法於源極與汲極之各接觸孔間須設特定 間隔導致S ◦ I Μ I S F E T之細微化困難，相對於此 ，依本實施例之方法則容易達成SO I MI SFET之 細微化。 又，沈積層間絕緣膜2 1 2，藉C Μ P法再度平坦化 後，藉圖2之光罩圖型105開設接觸孔（圖17)。之 後，沈積金屬層208及209，藉圖2之光罩圖型 1 0 6加工配線層，形成圖1所示第1實施例之半導體裝 置。 又，關於元件分離法不限於圖2 5 9圖7之方法，其 他尙有於圖5之工程後，如圖18所示蝕刻直至絕緣層 本紙張尺度適用尹國國家標準（CNS)A4規格（210 X 297公釐） <諳先閲讀背面之注意事項再填窝本頁) -〈丨'/裝----K----訂---------線r'v 經濟邹智慈財產局員工消費合作Fi印製 -13- 454^96 1/ A7 B7 五、發明說明（彳1 ) (請先閱讀背面之注$項再填寫本頁) 2 1 0止以形成深溝，之後，進行圖6、圖7之各工程亦 可。又，後續之閘極加工工程時不會有影響情況下使 s 〇 I層變薄時，於圖5之工程後不進行圖7之各工程， 而如圖1 9所示除去氮化矽膜2 2 1及保護氧化膜2 2 2 ，之後，進行圖8之工程亦可。 (實施形態2 ) 圖2 0係本發明第2實施例之半導體裝置之斷面構造 圖。第1實施例中，係於側壁間隔物2 0 5之側面全體以 含矽之半導體層2 0 6覆蓋之構成，故於閘極2 0 3與第 1引出電極2 0 6、2 0 7間產生較大寄生電容爲其問題 0 本實施例，係爲確保與SOI層201側面之接觸面 積並改善尙/問題點者，將含矽之半導體層206之上面 構成爲高於SO I層2 0 1之上面且低於閘極2 0 3之高 度方向中心之範圍。又，本實施例中，爲彌補含矽之半導 體層2 0 6中之上方之電流路徑擴大空間之限制，而將第 1引出電極2 0 6、2 0 7形成運接觸孔形成至絕緣層 2 1 0內部爲止，使含矽之半導體層2 0 6與金屬層 2 0 7之一部分亦埋入絕緣層2 0 1內，以確保含矽之半 導體層2 0 6中之下方之電流路徑之擴大空間。 (實施形態3 ) 圖21係本發明第3實施例之半導體裝置之斷面構造 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -14- 454^96 A7 _____B7__ 五、發明說明（12 ) 圖。 本實施例係構成爲，擴散層213與含矽之半導體層 206之接觸面，不僅在S〇I層201之側面，亦活用 底部之一部分。此種構造，係於圖1 3之工程後，追加對 絕緣層2 1 0施以等方性蝕刻而實現。本實施例中，儘可 能增大擴散層2 1 3與含矽之半導體層2 0 6之接觸面積 ，如此即可更降低接觸電阻。 (實施形態4 ) 上述各實施例中，係針對將第1引出電極相對閘極以 自動整合方式形成之高積體化半導體裝置之說明，但亦可 使用具分別對應源極與汲極之開口部的光罩圖型形成源極 、汲極之各接觸孔，再於其內部設引出電極。依此方法製 成之本發明第4實施例之半導體裝置之斷面構造圖示於圖 2 2。 本實施例中，由閘極2 0 3端部至引出電極2 0 6、 207之距離可任意/形成，故可減低兩者間之寄生電容 。又，本實施例中，可確保由任意閘極端起之距離，僅增 大汲極側兩者間之距離即可形成高耐壓元件。 又，本實施例中，對源·汲極之各接觸孔係形成使 SO I層中之擴散層2 1 3側面露出，於擴散層2 1 3側 面形成含矽之半導體層2.0 6 2 1 3 /與含矽之半導體層 206之接觸面積更大，形成可確保與含矽之半導體層 2 0 6之接觸面積的金屬層2 0 7，此點和上述各實施例 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 't----I·----訂---------線 0 經濟部智慧財產¾員工消費合作it印製 -15- 4 54^96 > A7 _____B7__ 五、發明說明（13 > 同樣，即使s◦ I層變薄，亦可降低寄生電阻。 (實施形態5 ) 上述各實施例係針對本發明適用對於S 0 I Μ I S F E T之S Ο I層中之擴散層形成接觸孔之技術說 明，但本發明只要是使用S 0 I層之半導體元件（例如電 阻、雙極性電晶體等）即可，不限於S〇I Μ I S F Ε Τ。 其中一例爲例如圖2 3所示於S Ο I層中形成之二極 體適用本發明之第5實施例之半導體裝置之斷面構造圖。 1 9 0 0係絕緣層，_ 1 2 1 0係η型擴散層， ί 220係ρ型擴散層。本實施例中於SO I層形成ΡΝ 接合二極體。η型擴散層1 2 1 0與p型擴散層1 2 2 0 間之電氣連接用引出電極，係由形成於側面部級底面部之 多晶矽或矽鍺痕晶等構成之含矽半導體層1 2 0 6及形 成於其內部之金屬層1 2 0 7構成，引出電極側面部之含 矽半導體層1 2 0 6係與η型擴散層1 2 1 0及ρ型擴散 層1 2 2 0之側面接觸。 又，S ◦ I基板上僅形成二極體時，單純增厚S 0 I 層厚度即使適用上述背景技術亦可降低寄生電容。但是， 二極體與SOI MISFET(特別是完全空乏型 SOI MI SFET)形成於同一SO I基板上時，以 二極體及SO I MI SFET變化SO I層厚度以彤成 不同構造之引出電極時，其製程變複雜。本實施例對於此 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先聞讀背面之注意事項再填寫本頁) N)/^ -Λ.、裝----Κ---―訂-----！線^ί
經濟郎智慧財產苟員Η消費合阼注中S -16- 齋 ίΡ w 8 A7 B7 五、發明說明（14 ) 情況特別有效。 (實施形態6 ) 圖2 4至圖4 0係本發明另一製造方法之各工程之斷 面構造圖。又，本實施例中，以在1個S 0 I層形成 NMO S及PMO S雙方之CMO S爲例做說明。 首先，對支持基板上介由絕緣層1910形成有 SO I層1 1 0 1的SO I基板之表面施以熱氧化形成保 護氧化膜後（未圖示），於保護氧化膜上藉C V D法沈積 氮化矽膜1 9 5 0。之後，蝕刻除去元件分離區域之氮化 矽膜1 9 5 0，以氮化矽膜1 9 5 0爲掩罩於絕緣層 1 9 1 0中形成溝。之後，埋入形成之溝般沈積氧化矽膜 1 960 C圖24)。又，於S〇I層1‘1〇1，事先於 NMO S及PMO S之各形成區域導入p型及η型雜質。 沈積氮化矽膜1 9 5 5後，施以圖型化使僅於溝部殘留氮 化矽膜1 9 5 5 (圖2 5 )。如此則藉C Μ Ρ法硏磨時元 件分離區域之凹陷產生可被防止。 其次，以氮化矽膜1 9 5 0、1 9 5 5作爲硏磨阻隔 層進行CMP法硏磨後，除去氮化矽膜1 9 5 0、 1955及保護氧化膜（圖26)。 於SO I層1 1 〇 1表面形成閘極絕緣膜，於閘極絕 緣膜上如圖1 7形成積層閘極。此處·，作爲閘極絕緣膜上 方之閘極材料使用摻雜高濃度硼（B )之矽·鍺混晶，則 可藉鍺與矽之組成改變功函數。特別是將閘極絕緣膜設成 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1——pi! (請先閱讀背面之注意事項再填寫本頁) -l·! — 訂·！-線 rk-
A -17 - i A7 B7 4 5 9 6 五、發明說明（15) 氮氧化膜或氧化膜與氮化膜之積層構造，則藉膜中之電荷 可使電晶體之臨界値電壓和氧化膜比較偏向負側移位，此 爲熟知者。因此將該閘極絕緣膜與矽·鍺混晶構成之閘極 予以組合，則於薄膜閘極絕緣膜區域，功函數實質上可涵 蓋矽之能帶間隙之略中央起至相當於ρ型多晶矽之價電帶 。因此，適合電晶體之臨界値電壓控制。本實施例中依序 由下向上積層矽·鍺混晶1 5 0 0、氮化鎢（未圖示）、 鎢15 10及氧化矽膜19 2 5，形成積層閘極。又，以 積層間極爲掩罩藉離子植入法形成源·汲極擴散層 1 2 3 0 (圖 2 7 )。 之後，沈積50nm之氧化矽膜1935後，進行異 方性蝕刻於積層閘極側面形成由氧化矽膜構成之側壁間隔 物 1 9 3 5 (圖 2 8 )。 沈積3〇nm之矽·鍺混晶1 370，藉CMP法平 坦化其表面（圖2 9 )。此時，硏磨矽.鍺混晶1 3 7 0 直至氧化矽膜1 9 2 5表面露出止。又，於矽·鍺混晶 1 3 7 0之下挾持約5 nm之氧化矽膜亦可。 之後，使用覆蓋SO I層1 1 〇 1對向部分之阻劑膜 (未圖示）蝕刻矽鍺混晶1 3 7 0 (圖3 0 )。此時於 元件分離區域，閘極1 5 1 0、1 5 0 0造成之段差將成 矽·鍺混晶1 3 7 0除去之障礙，但因閘極1 5 1 0、 15〇0由厚之氧化矽膜1925 、1935保護，故進 行充分之過蝕刻可完全除去元件分離區域之矽.鍺混晶 1 3 7 0。沈積氧化矽膜構成之層間絕緣膜1 9 4 5後以 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) 聲 ί t 丨才 ϊ- •18-
I
454^96 "V A7 B7 每 Ψ ? I 1才 ι ι 五、發明說明（16 ) C Μ P法平坦化使矽.鍺混晶1 3 7 〇之上面露出。之後，使用過氧化氫水及氨蝕刻矽·鍺混晶1 3 7 〇 使S Ο I層1 2 3 0露出後（圖3 2 ),以掩罩蝕刻層間 絕緣膜1 9 4 5、積層閘極1 9 2 5、1 5 1 0、. 1 5 0 0及側壁間隔物1 9 3 5 (圖3 3 )。此時於 S ◦ I基板上，除矽·鍺混晶以外不存在過氧化氫水及氨 蝕刻之材質，故矽鍺混晶1 3 7 0可完全除去。於矽· 鍺混晶1 3 7 0下塗敷氧化矽膜等保護膜時，蝕刻氧化矽 膜後進行S Ο I層1 2 3 0之蝕刻。又，塗敷氧化矽膜時 ，可以多晶矽膜取代矽·鍺混晶1 3 7 0。該多晶矽膜之 蝕刻可使用與氧化矽膜之選擇性高之蝕刻條件，例如S F 6 之乾蝕刻或聯氨等之溼蝕刻。 之後洗淨側面露出之S ◦ I層1 1 0 1之源·汲極擴 散層1 2 3 0表面，此時和上述第3實施例同樣，輕度蝕 刻絕緣層1 9 1 0可增大露出之S Ο I層1 1 0 1之表面 積。 閘極側面之側壁間隔物形成時之乾蝕刻工程中，因乾 蝕刻露出之底層S 0 I層表面會有污染或損傷。若使用此 種有污染或損傷之S 0 I層表面形成接觸孔將產生大電阻 。但是本實施例之製程中，此種污染或損傷層經由s〇I 層ι ι ο 1之蝕刻工程除去，使用新露出之s ο ι層 1 1 0 1之側面形成接觸孔，故可防止上述電阻增大現象 。又，此效果於圖5〜圖17所述半導體裝置之製造方法 亦有效。 (請先閱讀背面之注意事項再填寫本頁) .袭 r----訂 ---- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -19- Λ 5 45 > Α7 ----------- 五、發明說明（17 ) (請先閱讀背面之注意事項再填寫本頁) 沈積作爲引出電極之一部分之矽·鍺混晶1 2 Ο 6後 ，於Ν Μ 0 S形成區域，及ρ μ 0 S形成區域分別植入磷 (Ρ)及硼（Β)離子以摻雜高濃度雜質（圖35)。 之後，同時沈積矽.鍺混晶1 2 0 6及引出電極形成 之鎢1 6 0 5。本實施例之CMOS適用記憶體時，後續 須施以熱處理工程。此情況下，沈積T i N等耐熱性高之 金屬後，沈積鎢即可（圖3 5 )。 之後，藉C Μ P法硏磨鎢1 6 0 5至層間絕緣膜 1945上及積層閘極1925、1510、1500上 之矽·鍺混晶1 206露出止（圖37)'此時，矽.鍺 混晶，因可確保鎢或T i Ν等金屬間之CMP法硏磨之選 擇性，故可作爲硏磨.阻隔層，保護層間絕緣膜1 9 4 5及 積層閘極 1925、1510、1500- . 使用背面蝕刻遲去層間絕緣膜1 9 4 5及積層閘極 1925、1510、1500 上之矽·鍺混晶 1206 ，將引出電極以閘極挾持使源極側及汲極側左分離（圖 3 8)。 本實施例之製造方法，和上述實施例之製造方法不同 ，閘極1 5 1 0、1 5 0 0以和氮化矽膜比較具較低介電 率之氧化矽膜1 9 2 5、1 9 3 5覆蓋，故閘極與引出電 極今及源·汲極擴散層與引出電極間之各寄生電容可減小 〇 之後，沈積氮化矽膜1966 (圖39)，沈積氧化 矽膜1 9 6 7後，藉配線圖型鈾刻氧化矽膜1 9 6 7至氮 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -20- A7 B7 4 5 4^96 > 五、發明說明（18 ) 化矽膜1 9 6 6使形库溝，之後藉接觸圖型蝕刻溝及引出 電極間之氮化矽膜1 9 6 6以設置開口。沈積鎢或銅構成 之金屬膜1615後，接CMP法硏磨除去接觸孔及溝以 外之金屬膜（圖4 0 )。此工程矽習知之嵌入法配線形成 工程。 上述本實施例之製造方法中，並非使用具分別對應源 極與汲極之開口部的光罩圖型來形成源·汲極之各接觸孔 ，因此不須於源極與汲極之各接觸孔間設置間隔，故和上 述實施例之製造方法同樣容易達成SO I MI S F E T 之細微化。 (實施形態7 ) 閘極加工後於S 0 I層藉離子植入法形成擴散層時， 使用圖4 1之圖型1 2 5 6可確保未植入離子之SO I區 域。圖4 2係元件形成後之該區域之A_A —斷面構造圖 。離子植入法形成之雜質擴散層不存在，S 0 I層 1 1 0 1與矽·鍺混晶構成之含矽半導體層1 2 0 6直接 接觸。於該接觸面，高濃度雜質離子被植入矽.鍺混晶 1206，雜質向SOI層11 01側擴散於S〇I層 1 1 0 1中形成接合=同時因矽·鍺混晶1 2 0 6與矽之 能帶間隙之f差真，亦形成所謂異種接合。此構造中，ρ η 接合與異種接合可形成於略同一區域，亦即形成於接觸面 附近。矽·鍺混晶1 2 0 6側設爲η型，S 0 I層 1101設爲Ρ型，則由SOI層11〇1之電洞注入之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) j----訂----- 5i齊鲈智塞讨查D习錢U肖乍土 -21 - A7 B7 454$ 96 1/ 五、發明說明（彳9 ) 電位障壁，和矽與矽間形成之Ρ η接合比較爲低，電洞容 易流入矽·鍺混晶1 2 0 6側。因此，SOI MI S FET成爲問題之電洞儲存於通道（SO I )部， 導致電晶體動作不穩定之基板浮游效應可被抑制。 (實施形態8 ) 本發明係關於半導體裝置之基本之電晶體元件者，可 應用於廣泛應用裝置。第8實施例係本發明元件適用半導 體記憶裝置之例。 圖 4 4 係適用 DRAM ( dynamic random access memory)之平面佈局圖，圖4 5、4 6係圖4 4之A — A >線斷面構造圖。此處重複以位元線配置表示'爲表示 格之相對配置，主動區域1 2 2 6及字元線1 5 7 1以陣 列狀表示、引出電極1 2 0 6、資料線1 6 8 1、電容部 1 7 0 1僅圖示中央之2格。平面圖中，粗線表示者係以 多晶矽、矽·鍺混晶等含矽之半導體層形成之引出電極 1 2 0 6。圖4 5係至引出電極1 2 0 6形成階段之斷面 構造圖。D R A_ Μ之記憶格中，較之寄生電阻會有要求彤 成更小尺寸之情況，此情況下如圖5 4所示，可僅以含矽 之半導體層製造引出電極1 2 0 6。此情況下，接觸面包 含S 1 1 〇 1之下面，可得降低寄生電阻之效果。圖4 6 係引出電極1 2 0 6形成後，形成包含電容部1 7 0 1之 階段之斷面構造圖，沈積層間絕緣膜1 9 8 3形成資料線 ，再度沈積層間絕緣膜1 9 8 4進行平坦化處理後，形成 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) Λν裝 —--訂- --------線.,v.
聲 ;.P 〖才 -22- 4 5 4¾ 96 一 > A7 _ B7 五、發明說明（2〇 ) 金屬層構成之定容電極1 7 0 1 ,形成氧化钽構成之電容 絕綠膜1 9 8 2後，形成上部電極1 6 75之模樣。但由 圖44之平面圖可知，圖46中未式出資料線。 (實施形態9 ) 以下說明本發明適用之第9之實施例之以代表性記憶 元件之CMOS構成之SRAM。圖46係以等效電路圖 表示之記憶格。圖4 7係記憶格之平面佈局圖，斜線表式 者爲引出電極用接觸孔開設用之光罩圖型1 2 0 6。本發 明中引出電極係於聞極上以自動整合方式分離，故以橫跨 閘極形態配置圖型1 2 0 6即可。格之記面以1 1 3 0表 示。組合CMOS反相器之SRAM中，須連接資訊保持 部之NMOS及PMOS之擴散層，可將引出電極延伸於 NMO S與PMO S間形成據以連接。如上述本實施例中 將引出電極用作爲連接多數SOI MISFET之各源 •汲極擴散層間之配線。一般之矽基板會有產生寄生電容 或電極間短路情況，但使用S 0 I基板之本實施例， SOI層之下具絕緣層，其亦存在於引出電極之下，故產 生此種問題之可能性將變小。 又，本實施例之引出電極，和上述第1〜第7實施例 同樣，係由接觸SOI層側面之含矽之半導體層，及與該 半導體層接觸之金屬層構成。 (實施形態1 0 ) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） c請先閱讀背面之注意事項再填寫本頁) '"'/裝 i ! l· !丨訂 i — I f
n I
經濟部智慧財產局員工消費合作；*1印K -23- 經齊淨智慧讨轰苟爾肖奢釜乍土.is 454^ 96 Ί/ Α7 一 Β7 五、發明說明（21 ) 圖4 8〜圖5 3係本發明之基板接觸孔形成方法之第 1 0實施例。於輸入部可施加高於外部之電壓，因此作爲 保護元件於基板形成電流排放之雙極性元件等有效。本發 明中亦可使用支持基板形成此種保護元件。以下，依圖 2 4〜圖4 0說明之元件製造方法來說明與支持基板間之 接觸形成方法。 和圖2 8同樣閘極加工後，於側面形成側壁間隔物 1 9 3 5，使硬基板接觸圖型於元件分離區域1 9 6 0及 絕緣層1 9 1 0彤成開口使支持基板1 1 0 5露出（圖 4 8)。 沈積矽·鍺混晶1 3 7 0 ,藉C Μ Ρ法平坦化使閘極 上方之絕緣膜1 9 2 5露出（圖49)。支持基板之開口 寬度設爲沈積之混晶之一半以下，則可有效埋入開口部， 因此在不變更製程下可進行以下工程。 (圖5 0 )使用涵蓋由基板接觸部起至S ◦ I Μ I S F Ε Τ具開口部之光罩圖型進行元件分離膜 1 9 6 0之乾蝕刻，據以加工矽·鍺混晶1 3 7 0。 沈積氧化膜1 9 4 5後，記C Μ Ρ法平坦化使矽·鍺 混晶1 3 7 0露出（圖5 1 )。 蝕刻除去矽-鍺混晶1 3 7 0，使S〇I層1 1 〇 1 及支持基板1105露出（圖52)。 沈積含矽半導體層1206、金屬層1605，藉 C Μ Ρ法、蝕刻加工（圖5 3 )。此時可於含矽之半導體 層與支持基板間形成接合。支持基板之開口後藉離子植入 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) '裝! -L! — 訂· - -----線 v_>- -24- 454^96 1/ A7 _ B7 五、發明說明（22 ) 法可形成擴散層。 (請先閲讀背面之注意事項再填窝本頁) 如上述依本發明，使用薄膜SO I之MI SFET， 亦即完全空乏型S ◦ I Μ I S F E T中，可減低源.汲 極間寄生電阻，可提供電流驅動能力大之高性能 Μ I S F Ε Τ。 又，依本發明，使用SOI之MISFET可細微化 (產業上之可利用性） 如上述，本發明極適用於使用SOI基板之半導體裝 置及其製造方法。 (圖面之簡單說明） 圖1 :習知構造之問題說明用之代表性元件斷面圖。 圖2 :習知構造之問題說明用之代表性元件斷面圖。 圖3:本發明第1實施例之元件斷面構造圖。 圖4:元件製程使用之掩罩圖型說明之平面佈局圖。 圖5 :元件製程說明之斷面構造圖。 圖6:元件製程說明之斷面構造圖。 圖7:元件製程說明之斷面構造圖。 圖8 :元件製程說明之斷面構造圖。 圖9 :元件製程說明之斷面構造圖。 圖10:元件製程說明之斷面構造圖。 圖11:元件製程說明之斷面構造圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -25- A7 B7 454^96 Ί/ 五、發明說明（23) 圖12:元件製程說明之斷面構造圖。 圖13:元件製程說明之斷面構造圖》 圖14:元件製程說明之斷面構造圖。 圖15:元件製程說明之斷面構造圖。 圖1 6 :元件製程說明之斷面構造圖。 圖17:元件製程說明之斷面構造圖。 圖18:其他元件分離法說明之元件斷面構造圖。 圖19:其他元件分離法說明之元件斷面構造圖。 圖2 0 :本發明第2實施例說明之元件/斷面構造圖。 圖21:本發明第3實施例說明之元件斷面構造圖。 圖22:本發明第4實施例說明之元件斷面構造圖。 圖2 3 :本發明第5實施例說明之元件斷面構造圖。 圖2 4 :其他元件製程說明之斷面構造圖。 圖2 5 :其他元件製程說明之斷面構造圖。 圖2 6 :其他元件製程說明之斷面構造圖。 圖2 7 :其他元件製程說明之斷面構造圖。 圖2 8 :其他元件製程說明之斷面構造圖。 圖2 9 :其他元件製程說明之斷面構造圖。 圖3 0 :其他元件製程說明之斷面構造圖。 圖3 1 :其他元件製程說明之斷面構造圖。 圖3 2 :其他元件製程說明之斷面構造圖。 圖3 3 :其他元件製程說明之斷面構造圖。 圖3 4 :其他元件製程說明之斷面構造圖。 圖3 5 :其他元件製程說明之斷面構造圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮） <請先閲讀背面之注意事項再填寫本頁) 」裝----l·——訂--------- 痤齊ϊρ皆逢讨£ 肖tkn乍土 -26- A7 B7 454^96 五、發明說明（24 ) 圖3 6 :其他元件製程說明之斷面構造圖。 圖3 7 :其他元件製程說明之斷面構造圖。 圖3 8 :其他元件製程說明之斷面構造圖。 圖3 9 :其他元件製程說明之斷面構造圖。 圖4 0 :其他元件製程說明之斷面構造圖》 圖41 :本發明第7實施例說明之平面佈局圖。· 圖4 2 :本發明第7實施例說明之元件斷面構造圖。 圖43:本發明第8實施例說明之平面佈局圖。 圖4 4 :本發明第8實施例之元件製程說明之斷面構 造圖。 圖4 5 :本發明第8實施例之元件製程說明之斷面構 造圖。 圖46:本發明第9實施例之等效電路圖。 圖4 7 :本發明亦8實施例之平面佈局圖。 圖4 8 :本發明第1 〇實施例之元件製程說明之斷面 構造圖。 圖4 9 :本發明第1 〇實施例之元件製程說明之斷面 構造圖。 圖5 0 :本發明第1 〇實施例之元件製程說明之斷面 構造圖。 圖5 1 :本發明第1 〇實施例之元件製程說明之斷面 構造圖。 圖5 2 :本發明第1 〇實施例之元件製程說明之斷面 構造圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝 i ! l·--—訂！--- — .線* -27 - 4 5 4^96 A7 B7 五、發明說明（25) 圖5 3 :本發明第1 0實施例之元件製程說明之斷面 構造圖。 (符號說明） 101、102'103、104、105、106 圖型 2 0 0 ' 1 1 0 5 支持基板 2 ◦ 1 S〇I層 2 〇 2 閘 極 絕 緣 膜 2 0 3 閘 極 2 0 5 側 壁 間 隔 物 2 〇 6 含 矽 之 半 導 體層 2 0 7 金 屬 層 2 0 8 第 2 引 出 電 極 2 〇 9 配 線 層 2 1 0 絕 緣 層 2 1 3 擴 散 層 (請先閱讀背面之汶意事項再填寫本頁) -Λ_‘裝-----„----訂---------線,ί卜
經齊即智慧財轰苟_二肖費合咋：M.f S 2 1 2、2 1 4 層間絕緣膜 221 氮化矽膜 222 保護氧化膜 5 0 0 閘極 1100 金屬層 110 1 S 0 I 層 1200 擴散層 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -28- 454^96ly 五、發明說明（26 ) 12 0 6 12 10 A7 B7 矽·鍺混晶 η型擴散層 Ρ型擴散層 1 \ ^ 3 0 源 汲極擴散層 1 : 3 0 5 > 1 3 0 6 配線 1 ; 3 7 0、1 5 0 0 矽·鍺混晶 1 ί 3 0 0、1 9 1 0 絕緣層 1 ί 3 5 0、1 9 5 5 氮化矽膜^ 1 ί 3 2 5 、1 9 6 0 氧化砂膜 側壁間隔物 層間絕緣膜 9 3 5 9 4 5 ----------------1 1 (請先閱讀背面之注意事項再填寫本頁) r----訂------ 4. 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -29-

Claims (1)

  1. A8 B8 C8 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) -1 · 一種半導體裝置，係具備將使用SOI層之半導 體元件，與S 0 I層中形成之擴散層間做電連接用之電極 的半導體裝置；其特徵在於： 上述電極係具備：於上述S 0 I層之側面與上述擴散 層接觸的含矽之半導體層，及與該含矽之半導體層接觸的 金屬層。 2. 如申請專利範圍第1項之半導體裝置，其中 上述金屬層與上述含矽之半導體層之接觸面積，係大 於上述含矽之半導體層與S 0 I層之接觸面積。 3. 如申請專利範圍第2項之半導體裝置，其中 上述含矽之半導體層，於上述SOI層之底面之一部 分亦和上述擴散層接觸。 4 .如申請專利範圍第2項之半導體裝置，其中 .上述半導體元件係完全空乏型SOI MISFET 〇 5 .如申請專利範圍第1至4項中任一項之半導體裝 置，其中 痤濟郎智慧財產苟員31消費合阼法印製 上述含矽之半導體層，係以高濃度導入和上述擴散層 導入之雜質具同一導電型之雜質。 6 .如申請專利範圍第1至4項中任一項之半導體裝 置，其中 上述含矽之半導體層係由多晶砍構成° 7 .如申請專利範圍第1至4項中任一項之半導體裝 置，其中 本紙張尺度適用中國囤家標準（CNS)A4規格（210 X 297公爱） -30- 4 5 4^96 六、申請專利範圍 .上述含政i之半導體層係由矽.鍺混晶構成。 ] 8.—-半導體裝置，係具備將使用絕緣層上之島上 形成之第1半導體層之半導體元件，與第1半導體層中形 成之擴散層間做電連接用之電極的半導體裝置；其特徵在 於： 上述電極係具備：於上述第1半導體層之側面之一部 分與上述擴散層接觸的第2半導體層，及與該第2半導體 層接觸的金屬層。 9 .如申請專利範圍第8項之半導體裝置，其中 上述金屬層與上述第2半導體層之接觸面積，係大於 上述第2半導體層與第1半導體層之接觸面積。 1 0 .如申請專利範圍第9項之半導體裝置，其中 上述半導體元件係完全空乏型SO I MI SFET ο 1 1 .如申請專利範圍第8至1 0項中任一項之半導 體裝置，其中 上述第2半導體層，係以高濃度導入和上述擴散層導 入之雜質具同一導電型之雜質。 1 2 ·如申請專利範圍第8至1 0項中任一項之半導 體裝置，其中 上述第2半導體層係由多晶矽構成。 13.如申請專利範圍第8至10項中任一項之半導 體裝置，其中 上述第2半導體層係由矽.鍺混晶構成。 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） C請先閱讀背面之注意事項再填寫本頁)
    . -線. -31 - 4 5 4)5 9 6
    六、申請專利範圍 工4 . 一種半導體裝置，係具備： ill--------—r^^ --- (請先閱讀背面之注意事項再填寫本頁) 具形成於SOI層中之源.汲極，及彤成於上述 S〇I層之閘極絕綠膜，及形成於上述閘極絕緣膜上之鬧 極的S〇I Μ I s F E T ； 與上述源.汲極做電連接的金屬層；及 與上述S ◦ I層之接觸電阻小於上述s 〇 I層與金屬 層之接觸電阻的材料膜； 上述材料膜，係接觸上述so I層側面及金屬層，俾 達成上述源汲極與金屬層間之電氣導通。 1 5 ·如申請專利範圍第1 4項之半導體裝置，其中 上述金屬層與材料膜，係較上述材料膜與S〇I層以 更大面積接觸。 16.如申請專利範圍第15項之半導體裝置，其中 上述材料膜，於上述SOI層之底面之一部分亦和上 線. 述源.汲極接觸。 1 7 _如申請專利範圍第1 5項之半導體裝置，其中 上述SO I MI SFET係完全空乏型SO I 經濟部智慧財產局員工消費合作钍印製 Μ I S F E T。 1 8 .如申請專利範圍第1 4至1 7項中任一項之半 導體裝置，其中 上述材料膜係由含矽之半導體構成，且以高濃度導入 和上述源.汲極導入之雜質具同一導電型之雜質。 1 9 .如申請專利範圍第1 4至1 7項中任一項之半 導體裝置，其中 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐） -32- Α8 Β8 C8 D8 454^96 > 六、申請專利範圍 上述材料膜係由多晶砂構成。 (請先閱讀背面之注意事項再填寫本頁) 2 0 .如申請專利範圍第1 4至1 7項中任一項之半 導體裝置，其中 上述材料膜係由矽.鍺混晶構成。 2 1 . —種半導體裝置，係具備： 具形成於絕緣層上之半導體層，及形成於上述半導體 層中之源.汲極，及形成於上述半導體層上之閘極絕緣膜 ，及形成於上述閘極絕緣膜上之閘極的場效電晶體； 與上述源.汲極做電連接的金屬層；及 與上述半導體層之接觸電阻小於上述半導體層與金屬 層之接觸電阻的材料膜； 上述材料膜，係接觸上述半導體層側面之一部分及金 屬層，俾達成上述源·汲極與金屬層間之電氣導通。 2 2 .如申請專利範圍第2 1項之半導體裝置，其中 上述金屬層與材料膜，係較上述材料膜與半導體層以 更大面積接觸。 铿濟部智慧財產荀員工消費合泎杜印製 2 3 ·如申請專利範圍第2 2項之半導體裝置，其中 上述材料膜，於上述半導體層之底面之—部分亦和上 述源.汲極接觸。 2 4 .如申請專利範圍第2 2項之半導體裝置，其中 上述場效電晶體係完全空乏型SOI M j s F Ε τ ο 2 5 如申請專利範圍第2 1至2 4項中任一項之半 導體裝置，其中 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -33 - 45 45 9 6 > B8 __§_ 六、申請專利範圍 上述材料膜係由含矽之半導體構成，且以高濃度導入 和上述源.汲極導入之雜質具同一導電型之雜質。 2 6 .如申請專利範圍第2 1至2 4項中任一項之半 導體裝置，其中 上述材料膜係由多晶矽構成。 2 7 .如申請專利範圍第2 1至2 4項中任一項之半 導體裝置，其中 上述材料膜係由矽.鍺混晶構成。 28.—種半導體裝置，係具備： 形成於上述支持基板上的絕緣層； 以島狀形成於上述絕緣層上的SOI層，及形成於上 述S 0 I層上的閘極絕緣膜，及形成於上述閘極絕緣膜上 的閘極，及形成於挾持上述S 0 I層中之上述閘極之兩側 的擴散層所構成MI SFET : 覆蓋上述MISFET般形成的絕緣膜； 使上述S 0 I層之側面露出般形成於上述絕緣膜上的 接觸孔； 形成於上述接觸孔內之側面上及底面上之含矽之半導 體層；及 埋入上述接觸孔般形成於上述半導體層上的金屬層。 2 9 .如申請專利範圍第2 8項之半導體裝置，其中 上述接觸孔係延伸至上述絕緣層且使上述S 0 I層底 面之一部分露出般形成，上述半導體層係於上述S 0 I層 之側面及底面之一部分接觸上述擴散層。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -=α · ·-線. -34- 經濟部智慧財產局員工消費合作杜印製 454^96 六、申請專利範圍 3 0 .如申請專利範圍第2 8項之半導體裝置，其中 上述半導體層之上面，係較上述SO I層之上面高且 較上述閘極之高度方向之中心低。 3 1 .如申請專利範圍第3 0項之半導體裝置，其中 上述接觸孔係形成至上述絕緣層，上述半導體層亦延 伸於上述絕緣層中。 3 2 .如申請專利範圍第2 8項之半導體裝置，其中 上述MISFET係完全空乏型S〇I Μ I S F E T。 3 3 .如申請專利範圍第2 8至3 2項中任一項之半 導體裝置，其中 上述半導體層，係以高濃度導入和上述擴散層導入之 雜質具同一導電型之雜質。 3 4 .如申請專利範圍第2 8至3 2項中任一項之半 導體裝置，其中 上述半導體層係由多晶矽構成。 3 5 .如申請專利範圍第2 8至3 2項中任一項之半 導體裝置，其中 上述半導體層係由矽.鍺混晶構成。 36 種半導體裝置，係具備： 形成於上述支持基板上的絕緣層； 以島狀形成於上述絕緣層上的第1半導體層，及形成 於上述第1半導體層的閘極絕緣膜，及形成於上述閘極絕 緣膜上的閘極，及形成於挾持上述第1半導體層中之上述 本紙張尺度適用令國國家標準（CNS)A4規格<210 X 297公釐〉 (請先閱讀背面之注意事項再填寫本頁) ,ν --線. -35- 經濟卽智慧財轰苟員i消費合泎ft印製 α54596 Α8 Ύ 題 D8 六、申請專利範圍 閘極之兩側的源·汲極所構成Μ I S F Ε Τ ; 覆蓋上述Μ I S F Ε Τ般形成的絕緣膜； 使上述第1半導體層之側面之至少一部分露出般形成 於上述絕緣膜上的接觸孔；. 形成於上述接觸孔內之側面上及底面上之含矽之第2 半導體層；及 埋入上述接觸孔般形成於上述第2半導體層上的金屬 層。 37如申請專利範圍第36項之半導體裝置，其中 上述接觸孔係延伸至上述絕緣層上面且使上述第1半 導體層側面之全部露出般形成，上述第2半導體層係於上 述第1半導體層之側面全面接觸上述源.汲極。 3 8 .如申請專利範圍第3 7項之半導體裝置，其中 上述接觸孔係延伸至上述絕緣層中且使上述第1半導 體層底面之一部分亦露出般形成，上述第2半導體層係於 上述第1半導體層之側面全部及底面之一部分接觸上述源 .汲極。 39·如申請專利範圍第36項之半導體裝置，其中 上述第2半導體層之上面，係較上述第1半導體層之 上面高且較上述閘極之高度方向之中心低。 40. 如申請專利範圍第39項之半導體裝置，其巾 上述接觸孔係形成至上述絕緣層中，上述第2半:導胃 層亦延伸於上述絕緣層中。 41. 如申請專利範圍第36項之半導體裝置，其中 本紙張尺度適用中國國家標準（CNS)A4規格.(210 X 297公釐〉 (請先閱讀背面之注意事項再填寫本頁) ,δ]. --線· -36 - §1454¾ 96 Ί/ D8 六、申請專利範圍 上述MI SFET係完全空乏型SO I Μ I S F E T。 4 2 .如申請專利範圍第3 6至4 1項中任一項之半 導體裝置，其中 ' 上述第2半導體層，係以高濃度導入和上述源汲極 導入之雜質具同一導電型之雜質。 4 3 _如申請專利範圍第3 6至4 1項中任一項之半 導體裝置，其中 上述桌2半導體層係由多晶砂構成。 4 4 .如申請專利範圍第3 6至4 1項中任一項之半 導體裝置，其中 上述第2 體層係由矽.鍺混晶構成。 !、丨丨丨:丨 4 5 . — 導體裝置之製造方法，係具有： 形成使用S |:g巧層之半導體元件的第1工程； 沈積覆蓋上Ϊ %導體元件之層間絕緣膜的第2工程； 於上述層間絕緣膜上，形成使上述S 0 I層之側面露 出之接觸孔的第3工程； 於上述層間絕緣膜上及接觸孔內面上沈積含矽之半導 體層的第4工程； 於上述含矽之半導體層上沈積金屬層的第5工程；及 除去上述層間絕緣膜上之上述含矽之半導體層及金屬 層的第6工程。 46 .如申請專利範圍第45項之半導體裝置之製胃 方法，其中 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------!v!裝 i I (請先閱讀背面之注意事項再填寫本頁) 訂： --線- -37- A8 B8 C8 D8 454^96 y 六、申請專利範圍 上述第4工程，係於上述含矽之半導體層一邊導入雜 質一邊沈積而進行。 (請先閱讀背面之注意事項再填寫本頁) 4 7 .如申請專利範圔第4 5項之半導體裝置之製造 方法，其中 上述第6工程係具備： 藉使用上述含矽之半導體層作爲硏磨阻隔層之c M p 法硏磨上述金屬層至上述層間絕緣膜上之上述含矽之半導 體層露出爲止的第7工程；及 藉蝕刻除去上述層間絕緣膜上之上述含矽之半導體胃 的第8工程。 48.如申請專利範圍第47項之半導體裝置之 方法，其中 於上述第8工程，係進行上述含矽之半導體層之膜厚 以上之過蝕刻。 4 9 .如申請專利範圍第4 5至4 8項中任一項之半 導體裝置之製造方法，其中 於上述第4工程，係沈積多晶矽。 經濟邨智慧財產曷員工消費合怍社印製 5 0 .如申請專利範圍第4 5至4 8項中任一項之半 導體裝置之製造方法，其中 於上述第4工程，係沈積矽.鍺混晶。 51.—種半導體裝置之製造方法，係具備： 形成使用以島狀彤成於絕緣層上之第1半導體層的半 導體元件之第1工程； 沈積覆蓋上述半導體元件之層間絕緣膜的第2工程； 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A8 B8 C8 D8 454^96 > 六、申請專利範圍 於上述層間絕緣膜，形成使上述第1半導體層側面之 至少一部分露出之接觸孔的第3工程； 於上述層間絕綠膜上及接觸孔內面上沈積第2半導體 層的第4工程； 於上述第2半導體層上沈積金屬層的第5工程；及 除去上述層間絕緣膜上之第2半導體層及上述金屬層 的第6工程= 5 2 ·如申請專利範圍第5 1項之半導體裝置之製造 方法，其中 上述第4工程，係於上述第2半導體層一邊導入雜質 一邊沈積而進行。 5 3 .如申請專利範圍第5 1項之半導體裝置之製造 方法，其中 上述第6工程係具備： 藉使用上述第2半導體層作爲硏磨阻隔層之CMP法 硏磨上述金屬層至上述層間絕緣膜上之上述第2半導體層 露出爲止的第7工程；及 藉蝕刻除去上述層間絕緣膜上之上述第2半導體層的 第8工程。 5 4 .如申請專利範圍第5 3項之半導體裝置之製造 方法，其中 於上述第8工程，係進行上述第2半導體層之膜厚以 上之過餓刻。 pii j愈:： 5 5 .如申請專利範圍第_龜至5 4項中任一項之半 ___mm__ .— —丨丨丨丨ί丨！r^3^ 丨I (請先閱讀背面之注意事項再填寫本頁) 訂· •線· 適 度 尺 張 紙 本 公 97 2 X 10 (2 格 規 Α4 s) N (c 準 標 r -39- 經濟邹智慧財產咼員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 導體裝置之製造方法，其中 於上述第4工程，係沈積多晶矽。 5 6 .如申請專利範圍第5 1至5 4項中任一項之半 導體裝置之製造方法，其中 於上述第4工程，係沈積矽鍺混晶。 5 7 . —種半導體裝置之製造方法，係具備： 以絕緣層上形成島狀之第1半導體層的第1工程； 於上述第1半導體層上形成閘極絕緣膜的第2工程； 於上述閘極絕緣膜上分別沈積導體膜及第1絕緣膜的 第3工程； 對上述導體膜及第1絕緣膜施以圖型加工，俾形成由 上述導體膜構成之閘極的第4工程； 以上述閘極及第1絕緣膜爲掩罩進行離子植入俾於上 述第1半導體層中形成源.汲極的第5工程； 沈積第2絕緣膜的第6工程； 沈積和上述第2絕緣膜具飩刻選擇比的第3絕緣膜後 ，使其表面平坦化的第7工程； 使用具涵蓋上述源·汲極及閘極之開口部的光罩蝕刻 除去上述第3絕緣膜的第8工程； 藉異方性蝕刻使露出之上述第2絕緣膜除去其膜厚部 分，俾於上述閘極側面形成側壁間隔物的第9工程； 沈積第2半導體層的第1 0工程； 沈積金屬層的第11工齒： 使用上述第2半導體層作爲硏磨阻隔層硏磨上述金屬 本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公釐） (請先間讀背面之注意事項再填寫本頁) 'SJ- --線- -40- 5 9 6 88008 ABaD 六、申請專利範圍 層，使上述第1絕緣膜上之上述第2半導體層露出的第1 2工程；及 蝕刻除去上述第1絕緣膜上之上述第2半導體層的第 1 3工程。 5 8 .如申請專利範圍第5 7項之半導體装置之製造 方法，其中 於上述第8工程， 係使用與上述第7工程後之上述第1半導體層約相同 或較其大之尺寸之開口部作爲光罩。 5 9 .如申請專利範圍第5 7項之半導體裝置之製造 方法，其中 於上述第1 3工程， 係進行蝕刻至上述第2半導體層之上面低於上述第1 絕綠層之上面止。 6 〇 .如申請專利範圍第5. 7至5 9項中任一項之半 導體裝置之製造方法，其中 上述第1及第2絕緣膜係使用氮化矽膜，上述第3絕 緣膜係使用氧化矽膜。 6 1 . —種半導體裝置之製造方法，係具備： 以絕緣層上形成島狀之第1半導體層的第1工程； 於上述第1半導體層上形成閘極絕緣膜的第2工程； 於上述閘極絕緣膜上分別沈積導體膜及第1絕緣膜的 第3工程； 對上述導體膜及第1絕緣膜施以圖型加工，俾形成由 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐〉 (請先閱讀背面之注意事項再填寫本頁) .裝： --J· 線 -41 - A8 B8 C8 D8 454^96 7- 六、申請專利範圍 上述導體膜構成之閘極的第4工程； (請先閱讀背面之达意事項再填寫本頁) 以上述閘極及第1絕緣膜爲掩罩進行離子植入俾於上 述第1半導體層中形成源.汲極的第5工程； 沈積第2絕緣膜的第6工程； 沈積和上述第2絕緣膜具蝕刻選擇比的第3絕緣膜後 ,使其表面平坦化的第7工程； 使用具涵蓋上述源.汲極及閘極之開口部的光罩蝕刻 除去上述第3絕緣膜的第8工程； V#異方性鈾刻使露出之上述第2絕緣膜除去其膜厚部 分，俾於上述閘極側面形成側壁間隔物的第9工程； 以上述第1絕緣膜及側壁間隔物爲掩罩蝕刻上述第1 半導體層，俾使上述第1半導體層側面之至少一部分露出 的第1 0工程； 沈積第2半導體層的第11工程； 沈積金屬層的第1 2工程： 經濟邹智慧財產局員工消費合阼法印製 使用上述第2半導體層作爲硏磨阻隔層硏磨上述金屬 層，使上述第1絕緣膜上之上述第2半導體層露出的第 1 3工程；及 蝕刻除去上述第1絕緣膜上之上述第2半導體層的第 1 4工程。 6 2 .如申請專利範圍第6 1項之半導體裝置之製造 方法，其中 於上述第8工程， 係使用與上述第7工程後之上述第1半導體層約相同 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -42- A8 B8 C8 D8 4 5 4^96 六、申請專利範圍 或較其大之尺寸之開口部作爲光罩。 6 3 .如申請專利範圍第6 1項之半導體裝置之製造 方法’其中 於上述第1 4工程， 係進行蝕刻至上述第2半導體層之上面低於上述第1 絕緣層之上面止。 6 4 .如申請專利範圍第6 1項之半導體裝置之製造 方法，其中 於上述第10工程與第11工程之間具有，於上述絕 緣層進行等方性蝕刻俾使上述第1半導體層之底面之〜部 分露出的工程。 6 5 .如申請專利範圍第6 1至6 4項中任一項之半 導體裝置之製造方法，其中 上述第1及第2絕緣膜係使用氮化矽膜，上述第3絕 緣膜係使用氧化矽膜。 ------------rh--------tr---------線！」 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） -43-
TW089102546A 2000-02-02 2000-02-15 Semiconductor device and its manufacturing method TW454296B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2000/000564 WO2001057930A1 (fr) 2000-02-02 2000-02-02 Dispositif a semi-conducteur et son procede de fabrication

Publications (1)

Publication Number Publication Date
TW454296B true TW454296B (en) 2001-09-11

Family

ID=11735648

Family Applications (1)

Application Number Title Priority Date Filing Date
TW089102546A TW454296B (en) 2000-02-02 2000-02-15 Semiconductor device and its manufacturing method

Country Status (3)

Country Link
AU (1) AU2000223245A1 (zh)
TW (1) TW454296B (zh)
WO (1) WO2001057930A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5236676B2 (ja) * 2010-03-18 2013-07-17 ルネサスエレクトロニクス株式会社 スタティック・ランダム・アクセス・メモリ
US8841675B2 (en) * 2011-09-23 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Minute transistor
JP5948037B2 (ja) * 2011-10-13 2016-07-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6063117B2 (ja) * 2011-11-11 2017-01-18 株式会社半導体エネルギー研究所 半導体装置
JP6198403B2 (ja) * 2012-02-29 2017-09-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6088852B2 (ja) * 2012-03-01 2017-03-01 株式会社半導体エネルギー研究所 半導体装置の作製方法、及び半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02246398A (ja) * 1989-03-20 1990-10-02 Fujitsu Ltd 半導体装置の製造方法
JPH05299435A (ja) * 1991-03-27 1993-11-12 Semiconductor Energy Lab Co Ltd 絶縁ゲイト型電界効果トランジスタの作製方法
JPH0536624A (ja) * 1991-07-26 1993-02-12 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JPH0951101A (ja) * 1995-08-07 1997-02-18 Hitachi Ltd 半導体装置およびその製造方法
US5773331A (en) * 1996-12-17 1998-06-30 International Business Machines Corporation Method for making single and double gate field effect transistors with sidewall source-drain contacts
JPH11177089A (ja) * 1997-12-16 1999-07-02 Hitachi Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
AU2000223245A1 (en) 2001-08-14
WO2001057930A1 (fr) 2001-08-09

Similar Documents

Publication Publication Date Title
TWI390666B (zh) 絕緣體上半導體裝置之製造方法
US8969938B2 (en) Method and structure for forming on-chip high quality capacitors with ETSOI transistors
US7790524B2 (en) Device and design structures for memory cells in a non-volatile random access memory and methods of fabricating such device structures
TW516204B (en) Method for epitaxial bipolar BiCMOS
CN104025298B (zh) 用于形成etsoi电容器、二极管、电阻器和背栅接触部的方法和结构
TW508802B (en) Semiconductor integrated circuit device and its manufacturing process
TW476138B (en) Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer
JP3898715B2 (ja) 半導体装置およびその製造方法
JP5356970B2 (ja) 半導体装置
US7790543B2 (en) Device structures for a metal-oxide-semiconductor field effect transistor and methods of fabricating such device structures
TW478157B (en) Semiconductor device and the manufacturing method thereof
TWI412130B (zh) 半導體裝置及其製造方法
TWI260734B (en) Architecture for circuit connection of a vertical transistor
US20120306005A1 (en) Trough channel transistor and methods for making the same
TW200417009A (en) Damascene gate multi-mesa mosfet
TWI721515B (zh) 用於中電壓裝置的凹槽閘極
TW454296B (en) Semiconductor device and its manufacturing method
JP6904854B2 (ja) 半導体装置及び半導体装置の製造方法
JP4579512B2 (ja) 半導体装置およびその製造方法
TW201332121A (zh) 半導體裝置及用於製造半導體裝置之方法
JP2000012851A (ja) 電界効果型トランジスタ及びその製造方法
CN110211882B (zh) 制作增强utbb fdsoi器件的方法和结构
JP4421629B2 (ja) 半導体装置の製造方法
JP2007134366A (ja) 半導体装置および半導体装置の製造方法
TWI252564B (en) Method for forming 1 TRAM cell and structure formed thereby

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees