TW447108B - Fuse for semiconductor arrangement - Google Patents
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Description
447 彳 08 A7 B7 - 五、發明說明() 本發明偽關於一種半導體配置用之熔絲,半導體本體 具有二個互相平行而延伸之主表面。 (請先閱讀背面之注意事項再填寫本頁) 熔絲己知是使用在半導體配置中且特別是使用茌重要 性逐漸增加之半導體記億體中:其是用來在各別元件 (例如,記億胞或字元線)失效時使相對應之取代元件或 備用元件接通。例如若在半導體記億體测試時確定字元 線有缺陷,則藉由熔絲之斷開或點燃來驅動該備用之宇 元線以取代有缺陷之字元線。亦可藉由熔絲來切換各晶 Η。 現在有二種不同之形式來使熔絲斷開:在第一種型式 中是藉由雷射光之作用使熔絲斷開,因此存在一種所諝 雷射熔絲。在第二種肜式中是由於熱之擴散藉由電性上 之破壞使熔絲斷開;此為一種電性熔絲或Ε _熔絲。 經濟部智慧財產局員工消費合作社印製 此二種熔絲之共同點是:它們只是以乎面形式構成 (例如,請比較 ϋ S 5 6 6 3 5 9 0 和 U S 5 ? 3 1 6 2 4 )。即,一 値熔絲之接觸區只位於一値平面中,此平面是平行於半 導體配置(例如,半導體記億體之半導體本體之主表面 而延丨申。此種結構顯示在第6圖中。其顯示第一接觸區 1和第二接觸區2 ,它們分別配置在導電性區域3 (其例如 由高摻雜之矽所構成)上。這些區域3經由熔絲4而在電 性上互相連接,此種熔絲在各區域3之間是一種導電性 連接。此種熔絲例如可由接雜之多晶矽或由金屬所構成。 熔絲4本身是以徹細方式構成且所具有之寬度是數微米 (β m )至小於1 A m 〇 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 447 彳 08 A7 B7 -五、發明說明() 現在若電流在接觸區1和2之間流動且此電流超過某 一極限值,則此熔絲4會被此種由電流所産生之焦耳熱 量所破壞。即,熔絲會斷開。此種程式化電壓因此較晶 Η之操作電壓還大〇此程式化電壓之大小另外亦與熔絲 之寬度有關。 當然熔絲4之斷開亦可藉由雷射光之作用來進行,這 在熔絲4存在於半導體配置之表面時是恃別適當的。 由第6圖立即可看出,此種熔絲與所靥之接觸區1, 2在半導體晶Η上需要一種不可忽略之面積。在半導體 配置之持鑕性所力求之最小化過程中,熔絲之此種面積 需求是有妨礙性的。這對於半導體記億體而言恃別是如 此,因為其需要許多熔絲。 本發明之目的是提供一種半導體配置用之熔絲,其持 激是面積需求可最小化;此外,本發明亦涉及此種熔絲 之製造方法;為了使程式化電壓可保持很小,熔絲之直 徑可調整至一種較1 # in小很多之值。 在半導體配置用之熔絲中,其中半導體本體具有二個 互相平行延伸之主表面,上述目的在本發明中是以下逑 方式達成:熔絲是在二個主表面之間的方向中延伸且埋 人半導體本體之中空區中。 本發明之熔絲因此不像所有現存之熔絲一樣配置在一 種如第6 _之平面式結構中。反之,此種熔絲是設置在 半導體配置之二锢主表面之間的垂直方向中。藉此可大 大地節省面積,因此可利用這些熔絲大大地改良此半導 (請先閲讀背面之注意事項再填寫本頁) 裝
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n I ϋ.Β6-·1 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員Η消費合作社印製 447108 A7 B7 -五、發明說明() 體配置之封裝密度。此種熔絲之直徑亦可輕易地調整至 一種較1 A m小很多之值,這樣即可使程式化電壓變小。 使熔絲裝入中空區中具有其它有利之效應,此種效應 以目前之平面式熔絲而言只有在較高之費用及空間需求 時才可達成:在熔絲因熔化而損壞時,不會由於已蒸發 之材料而形成不期望之短路現象,這是因為此種蒸發能 坷靠地封閉在中空區中,因此不需特殊之措施來防止短 路之發生,此種短路可在平商式熔絲受損時發生。此種 措施在現有之熔絲中是採用以下方式:至相鄰之各元件 或至其它熔絲須保持固定之最小距離或在熔絲四周設置 一種保護環結構。 本發明之熔絲之製造方法之特徽是以下各步驟: -在一種例如由矽所構成之半導體基板上施加一種例如 由氪化砂所構成之隔離層,此隔離層可選擇性地對此 半導體基板而被蝕刻, -此種隔離層和半導體基板然後以非等向性方式而被結 構化,以便在結構化之後仍保存之此種隔離層下方形 成一種圓柱形之半導體層, -然後以等向性方式對此圓柱形半導體層進行過(over) 蝕刻,在此一步驟中此熔絲之寬度和電性可被調整而 不會有間題, -在仍保存之結構上以非等向性方式施加一種例如由二 氣化矽所構成之介電質,這可藉由蒸發來進行,這樣 可形成一種中空區。 (請先閱讀背面之注意事項再填寫本頁) 裝 一-DJ» n n It ο- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 447108 A7 B7 五、發明說明( 區觸 觸接 接該 eBc/¾ 種成 一 形 作在 製。 絲用 熔作 之化 成鈍一 形行用 所進使 樣後可 這然下 對,況 式層情 方屬之 般金要 一 佈需 以塗況 後其情 然對時 且區 區 獨 hft3 接 I 層 入 埋 t_H-~-a 這 成至 構.1 所 矽 之 雜 擦 非 或 雑 摻 C 由米 度是微 密式數 裝方至 封之可 其利度 良有長 改身之 步本有 一 絲具 進熔所 可 其 是 約 大 徑 直 且 01 «· Λί 目 f 層 入 frrii 埋 S3** 是 $ 例 端 末 之 體 本 遵 導 半 向 面 其 在 絲 熔 此 體置 導設 半式 於方 位散 其擴 βϋ 觸 接 之 當 適 以 可 如 例 述W 所近 上附 如面 已表 這主 ^之 觸體 接本 端 末 一 另 其 在 而 連 可 區 觸。 接上 鶬軌 種電 此導 C 之 區成 觸構 接所 屬矽 金晶 之多 成或 構鎢 所 , 鶬鋁 由由 如如 例例 種在 一 接 下 如 明 説 單 簡 式 圖 。 〇 圖 逑面 詳切 來之 式絲 圆溶 據之 依明 將發 下本 Μ 明圖 發 1 本第 麵 。面 圓切 面之 切法 之方 法造 方製 造之 製絲 之熔 絲明 熔發 明本 發明 本說 明 説圔 4 圖至 2 2 第第 圖 路 電 之 絲 熔 之 體 晶 電 圖 視 俯 之 絲 熔 式 面 平. ο - Μ 之 有有 具現 圖圖 5 6 第第 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員Η消費合作社印製 之 應 對 相 互 中 式 圔 些 這 。 在號 。符 述考 所參 頭之 開同 文相 本用 在使 已別 圆分 6 件 第組 各 第 是 約 大 度 長 其 至 約 大 徑 直 之 有 具 4"所 絲處 熔置 之位 成之 構窄 所狹 矽最 由其 種在 一 且 示 顯 圖 米 微 至 本 體 0.導 是半 區 接 之 成 構 所 鑲 由 在 是 絲 熔 此 且 在 置 配 是 4 絲 熔 〇 伸 延 間 之一 6 6 層-入 埋 之 中 7 農 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 447 1 08 A7 B7 五、發明說明( 經濟部智慧財產局員工消費合作社印製 離構 當氮成成此氮此蝕行所覆之區形 和可 體中之 隔所 適由構構地種生種進圃11圔體所11時 導驟言 之矽 它可所所性此産一板 2屨1 導後 層此 半步換 成晶 其亦5¾)矽擇對應行基第砂第半稍 矽層 此此。 構多 用 9 由選須後進矽生化在之成 化矽 中在整 所或 C使層 如可。稍後之産氮其形形 氮化 其,調 矽鐺伸可離 W 例種層些然蓋是之,柱12由氮 ,即行 化,延亦隔 t 種一之這。覆於形板圓域 藉。 刻。進 氧鋁而則此 一 佈成有11所。圓基和區 是成 蝕成面 二由 5 ,,“由塗構只層11止是體7體 佳製r)構切 如種區料如 W 是上所中矽層為圔導體導 較而ve式橫 例一 觸材例 b 時板矽板化矽度視半本半 造化(0方之 由中接之 。^絲基化基氮化深俯之體之 構構 過之13 是3 錄定合熔此氮矽磐氮之如成導形 之結 之 L 域 8 層於給組由之在由使留被定例構半柱構.置性 性 π 區 區離對所之{示,如,保不指種式之圓結配向 向"$體 空隔相逑料膜所始例化仍對種此方有種本體等 等性導 中在是上材薄圖開之構份須一中形原此基導非 種擇半 ,,10用些之1板刻結部中至其柱由。之半之。一選之 中繞軌不這別第基蝕行些其直,圓是成用之板用行以留 8 圍電若或各造體被進痙,用構是中構絲圖基示進是保 區所導然料或製導而層之驟作結處式所熔 2 體標後12仍 空 9 之當材矽在半板矽絲步蝕之此圖12之第導為然域對 中層成 之化 之基化熔刻侵示蓋之域成 半作 區須
—訂--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 4 經濟部智慧財產局員工消費合作社印製 47 108 A7 _B7_ 五、發明說明() ,此種等向性之過(over)蝕刻可簡易地決定此種方式在 最後所形成之熔絲4之所期望之電性。 然後以一種例如由二氣化矽層3所構成之介電質進行 一種非等向性之瑱入。藉由介電質之此種非等向性之镇 入而在熔絲4周圍産生一種中空區8。 然後以一般方式藉由化學-機械式抛光法來進行整平 且製備上逑之鎢接觸區5和導電軌1D,它們同樣埋置於 此種由二氯化矽所構成之隔離層9中。半導體本體7因 此可設有另一接觸區15和另一導電軌14,它們是由一些 和接觸區5或導電軌1 G相同之材料所構成。接觸區1 5和 導電軌14因此能以低歐姆之方式經由擴散區19而與埋入 層6之凸起1 8相連接,使熔絲4在二側都可被接觸。 若此種熔絲4 (如第5圖所示)直接連接至例如電晶體 16之電極時,則某些情況下可不需此種二側式之接觸區。 本發明可藉由熔絲之垂直式結構化而在半導體配置中 大大地節省空間。這特別是在半導體記憶體中是很重要 的,因為其待別需要高的封裝密度。本發明完全與現有 之結構不同,現有結構之熔絲都具有平面式之構造。藉 由本發明可以一種較低之費用以垂直式配置來製成熔絲。 本發明之熔絲能較佳地以π電性方式”來點燃〇但倩況 需要時亦可藉由雷射光之作用來點燃。這在熔絲4設置 成大約"傾斜於Μ半缠體配置之主表面1 7時特別適合。主 表面17是平行於半導體本體7之互相面對之主表面(来 顯示)而延伸。 -8 - (請先閱讀背面之注意事項再填寫本頁) 裝 訂----- 3. 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 447 10 A7 B7
煩绩委員明示浐年"月/日所提之 .•义本有無變更實質灼容是否准予修正。 經濟部智慧財產局員工消費合作社印製 五、發明説明(η ) 符號之說明 1 第一接觸區 2 第二接觸區 3 導電區 4 熔絲 5 接觸區 6 埋入層 7 半導體本體 8 中空區 9 隔離層 10 導電軌 11 氮化矽層 12,13 半導體區域 14 導電軌 15 接觸區 16 電晶體 17 主表面 18 凸起 19 擴散區 (請先閱讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
Claims (1)
- 447 彳 Ο 8 ABCD 年"月vj丨3 Ρβ,· ir - 修煩修所 正提 '0 -r 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 第891 1 1 1 66號「半導體配置用之熔絲」專利案 (89年11月修正) A申請專利範圍: 1. 一種半導體配置用之熔絲,其半導體本體:(7)具有二個互 相平行而延伸之主表面(17),其特徵爲:此熔絲(4)是在 二個主表面(17)之間的方向中延伸且埋入至此半導體本 體(7)之中空區(8)中。 2如申請專利範圍第1項之熔絲,其中此熔絲是由摻雜之 矽或未摻雜之矽所構成。 3. 如申請專利範圍第2項之熔絲,其中此熔絲(4)之長度是 數個微米Um)且其直徑大約是O.ljum至0.5/zm。 4. 如申請專利範圍第1,2或3項之熔絲,其中此熔絲在 其面向此半導體本體(7)之末端設有一種埋入層(6)且在 與此末端相面對之另一末端設有一種金屬接觸區(5)。 5. 如申請專利範圍第4項之熔絲,其中此金屬接觸區由鎢 所構成。 6. 如申請専利範圍第4項之熔絲,其中此金屬接觸區設有 一種導電軌(10)。 7. 如申請專利範圍第5項之熔絲,其中此金屬接觸區設有 一種導電軌(10)。 8. 如申請專利範圍第1項之熔絲’其中該中空區埋入至一 種設在半導體本體(7)上之隔離層(9)中。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (#先閱讀背面之注意事項再填寫本頁} 44Ή 08 Α8 Β8 C8 D8 π、申請專利範圍 9_Μ串請專利範圍第8項之熔絲,其中該隔離層由二氧化 矽所構成》 10_ —種熔絲之製造方法,此熔絲是申請專利範圍第1至9 項中任一項所述者,本方法之特徵爲: -在半導體基板上施加一種可選擇地對此基板而被蝕刻 之隔離層(11), -須對此隔離層(1)和半導體基板以非等向性方式進行結 構化,使殘留之隔離層(11)下方仍保留著一種圓柱形 之半導體區域(12), -須以等向性方式對此半導體區域(12>進行過(over)蝕 刻,使剩下一種較薄之半導體區域(13), -使介電質(9)以非等向性方式施加至半導體基板之上和 剩下之隔離層(11)上。 (諳先閱讀背面之注$項再填寫本頁} 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) Α4規格(2丨0Χ297公嫠)
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---|---|---|---|---|
US3863231A (en) * | 1973-07-23 | 1975-01-28 | Nat Res Dev | Read only memory with annular fuse links |
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US5166901A (en) * | 1986-05-14 | 1992-11-24 | Raytheon Company | Programmable memory cell structure including a refractory metal barrier layer |
KR900006354B1 (ko) * | 1986-08-29 | 1990-08-28 | 페어차일드 세미콘덕터 코퍼레이션 | 수직형 퓨즈 |
US5059555A (en) * | 1990-08-20 | 1991-10-22 | National Semiconductor Corporation | Method to fabricate vertical fuse devices and Schottky diodes using thin sacrificial layer |
US5472901A (en) * | 1994-12-02 | 1995-12-05 | Lsi Logic Corporation | Process for formation of vias (or contact openings) and fuses in the same insulation layer with minimal additional steps |
US5731624A (en) * | 1996-06-28 | 1998-03-24 | International Business Machines Corporation | Integrated pad and fuse structure for planar copper metallurgy |
US5899736A (en) * | 1997-09-19 | 1999-05-04 | Siemens Aktiengesellschaft | Techniques for forming electrically blowable fuses on an integrated circuit |
US6242789B1 (en) * | 1999-02-23 | 2001-06-05 | Infineon Technologies North America Corp. | Vertical fuse and method of fabrication |
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