TWI446523B - 具有降低之反向電流的接面二極體 - Google Patents

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Description

具有降低之反向電流的接面二極體
本申請案主張2007年6月19日申請之美國專利申請案第11/765,254號之權利，其以完全引用方式併入本文中。本申請案係關於Herner2007年6月19日申請之美國專利申請案第11/765,269號，"Highly Scalable Thin Film Transistor"，其以完全引用方式併入本文中。
本發明係關於包含半導體合金之接面二極體。如Hemer等人2002年12月19日申請之美國專利申請案第10/326,470號，"An Improved Method for.Making High Density Nonvolatile Memory"(以下簡稱'470申請案，其以引用方式併入本文中)中，一些裝置使用垂直導向之半導體接面二極體。遍及二極體中之摻雜劑類型及含量係可變的，但完整二極體係由單一半導體或半導體合金形成。
本申請案推行其他製備接面二極體之方法以改良裝置效能。通常，如'470申請案中所教示，矽－鍺二極體可提供比與其相當之矽二極體更高的正向電流及反向電流。較佳為最小化反向電流且最大化正向電流。
本發明係由以下申請專利範圍界定，且不應將本部分中任何內容理解為對彼等申請專利範圍之限制。通常，本發明係關於由矽－鍺合金形成之非晶形薄膜之退火方法。更詳言之，本發明係關於製造Si1－x Gex 之p－i－n二極體之方 法。此二極體可用於記憶體單元中，例如單石三維記憶體陣列中。
本發明之第一態樣提供形成接面二極體之方法，該方法包含：a)形成半導體柱體，該等柱體包含非晶形矽鍺合金；b)於第一溫度下加熱該等柱體至少30分鐘；及c)於第二溫度下加熱該等柱體約120秒或更少時間，其中該第二溫度高於該第一溫度。
本發明之一實施例提供形成單石三維記憶體陣列之方法，該方法包含：a)形成包含Si1－x Gex 之半導體柱體，其中x介於0.01與0.99之間；b)於大約430℃至大約700℃之第一溫度下加熱該等柱體，歷時大約60分鐘與大約24小時之間；及接著c)於大約550℃至大約850℃之第二溫度下加熱該等柱體至多大約120秒，包含第一記憶體級之單石三維記憶體陣列以單石形式形成於基板上且第二記憶體級以單石形式形成於該第一記憶體級上。
本發明之另一態樣提供形成p－i－n二極體之方法，該方法包含以下順序之步驟：a)首先形成非晶形半導體柱體，該等柱體包含矽鍺合金；b)接著於第一溫度下加熱該等柱體至少30分鐘；及c)接著於高於該第一溫度之第二溫度下加熱該等柱體不超過120秒。
本發明之另一實施例提供形成單石三維記憶體陣列之方法，該方法包含：a)形成非晶形半導體柱體，該等柱體包含矽鍺合金；b)於第一溫度下加熱該等柱體至少30分鐘；及c)於高於該合金之第一溫度之第二溫度下加熱該等柱體 不超過120秒，包含第一記憶體級之單石三維記憶體陣列以單石形式形成於基板上且第二記憶體級以單石形式形成於該第一記憶體級上。
本文中描述之本發明之態樣及實施例中之每一者可單獨使用或相互組合使用。
現在將參考附加圖式描述較佳態樣及實施例。
半導體接面二極體(例如p－n二極體或p－i－n二極體)與介電反熔絲層配對以形成記憶體單元，例如於'470申請案中所描述之單石三維記憶體陣列中。
術語接面二極體 在本文中用以指示具有以下性質之半導體裝置：在一個方向上比在另一方向上更易於傳導電流，具有兩個端電極且由半導體材料製造(在一個電極處為p型且在另一電極處為n型)。實例包括具有相接觸之p型半導體材料及n型半導體材料的p－n二極體，及p－i－n二極體，在該p－i－n二極體中固有(未摻雜)半導體材料插入於p型半導體材料與n型半導體材料之間。
本申請案之較佳記憶體單元包括一安置於導體之間的垂直導向之接面二極體；在一些實施例中，該單元將進一步具有插入接面二極體與導體之一者之間的介電反熔絲層。圖1展示根據本申請案之記憶體單元2。第一導體20較佳包含氮化鈦層4及鎢層6。
接面二極體30形成於可選氮化鈦障壁層8上且包含第一導電型之重度摻雜半導體層10、層12(其為未經摻雜之半 導體材料或輕度摻雜之半導體材料)及第二導電型之重度摻雜半導體層14。在接面二極體30頂部上可形成一二氧化矽反熔絲薄層16。第二導體40較佳包含氮化鈦層18及鎢層22。
當反熔絲層16完整時記憶體單元2係非程式化的。為程式化該單元，跨越反熔絲層16施加足以引起反熔絲材料崩潰之電壓。最大化非程式化單元與程式化單元之間的電流差係有利的。
通常，本申請案之二極體採用圖2A－圖2D中所描述之四個基本組態中之一者。頂部區域及底部區域總是重度摻雜且具有相反之導電型：底部區域為N＋且頂部區域為P＋或底部區域為P＋且頂部區域為N＋。此等重度摻雜區域提供與鄰接導體之優良歐姆接觸。
中部輕度摻雜或固有區域插入於頂部重度摻雜區域與底部重度摻雜區域之間且與其接觸。甚至當此區域經非故意摻雜而沈積時，其仍總是表現為輕微n型或p型，可能係污染物或疵點所致。
因此，藉由摻雜劑類型及濃度測定之四個電子組態為：底部P＋、中部N－、頂部N＋(圖2A中所示)；底部P＋、中部P－、頂部N＋(圖2B中所示)；底部N＋、中部N－、頂部P＋(圖2C中所示)；及底部N＋、中部P－、頂部P＋(圖2D中所示)。
相同二極體之變化係描述於'470申請案及Petti等人之美國專利第6,946,719號"Semiconductor Device Including Junction Diode Contacting Contact－Antifuse Unit Comprising Silicide"中，以下簡稱'719專利，其以引用方式併入本文中。'470申請案及'719專利中使用可變術語：底部P＋、中部N－、頂部N＋之二極體亦可被描述為具有N＋歐姆接觸之P＋N－二極體或p－i－n二極體(N－部分經非故意摻雜而沈積)。二極體係相同的，差別純粹為語意上的。術語"接面二極體"意欲包含在內。
在本申請案中，矽鍺合金形成二極體之全部三個區域。二極體各處合金中之矽鍺比可為恆定的，或在不同部分為不相同的。鍺中之載流子遷移率大於矽中之載流子遷移率，因此當使用此鍺合金時，相同電位下正向電流較高。本申請案之標的係矽鍺合金。
矽與鍺係完全可混和的且可以任何比例摻合。所得合金之導電特徵傾向於在純矽與純鍺導電特徵之間；因此Si0.8 Ge0.2 合金，其為80原子%(at%)矽及20原子%鍺，相較於純矽將具有稍微較高之載流子遷移率。將鍺含量增加至(例如)Si0.5 Ge0.5 將進一步改良載流子遷移率，但仍無法達到純鍺之載流子遷移率。
通常向半導體裝置中所使用之半導體中添加n型及p型摻雜劑以增加半導體之導電率。使用鍺之一額外難處在於n型摻雜劑(例如含磷的)在鍺中與在矽中相比之相對較高之擴散率。參考圖3，若二極體於具有重度摻雜n型區域70之鍺中形成，該區域70鄰接於具有不同摻雜劑濃度之區域72，例如輕度摻雜或固有區域，則將有以下危險：隨後曝露於高溫中將引起重度摻雜區域70中之摻雜劑擴散至輕度 摻雜區域72中，有效減小所要摻雜濃度差且損害裝置。
當矽鍺合金用於形成二極體時，其相較於矽可提供較高正向電流及反向電流。需要最小化反向電流且最大化正向電流。然而當二極體係由矽鍺合金形成時，處於反向偏壓下之二極體上的較高漏電流係不需要的。已發現將要描述之本發明之兩步驟退火順序最小化處於反向偏壓下之Si1－x Gex 二極體之反向漏電流且最大化其正向電流。
將給出本發明之若干實施例之實例。將提供關於材料、方法步驟及尺寸之詳細資訊，但熟習此項技術者應明白，在結果屬於本發明範疇內的前提下可對此等細節中之多者進行修改、添加或省略。
'470申請案中更加充分地描述一些本文以圖式所描述的方法及細節。亦在Hemer等人之美國專利第7,224,013號"Junction Diode Comprising Varying Semiconductor Compositions"中發現有用資訊，以下簡稱'013專利案且以引用方式併入本文。為簡便起見，本說明書未重現'470申請案及'013專利中之所有細節，但並不意欲排除此等申請案之任何教示。
參考圖4A，如'470申請案中所述開始形成記憶體級。於一合適之基板(例如單晶矽基板)上開始製造；通常在基板之上形成一介電層。未展示基板及介電層。沈積氮化鈦層24及鎢層26，接著將其圖案化且蝕刻以形成大體上平行之導體，以延伸穿過頁面展示。在導體之間及導體之上沈積介電填塞物(未圖示)，接著將其平面化，例如藉由化學機 械研磨法(CMP)或回蝕以曝露導體之鎢層26。
可視情況緊鄰導體及填塞物形成薄障壁層28，較佳為氮化鈦。此障壁層防止導體的鎢之間反應且防止半導體沈積於其上。
接下來，沈積非晶形半導體材料，其將最終形成垂直導向之柱形二極體。如先前所述，此二極體可採用四個電子組態中之一者。為簡便起見，本說明書將只論述一種：底部n＋、中間固有、頂部p＋。視沈積條件而定，在一些實施例中，固有矽鍺可表現為似乎經輕度n摻雜。應瞭解，可藉由選擇適當之摻雜劑類型及濃度來製造四個電子組態中之任一者。通常，p型摻雜劑加強結晶作用。在本發明中，當非晶形半導體薄膜為輕度n型或輕度p型摻雜或重度n型摻雜時，選擇足夠低之沈積溫度以沈積該等薄膜。甚至在低沈積溫度下，經重度p型原位摻雜之矽、矽鍺或鍺傾向於當沈積時為多晶的。以非晶形狀態沈積之半導體薄膜需要後繼之熱退火以完成結晶。在本實例中，本發明中之第一矽鍺層摻雜有n型摻雜劑，諸如銻、砷或磷。
在本實例中，摻雜有磷之原位Si0.8 Ge0.2 之第一層32為約100埃至約800埃，例如約200埃，將其沈積以形成一n型矽鍺層，該矽鍺層當沈積時完全或主要為非晶形。此第一層32較佳經重度摻雜，所用摻雜劑濃度為約1×1019 原子/cm3 至約2×1021 原子/cm3 ，較佳為約8×1020 原子/cm3 。任何習知源氣體可流動以提供矽原子及鍺原子，例如SiH4 ,、Si2 H6 或二氯矽烷以提供矽，及GeH4 以提供鍺。通常，在 Si1－x Gex 層之製備中，精確組成為沈積溫度與源氣體濃度之函數。因此GeH4 /(SiH4 ＋GeH4 )比率範圍(在一實例中)係在0.2至0.5內，且源氣體可在本文所論述之溫度範圍內流動。熟習此項技術者將認識到，對於不同時間長度而言，在不同溫度下之不同流動速率及組成將影響正在生長及經退火的層之厚度及組成。層32亦可能不經由摻雜而沈積，在此情況下其為所要的非晶形，接著藉由離子植入法而摻雜。
接著，沈積約3300埃之固有Si0.8 Ge0.2 以形成層34。此二極體區域係在無添加摻雜劑之情況下沈積，且通常將表現為似乎輕度n型。若需要，則此區域可輕度摻雜有n型摻雜劑。儘管此實例中使用SiH4 及GeH4 作為源氣體，但任何習知源氣體可流動以提供鍺原子。
藉由後繼平坦化步驟移除至多約600埃之矽－鍺。
所得為Si0.8 Ge0.2 堆疊。使用習知光刻及蝕刻技術圖案化且蝕刻此包括層34及層32之堆疊以形成複數個由間隙分隔之均勻間隔大體上垂直之柱體。每一柱體大體上安置於一下伏導體上。可容許一些欠對準。
使用沈積於柱體之間及柱體之上的介電材料38填充該等柱體之間的間隙。執行平坦化(例如藉由CMP或回蝕)以曝露柱體之頂部。在平坦化之後用p型摻雜劑執行離子植入法以重度摻雜柱體頂部之矽，建立重度摻雜區域36，其可為約100埃至約800埃厚，例如約200埃厚。在其他實施例中，於沈積期間已用p型摻雜劑原位摻雜柱體之頂部區域來替代藉由植入法之摻雜。圖4展示此點之結構。
如Herner等人2004年9月29日申請之美國專利申請案第10/955,549號"Nonvolatile Memory Cell Without a Dielectric Antifuse Having High－ and Low－Impedance States"及Herner等人2005年1月8日申請之美國專利申請案第11/148,530號"Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material"中(其均以引用方式併入本文中)所描述，上述半導體二極體係由半導體材料在最初高阻抗狀態下形成。當曝露於程式電壓時，二極體之半導體材料轉換為低阻抗狀態。
因此，在結晶後所形成之二極體之矽鍺大體上不導電，且藉由後繼程式化脈衝轉換為低阻抗狀態。半導體材料自高阻抗狀態至低阻抗狀態之變化可用作記憶體單元之基準且因此介電破裂反熔絲層之形成為可選的。在將要形成之底部導體與頂部導體之間施加程式化電壓將會引起反熔絲層(若存在)之介電破裂，且會將二極體之多晶矽鍺轉換成低阻抗狀態。
若將要形成反熔絲，其應於此時形成，較佳藉由在足夠低之溫度下沈積以避免二極體之區域32、34及36之矽鍺結晶。介電破裂反熔絲層可為經沈積之介電質，諸如HfO2 層。例如，可在300℃下沈積HfO2 ，其保持所有層處於非晶形狀態下且限制摻雜劑擴散，藉此保持未經摻雜區域34之厚度且限制反向漏電流。或者，在組成二極體之矽鍺沈積之前，沈積一較高介電反熔絲薄膜。
繼續參考圖4B，沈積黏合層48，較佳為200埃之導電材料，諸如氮化鈦。氮化鉭、氮化鎢、鉭或鈦、鎢可取代氮化鈦。圖4B中未展示可選之介電破裂反熔絲層。
在氮化鈦層48上沈積合適厚度之鎢50，例如約1700埃，接著圖案化且蝕刻鎢及氮化鈦層以形成大體上平行之均勻間隔之第二導體。第二導體較佳大體上垂直於第一導體。接面二極體較佳對準於其下之第一導體及其上之第二導體之垂直投影相交處，但可容許一些欠對準。
第一(底部)導體、接面二極體及第二(頂部)導體形成第一記憶體級。另一記憶體級可以單石形式形成於此第一記憶體級之上。例如，可在第二導體上形成接面二極體之第二級。可在接面二極體第二級之上形成第三導體以完成第二記憶體級。第三導體較佳將沿與第一導體大體上相同之方向擴展。第二導體充當第一記憶體級之頂部導體及第二記憶體級之底部導體。可進行製造以形成額外記憶體級。
或者，在其他實施例中，可不共用導體，且一層間介電質可分離鄰接記憶體級。
在上述實例中，層32、34及36之矽鍺係以大體上非晶形沈積，且必須在較高溫度下退火以使其結晶。較佳在所有記憶體級製造完成後執行結晶退火。
高溫退火會具有不利副作用，包括非吾人所樂見之摻雜劑擴散及由不同材料在加熱或冷卻時之差異膨脹及收縮所引起之(例如)金屬或二氧化矽層或元素的剝落。鍺區域或矽鍺合金區域相較於純矽區域在較低溫度下結晶。此以圖 表方式展示於圖5中，其中展示隨著Si1－x Gex 中鍺含量增加，矽鍺層自非晶形(o)至部分晶形(x)沈積之轉變溫度為下降的。圖6展示在既定時期下，隨著鍺含量增加，所有非晶形Si1－x Gex 裝置退火以達成完全結晶所需之溫度降低。因此，發現增加矽鍺合金中之鍺含量可降低該合金之結晶出現之溫度。然而，添加鍺通常亦增加通過處於正向偏壓及反向偏壓下之二極體的電流。
對於記憶體單元而言，最好最大化程式化電流與非程式化電流間之差。此差值使得可靠地分辨單元之程式化及非程式化狀態且針對製造及操作中之變化提供儘可能寬廣之限度。顯然程式化電流與非程式化電流間之較大差值使單元狀態之可靠感測更加簡易。此等記憶體單元亦極其需要低反向偏壓漏電流以最小化當程式化大型陣列時所需要之電流。
本發明之態樣提供一種兩步驟退火方法，其與一步驟退火法相比導致反向偏壓電流減小。於非晶形狀態下沈積p－i－n二極體之矽鍺且接著藉由此兩步驟退火法來結晶。p－i－n二極體經受第一較低溫度達一較長時間且接著在較高溫度下短時間加熱。圖7展示經歷一步驟結晶退火或兩步驟結晶退火之垂直SiGe二極體之電流－電壓曲線。由兩步驟退火來退火之二極體與由一步驟退火來退火之二極體(曲線C)相比顯示為具有較低反向電流及較高正向電流(曲線D)。退火順序D(兩步驟退火)與退火順序C(一步驟退火)相比，於圖7中所展示之所得漏電流係經最小化且正向電流 經最大化。將發現藉由本發明之兩步驟退火所結晶之二極體在負性電壓下(具有處於反向偏壓下之二極體)具有較低非所要反向電流D，而藉由兩步驟退火所結晶之二極體在正向電壓下(具有處於正向偏壓下之二極體)具有較高正向電流D。
儘管不希望受任一理論約束，但咸信兩步驟退火中之第一退火，其為較長時間、較低溫度之爐內退火，緩慢結晶非晶形矽鍺。當與高結晶速率相比時，其結果為較大矽鍺晶粒。慢結晶退火導致較少凝核點，所以凝核晶粒在與相鄰晶粒接觸前可增長更大。晶界為缺陷點，其可增加二極體之反向漏電流且因此較大晶粒係較佳的。第二退火，其為較短時間、較高溫度之爐內退火，減小內部晶粒缺陷之密度，諸如微雙晶，其已為吾人所知具有電子活性缺陷。此兩步驟退火應最小化反向漏電流之兩個貢獻者：可增加二極體反向漏電流之晶界及晶粒內的缺陷，且藉此在保持高正向電流的同時降低反向漏電流。
使許多由Si0.8 Ge0.2 柱體製造之非晶形二極體經受多種結晶退火，且量測－6.5伏特下之反向電流及＋2伏特下之正向電流。圖8為此等測量結果之機率曲線。以下退火條件係用於試樣1、試樣2及試樣3中：
圖8描繪當將2伏特之讀數電壓施加於經程式化之二極體上時具有曲線E、F及G的試樣1、試樣2及試樣3之正向電流，且此相同三個試樣之反向電流係以曲線H、I及J來展示。如所見的，試樣3最大化經受兩步驟退火之二極體之正向電流與反向電流間之差。如圖8所示，兩步驟退火與一步驟退火相比最小化反向電流且最大化正向電流。
使用本發明之退火方法，Si1－x Gex 柱體(x介於0.01與0.99之間)之初始加熱步驟應為在大約350℃至大約625℃下進行至少30分鐘至48小時之時間，且較佳進行1至24小時，且最佳在550℃－700℃下進行1小時或在450℃－600℃下進行24小時。第二加熱步驟應為在大約550℃至大約850℃下，較佳進行至多約120秒之時間，較佳進行1秒至30秒，例如在650℃至750℃下進行10秒或在700℃至900℃下進行15秒。較佳之矽鍺合金為Si1－x Gex ，其中x介於約0.01與約0.99之間，較佳介於約0.1與約0.5之間，例如x可為約0.2或約0.4。
為展示本發明之寬度，提出以下實例，其展示Si1－x Gex (x＝.01→.99)柱體之較佳組成範圍及針對每一者之較佳退火順序：
上表中所列出之退火順序可被視為將矽鍺二極體按包括第一步驟之順序加熱，此第一步驟為在較低溫度下加熱相對較長時期，亦即，在350℃至700℃之溫度下加熱1小時至24小時，視特定矽鍺合金組成而定。此表中所展現之特定退火順序僅作為實例。
在第二步驟中，矽鍺二極體係於較高溫度下退火相對較短時間，亦即，10秒至120秒，溫度為550℃至900℃，視特定矽鍺合金組成而定。
針對具有Si1－x Gex (x介於0.01至0.3之間)組成之二極體的加熱順序係較佳的，其中該加熱順序係在480℃至560℃下進行24小時或在565℃－675℃下進行1小時作為第一步驟，及在700℃至850℃下進行10－120秒作為第二步驟。
在一實施例中，具有Si0.8 Ge0.2 組成之柱體係於600℃下退火1小時或於500℃－540℃下退火24小時，且接著於750℃下退火10－120秒。
與單一退火步驟相比，使用此兩步驟加熱及退火順序，申請者最大化正向電流且最小化反向電流。若在三維陣列所有記憶體級製造完成之後執行此兩步驟退火順序，則必須注意確保製造步驟不會在超越所使用矽鍺合金之結晶溫度的溫度下發生。
單石三維記憶體陣列為在單一基板(諸如，晶圓)之上形成多個記憶體級且無插入基板之記憶體陣列。形成一記憶體級之層直接在現有級之層之上沈積或生長。相反，藉由在獨立基板上形成記憶體級且將該等記憶體級黏著在彼此 頂部而建構堆疊式記憶體，如在Leedy之美國專利第5,915,167號"Three dimensional structure memory"中所述。該等基板可在黏結前變薄或自記憶體級移除，但由於該等記憶體級初始形成於獨立基板之上，因此此等記憶體並非真正的單石三維記憶體陣列。
在基板之上形成之單石三維記憶體陣列至少包含在高於基板之第一高度上形成的第一記憶體級及在與該第一高度不同之第二高度上形成之第二記憶體級。在此多級陣列中，在基板之上可形成三個、四個、八個或(實際上)任意數目之記憶體級。
上述詳細描述僅描述本發明可呈現之許多形式中之幾個形式。為此，該詳細描述意欲例示而非限制。本發明之範疇僅意欲由以下申請專利範圍(包括所有均等物)來界定。
2‧‧‧記憶體單元
4‧‧‧氮化鈦層
6‧‧‧鎢層
8‧‧‧可選氮化鈦障壁層
10‧‧‧第一導電型之重度摻雜半導體層
12‧‧‧未經摻雜之半導體材料或輕度摻雜之半導體材料的層
14‧‧‧第二導電型之重度摻雜半導體層
16‧‧‧二氧化矽反熔絲薄層
18‧‧‧氮化鈦層
20‧‧‧第一導體
22‧‧‧鎢層
24‧‧‧氮化鈦層
26‧‧‧鎢層
28‧‧‧薄障壁層
30‧‧‧接面二極體
32‧‧‧二極體區域/矽鍺層
34‧‧‧二極體區域/矽鍺層
36‧‧‧重度摻雜區域
38‧‧‧介電材料
40‧‧‧第二導體
48‧‧‧黏合層/氮化鈦層
50‧‧‧鎢
70‧‧‧重度摻雜區域
72‧‧‧輕度摻雜區域
圖1為記憶體單元之透視圖，該記憶體單元包含一安置於頂部導體與底部導體之間的垂直導向之接面二極體。
圖2A－圖2D為關於接面二極體之可能的電子組態之橫截面圖。
圖3為接面二極體之部分的橫截面圖。
圖4A及圖4B為說明根據本發明之記憶體單元之形成的橫截面圖。
圖5為展示Si1－x Gex 合金沈積期間結晶轉變溫度之圖表。
圖6為展示使用單一退火來結晶非晶形Si1－x Gex 合金所需之退火時間及溫度之圖表。
圖7為展示本發明之退火順序與單一退火程序相比之反向電流－電壓數據的圖表。
圖8為展示利用本發明之退火順序之記憶體單元中之電流及利用僅單一退火程序之記憶體單元中之電流的機率曲線。
2‧‧‧記憶體單元
4‧‧‧氮化鈦層
6‧‧‧鎢層
8‧‧‧可選氮化鈦障壁層
10‧‧‧第一導電型之重度摻雜半導體層
12‧‧‧未經摻雜之半導體材料或輕度摻雜之半導體材料的層
14‧‧‧第二導電型之重度摻雜半導體層
16‧‧‧二氧化矽反熔絲薄層
18‧‧‧氮化鈦層
20‧‧‧第一導體
22‧‧‧鎢層
30‧‧‧接面二極體
40‧‧‧第二導體

Claims (20)

  1. 一種形成一接面二極體之方法，該方法包含：a)形成半導體柱體，該等柱體包含矽鍺之非晶形合金；b)於大約670℃之第一溫度下加熱該等柱體大約60分鐘；及c)於第二溫度下加熱該等柱體約120秒或更少時間，其中該第二溫度係高於該第一溫度。
  2. 如請求項1之形成該接面二極體之方法，其中於該第一溫度下加熱該等柱體之該步驟進行至少60分鐘。
  3. 一種形成一接面二極體之方法，該方法包含：a)形成半導體柱體，該等柱體包含矽鍺之非晶形合金；b)於約675℃至約700℃之第一溫度下加熱該等柱體至少30分鐘；及c)於第二溫度下加熱該等柱體約120秒或更少時間，其中該第二溫度係高於該第一溫度。
  4. 如請求項1之方法，其中於該第二溫度下加熱該等柱體之該步驟係於約550℃至約850℃之溫度下進行至多約120秒。
  5. 如請求項1之方法，其中於該第二溫度下加熱該等柱體之該步驟係於大約800℃下進行約10秒至約120秒。
  6. 如請求項1之方法，其中該合金包含Si1-x Gex ，其中x係介於0.01與0.99之間。
  7. 如請求項1之方法，其中該合金為Si1-x Gex ，其中x為約2.0。
  8. 一種形成一單石三維記憶體陣列之方法，該方法包含：a)形成包含Si1-x Gex 之半導體柱體，其中x係介於0.01與0.99之間；b)於大約670℃之第一溫度下加熱該等柱體大約60分鐘；及接著c)於大約550℃至大約850℃之第二溫度下加熱該等柱體至多大約120秒，該單石三維記憶體陣列包含一以單石形式形成於一基板上之第一記憶體級及一以單石形式形成於該第一記憶體級上之第二記憶體級。
  9. 如請求項8之方法，其中該基板包含單晶矽。
  10. 如請求項8之方法，其中每一半導體柱體包含一p-i-n二極體。
  11. 一種形成一p-i-n二極體之方法，該方法包含以下順序之步驟：a)首先形成非晶形半導體柱體，該等柱體包含矽鍺合金；b)接著於大約670℃之第一溫度下加熱該等柱體大約60分鐘；及c)接著於高於該第一溫度之第二溫度下加熱該等柱體不超過120秒。
  12. 如請求項11之形成該p-i-n二極體之方法，其中於該第一溫度下加熱該等柱體之該步驟進行至少60分鐘。
  13. 如請求項12之方法，其中於該第二溫度下加熱該等柱體 之該步驟係於約500℃至約850℃之溫度下進行至多約120秒。
  14. 如請求項12之方法，其中該合金為Si1-x Gex1 ，其中x係介於0.01與0.99之間。
  15. 如請求項12之方法，其中該合金大致為Si0.8 Ge0.2 。
  16. 一種形成一單石三維記憶體陣列之方法，該方法包含：a)形成非晶形半導體柱體，該等柱體包含矽鍺合金；b)於大約670℃之第一溫度下加熱該等柱體大約60分鐘；及c)於高於該合金之該第一溫度之第二溫度下加熱該等柱體不超過120秒，該單石三維記憶體陣列包含一以單石形式形成於一基板上之第一記憶體級及一以單石形式形成於該第一記憶體級上之第二記憶體級。
  17. 如請求項16之方法，其中於該第一溫度下加熱該等柱體之該步驟進行至少60分鐘。
  18. 如請求項16之方法，其中於該第二溫度下加熱該等柱體之該步驟係於約550℃至約850℃之溫度下進行約10秒至約120秒。
  19. 如請求項16之方法，其中該合金為Si1-x Gex ，其中x係介於0.01與0.99之間。
  20. 如請求項16之方法，其中該合金大致為Si0.8 Ge0.2 。
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