TW432329B - Microcomputor - Google Patents

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432329 五、發明說明（1) [發明的技術領域] 本發明係有關於-種内建有具備可以電氣消除 部分數據及可讀寫數據等特性之不揮發性記憶體 1或 憶體）的微電腦者。 ^ $ [習用技術] 第9圖為表示快閃記憶體裝置的方塊圖 電腦提供作用者。 微 ::9圖中’ 1為快閃記憶體，該快閃記憶體 以電氣消除全部或部分數據（例如：以頁面單位一128 =可 το) ’且具可重複讀寫數據的不揮發特性。該快閃記憶 (1)係作為微電腦的程式記憶體提供作用，於該記憶體 址領域A之内部記憶胞内收容有供進行各種邏輯演算的程 式指令，而於位址領域8的内部記憶胞，則收容換寫位 領域A内的程式指令之換寫指令。快閃記憶體丨通常係指定 位址領域A，僅於發生需要換寫位址領域A程式内容之插= 要求時’為指定位址領域B而由位址領域a跳出。微電腦係 依讀取之快閃記憶體（1)位址領域A的程式指令之解讀結 果’進行各種邏輯演算動作，同時，依讀取位址領域B換 寫指令之解讀結果’實施位址領域A内容的換寫動作^而 該快閃記憶體1位址領域A的換寫數據，則可由事先準備於 微電腦内部的方法（另設遮罩ROM，作為數據表儲存的方 法）、或從微電腦外部供應的方法（由PROM編寫器供應的方 法）中之任何方法供應β 2為位址解瑪器（address decoder)，係為用以指定快

C:\Program Files\Patent\310487. ptd 第4頁 五、發明說明（2) 閃記憶體1位址以解讀位址數據者。3為檢測電路，係為防 止快閃記憶體1位址領域儿的程式指令，違反使用者意思而 有錯誤的不當換寫動作者。檢測電路3含有複數個寄存器 (register)4及解碼器5。複數個寄存器4係於換寫快閃記 憶體1位址領域A的程式指令（頁面單位）之前階段，儲存使 用者預先準備的保護數據（如：A ah 55H等）。解碼器5係用 於解讀複數個寄存器4之值是否為使用者所希望的數值， 如複數個寄存器4之全部數值正確時，容許快閃記憶體1的 換寫動作。若複數個寄存器4的數值中有任何一數值錯誤 時，即禁止快閃記憶體i的換寫。6為頁面緩衝器（SRAM等 揮發性記憶體），具有以每頁單位換寫快閃記憶體丨位址領 域A的程式指令之記憶128字元容量。頁面緩衝器6具有指 定本身位址用的增量（increment)機能。換寫數擄係先收 存於頁面緩衝器6，然後，寫入快問記憶體丨位址領域乂的 指定頁面。 [發明所欲解決的問題] 換寫快閃記憶體1位址領域4的程式指令之方法可考 慮使用PROM編寫器的外部控制法，及使用快閃記憶體1位 址領域β之換寫指令的内部控制法。 因此，快閃記憶體丨有位址領域Α及位址領域β的内部 記憶胞外’尚有為判別是否需要保護數據的保護用記憶胞 7，該保護用記憶胞7僅需1位元。檢測電路3係對應於保護 用記憶胞7的數值而被控制。也就是說，檢測電路3係在保 護用記憶胞7内容為邏輯值「〇」（復位狀態）時，不管是否

432329 五、發明說明（3) 有保護數據的存在，輸出容許快閃記.隱體1位址領域A換寫 動作的訊號。唯於保護用記憶胞7内容為邏輯值「1」（設 定狀態）而無保護數據時’即禁止快閃記憶體1位址領域A 的換寫動作，僅於有保護數據且數據正確時，才容許快閃 記憶體1位址領域A的換寫動作。 若係於前者之使用P ROM編寫器的外部控制方法時，可 於停止微電滕的動作狀態下’在保護用記憶胞7儲存邏輯 值「0」或邏輯值「1」，使其能選擇是否需要保護數據。 例如：於PROM編寫器事先準備固定的保護數據，對不同 PROM編寫器的2個微電腦供應上述保護數據，即有僅一方 微電腦能認識上述保護數據的狀況，因此，需於PROM編寫 器及微電腦間時常具有互換性時，可於保護用記憶胞7記 憶邏輯值「0」。由此’檢測電路3得不管保護數據的存在 及狀態如何，可容許快閃記憶體1位址領域4的換寫動作。 這就是，作成上述互換性選擇是否需要保護數據的主要原 因。PROM編寫器係對頁面緩衝器6，供應快閃記憶體1位址 領域A内換寫對象的1 28字元之程式指令，然後，將快閃記 憶體1位址領域A的換寫對象之頁面單位位址數據依序供應 予位址解碼器2，由此，可將頁面緩衝器6的内容寫入快閃 記憶體1位址領域A的指定頁面，以完成換寫動作。

若係以後者之使用快閃記憶體1位址領域B之換寫指令 的指令的内部控制方法，習用技術無法控制保護用記憶胞 7的内容。因快閃記憶體1位址領域A的換寫，係依保護用 記憶胞7的初期狀態（通常為重置狀態），或進行使用PR〇M

imrai HHHH C:\Program Files\Patent\310487. ptd 第 6 頁 五、發明說明oo 編寫器的外部控制方法後之保護用記憶胞7狀態的任何一 狀態。若為後者的内部控制方法時，無須與其他微電腦具 互換性’故宜於使用防止誤寫入用的保護數據。唯違反使 用者意思而於保護用記憶胞7記憶有邏輯值「〇」，若依該 換寫指令的解讀結果進行換寫動作，即使由程式處理的錯 亂而將保護數據以錯誤狀態設定於寄存器4，亦將進行位 址領域A的程式指令換寫。因而有無法正確換寫位址領域A 程式指令的間題。 因此，於本發明係以提供一種若以不揮發性記憶體的 第2記憶領域之換寫指令，換寫第丨記憶領域的程式指令 時’僅容許該換寫動作係於保護數據正確的狀態下才能 進行的方法為其目的。 * [解決問題的手段] 本發明係為解決上述問題而研發成功者，係於且備 能以電氣消除全部或部分數據，且具有可寫入及讀取數據 之特性，而於第1記憶領域儲存為實行各種邏輯演算之程 式指令，在第2記憶領域儲存為換寫上述第丨記憶領域内容 的程式指令之揮發性記憶體；為防止上述不揮發性記憶體 第1 e己憶領域的誤寫而設置的寄存器；以及解讀上述寄^ 器之數值，對應於該解讀結果，容許或禁止上述不揮發子 記憶體第1記憶領域的換寫作業的解碼器，其中，使用上 述不揮發性記憶體之第2記憶領域的換寫指令，換寫第i纪 憶領域的程式指令時，具有：僅於上述寄存器設定有正確 保護數據的狀況下’才容許上述不揮發性記憶體第1記憶

43 23 2 9 五、發明說明（5) 領域的換寫作業之控制機構為其特徵。 [發明的實施形態] 兹將本發明的詳細内容，參照圖示具體說明於後。 第1圖為表示本發明的微電腦電路方塊圖。 第1圖中’8為時鐘脈衝產生器（ci〇ck generator)， 係由振造電路（設有水晶，陶瓷等振堡元件的任何自激或 他激方式皆可）供應時鐘脈衝’再於振盪時鐘脈衝上施行 分頻等邏輯處理’使其產生為進行各種邏輯演算的系統時 鐘脈衝者。 9為快閃記憶艘（不揮發性記憶體）’具有能以電氣消 除全部或部分數據（如：頁面單位128字元），且能重複寫 入及讀取之不揮發特性’快閃記憶體9係作為微電腦的裡 式記憶體作用，於位址領域A的内部記憶胞儲存用以進行 各種邏輯演算的程式指令，而於位址領域8的内部記憶胞 儲存用以換寫位址領域A的裎式指令之換寫指令。快閃記 憶體9通常係指定位址領域A，僅於發生需換寫位址領域A 程式内容之插入要求時，為指定位址領域B而由位址領域A 跳出。微電腦係依讀取之快閃記憶體9位址領域A的程式指 令之解讀結果，進行各種邏輯演算，同時，依讀取之快閃 記，體9位址領域b換寫指令之解讀結果，實施位址領域A 内容的換寫動作。而該快閃記憶體9位址領域A的換寫數 :，則可由事先準備於微電腦内部的方法（另設遮罩_， s作數據表來儲存的方法）、或從微電腦外 (由PH0M編寫器供應的方法）中之任何方法。产應的万

432329 五、發明說明（6) 快閃記憶體9除數據記憶用内部記憶胞外，尚包括下記周 邊電路。10為位址解碼器，係為用於解讀指定位址數據（m 位tc)者。11為檢測電路，為防止快閃記憶體9位址領域a 的程式指令違反使用者的意思，而做出錯誤的不當換寫動 作。檢測電路11含有複數個寄存器12及解碼器13。複數個 寄存器12係於換寫快閃記憶體9位址領域a的程式指令（頁 面單位）之前階段’儲存使用者預先準備的保護數據（如： AAH 55H等）。解碼器13係用於解讀複數個寄存器12之數值 是否為使用者所希望的數值，如複數個寄存器12之全部數 值正岑時，容許快閃記憶體9的換寫動作。若複數個寄存 器12的數值中有任何一數值錯誤時，即禁止快閃記憶體9 的換寫。14為頁面緩衝器（靜態RAM等揮發性記憶體），具 有以每頁面單位換寫快閃記憶體9位址領域A的程式指令之 記憶128字元容量。頁面緩衝器14具有指定本身位址用的 增量（increment)機能。換寫數據係先收存於頁面緩衝器 14 ’然後，寫入快閃記憶艟9位址領域a的指定頁面。 15為保護用記憶胞，係於使用PR〇M編寫器換寫位址領 域A的程式指令時，依pR〇M編寫器的控制指示記憶邏輯值 「〇」或邏輯值「1」》若保護用記憶胞15為邏輯值「〇」 (重置狀態），檢測電路11可不管對位址領域A的防止誤寫 入用保護數據的有無，使快閃記憶艟9成為容許換寫狀 態。若保護用記憶胞15為邏輯值「1」（設定狀態）時，檢 測電路11即僅於具有保護數據且數據正確時，容許快閃記 憶體9成為換窝狀態。 ' °

4 3 2329 五、發明說明（7) 16為保護數據識別電路，係於複數寄存器12設定保護 數據時輸出邏輯值「1」。於此，由後述CPU使用快閃記憶 體9位址領域B的換寫指令，換寫位址領域A的程式指令 時’輸出邏輯值「1」的上機訊號0B。保護用記憶胞15的 數值與上機訊號0B供於NOR閘17。也就是，保護用記憶胞 15的數值為邏輯值「〇」時，NOR閘17的輸出將對應於上機 訊號0B的數值變化。而且，將保護數據識別電路16之數值 與NOR閘17的輸出邏輯值供於NOR閘18。即，保護用記憶胞 15的數值或上機訊號0B為邏輯值「1」時，NOR閘1 8的輸出 將對應於保護數據識別電路16的數值變化。D型雙穩態多 諧振盪器（flip-flop )19係依複數個寄存器12數值的解讀 結果’於快閃記憶體9成為容許寫入狀態後，由頁面緩衝 器14於儲存1頁面單位的程式指令後，同步於剛產生的時 鐘脈衝CLK2，保持NOR閘19之輪出邏輯值。 20為控制電路’係依快閃記憶體9位址領域a的程式指 令之解讀結果而動作，係將容許動作訊號，容許寫入 訊號*WE，容許讀取訊號*0Ε ’禁止寫入訊號ffI及完成寫入 訊號E0W等供於快閃記憶體9。 21為識別電路，其為同步於容許動作訊號με，容許 寫入訊號的下降，而輸出邏輯值「1」。上述D型雙穩 態多諧振盪器19的輸出邏輯值、禁止寫入訊號胃[及完成寫 入訊號EOtf係供於OR閘22。25係由NOR閘23、24形成之RS型 雙穩態多諧振盪器。識別電路21的輸出邏輯值供於NOR閘 23的一輸入端（設定端），而將的〇R閘22輸出邏輯值供於

C:\Program Files\Patent\310487. ptd 第 10 頁 五、發明說明（8) NOR閘2 4的一輪入端（重置端），以輸出使快閃記憶體9位址 領域A内部記憶胞成為容許寫入狀態之控制訊號者。詳 言之，該控制訊號WRT係於識別電路21之數值為邏輯值 「1」時上昇，而於D型雙穩態多諧振盪器19的數值、禁止 寫入訊號Wi或完成寫入訊號E Off中之任可一項為邏輯值 「1」時下降。控制訊號WRT為高活動性（high active)。 又如第2圖，係表示容許動作訊號)t：CE，容許寫入訊號 ME，容許讀出訊號*〇e，禁止寫入訊號ff I間的相對關係時 序圖。禁止寫入訊號WI係依快閃記憶體9位址領域B的換寫 指令解讀結果，於容許動作訊號*CE與禁止寫入訊號WI變 為低準位並經過一定時間後產生。詳言之，禁止寫入訊號 WI係在容許動作訊號*CE與容許寫入訊號為高準位， 且’容許動作訊號*CE與容許讀取訊號*〇E變為低準位期間 内產生者。 控制電路20含有旗竿（f lag) 26。旗竿26係依快閃記憶 體9位址領域B的換寫指令解讀結果，不管控制訊號wrt之 狀態如何，均可強制設定使快閃記憶體9為可寫入狀態的 強制設定訊號PL。旗竿2 6係對應於由頁面緩衝器14對位址 領域A完成寫入時的控制訊號tfRT之下降（WRTD0WN)而重 置。控制訊號WRT及強制設定訊號PL係經由OR閘27而供於 檢測電路11的重置端上，而複數寄存器12之數值係於間 27的輸出變為低準位時重置。強制設定訊號PL的作用效 果，係為於控制訊號WRT下降時，複數寄存器12之數值不 重置，故檢測電路11得以確實檢測出保護數據的正誤。

C:\Prograra Files\Patent\310487,ptd 第 11 頁 432329 五、發明說明（9) 28為CPU，依由快閃記憶體9位址領域A、β讀取的指令 解讀結果、進行各種邏輯值演算作，包含ALU、ACC、各種 寄存器等。2 9為程式計次器’係為產生用以指定快閃記憶 體9位址之位址數值（m位元）。程式計次器2 9係於由快閃記 憶體9讀取指令所時用者。30為m個閂鎖電路，係依由快閃 記憶體9位址領域B讀取的換寫指令解讀結果，使由CPU28 產生之用以指定位址領域A—部分領域的位址數值位元） 同步於時鐘脈衝CK0並予以閂鎖者。同樣地，31為n個問鎖 電路，係使快閃記憶體9位址領域Α的換寫用之新程式數據 (η位元）同步於時鐘脈衝CK1並予以閂鎖者。閂鎖電路3 〇、 3 1係使用於換寫快閃記憶體9位、址領域Α的程式指令時。由 AND閘32、33及OR閘34所成的切換電路，係將程式計次器 29或閂鎖電路30任何一方的位址數據，予以切換輪出於快 閃記憶體9者。3 5為選擇電路’係對上述切換電路供應指 示切換位址數據用的選擇訊號SELECT者。選擇訊铼ςι?τ ΡΓΤ 係於程式計次器29的數值供於快閃記憶體9時擇訊成號= 位’而於將閂鎖電路30的數值供於快閃記憶體9時，^為 低準位者。由上述切換電路切換及輸出的位址數據係為^ 定快閃記憶體9位址而供應於位址解碼器1〇，且為選擇複 數寄存器12而供應於檢測電路π，唯因位址解碼器與檢 測電路11不會同時動作，故不致造成任何問題。由問鎖電 路31輸出的程式數據係供於複數寄存器12及頁面緩衝器 14° CPU28在使用快閃記憶體9位址領域b的換寫指令以

(.3 2 9 五、發明說明GO) 換寫位址領域A的程式指令時，將輸出高準位的上機訊號 ’並與保護用記憶胞15的數值同時供於n〇r閘I?。 首先’就使用PROM編寫器換寫快閃記憶體9位址領域A 的程式指令的狀況說明於後。 第3圖為表示於保護用記憶胞15重置，並供應保護數 據時之動作時序圖。 於停止微電腦動作狀態下，由pROM編寫器對快閃記憶 體9供應各種訊號。於容許動作訊號:jcCe及容許寫入訊號 的下降時，隨Rs型雙穩態多諧振盪器25的設定，使控 制訊號WRT上升，將快閃記憶體9位址領域A的内部記憶胞 成為可寫入狀態。保護數據係同步於容許動作訊號及 容許寫入訊號*WE的變化而設定於寄存器12。此外，因保 護用記憶胞15的數值為邏輯值「0」，不論保護數據識別 電路16之輸出如何’使D型雙穩態多諧振盪器19的輪入均 為邏輯值「0」。且，不產生禁止寫入訊號^〖。因此，於 產生完成寫入訊號E0W時，由RS型雙穩態多諧振盪器25的 重置，使控制訊號tfRT下降。換言之，自開始容許動作訊 號*CE及容許寫入訊號nE的產生，到產生完成寫入訊號 E0W為止’該控制訊號始终維持於高準位。而於對寄存 器12之保護數據設定及對頁面緩衝器〗4儲存128字元程式 數據完成後’產生消除快閃記憶體9位址領域a的換寫對象 頁内容，產生寫入訊號PROGRAM，將頁面緩衝器14的内容 寫入快閃記憶體9位址領域A。此時，如寫入訊號 上升’保護用記憶胞15即成為邏輯值「1」，也就是說，

43 2329 五、發明說明（11) 而後，若需進行快閃記憶體9位址領域A的換寫，則須有保 護數據。又於寫入訊號PROG RAM下降時，產生完成窝入訊 號EOff ’隨著RS型雙穩態多諧振盪器25的重置，將使控制 訊號WRT上升。 第4圖係表示保護用記憶胞15重置，而不供應保護數 據時的動作時序圖。 於停止微電腦動作狀態下，由PROM編寫器對快閃記憶 體9供應各種訊號。於容許動作訊號及容許寫入訊號木 WE的下降時，由RS型雙穩態多諧振盪器25的設定，使控制 訊號WRT上升，使快閃記憶體9位址領域A的内部記憶胞成 為可寫入狀態《因保護用記憶胞15的數值為邏輯值 「〇」’故不論保護數據識別電路16之輸出如何，D型雙穩 態多諧振盡器19的輸入均為邏輯值「〇」。且，不產生禁 止寫入訊號ffl。因此，於產生完成寫入訊號EOff時，隨著 RS型雙穩態多諧振盪器25的重置，將使控制訊號μ τ下 降。換言之’自開始容許動作訊號;icCE及容許寫入訊號木ffE 的產生’到產生完成寫入訊號EOflf為止，該控制訊號WRT始 终維持於高準位。對頁面緩衝器14儲存128字元程式數據 完成後’產生消除訊號ERASE，消除快閃記憶體9位址領域 A的換寫對象頁内容，產生寫入訊號pR〇GRAM，將頁面緩衝 器1 4的内容寫入快閃記憶體9位址領域a。此時，保護用記 憶胞15的數值維持邏輯值「〇」。又如寫入訊號pr〇GRAm下 降’則產生完成寫入訊號E〇W。隨著RS型雙穩態多諧振盪 器25的重置，將使控制訊號下降。

C:\Program F i1es\Patent\310487. ptd 第 14 頁 五、發明說明（12) -- 第5圖為設定保護用記憶胞15並供應保護數據時之動 作時序圖。 於停止微電腦動作狀態下，由PROM編寫器對快閃記憶 體9供應各種訊號。於容許動作訊號及容許寫入訊號 木WE的下降時’隨著以型雙穩態多諧振盪器25的設定會 使控制訊號WRT上升，將快閃記憶體9位址領域a的内部記 憶胞成為可寫入狀態。保護數據係同步於容許動作訊號 木CE及容許寫入訊號me的變化而設定於寄存器12。又因保 護用記憶胞15的數值為邏輯值「1」’故D型雙穩態多諧振 篕器19的輸入係依保護數據識別電路16之輸出而存在，換 言之’因保護數據識別電路16之輸出為邏輯值「1」，故1) 型雙穩態多諧振盪器19的輸入為邏輯值「〇」，且不產生 禁止寫入訊號ffl。因此，於產生完成寫入訊號E〇w時，由 RS型雙穩態多错振盪器25的重置，開始使控制訊號μ τ下 降。換言之，自開始容許動作訊號*CE及容許寫入訊號木¥£ 的產生，到產生完成寫入訊號E0W為止，該控制訊號WRT始 終維持於南準位。保護數據的解讀正確時，則可容許快閃 記憶體9的寫入動作，而於頁面緩衝器14儲存丨28字元程式 數據。之後’產生消除訊號ERASE ’消除快閃記憶體9位址 領域A的換寫對象頁内容。再產生寫入訊號pR〇GRAM，將頁 面緩衝器1 4的内容寫入快閃記憶體9位址領域a。若寫入訊 號PROGRAM下降，因產生完成寫入訊號E〇w，故可隨著Rs型 雙穩態多諧振盪器25的重置，而使控制訊號ffRT下降。 第6圖為設定保護用記憶胞15，但不供應保護數據時

C:\Program Files\Patent\310487. ptd 第 15 頁 432329 五、發明說明（13) 之動作時序圖。 於停止微電腦動作狀態下，由PROM編寫器對快閃記憶 髏9供應各種訊號。於容許動作訊號*CE及容許寫入訊號 *WE的下降時，隨著rs型雙穩態多諧振盪器25的設定，使 控制訊號WRT上升，將快閃記憶體9位址領域A的内部記憶 胞成為可寫入狀態。因保護用記憶胞15的數值為邏輯值 ，D型雙穩態多諧振盪器19的輸入係依保護數據識別 電路16之輸出而存在，也就是說，因保護數據識別電路16 之輸出為邏輯值「〇」，故D型雙穩態多諧振盪器19的輸入 為邏輯值「1」，且不產生禁止寫入訊號VI。因此，與對 頁面緩衝器14的數據儲存動作完成後經過所定時間（如： 300 ysec)產生的時鐘脈衝CLK2同步地，保持D型雙穩態多 諸振盪器19於邏輯值「1」^隨著RS型雙穩態多諧振盪器 25的重置。使控制訊號ffRT下降’以禁止快閃記憶體9的寫 入動作。 其次，說明用快閃記憶體9位址領域B的換寫指令，換 寫位址領域A的程式指令時的狀況於後。 第7圖為表示供應保護數據時的動作時序圖。 由微電腦依快閃記憶體9位址領域a的程式指令之解讀 結，，進行各種邏輯演算時，若有需要換寫位址領域A程 式指令的插入要求產生，程式計數器29的數值，即由位址 領域A跳躍進入位址領域β。而後，由微電腦依位址領域3 的換^指令解讀結果開始換寫動作。此時，cpu28經常輸 出邏輯值「1」的上機訊號〇B。容許動作訊號％ E及容許寫 C:\ProgramFiles\Patent\310487.ptd 第 16 頁 五、發明說明（14) 入訊號ME的上升，由RS型雙穩態多諧振盪器25的設定， 使控制訊號RT上升’將快閃記憶體9位址領域a的内部記 憶胞成為可寫入狀態。保護數據即同步於容許動作訊號 *CE及容許寫入訊號水WE的變化設定於寄存器12。又因上機 訊號0B為邏輯值「1」’D型雙穩態多諧振盪器19的輸入係 依保護數據識別電路16之輪出而存在’也就是說，因保護 數據識別電路16之輸出為邏輯值「1」，故d型雙穩態多諸 振盧器19的輸入為邏輯值「〇」。又雖因禁止寫入訊號 係在對頁面緩衝器14的储存完成之前以周期性間隔產生d 唯因強制訊號PL為邏輯值「1」’故不妨害寄存器12的解 讀。若保護數據的解讀正確時，產生消除訊，消 除快閃記憶體9位址領域A的換寫對象頁内容，之後，產生 寫入訊號PROGRAM，同步於容許動作訊號及容許寫入訊 號*WE的下降，使控制訊號WRT上升，將頁面缓衝器“的内 合寫入快閃s己憶體9位址領域A。又以寫入訊號pR〇GRAM的

下降’產生凡成寫入訊號E0W ’隨RS型雙穩態多諧振盪器 25的重置，而使控制訊號WRT上升D 第8圖為不供應保護數據時之動作時序圖。 由微電腦依快閃記憶體9位址領域a的程式指令之解讀 結果，進行各種邏輯演算時，若有需要換寫位址領域A程 式指令的插入要求產生，程式計數器29的數值即由位址領 ^跳躍進人位址領域B。而後，由微電誠位址領域㈣ 換寫指令解讀結果開始換寫動作。此時，cpu28g常輸出 邏輯值「1」的上機訊號0B。容許動作訊號⑽及容許寫入 C:\PrpgramFiles\Patent\310487.ptd 第 Π 頁 4 3 23 29 五、發明說明（】5) 訊號*ffE的上升’由rs型雙穩態多諧振盪器25的設定’使 控制訊號WRT上升’將快閃記憶體9位址領域a的内部記憶 胞成為可寫入狀態。保護數據即同步於容許動作訊號; 及容許寫入訊號1E的變化設定於寄存器12。又因上機訊 號0B為邏輯值「1」，d型雙穩態多諧振盪器19的輸入係依 保護數據識別電路16之輸出而存在，也就是說，因保護數 據識別電路16之輸出為邏輯值「1」，故D型雙穩態多諧振 盛器19的輸入為邏輯值「〇」。又因禁止寫入訊號WI係在 對頁面緩衝器14的儲存完成之前以周期性間隔產生。唯因 強制訊號PL為邏輯值「1」，故不妨害寄存器12的解讀。 然後’與對頁面緩衝器14的數據儲存動作完成後經過所定 時間C如：30〇/zsec)產生的時鐘脈衝“]^同步地，保持〇 型雙穩態多諧振盪器19於邏輯值「1」。由“型雙穩態多 諸振盡器25重置，使控制訊號下降，禁止快閃記憶體9 的寫入動作。 如上’若依本發明的實施形態，使用快閃記憶體9位 址領域β的換寫指令，換寫位址領域A的程式指令時，不管 保護用記憶胞15的狀態如何，僅於保護數據的解讀結果正 择時’才容許快閃記憶體9的換寫動作。因此，於微電腦 的程式處理發生錯亂而保護數據錯誤時，可確實禁止快閃 記憶體9位址領域A的換寫動作。 [發明的效果] 如依本發明’使用不揮發性記憶體的第2記憶領域的 換寫指令’換寫第1記憶領域的程式指令時，不管保護用

C:\ProgramFiles\Patent\310487.ptd 第 18 頁 五、發明說明（16) 記憶胞的狀態如何，僅於保護數據的解讀結果正確時， 容許不揮發性記憶體的換寫動作…，具有於微電腦的 程式處理發生錯亂而保護數據錯誤時，可確實禁止不揮 性記憶體第1記憶領域的換寫動作的優點。 [圖面的簡單說明] ^ 第1圖為表示本發明之微電腦的電路方塊圖。 第2圖為表示各波形相對關係時序圖。 第3圖為表示使用PR0M編寫器於保護用記憶胞復位狀 態下’使用保護數據時的動作時序圖。 第4圖為表不使用PROJf編寫器於保護用記憶胞復位狀 態下’不使用保護數據時的動作時序圖。 第5圖為表不使用PROM編寫器於保護用記憶胞設定狀 態下，使用保護數據時的動作時序圖。 第6圖為表不使用PROM編寫器於保護用記憶胞設定狀 態下’不使用保護數據時的動作時序圖。 第7圖為表不使用快閃記憶體位址領域B的換寫指令， 使用保護數據時的動作時序圖。 第8圖為表示使用快閃記憶體位址領域b的換寫指令， 不使用保護數據時的動作時序圖。 第9圖為表示習用快閃記憶體裝置的方塊圖。 [符號的簡單說明] 1 快閃記憶體 2 位址解碼器 3 檢測電路 4 寄存器 5 解碼器 6 頁面緩衝器 7 保護用記憶胞8 時鐘脈衝產生器

432329 1 五、發明說明（17) 9 快閃記憶體 10 位址解碼器 11 檢測電路 12 寄存器 13 解碼器 14 頁面缓衝器 15 保護用記憶胞 16 保護數據識別電路 17 NOR閘 18 NOR閘 19 D型雙穩態多諧振盪 器 20 控制電路 21 識別電路 22 OR閘 23 NOR閘 24 NOR閘 25 RS型雙穩態 多諧振盪器 26 旗竿 27 OR閘 28 CPU 29 程式計次器 30 閂鎖電路 31 閂鎖電路 32 AND閘 33 AND閘 34 OR閘 35 選擇電路

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Claims (1)

1. 432329

   六、申請專利範圍 一種微電腦，具有：具備可以電氣 八 據且可寫入及讀取數據之特性，而於第^部或部份數 用以實行各種邏輯演算之程式指♦ 1憶領域儲存 存用以換寫上述第丨記憶領域内容的 =憶領域儲 性記憶體；設有保護數據以防止上1 ^ 7之不揮發 第1記憶領域的誤寫的寄存器；以及解揮發性記憶體 數值，並對應於該解讀結果，容許s述寄存器之 性記憶體第1記憶領域的換寫作業 $ 、7揮發 具備控制機構， ❹的解碼器，其特徵為 於使用i述不㈣性$憶體t第21己憶領域的換寫 指令，換寫第1記憶領域的程式指令時，僅於上述寄存 器設定有正確保護數據的狀況下，才容許上述不揮發 性記憶體第1記憶領域的換寫作業者β