TW396520B - Process for shallow trench isolation - Google Patents

Process for shallow trench isolation Download PDF

Info

Publication number
TW396520B
TW396520B TW087118024A TW87118024A TW396520B TW 396520 B TW396520 B TW 396520B TW 087118024 A TW087118024 A TW 087118024A TW 87118024 A TW87118024 A TW 87118024A TW 396520 B TW396520 B TW 396520B
Authority
TW
Taiwan
Prior art keywords
layer
mask
shallow trench
manufacturing
trench isolation
Prior art date
Application number
TW087118024A
Other languages
English (en)
Inventor
Jr-Shiun Ju
Hung-Sz Pan
Ming-Tzung Yang
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to TW087118024A priority Critical patent/TW396520B/zh
Priority to US09/235,262 priority patent/US6258692B1/en
Application granted granted Critical
Publication of TW396520B publication Critical patent/TW396520B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Description

3392twf.doc/006 A7 B7 五、發明説明(/ ) 本發明是有關於一種積體電路的製造方法,且特別是 有關於一種淺溝渠隔離(Shallow Trench Isolation,STI)區 之製造方法。 元件隔離區係用以防止載子(Carher)通過基底而在 相鄰的元件間移動之用。典型的元件隔離區係形成於稠密 的半導體電路,比如是動態隨機存取記憶體(DRAM)中 相鄰的場效電晶體(Field Effect Transistor,FET)之間, 藉以減少由場效電晶體產丰的漏電流(Leakage)現象。典 型形成元件隔離區的方法係採用局部區域氧化技術 (LOCOS)。由於局部區域氧化技術的日趨成熟,因此可 藉此技術,以較低的成本獲得信賴度高且有效之元件隔離 結構。然而,採用局部區域氧化的方式具有應力產生的問 題與場隔離結構周圍鳥嘴區(Bird’s Beak)的形成等缺點。 '其中,特別是鳥嘴區的形成,使得在小型的元件上,以 LOCOS方式所形成之場隔離結構並不能做有效地隔離,所 以在高密度(High Density)元件中,必須以較易於調整大 小的淺溝渠隔離(Shallow Trench Isolation,STI)方式所形 成之元件隔離結構來取代。 淺溝渠隔離法是一種利用非等向性蝕刻方法在半導 體基底中形成溝渠,然後在溝渠中塡入氧化物,以形成元 .件之隔離區的技術。由於淺溝渠隔離法pf形成之場隔離區 具有可調整大小(Saleable)的優點,並且可避免傳統區 域氧化法隔離技術中鳥嘴侵鈾(Bird's Beak Encroachment) 的缺點,因此,對於次微米(Sub-Micron)的互補式金氧半 3 (誚先閱讀背面之注意事項再填寫本頁)
本紙张尺度谜川中國國家標率((,NS ) Λ4規格(210X297公釐) 3392twf.doc/006 A7 B7 五、發明説明(之;) 導體(CMOS)製程而言,是一種較爲理想與的隔離技術。 第1A圖至第ιέ圖是習知一種淺溝渠隔離區製造流程 之剖面圖。請參照第1A圖,首先,以熱氧化(Thermal Oxidation)法在砍基底100上形成一層墊氧化層(Pad Oxide) 102,此墊氧化層102係用以在製程中保護該矽基 底100的表面。接著,在墊氧化層102上,以低壓化學氣 相沉積法(Low Pressure Chemically Vapor Deposition, LPCVD)形成一層氮化矽罩幕層104。 然後,請參照第1B圖,以習知的方法在氮化矽罩幕層 104表面上形成一層光阻層,並依序蝕刻氮化矽罩幕層 104、墊氧化層102與矽基底100,以使之轉爲圖案化的氮 化矽罩幕層104a與墊氧化層102a,並在矽基底1〇〇中形成 溝渠106與108,其後,再將光阻層去除。 接著,請參照第1C圖,以高溫熱氧化法,在溝渠1〇6 與108所暴露出的矽基底100表面,形成襯氧化層(Lmer I^yer) 110,並使襯氧化層110延伸至溝渠106與108之頂 端邊角處(Top Corner) 120與墊氧化層102a接觸。然後, 在構渠106與108中塡入絕緣層116 ’例如是利用常壓化學 氣相沉積法(APCVD)形成氧化矽,接著,再於高溫的氮 氣環境F,執行密實化(Densification),以形成氧化砂材質 之絕緣層116。 其後,請參照第1D圖,以氮化矽罩幕層l〇4a作爲硏 磨終止層,利用化學機械硏磨法去除多餘的絕緣層116。 然後,請參照第1E圖,以熱磷酸溶液去除氮化矽罩幕 4 本紙張尺廋適用中國围家樣莩((:NS ) Λ4規格(210X297公釐) (錆先閱讀背面之注意"項存填寫本買) .裴. it 經?;?'部屮决掠^-^員-''消费合:^社印¥ 3392twf.doc/006 經濟部屮决標卑而貝T;消费合作"印^, A7 B7 五、發明説明(、) 層104a,裸露出墊氧化層1 〇2a。其後,利用氫氟酸(HF ) 溶液浸鈾’以去除墊氧化層102a,在基底1〇〇中形成隔離 區 1.18!a 與 118b。 在上述方法中,由於溝渠106與1 〇8的密度與面積大 小的不同,會影響化學機械硏磨法的均勻性(Uniformity ), 而在硏磨絕緣層116時’常又需要過度硏磨,以確保氮化 矽罩幕層104a上不會殘留絕緣層116,因此,常造成面積 較廣之溝渠108,所形成之隔離區118b產生凹陷130的現 象,即碟狀效應(Dishing Effect)。 另一方面,在上述方法中,爲避免裸露於溝渠106與 108之基底100表面在絕緣層116密實化的過程中發生側壁 氧化,造成應力累積,而導致元件產生不可接受的漏電流 (Leakage Current)現象,其絕緣層116的高溫密實化製 程,並不在可以使絕緣層116之結構較爲密實的氧氣環境 之下執行,而是在氮氣的環境下進行絕緣層116的高溫密 實化製程。然而,在氮氣的環境下密實化所獲得之絕緣層 .116,在以氫氟酸溶液去除墊氧化層l〇2a的濕式蝕刻製程 中·,易因其結構較爲鬆散,蝕刻速率較高於墊氧化層102a 者,以及鈾刻的等向性等因素,而在溝渠108之頂端邊角 處(Top Coner) 120 (即絕緣層116與基底100鄰接處)產 生凹陷140,進而導致頸結效應(Kink Effect) ’如第IE 圖所示。而頸結效應,除降低臨限電壓(Threshold Voltage ) 外,亦因相對於主元件區邊角寄生(Corner Parasitic ) M0SFET之形成,而造成元件的漏電現象。 ("先閱讀背面之注意事免再填寫本I )
本紙張尺度沩州中®囤家標嗥((’NS〉Λ4規格(210X2W公浼〉 經湞部屮"找卑局贤·τ消"合作社印製 3392twf.doc/006 A 7 _____B7 __ 五、發明説明(¥ )、 另一方面,請參照第ID圖與第1E圖,以化學機械法 硏磨絕緣層116的過程中,硏漿中的顆粒(particle)會使 得硏磨後的絕緣層116a與116b表面形成許多的刮痕150。 而這些刮痕150在後續以氫氟酸浸蝕以去除墊氧化層102a 的過程中,將因爲氫氟酸的浸蝕,而使其形成更深且範圍 更大的刮痕(Microscratch) 150a與150b,造成後續製程上 的問題與困擾。例如形成於較小溝渠106中的絕緣層116, 若在硏磨的過程中形成刮痕150,而此刮痕在氫氟浸蝕後, 其範圍擴大爲150a,易使得隔離區118a二側的主動區上所 形成的複晶矽閘極層,產生橋接的現象。 因此本發明的目的就是在提供一種淺溝渠隔離區之製 造方法,可以使化學機械硏磨製程的控制更爲容易,改善 化學機械硏磨的均勻性,避免碟狀效應的發生。 本發明的另一目的是在提供一種淺溝渠隔離區之製造 方法,可以可以使塡充於淺溝渠之絕緣層更爲密實化,以 避免習知方法中由於絕緣層在溝渠頂端邊角處產生凹陷現 象,防止頸結效應的發生,提昇元件的執行效能。 .本發明的再一目的是在提供一種淺溝渠隔離區之製造 方法,可以防止刮痕的形成。 依照本發明之上述目的與其他目的’提出一種淺溝渠 隔離區之製造方法,此方法係依照典型^方法在基底上依 序形成具有開口圖案的墊氧化層、複晶砂罩幕層與氧化矽 罩幕層之後,以氧化矽罩幕層爲蝕刻罩幕’在基底中蝕刻 出溝渠。接著’進行熱氧化製程’使裸露於溝渠之基底的 6 本紙张尺度適州中國s家楳净((:NS)Λ4規格(210x297公釐) (誚先閱讀背面之注意事項再填寫本頁) Τ'· -*0 3392twf.doc/006 A7 B7 :¾¾部屮决標準而κ-τ·消费合作社印緊 五、發明説明($丨 表面形成一層襯氧化層,並使暴露於開口之複晶矽罩幕層 的週緣部份氧化爲氧化矽防護層。然後,在基底上形成一 層與元件表面共形的氮化矽緩衝層,並在基底上形成一層 絕緣層.,使其覆蓋氮化矽緩衝層並且塡滿基底之中的溝 渠。其後,以化學機械硏磨法將元件表面平坦化,使部份 的絕緣層仍留在氧化矽罩幕層的上方。然後,再透過回蝕 刻的方式,以去同時去除部份的絕緣層、部份的氮化矽緩 衝層與氧化矽罩幕層。接著,再依序去除複晶矽罩幕層、 氧化矽防護層以及墊氧化層。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂,下文特舉一較佳實施例,並配合所附圖式,作詳 細說明如下: 圖式之簡單說明: 第1A圖至第1E圖是習知一種淺溝渠隔離區製造流程 的剖面圖;以及 .,第2A圖至第2F圖是依照本發明一較佳實施例之淺溝 渠隔離區製造流程的剖面圖。 •標記之簡單說明: 100,200 :基底 102,102a,202,202a :墊氧化層 104,104a,204,204a,205,205a :罩幕層 \ 106,108,206a,208a :溝渠 110 ’ 210 :襯氧化層 116,116a,116b,216,216a,216aa,216bb :絕緣層 7 (請先閲讀背面之注意事項再填寫本頁) $ -一口
T 本紙張尺度適川中國國家標卒(('NS ) Λ4規格(210X 297公f ) 3392twf.doc/006 A7 B7
經滴部十决樣準局只-X消贽合社印V 五、發明説明(心) 118a ’ 118b,218a,218b :隔離區 120,220 :頂端邊角處 130,140 :凹陷區 150,150a,150b :刮痕 206,208 :開口 212 :防護層 214,214a :緩衝層 實施例 第2A圖至第2F圖,其繪示依照本發明一較佳實施例 之淺溝渠隔離區製造流程之剖面圖。 首先,請參照第2A圖,在所提供的基底200上形成一 層墊氧化層202,以在製程中保護基底200的表面。接著, 於墊氧化層202上,再依序形成罩幕層204與罩幕層205。 其中,基底200之材質例如p型矽;墊氧化層202的形成 方法例如爲熱氧化法;罩幕層204之材質與墊氧化層202 具有不同的鈾刻率,其材質包括複晶矽,形成的方法例如 爲低壓化學氣相沉積法;而罩幕層205之材質與基底200 以及罩幕層204之材質具有不同的鈾刻率,當罩幕層204 之材質爲複晶矽,基底200之材質爲矽時,其較佳的材質 包括氧化矽,形成的方法包括化學氣相沈積法。 然後,請參照第2B圖,定義罩幕層204、罩幕層205 與墊氧化層202,以使之轉爲具有開口 206與208的罩幕層 204a、罩幕層205a與墊氧化層202a。然後,以罩幕層205a 爲硬罩幕,蝕刻基底200,以在其中形成溝渠206a與208a。 8 (請先閲讀背面之注意事項再填寫本頁)
呆紙張尺度诚川中國囡家標率((、NS ) Λ4規格(2丨0X297公釐) 一 3392twf.doc/006 A7 B7_ 五、發明説明(7 ) . '· 典型的方法係在罩幕層204表面上形成一層圖案化的光阻 層,然後以乾式蝕刻法,依序蝕刻罩幕層205、罩幕層204、 墊氣化層202,以使之轉爲具有開口 206與208的罩幕層 204a、罩幕層205a與墊氧化層202a。其後,將光阻層剝除, 再以罩幕層205a爲硬罩幕,利用非等向性蝕刻,例如乾式 飩刻法,蝕刻基底200,以在基底200中形成溝渠206a與 208a。 之後,請參照第2C圖’進行氧化製程,以在溝渠206a 與208a所暴露之基底200的表面,形成襯氧化層210,並 且使裸露於開口 206與208之中的罩幕層204a週緣,部份 氧化而形成防護層212。接著,於基底200上形成一層與元 件表面共形的緩衝層214。其後,再於基底2〇〇上形成一層 絕緣層216,使其覆蓋於緩衝層214上,並且塡滿溝渠206a 與 208a。 其中’典型的氧化製程係以高溫熱氧化的方式,當罩 幕層205a之材質爲複晶矽時,在進行氧化製程以形成襯氧 化層210的同時’會使裸露於開口 206與208之中的罩幕 層'204a ’部份氧化而形成氧化矽材質之防護層212,此防 5蒦層212.可以避免後續触刻製程的側向餓刻,防止絕緣層 216在溝渠206a與208a之頂端邊角處22〇產生凹陷現象; 而緩衝層214之材質與絕緣層216具有不同的鈾刻率,且 可以防止溝渠206a與208a之以防止溝渠2〇以與2〇8a之側 壁在後續的絕緣層216密實化製程中發生氧化作用,亦可 以避免後續蝕刻製程的側向蝕刻所造成的頸結效應;而絕 9 川中國國家標卒((、NS ) Λ4規格(210χϋ^Ύ~ *- (諳先閱讀背面之注意事項再填寫本頁)
3392twf.doc/006 A7 B7 五、發明説明(及) 緣層216之材質包括氧化矽,形成的方法例如是以四乙氧 基矽烷(TEOS)爲反應氣體,利用常壓化學氣相沉積法 (APGVD)先形成氧化矽,然後,再於高溫下,比如在約 爲1000°C的溫度條件下且含有氧氣的環境中,加熱約 10〜30分鐘’以使氧化矽材質之絕緣層216更加密實化 (Densmcation)。由於以氧氣進行密實化時所獲得之絕緣 層216的結構遠密實於以氮氣施行密實化者,因此可以增 加其所形成之隔離結構的絕緣隔離效果。而在此密實化的 過程中,介於基底200與絕緣層216之間的緩衝層214,則 可以阻擋氧氣的擴散,以避免溝渠206a與208a發生側壁 氧化。 接著’請參照第2D圖,去除部份的絕緣層216,以使 元件全面性平坦化。本發明係先利用化學機械硏磨法,進 行全面性平坦化,去除部份的絕緣層216,使平坦化之後 的絕緣層216a仍有部份覆蓋於罩幕層205a上方所覆蓋之 糸考衝層2丨4上。 然後,請參照第2E圖,以罩幕層204a爲蝕刻終止層, 去除部份的絕緣層216a、部份的緩衝層214以及罩幕層 205a,以使留下之緩衝層214a只覆蓋於保護層212、墊氧 化層202a以及襯氧化層210上,並同時留下溝渠206a與 208a的絕緣層216aa與絕緣層216bb。當絕緣層216a與罩 幕層205a之材質均爲氧化矽、緩衝層214之材質爲氮化 矽、而罩幕層204a之材質爲複晶矽時,較佳的,係選擇對 氮化矽具有低選擇比、而對複晶矽具有高選擇比之氧化物 10 -—_____________________ 本紙張尺度谇州中國國家摞净((,NS ) Λ4規格(210X297公漦) 一 (讀先閲讀背面之注意事項再填寫本頁) •裝· • ' 訂 經".部中央樣準而兵-τ""合竹,社印來 3392twf.doc/006 :f-K部中次«準局兵-T消於合竹社印¥ A7 B7 五、發明説明(?;> 反應性離子蝕刻(Reactl〇n I〇n Etch,RIE)法進行回鈾刻, 以R日寸去除部份的絕緣層216 a、部份的緩衝層214以及罩 幕層205a ’留下之緩衝層214a只覆蓋於保護層212、墊氧 化層202a以及襯氧化層210上,並同時留下溝渠206a與 208a的絕緣層216aa與絕緣層216bb。 其後,請參照第2F圖,依序去除罩幕層204a與墊氧 化層202a,以使留在基底200之溝渠206a與208a之中的 絕緣層216aa、216bb、緩衝層214a與襯氧化層210形成隔 離區218a與218b。典型的方法包括使用非等向性蝕刻法, 例如以乾式電漿蝕刻法去除複晶矽材質之罩幕層204a,裸 露出墊氧化層202a。其後,再利用等向性蝕刻法,例如以 氫氟酸溶液浸蝕之濕式蝕刻法,或非等向性蝕刻法,例如 電漿乾式鈾刻法,去除墊氧化層202a,而在基底200中形 成隔離區218a與218b。 由於溝渠206a與208a之中的絕緣層216aa與216bb, 係將基底200上所形成的絕緣層216’先以化學機械硏磨法 進行平坦化,使部份的絕緣層216a仍留在罩幕層205a上 方之緩衝層214上,其後’再以反應性離子蝕刻的方式進 行回蝕刻所形成。因此’可以減少化學機械硏磨製程中, 其硏漿之顆粒造成絕緣層216aa與216bb產生刮痕的現 象,並且可以減少圖案密度的不同對化學機械硏磨製程之 均勻度所造成之影響。 另一方面,由於去除罩幕層204a之後,氧化物防護層 212仍位於溝渠2〇6a與208a之頂端邊角處220的上方,因 冢紙狀ΐϋ卩酬家標⑽)Λ4規格(训x W7公釐) (請先閲讀背面之注意事項再填寫本頁)
3392twf.doc/006 五、發明説明U〇 ) (誚先閲讀背面之注意事項再填寫本頁) 此,此氧化物防護層212,在去除墊氧化層202a的濕式貪虫 刻製程中,可以增加等向性蝕刻之途徑,避免絕緣層2丨6aa 與216!bb在溝渠206a與208a之頂端邊角處220產生凹陷的 現象’防止頸結效應的發生。而形成於絕緣層216aa與2丨6bb 週緣的緩衝層214a,除了可以防止溝渠206a與2〇8a發生 側壁氧化’亦可在在去除墊氧化層202a的濕式蝕刻製程 中,避免側向蝕刻之損耗,防止絕緣層216aa與2l6bb在 溝渠206a與208a之頂端邊角處22Q產生凹陷的現象,防,止 頸結效應的發生。 因此,本發明具有以下之特徵: 1. 防止頸結效應。 2. 可以有效地控制化學機械硏磨製程的均勻性。 3. 防止碟狀效應的發生。 4. 避免刮痕的形成。 5. 使形成於溝渠之中的絕緣層較習知者密實。 ^ 6 _防止溝渠之側壁在通入氧氣的密實化製程中發生側 壁氧化作用。 .雖然本發明已以一較佳實施例揭露如上,然其並非用 以限定本發明’任何熟習此技藝者,在不脫離本發明之精 神和範圍內’當可作各種之更動與潤飾,因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 '4—、紙张尺度边圯中國國家標卒(CNS〉Λ4規格(210X 297公釐)

Claims (1)

  1. 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 1. 一種淺溝渠隔離區之製造方法,包括下列步驟: 提供一基底;_ 在該基底上形成一墊氧化層; 在該墊氧化層上形成一第一罩幕層; 於該第一罩幕層上形成一第二罩幕層; 將該第二罩幕層、該第一罩幕層與該墊氧化層圖案 化,以形成一開口; 以該第二罩幕層爲硬罩幕,在該基底中形成一溝渠; 進行氧化製程,以在該溝渠所裸露的該基底表面形成 一襯氧化層,並使裸露於該開口之該第一罩幕層週緣形成 一氧化物防護層; 於該基底上形成共形之一緩衝層; 在該基底上形成一絕緣層,使其覆蓋該緩衝層,並塡 滿該溝渠; 以該第一罩幕層爲終止層,去除部份之該絕緣層、部 份,之該緩衝層與該第二罩幕層; 去除該第一罩幕層;以及 .去除該墊氧化層。 2. 如申請專利範圍第1項所述之淺溝渠隔離區之製 造方法,其中,該第一罩幕層之材質與該第二罩幕層、該 墊氧化層之材質具有不同的蝕刻率。 3. 如申請專利範圍第2項所述之淺溝渠隔離區之製 造方法,其中,該第一罩幕層之材質包括複晶矽。 4. 如申請專利範圍第3項所述之淺溝渠隔離區之製 (請先閱讀背面之注意事項再填寫本頁)
    本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 3392twf.doc/006 A8 B8 C8 D8 逐濟部中央榇準局員工消費合作社印製 六、申請專利範圍. 造方法,其中,去除該第一罩幕層的方法包括非等向性貪虫 刻法。 5. 如申請專利範圍第4項所述之淺溝渠隔離區之製 造方法,其中去除該第一罩幕層的方法包括乾式電漿蝕刻 法。 6. 如申請專利範圍第2項所述之淺溝渠隔離區之製 造方法,其中,該第二罩幕層之材質包括氧化矽。 7. 如申請專利範圍第1項所述之淺溝渠隔離區之製 造方法,其中,該緩衝層之材質與該墊氧化層具有不同的 蝕刻率,且可以避免該溝渠發生側壁氧化。 8. 如申請專利範圍第7項所述之淺溝渠隔離區之製 造方法,其中,該緩衝層之材質包括氮化矽。 9. 如申請專利範圍第1項所述之淺溝渠隔離區之製 造方法,其中,該絕緣層之材質包括氧化矽。 10. 如申請專利範圍第1項所述之淺溝渠隔離區之製 .造,方法,其中,以該第一罩幕層爲終止層,去除部份之該 絕緣層、部份該緩衝層與該第二罩幕層之步驟包括: %以化學機械硏磨法去除部份之該絕緣層,使留下之部 份該絕緣層仍覆蓋於該第二罩幕層上方;以及 以該第一罩幕層爲蝕刻終止層,進行一回蝕刻製程, 以去除覆蓋於該第二罩幕層之該絕緣層、部份之該緩衝層 與該第二罩幕層。 11. 如申請專利範圍第10項所述之淺溝渠隔離區之製 造方法,其中,該回蝕刻製程的方法包括反應性離子蝕刻 (請先閱讀背面之注意事項再填寫本頁) •裝· 1T- 線 本紙張尺度適用中國國家揉準(CNS ) A4規格(210X 297公釐) 經濟部中央標準局員工消費合作社印製 六、申請專利範圍. 法。 12. 如申請專利範圍第1項所述之淺溝渠隔離區之製 造方法,其中,去除該墊氧化層的方法包括非等向性蝕刻 法。 13. —種淺溝渠隔離區之製造方法,包括下列步驟: 提供一基底; 在該基底上形成一墊氧化層; 在該墊氧化層上形成一複晶矽罩幕層; 於該複晶矽罩幕層上形成一氧化矽罩幕層; 將該氧化矽罩幕層、該複晶矽罩幕層與該墊氧化層圖 案化,以形成一開口; 以該氧化矽罩幕層爲硬罩幕,在該基底中形成一溝 渠; 進行氧化製程,以在該溝渠所裸露的該基底表面形成 一襯氧化層,並使裸露於該開口之該複晶矽罩幕層週緣形 成一氧化物防護層; , .λ 於該基底上形成共形之一氮化矽緩衝層; .在該基底上形成一絕緣層,使其覆蓋該氮化矽緩衝 層,並塡滿該溝渠; 以該複晶矽罩幕層爲終止層,去除部份之該絕緣層、 部份之該緩衝層與該氧化矽罩幕層; 去除該氧化矽罩幕層;以及 去除該墊氧化層。 14. 如申請專利範圍第13項所述之淺溝渠隔離區之製 (請先閲讀背面之注意事項再填寫本頁) -裝· 、βτ- 一線 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) 3965S0 3392twf.doc/006 A8 B8 C8 ----D8 六、申請專利範圍、 造方法,宜中,|、丨w i = 一:M該複晶矽罩幕層爲終止層,去除部份之 dfg/ltif ' 該緩衝層與該氧化矽罩幕層之步驟包 括: 磨法去除部份該絕緣層,使留下之部份 該絕緣層/乃覆曰蓋於該氧化砂罩幕層上方;以及 〇 壤幕層爲蝕刻終止層,進行一回蝕刻製 f呈’以去除覆崎該氧傾罩幕層上方之該絕緣層、部份 之該氮化砂緩f —。 ^ 15.如申§f專利範圍第14項所述之淺溝渠隔離區之製 造方'法’其中’ Η亥回蝕刻製程的方法包括氧化物反應性離 子蝕刻法。 & 16·如申請專利範圍第14項所述之淺溝渠隔離區之製 造方法%其中該回蝕刻製程的方法包括對該氮化矽緩衝層 具有低選擇比、而對該複晶矽罩幕層具有高選擇比之氧化 物反應性離子蝕刻丨去。 Π.如申請專利範圍第13項所述之淺溝渠隔離區之製 造方法’其中’去除該複晶矽罩幕層的方法包括非等向性 餓刻法。 18·如申請專利範圍第17項所述之淺溝渠隔離區之製 造方法’其中去除該複晶矽罩幕層的方法包括乾式電漿蝕 刻法。 19. 如申請專利範圍第13項所述之淺溝渠隔離區之製 造方法,其中,該絕緣層之材質包括氧化矽。 20. 如申請專利範圍第13項所述之淺溝渠隔離區之製 造方法,其中,去除該墊氧化層的方法包括非等向性蝕刻。 本紙張尺度適用中國國家標準(CNS ) Α4规格(2丨〇Χ297公釐)
TW087118024A 1998-10-30 1998-10-30 Process for shallow trench isolation TW396520B (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW087118024A TW396520B (en) 1998-10-30 1998-10-30 Process for shallow trench isolation
US09/235,262 US6258692B1 (en) 1998-10-30 1999-01-22 Method forming shallow trench isolation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW087118024A TW396520B (en) 1998-10-30 1998-10-30 Process for shallow trench isolation

Publications (1)

Publication Number Publication Date
TW396520B true TW396520B (en) 2000-07-01

Family

ID=21631816

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087118024A TW396520B (en) 1998-10-30 1998-10-30 Process for shallow trench isolation

Country Status (2)

Country Link
US (1) US6258692B1 (zh)
TW (1) TW396520B (zh)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000340644A (ja) * 1999-05-27 2000-12-08 Mitsubishi Electric Corp 半導体装置の製造方法
KR100674896B1 (ko) * 2000-07-26 2007-01-26 삼성전자주식회사 반도체 집적회로의 트렌치 소자 분리 방법
JP3575408B2 (ja) * 2000-08-15 2004-10-13 セイコーエプソン株式会社 トレンチ素子分離領域を有する半導体装置の製造方法
KR100346842B1 (ko) * 2000-12-01 2002-08-03 삼성전자 주식회사 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법
KR100428804B1 (ko) * 2001-02-23 2004-04-29 삼성전자주식회사 반도체 제조 공정의 막질 형성 방법, 이를 이용한 트렌치 격리 형성 방법 및 그에 따른 소자 분리 트렌치 격리 구조
KR100403627B1 (ko) * 2001-05-08 2003-10-30 삼성전자주식회사 트랜치 소자분리 방법
DE10202140A1 (de) * 2002-01-21 2003-08-07 Infineon Technologies Ag Verfahren zum Herstellen eines Hohlraums in einem monokristallinen Siliziumsubstrat und Halbleiterbaustein mit einem Hohlraum in einem monokristallinen Siliziumsubstrat mit einer epitaktischen Deckschicht
JP2003273206A (ja) * 2002-03-18 2003-09-26 Fujitsu Ltd 半導体装置とその製造方法
KR100443126B1 (ko) * 2002-08-19 2004-08-04 삼성전자주식회사 트렌치 구조물 및 이의 형성 방법
KR20040060474A (ko) * 2002-12-30 2004-07-06 동부전자 주식회사 임베디드 반도체 장치의 소자 분리 구조물의 형성 방법
TWI320215B (en) * 2003-04-07 2010-02-01 Method of forming shallow trench isolation(sti) with chamfered corner
KR100541680B1 (ko) * 2003-11-28 2006-01-11 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US7098116B2 (en) * 2004-01-08 2006-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation method for reducing oxide thickness variations at different pattern densities
JP4825402B2 (ja) * 2004-01-14 2011-11-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7410864B2 (en) * 2004-04-23 2008-08-12 Infineon Technologies Ag Trench and a trench capacitor and method for forming the same
KR100575339B1 (ko) * 2004-10-25 2006-05-02 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자의 제조 방법
TW200633121A (en) * 2005-03-03 2006-09-16 Powerchip Semiconductor Corp Method for manufacturing shallow trench isolation structure
US20060244095A1 (en) * 2005-04-29 2006-11-02 Barry Timothy M Method of forming a shallow trench isolation structure with reduced leakage current in a semiconductor device
US7271104B2 (en) * 2005-06-30 2007-09-18 Lexmark International, Inc. Method for dry etching fluid feed slots in a silicon substrate
US7998809B2 (en) * 2006-05-15 2011-08-16 Micron Technology, Inc. Method for forming a floating gate using chemical mechanical planarization
US7833893B2 (en) * 2007-07-10 2010-11-16 International Business Machines Corporation Method for forming conductive structures
US20110115019A1 (en) * 2009-11-13 2011-05-19 Maxim Integrated Products, Inc. Cmos compatible low gate charge lateral mosfet
US8963241B1 (en) 2009-11-13 2015-02-24 Maxim Integrated Products, Inc. Integrated MOS power transistor with poly field plate extension for depletion assist
US8946851B1 (en) 2009-11-13 2015-02-03 Maxim Integrated Products, Inc. Integrated MOS power transistor with thin gate oxide and low gate charge
US20110115018A1 (en) * 2009-11-13 2011-05-19 Maxim Integrated Products, Inc. Mos power transistor
US8987818B1 (en) 2009-11-13 2015-03-24 Maxim Integrated Products, Inc. Integrated MOS power transistor with thin gate oxide and low gate charge
US8969958B1 (en) 2009-11-13 2015-03-03 Maxim Integrated Products, Inc. Integrated MOS power transistor with body extension region for poly field plate depletion assist
KR101116358B1 (ko) * 2009-12-30 2012-03-09 주식회사 하이닉스반도체 매립게이트를 구비하는 반도체장치 제조 방법
US8349653B2 (en) 2010-06-02 2013-01-08 Maxim Integrated Products, Inc. Use of device assembly for a generalization of three-dimensional metal interconnect technologies
US10672748B1 (en) 2010-06-02 2020-06-02 Maxim Integrated Products, Inc. Use of device assembly for a generalization of three-dimensional heterogeneous technologies integration
CN105097491B (zh) * 2014-04-30 2018-09-21 无锡华润上华科技有限公司 一种基于氮氧化硅抗反射层的化学机械平坦化工艺
US9472572B2 (en) * 2014-05-06 2016-10-18 Globalfoundries Inc. Fin field effect transistor (finFET) device including a set of merged fins formed adjacent a set of unmerged fins
US9871100B2 (en) 2015-07-29 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Trench structure of semiconductor device having uneven nitrogen distribution liner
US20230135653A1 (en) * 2021-10-28 2023-05-04 Micron Technology, Inc. Buried connection line for peripheral area

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6020230A (en) * 1998-04-22 2000-02-01 Texas Instruments-Acer Incorporated Process to fabricate planarized deep-shallow trench isolation having upper and lower portions with oxidized semiconductor trench fill in the upper portion and semiconductor trench fill in the lower portion
US6074927A (en) * 1998-06-01 2000-06-13 Advanced Micro Devices, Inc. Shallow trench isolation formation with trench wall spacer
TW410423B (en) * 1998-10-21 2000-11-01 United Microelectronics Corp Manufacture method of shallow trench isolation

Also Published As

Publication number Publication date
US6258692B1 (en) 2001-07-10

Similar Documents

Publication Publication Date Title
TW396520B (en) Process for shallow trench isolation
US6228727B1 (en) Method to form shallow trench isolations with rounded corners and reduced trench oxide recess
TW410423B (en) Manufacture method of shallow trench isolation
US5989977A (en) Shallow trench isolation process
US6057210A (en) Method of making a shallow trench isolation for ULSI formation via in-direct CMP process
US5926722A (en) Planarization of shallow trench isolation by differential etchback and chemical mechanical polishing
US5811345A (en) Planarization of shallow- trench- isolation without chemical mechanical polishing
US6015757A (en) Method of oxide etching with high selectivity to silicon nitride by using polysilicon layer
TW416136B (en) DRAM capacitor strap
TW389982B (en) Method of manufacturing shallow trench isolation
US6331472B1 (en) Method for forming shallow trench isolation
US6107159A (en) Method for fabricating a shallow trench isolation structure
TW426934B (en) Method for shallow trench isolation of transistors without using chemical-mechanical polishing
CN100477154C (zh) 浅沟槽隔离结构的制造方法
US6063689A (en) Method for forming an isolation
US6503815B1 (en) Method for reducing stress and encroachment of sidewall oxide layer of shallow trench isolation
TW395024B (en) The method to shape up a shallow trench for isolation in IC
US6368973B1 (en) Method of manufacturing a shallow trench isolation structure
TW513776B (en) Manufacturing method of shallow trench isolation structure
TW400613B (en) The manufacture method of Shallow Trench Isolation(STI)
TW396514B (en) Method for forming shallow trench isolation
TW480658B (en) Manufacturing method for shallow trench isolation structure
TW395009B (en) Manufacturing method of a shallow trench isolation structure
TW436974B (en) Method for smoothing shallow trench isolation
TW395017B (en) Method of manufacturing a shallow trench isolation

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees