TW393759B

TW393759B - Semiconductor storage device

Info

Publication number: TW393759B
Application number: TW87121488A
Authority: TW
Inventors: Toshio Yamada
Original assignee: Matsushita Electric Ind Co Ltd
Priority date: 1998-03-12
Filing date: 1998-12-22
Publication date: 2000-06-11
Also published as: WO1999046776A1; JPH11260056A

Description

五、發明說明（1) 發明發明之領域本發明係有關半導體記憶裝置，尤其有關Μ 0 s動態隨機存取記憶體（dram)者。 1用技術圖9表示作為習知的半導體記憶裝置的MOS動態隨機存取記憶體（DRAM )的構成例，其感測放大器部與周邊的構成 (參考特公昭6 1 - 3 7 7 0 7號公報）。如圖9所示，由電容器與電晶體形成的記憶體單元MC 0、MC 1分別連接於成對的位元線b i t與其反相位元線Xb i t，對於此位元線對b i t與xb i t，設有感測放大器部SA，其具備：預充電電路PR ; NM〇s對晶體NP ;及PMOS電晶體對pp。此外，位元線對bu、χΗ 士透過行開關CLSW而連接於作為資料讀取用信號線對im、DT1:此外，圖9中為了便於說明，連接於各貝/元線線的S己憶體單元僅有—個，實際的庐置中者妒古$虹/ 憶體二C連接於各丄實中:以況，==9線：約有2 5 6個記憶體單元連二間圖。位元線b t所二以體L己憶裝置的動作時位VDD/2CVDD為電源虎讀出^之剛，被預充電至電昇，連接於此字元線立者上、子，70 的，位上的記憶體單元MC0所苦 ' 幵’連接於此字元線WL0 故位元線bit之電積的信號電荷被讀出至位元線bit，其次，降低第變化少許° 1感測放大驅動信號VSN的電位，接著昇

五、發明說明（2) 高第2感測放大驅動信號VSP的電位，藉此，感測放大器部 SA由於NMOS電晶體對NP與PMOS電晶體對PP的動作，放大位元線對b i t、xb i t之間的微小電位差△ V。接著，對記憶體單元MC進行再寫入動作。然後，預充電電路PR開始動作，位元線對bit、xbit被充電至電位為VDD/2。本發明欲解決之課題近年來，半導體記憶裝置的低消耗電力化成為一種趨勢，不過，預充電動作時所消耗的大量電流成為降低電力消耗的一大困難點。而為了降低消耗電流有人提出降低電源電壓的方式，但隨著電源電壓的降低，感測放大所需的放大時間（感測放大器部放大信號所需的時間）亦明顯地增大，因此電源電壓之降低亦有其限度。有鑑於上述問題，本發明之目的在於提供一種半導體記憶裝置，當預充電動作時其需要的消耗電流較習知者為小 0 解決問題之方法為了達成上述目的，申請專利範圍第1項之發明為一種半導體記憶裝置，具有：複數個記憶體單元；及複數個位元線對；複數個感測放大器部；相對於各位元線分別設置，將由該位元線對自記憶體單元讀出的資料加以放大輸出。該複數位元線之中，至少一部份其預充電電位設定成第1與第2兩個不同電位。根據申請專利範圍第1項之發明，在被預充電於第1電位的位元線與被預充電於第2電位的位元線之間，位元線

第5頁五、發明說明（3) 充放電電流會彼此抵消，而使預充電電流較習知者為小。申請專利範圍第2項之發明為在前述申請專利範圍第1 項之半導體記憶裝置中，尚具有：預充電輔助機構，當預充電動作時，在被預充電於第1電位的位元線與被預充電於第2電位的位元線之間，使電荷傳送而輔助該預充電動作。根據申請專利範圍第2項之發明，當預充電動作時，由於預充電輔助機構，電荷在被預充電於第1電位的位元線對與被預充電於第2電位的位元線對之間被傳送，由於該預充電動作被輔助，因此預充電動作時所須的電流較習知者為小。結果，半導體記憶裝置的消耗電力大幅地降低。申請專利範圍第3項之發明為在前述申請專利範圍第2 項之半導體記憶裝置中，尚具有：第1及第2感測放大器驅動信號線，用以傳送驅動前述各感測放大器部的信號。前述預充電輔助機構具有：預充電輔助切換機構，用以切換控制是否使前述第1及第2感測放大器驅動信號線短路，當預充電動作時，藉由此預充電輔助切換機構而使前述第1 及第2感測放大器驅動信號線短路，透過此短路的第1及第 2感測放大器驅動信號線，被預充電於第1電位的各位元線中，由記憶體單元資料被讀出、電位產生變化的第1位元線，與被預充電於第2電位的各位元線中，由記憶體單元資料被讀出、電位產生變化的第2位元線，兩者之間有電荷被傳送。

4 五、發明說明（4) 申請專利範圍第4項之發明為在前述申請專利範圍第3 項之半導體記憶裝置中，複數個感測放大器部分別具有：第1電晶體對，由對應的位元線對間串聯連接的兩個導電型電晶體其中之一所構成，連接於一電晶體的位元線之電位加在另一個電晶體的閘極上，且電晶體彼此之間的連接部與該第1感測放大器驅動信號線連接；及第2電晶體對，由對應的位元線對間串聯連接之兩個另一種導電型電晶體所構成，連接於一電晶體的位元線之電位加在另一個電晶體的閘極上，且電晶體彼此之間的連接部與該第2感測放大器驅動信號線連接。由於該預充電輔助切換機構，該第 1及第2感測放大器驅動信號線被短路時，在該第1位元線與第2位元線之間，電荷透過以下電路而被傳送：被短路的第1及第2感測放大器驅動信號線；該第1位元線對應的感測放大器部所具有的第1與第2電晶體對其中之一；及該第2位元線對應的感測放大器部所具有的第1與第2電晶體對之另一。申請專利範圍第5項之發明為在前述申請專利範圍第1 項之半導體記憶裝置中，預充電於前述第1電位之位元線的數目與預充電於前述第2電位之位元線的數目幾乎相等。申請專利範圍第6項之發明為在前述申請專利範圍第1 h 項之半導體記憶裝置中，複數之感測放大器部具有：第1 感測放大器群，由佈局上相鄰的複數個感測放大器部所構成；第2感測放大器群，由佈局上相鄰的複數個感測放大

五、發明說明（5) 器部所構成。前述第1感測放大器群所對應的位元線其預充電電位設定為前述第1電位；另一方面，前述第2感測放大器群所對應的位元線其預充電電位設定為前述第2電位。申請專利範圍第7項之發明為在前述申請專利範圍第1 項之半導體記憶裝置中，具備：複數個資料線對，用以傳送由前述複數個感測放大器部所放大輸出的記憶體單元資料。前述各資料線對被預充電於記憶體單元資料傳送前之預定電位，且該預充電電位實質上同於對應之感測放大器部對於位元線對所充電之電位。申請專利範圍第8項之發明為在前述申請專利範圍第7 項之半導體記憶裝置中，資料線對為配置成與前述位元線對約平行的通用位元線對。申請專利範圍第9項所述之解決機構包含：複數個記憶體單元；複數個位元線對；複數個感測放大器部，相對於各位元線對而分別設置，用以將該位元線對由記憶體單元讀出的資料加以放大輸出。尚具備：選擇預充電機構，當預充電動作時，該電位將由預充電電位變化的位元線選擇性地連接於預充電節點，而進行預充電動作。申請專利範圍第1 〇項所述之解決機構包含：複數個記憶體單元；複數個位元線對；複數個感測放大器部，相對於各位元線對而分別設置，用以將該位元線對由記憶體單元讀出的資料加以放大輸出。尚具備：通用位元線對群，與前述複數位元線對約平行配置，用以傳送由前述複數感

五、發明說明（6) 測放大器部輸出的資料，各通用位元線對分別透過個以上的感測放大器部與切換機構而連接，此切換動作方式係使得複數感測放大器部不會同時電性連通用位元線對。申請專利範圍第11項所述之解決機構包含：複憶體單元；複數個位元線對；複數個感測放大器部於各位元線對而分別設置，用以將該位元線對由記元讀出的資料加以放大輸出。尚具備：通用位元線與前述複數位元線對約平行配置，用以傳送由前述測放大器部輸出的資料；第1及第2資料放大機構，通用位元線對群所傳送的資料分別加以放大輸出。 1及第2資料放大機構之輸出資料的位元數互異。申請專利範圍第1 2項之發明為在前述申請專利 11項之半導體記憶裝置中，前述通用位元線對群係跨於前述記憶體單元與感測放大器部所構成之記憶的配置區域。前述第1及第2資料放大機構係設置於述通用位元線對群之記憶體核心的配置區域之兩端申請專利範圍第1 3項之發明為在前述申請專利 1 2項之半導體記憶裝置中，具備：超並列處理裝置複數位元的資料處理。此超並列處理裝置係以前述第2資料放大機構其中之一的輸出資料作為其輸入e 圖式之簡單說明本發明之上述及其他目的、優點和特色由以下施例之詳細說明中並參考圖式當可更加明白，其中至少兩機構的接於該數個記，相對憶體單對群，複數感將前述前述第範圍第配置成體核心夾著前〇範圍第，進行第1及較佳實

第9頁五、發明說明（7) 圖1 :本發明之第1實施例相關的半導體記憶裝置的構成電路圖。圖2 :圖1所示之本發明的第1實施例相關的半導體記憶裝置的動作之時間圖。圖3 : ( a )與（b )為用以說明在本發明之第1實施例中消耗電流可被降低。圖4 :用以說明在本發明之第1實施例相關的半導體記憶裝置中，電源電壓與感測時間的關係圖。圖5 :本發明之第2實施例相關的半導體記憶裝置的構成電路圖。圖6 :本發明之第3實施例相關的半導體記憶裝置的構成電路圖。圖7 :本發明之第4實施例相關的半導體記憶裝置的構成電路圖。圖8 :使用本發明相.關的記憶體核心之半導體晶片的概略構成圖。圖9 :習知的半導體記憶裝鞏之構成例。圖1 0 :圖9所示之習知的半導體記憶裝置的動作之時間圖〗 - 符號說明 MC記憶體單元 UBi, XUBi, LBi， XLBi 位元線 USAi， LSAi感測放大器部 VDD電源電壓（第1電位）

第10頁五、發明說明（8) VSS接地電壓（第2電位） SWSH預充電輔助切換機構 VSN第1感測放大器驅動信號線 VSP第2感測放大器驅動信號線 UNPi， LNPi第1電晶體對 UPPi， LPPi第2電晶體對 GRBU， XGRBU第1通用位元線對 GRBL, XGRBL第2通用位元線對 U C位元線，U C L 2 , L C位元線，L C L 2行切換（切換機構） 4 2第1中間放大器（第1資料放大機構） 43第2中間放大器（第2資料放大機構） 4 4 b, 4 5 b行切換（切換機構） 4 6通用位元線對群 5 1記憶體核心 5 2通用位元線對群 5 3第1中間放大器（第1資料放大機構） 5 4第2中間放大器（第2資料放大機構） 56超並列處理裝置較佳實施例之詳細說明 (第1實施例）圖1為本發明之第1實施例相關的半導體記憶裝置的構成電路圖。在圖1所示之實施例相關的半導體記憶裝置中，具有複數個記憶體單元MC的記憶體單元陣列在佈局上係在字元線WL之上側與下側分別配置。圖1中，UB i, XUB i

第11頁五、發明說明（9)

(i =卜η )為上側之位元線對；^幻 γ T R · . . , A 位元線對；USAi Ci = l~r〇 & & ^ 〜Π)為下側之 ~碑構成第1感測放大器群之上側感測放大器部；LS A i ( i = 1〜n、邕冰々够0 =野心上側下侧感測放大器部。）為構成第2感測放大器群之上側感測放大器部USAi (iq~n)分別具構成的二=電路UPRl、第1電晶體對UNPl及第2電晶體對 UPPi。同樣地，下側感測放大器部LSAi (i = hn)分別旦有.3個NjOS構成的預充電電路LpRi、第第2電晶體對LPPi 。 TL· κι π 感，放大器部USAi所具有的預充電電路upRi與下側感測放大益部LSAi所具有的預充電電路LpRi均由預充電時計信號PPRE所控帝卜預充電時計信號卩州變成,,h"的話，預充電電路UPRi將其對應的位元線對UBi， XUBi分別充電至作為第1電位的電源電壓”])。另一方面，預充電電將其對應的位元線對Ui， uBi分別充電至作為第2 電位的接地電壓VSS。虫磁ί側感測放大器部USAi所具有的第1電晶體對UNPi由二連接於對應的位元線對UBi，XUBi之間的兩個NM〇s所 1成’與其中之一的NM〇s連接之位元線之電位加在另一個 M0S的閘極上。下側感測放大器部LSA丨所具有的第1電晶體對L N P i亦同，由串聯連接於對應的位元線對L B i, X L B i 之間的兩個NM0S所構成，與其中之一的NM0S連接之位元線之電位加在另一個隨〇5的閘極上。上侧感測放大器部USAi所具有的第2電晶體對UPPi由

第12頁五、發明說明（10) ------ 連應的位元線對UBi， XUBi之間的兩個”〇5所構成，與其中之一的PM0S連接之位元線之電位加在另一個 PMOS的閘極上。下侧感測放大器部LSAi所具有的第2電晶體對LPPi亦同，由串聯連接於對應的位元線對LBi， XLBi 之間的兩個PMOS所構成，與其中之一的pM〇s連接之位元線之電位加在另一個PM0S的閘極上。驅動各感測放大器部USAi、LSAi的NSA驅動器11及PSA 驅動器1 2相應於驅動控制信號SEN，透過第1與第2感測放大器驅動信號線VSN、VSP分別將驅動信號供給予各感測放大器部USAi、LSAi。第1感測放大器驅動信號線分別連接於各感測放大器部USAi、LSAi之第1電晶體對UNPi 、 L N P i中之N Μ 0 S彼此之間的連接部。另一方面，第2感測放大器驅動信號線VSP分別連接於各感測放大器部USA i、 LSAi之第2電晶體對UPPi 、LPPi中之PMOS彼此之間的連接部。相較於習知的半導體記憶裝置的話，構成記憶體單元陣列的元件數並未改變。異於習知的半導體記憶裝置者在於：上側感測放大器部U S A i之預充電電路u p R丨係由ρ μ 〇 S構成，當充電對應的位元線對UB i， XUB i時，預充電電位為 V D D。另一方面，下側感測放大器部L S A i之預充電電路 LPRi係由NM0S構成，當充電對應的位元線對LBi， XLBi 時，預充電電位為vss。再者’設有用以控制是否使第1與第2感測放大器驅動信號線VSN、VSP短路的預充電輔助切換機構swSH的這點亦

第13頁五、發明說明（11) 與習知的半導體記憶裝置大為不同。在根據本實施導體記憶裝置中，預充電辅助機構由以下部份構箱Z 電輔助切換機構SWSH、第1與第2感測放大器驅動號=充 VSN、VSP ’ 及各第1 與第2 電晶體對UNPi 、uppi 、LeNpi'-、 L P P 1 。此外，預充電節點由第j與第2感測放大線VSN、VSP所構成；選擇預充電機構由以不部份=、f 側感測放大器部USAi所具有的第lf晶體對UNpi ，/ 感測放大器部L S A i所具有的第2電晶體對[p p丨。圖2表示圖丨所示之本發明的第丨實施例相關的記憶裝置的動作之時間圖。參考圖2 導體、上描诚^ α〒圖z說明本貫施例相關的二導^己憶裝置的動作。在圖2中，上側的位 ί 立元線UBl有"1 "被作為信號輸出；位元線XUBi有 0被^為信號輸出。另一方面，下側的位元線對LB j， ^中’位元線LBj有”丨”被作為信號輸出；位元 0"被作為信號輸出。首先，在記憶體單元之資料讀出前，由於預充電動 =，上側的位元線對UBi，XUBi被充電至？])1);不側的位元、·對LBj， XLBj被充電至VSS。且NSA驅動器UApSA驅動器不動作，第1與第2感測放大器驅動信號線VSN、vsp之電位被維持在V D D / 2。接著，進行由記憶體單元之資料讀出。連接於讀出對 ^圮憶體單元的字元線之電位被升高，使該記憶體單元所畜積的信號電荷輸出至對應的位元線對。此時，亦一併使虛擬字70線之電位上升，預先儲存於虛擬記憶體單元之

第14頁五、發明說明（12) 參考信號也為對應的位、元線對讀出。因此，在上側的位元線對UB i, XUB i .會產生微小的電位差△ V 1 ;在下側的位元線對LB j, XLB j會產生微小的電位差AV2。接著，位元線對所產生的微小電位差藉由感測放大器加以放大。首先，NSA驅動器1 1及PSΑ驅動器12相應於驅動控制信號SEN而動作，由於NSA驅動器1 1的動作，第1感測放大器驅動信號線VSN之電位被降低至VSS ;由於PSA驅動器1 2的動作，第2感測放大器驅動信號線VSP之電位被上升至VDD。由於第1與第2感測放大器驅動信號線VSN、VSP之電位變化，各感測放大器部USAi 、LSAi之第1電晶體對 UNPi、LNP j及第2電晶體對UPPi、LPP j會動作，進行所謂的感測放大動作，結果位元線對間的微小電位差被放大。造成上側的位元線XUBi之電位降低至VSS，且下側的位元線LB j之電位上升至VDD。由行開關所選擇的位元線對之資料由記憶體單元陣列被輸出後，各位元線對再度被預充電。此時，在預充電電路UPRi、LPR j之預充電動作前，使預充電輔助切換機構 SWSH導通，而使第1與第2感測放大器驅動信號線VSN、VSP 短路。藉此，進行預充電輔助動作。使預充電輔助切換機構SWSH導通，而使第1與第2感測放大器驅動信號線VSN、VSP短路的話，該電位幾乎設定為 VDD/2。由於此第1與第2感測放大器驅動信號線VSN、VSP 之電位的設定係根據電荷的再分配而決定，此時完全不會消耗電源電流。

第15頁五、發明說明（13) 結果，電位由預充電電位發生變化的位元線彼此之間，透過該位元線所對應的感測放大器部之第1或第2電晶體對，及第1與第2感測放大器驅動信號線VSN、VSP，而進行電荷之傳送。具體而言，在電位由預充電電位VDD降低至VSS的位元線XUBi ，與電位由預充電電位vss上升至VDD 的位元線LB j之間進行電荷傳送。如圖3(a)、（b)所示，由於位元線XUBi之電位由預充電電位VDD降低至VSS ’故電荷由第1感測放大器驅動信號線VSN透過第1電晶體對UNPi之NMOS TN2而被傳送。另°」方面，由於位元線LB j之電位由預充電電位vss上升至VDD，故電荷由第2感測放大器驅動信號線vsp透過第2 LPP j之PMOS TP1而被傳送。結果，在無來自外部電流供給的情況下’位兀線XUBi之電位上升至VDD/2。另一方面，位元線LB j之電位降低至VDD/2。換言之，對於電位產生變化的位元線二透過對應的感測放大器部之第i或第2電晶體對’選擇性地進行預充電輔助動作。最後’藉由各預充電電路upRi， LPRj ，進行同於習知的預充電動作。預充電時計信號ppRE變成"H"的話，上側之預充電電：U，會進行預充電，直到各位元線對，， XUBi.的電，達到預充電電位VDD為止；下側之預充電電路 LPR j會進行預^電’直到各位元線對LB j， XLBj的電位達到預充電電位V S S為止、一如，ί Μ，ί本實施例，藉由在使預充電電路動作前進打預充f ㈣，較之習知者可大幅降低消耗電流。

第16頁五、發明說明（14) 再者，根據本實施例的半導體記憶裝置，可設定較習知者更低的電源電壓。圖4表示根據本實施例的半導體記憶裝置中電源電壓與感測時間的關係。在圖4中，縱軸為電源電壓（V )，橫軸為感測時間（n s )。為了對照，.習知的半導體記憶裝置中電源電壓與感測時間的關係亦一併示於圖中。由圖4可知，根據本實施例的半導體記憶裝置相較於習知者，其感測放大器在更低的電源電壓下仍能正常動作。此係由於當電源電壓相同時，感測放大器部所具有的電晶體對之源極-汲極間所加的電壓約為習知者的兩倍。因此，在本實施例中，可設定較習知者更低的電源電壓。在低電源電壓下可正常動作之效果，與前述消耗電流降低之效果，兩者在半導體記憶裝置造成之整體效果使得消耗電流約為習知者的一半。再者，在本實施例中，預充電辅助動作雖係利用第1 與第2電晶體對或第1與第2感測放大器驅動信號線而進行，亦可另外設置預充電輔助動作用的電路。 (第2實施例）圖5表示本發明之第2實施例相關的半導體記憶裝置的構成電路圖。在第1實施例中，預充電電位不同的感測放大器群係在字元線方向成上下分離配置。而圖5所示之第2 實施例相關的半導體記憶裝置中，預充電電位不同的感測放大器群係在字元線W L方向成垂直分離配置。各構成元件及動作同於第1實施例。根據本實施例，由於可將電晶體導電型不同的預充電

第17頁五、發明說明（15) 電路夹著§己憶體單元部而分離配置，故較之第1實施例其佈局較為容易’可實現面積較小的記憶體核心（memory core) 〇 (第3實施例）、圖6表不本發明之第3實施例相關的半導體記憶裝置的構成電路圖。在圖6申，由感測放大器部的資料讀出、寫入相關的構成元件亦示於圖中。如該圖所示者，平行於位元線對UBi，X^i(i = l，2)及 LBi，XLBi(i = l，2)，形成有第 1通用位元線對GRBU， XGRBU，與第2通用位元線對GRBL， XGRBL °第1通用位元線對GRBU，XGRBU透過作為切換機構的灯開關UC位元線，ucL2而分別連接於預充電電位為VDd 的感測放大器部USA1， USA2 ;第2通用位元線對GRBL， XGRBL透過作為切換機構的行開關LC位元線，LCL2而分別連接於預充電電位為VSS的感測放大器部LSA1， LSA2。且’所謂通用位元線者係指與位元線平行形成的資料線。在本實施例相關的半導體記憶裝置中，資料讀出動作係依如下方式進行：讀出至感測放大器部USA1， USA2之記憶體單元M C的資料透過行開關U C位元線，U C L 2而被第1通用位元線對GRBU， XGRBU所讀出。另一方面，||出至感測放大器部LSA1， LSA2之記憶體單元MC的資料透過行開關Lc 位元線，LCL2而被第2通用位元線對GRBL， XGRBL所讀出。由第1通用位元線對GRBU， XGRBU傳送的記憶體單元MC的資料藉由第1中間放大器3 3而放大；且由第2通用位元線對 GRBL， XGRBL傳送的記憶體單元MC的資料藉由第2中間放大

五、發明說明（16) 器34而放大，分別輸出至裝置外部。本實施例之特徵在於：當資料讀出之際，第1通用位元線對GRBU， XGRBU由於VDD預充電電路31而被預充電至源電壓VDD ;另一方面，第2通用位元線對GRBL， XGRBL由於VSS預充電電路32而被預充電至接地電Mvss。換+之各通用位元線對分別被預充電至相當於連接的感測^考部之預充電電位的電位。因此，藉由合併互相連接的通用位元線對與感測放大器部之預充電電位，可使通用位元對之充放電所造成的電流消耗減低至最小。圖6中’為了簡化說明之故，一個通用位元線對連有兩個感測放大器部。當然不限於此，一個通用位元可連接任意個感測放大器部。 τ 再者圖6中，第1與第2通用位元線對GRBU， XgRBU與 GRBL， XGRBL係表示成避開各感测放大器部，之β =,面的複雜性。實際的情況是通用位元線對;置於丨含感測放大器部上的任意位置。 (第4實施例）圖7表示本發明之第4實施例相關的半導體記當ί J %圖姐⑹圖7戶斤=，/實施例相關的半導體^隱裝置汉有.Υ解碼器41 ，第1感測放大器群44a之各〇，由Y解碼器41的輸出Yi所控制；另一方面，第2汗大器群4 5 a之各行開關4 5 b係由Y解碼器4 1的輸出γ〗所^制。因此’感測放大器群44a、45a所輸出的資料不會互二相干涉’可透過通用位元線對群46而讀出。

第19頁五、發明說明（17) 再者，本實施例相關的半導體記憶裝置中，通用位元線對群4 6之兩側設有：作為第1資料放大機構的第1中間放大器4 2 ;及作為第2資料放大機構的第2中間放大器4 3。第 1中間放大器42是兩位元的輸出；第2中間放大器43是四位元的輸出。藉由上述構成，本實施例相關的半導體記憶裝置可作為雙埠記憶體而動作。再者，圖7中為了簡化圖面，信號線對全部以單線表示。並為了簡化圖面，通用位元線對群4 6係表示成避開第 1與第2感測放大器群44a、45a。實際的情況是通用位元線對群可平行於位元線、配置於包含感測放大器部上的任意位置。圖8表示使用本發明相關的記憶體核心之半導體晶片的概略構成圖。如圖8所示，記憶體單元與感測放大器部構成的記憶體核心5 1配置於半導體晶片5 0之約中央位置，通用位元線對群5 2被配線於圖中之約上下方向。通用位元線對群5 2之一端（圖之下側）設有作為第1資料放大機構的第1中間放大器5 3，記憶體核心5 1與半導體晶片5 0外部之間的資料輸出入係透過第1中間放大器5 3 ，經由輸出入部 55而進行。輸出入部55之輸出位元寬度通常為16位元左右。而通用位元線對群5 2之另一端設有作為第2資料放大機構的第2中間放大器54 ，由此第2中間放大器54輸出之具有約1 0 2 4位元寬度的資料再輸入至超並列處理裝置5 6，加以處理。實際的動作中，由半導體晶片5 0外部透過第1中間放

第20頁五、發明說明（18) 大器5 3而被寫入記憶體核心5 1的資料係由第2中間放大器 5 4，以異於寫入時間之時間加以讀出，再由超並列處理裝置5 6加以處理。處理結果的資料再寫入記憶體核心5 1 ，然後以異於寫入時間之時間讀出至半導體晶片5 〇外部。發明效果如上所述，根據本發明之半導體記憶裝置，被預充電於第1電位的位元線與被預充電於第2電位的位元線之間，位元線充放電電流會彼此抵消。且當預充電動作時，由於預充電輔助機構，電荷在被預充電於第1電位的位元線對與被預充電於第2電位的位元線對之間被傳送，由於該預充電動作被輔助，因此預充電動作時所須的電流較習知者為小。結果，消耗電力大幅地降低。

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Claims

六、申請專利範圍 1. 一種半導體記憶裝置，具有：複數個記憶體單元；複數個位元線對；及複數個感測放大器部，相對於各位.元線分別設置，將由該位元線對自記憶體單元讀出的資料加以放大輸出，該複數位元線之中，至少一部份其預充電電位設定成第1與第2兩個不同電位。 2. 如申請專利範圍第1項之半導體記憶裝置，尚具有、預充電輔助機構，當預充電勒作時，妾被預充電於第 1電位的位元線與被預充電於第2電位的位元線之間，使電荷傳送而輔助該預充電動作。 3. 如申請專利範圍第2項之半導體記憶裝置，尚具有：第1及第2感測放大器驅動信號線，用以傳送驅動前述各感測放大器部的信號，該預充電輔助機構具有··預充電辅助切換機構，用以 .切換控制是否使該第1及第2感測放大器驅動信號線短路，當預充電動作時，藉由該預充電輔助切換機構而使該第1 及第2感測放大器驅動信號線短路，透過短路的第1及第2感測放大器驅動信號線，被預充電於第1電位的各位元線中，由記憶體單元資料被讀出、電位產生變化的第1位元線，與被預充電於第2電位的各位元線中，由記憶體單元資料被讀出、電位產生變化的第2

第22頁六、申請專利範圍位元線，兩/者之間有電荷被傳送。 4. 如申請專利範圍第3項之半導體記憶裝置，其中該複數個感測放大器部分別具有：第1電晶體對，由對應的位元線對間串聯連接的兩個導電型電晶體其中之一所構成，連接於一電晶體的位元線之電位加在另一個電晶體的閘極上，且電晶體彼此之間的連接部與該第1感測放大器，驅動信號線連接；及第2電晶體對，由對應的位元線對間串聯連接之兩個另一種導電型電晶體所構成，連接於一電晶體的位元線之電位加在另一個電晶體的閘極上，且電晶體彼此尤間的連接部與該第2感測放大器驅動信號線連接，由於該預充電輔助.切換機構，該第1及第2感.測放大器驅動信號線被短路時，在該第1位元線與第2位元線之間，電荷透過以下電路而被#送：被短路_.的第1及第2感測放大器驅動信號線；該第1位元線對應的感測放大器部所具有的第1與第2電晶體對其中之一；及該第2位元線對應的感測放大器部所具有的第1與第2電晶體對之另一。 5. 如申請專利範圍第1項之半導體記憶裝置，其中預充電於前述第1電位之位元線的數目與預充電於前述第2 電位之位元線的數目幾乎相等。 6. 如申請專利範圍第1項之半導體記憶裝置，其中該複數之感測放大器部具有：第1感測放大器群，由佈局上相鄰的複數個感測放大器部所構成；

第23頁六、申請專利範圍第2感測放大器群，由佈局上相鄰的複數個感測放大器部所構成，. 該第1感測放大器群所對應的位元線其預充電電位設定為前述第1電位，而該第2感測放大器群所對應的位元線其預充電電位設定為前述第2電位。 7. 如申請專利範圍第1項之半導體記憶裝置，尚具備： ^ 複數個資料線對，用以傳送由該複數個感測放大器部所放λ輸出的記憶體單元資料，該各資料線對被預充電於記憶體單元資料傳送前之預定電位，且該預充電電位實質„上同於對應之感測放大器部對於位元線對所充電之電位。 8. 如申請專利範圍第7項之半導體記憶裝置，其中該資料線對為配置成與該位元線對約平行的通用位元線對。 9/ 一種半導體記憶裝置，包含： .複數個記憶體單元；複數個位元線對；及複數個感測放大器部，相對於各位元線對而分別設_ 置，，用以將該位元線對由記憶體單元讀出的資料加以放大輸出，此外，尚具備：選擇預充電機構，當預充電動作時，該電位將由預充電電位變化的位元線選擇性地連接於預充電節點，而進行預充電動作。

第24頁六、申請專利範圍 10. 一種半導體記憶裝置，包含： ;複數個記憶體單元；複數個位元線對；複數個感測放大器部，相對於各位元線對而分別設置，用以將該位元線對由記憶體單元讀出的資料加以放大輸出，此外，尚具備：通用位元線對群，與該複數位元線對約平行配置，用以傳送由該複數感測放大器部輸出的資料，各通用位元線對分別透過至少兩個以上的感測放大器部與切換機構而連接，該切換機構的動作方式係使得複數感測放大器部不會同時電性連接於該通用位元線對。 11. 一種半導體記憶裝置，包含：複數個記憶體單元；複數個位元線對；複數個感測放大器部，相對於各位元線對而分別設置，用以將該位元線對由記憶體單元讀出的資料加以放大輸出，此外，尚具備：. 通用位元線對群，與該複數位元線對約平行配置，用以傳送由該複數感測放大器部輸出的資料；第1及第2資料放大機構，將該通用位元線對群所傳送的資料分別加以放大輸出，該第1及第2資料放大機構之輸出資料的位元數互異。 12. 如申請專利範圍第1 1項之半導體記憶裝置，其中

第25頁六、申請專利範圍該通用位元線對群係配置成跨於該記憶體單元與感測放大器部所構成之記憶體核心的配置區域，該第1及第2資.料放大機構係設置於夹著該通用位元線對群之記憶韙核心的配置區域之兩端。 1 3 . 如申請專利範圍第1 2項之半導體記憶裝置，尚具備：超並列處理裝置，進行複數位元的資料處理，該超並列處理裝置係以該第1及第2資料放大機構其中之一的輸出資料作為其輸入。

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