WO1999046776A1 - Memoire a semi-conducteurs - Google Patents

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WO1999046776A1
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sense amplifier
potential
precharge
memory device
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PCT/JP1999/000236
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Inventor
Toshio Yamada
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Definitions

  • the present invention relates to a semiconductor memory device such as a MOS dynamic memory (DRAM), and more particularly to a technique for reducing power consumption.
  • DRAM MOS dynamic memory
  • FIG. 9 is a diagram showing a configuration example of a MOS dynamic memory (DRAM) as a conventional semiconductor memory device, and is a diagram showing a configuration of a sense amplifier unit and its peripherals (Japanese Patent Publication No. Sho 61-377770) No.).
  • memory cells MC 0 and MC 1 each including a capacitor and a transistor are connected to a pair of bit line bit and its inverted bit line X bit, respectively.
  • ⁇ bit a sense amplifier SA having a precharge circuit PR, an NMOS pair transistor NP and a PMOS pair transistor PP is provided.
  • bit line pair b it, x b it is connected to the data line pair DT 0, DT 1, which is a data extraction signal line, via a column switch C LSW.
  • DT 0, DT 1 which is a data extraction signal line
  • C LSW column switch
  • FIG. 9 for simplicity, only one memory cell is connected to each bit line.
  • a plurality of memory cells MC are connected to each bit line as a matter of course. For example, in the case of a 64-Mbit DRAM, about 256 memory cells are usually connected to each bit line pair.
  • FIG. 10 is an evening timing chart showing the operation of the conventional semiconductor memory device shown in FIG.
  • the bit lines bit and xbit are precharged to a potential VDD / 2 (VDD is a power supply potential) before reading the signal.
  • VDD is a power supply potential
  • the potential of the word line WL0 rises, and the signal charge stored in the memory cell MC0 connected to the word line WL0. Is read out to the bit line bit, whereby the potential of the bit line bit changes slightly ( ⁇ V).
  • the sense amplifier section SA is connected to the NMOS pair transistor NP and the PMOS pair transistor PP.
  • the operation amplifies the minute potential difference ⁇ V between the bit line pair bit and X bit.
  • a rewrite operation is performed on the memory cell MC.
  • the precharge circuit PR operates to charge the bit lines b it, X b it until the potential thereof reaches VDDZ2.
  • An object of the present invention is to provide a semiconductor memory device that consumes less current during a precharge operation than before.
  • the present invention provides, as a semiconductor memory device, a plurality of memory cells, a plurality of bit line pairs, and a plurality of bit line pairs, respectively, and reads from the memory cells to the bit line pairs. And a plurality of sense amplifiers for amplifying and outputting the output data, wherein at least a part of the plurality of bit lines has a precharge potential set to first and second different potentials. Is what it is.
  • the bit line precharged to the first potential and the second potential The bit line charging / discharging current can be offset between the bit line to be precharged and the precharge current can be made smaller than before.
  • charges are transferred between a bit line precharged to the first potential and a bit line precharged to the second potential.
  • a precharge assisting means for assisting the precharge operation.
  • the precharge operation the charge is transferred between the bit line pair precharged to the first potential and the bit line pair precharged to the second potential by the precharge auxiliary means. Since the precharge operation is assisted, the current required at the time of the precharge operation can be smaller than in the conventional case. As a result, the power consumption of the semiconductor storage device is significantly reduced.
  • first and second sense amplifier drive signal lines for transferring signals for driving the respective sense amplifier units
  • the precharge assisting means includes the first and second sense amplifier drive signal lines.
  • Precharge auxiliary switch means for controlling whether or not to short-circuit the sense amplifier drive signal lines of the first and second sense amplifiers.
  • the first and second sense amplifier drive signals are provided by the precharge auxiliary switch means during precharge operation.
  • Data is read out from a memory cell among the bit lines precharged to the first potential via the short-circuited first and second sense amplifier drive signal lines.
  • Data is read from a memory cell among the first bit line whose potential has changed and each bit line precharged to the second potential, and It is preferable that charges are transferred to and from the second bit line whose position has changed.
  • each of the plurality of sense amplifier sections includes two conductive transistors connected in series between a corresponding pair of bit lines, and the potential of the bit line connected to one transistor is set to the other.
  • a connection portion between the transistors includes a first pair transistor connected to the first sense amplifier drive signal line, and two other conductive transistors connected in series between the corresponding bit line pair.
  • the potential of the bit line connected to one transistor is applied to the gate of the other transistor, and the connection between the transistors is connected to the second pair transistor connected to the second sense amplifier drive signal line. It is preferable to have the following.
  • the precharge auxiliary switch means when the first and second sense amplifier drive signal lines are short-circuited by the precharge auxiliary switch means, a short circuit occurs between the first bit line and the second bit line.
  • the first and second sense amplifier drive signal lines, one of the first and second pair transistors included in the sense amplifier corresponding to the first bit line, and the second bit line It is preferable that charges are transferred via the other of the first and second bear transistors included in the sense amplifier section corresponding to the above.
  • the number of bit lines precharged to the first potential and the number of bit lines precharged to the second potential are substantially the same. Is preferred.
  • the plurality of sense amplifier sections in the semiconductor memory device include a first sense amplifier group including a plurality of sense amplifier sections adjacent on a layout and a plurality of sense amplifier sections adjacent on a layout.
  • a bit line corresponding to the first sense amplifier group has a precharge potential set to the first potential while a bit line corresponding to the second sense amplifier group has a precharge potential set to the first potential. It is preferable that the corresponding bit line has its precharge potential set to the second potential.
  • the semiconductor memory device includes a plurality of data line pairs for transferring the memory cell data amplified and output from the plurality of sense amplifier units, and each of the data line pairs includes a memory cell.
  • Pre-charged to a predetermined potential before data transfer it is preferable that the precharge potential is substantially the same as the potential at which the corresponding sense amplifier unit precharges the bit line pair.
  • the data line pair is a global bit line pair arranged substantially in parallel with the bit line pair.
  • the present invention provides, as a semiconductor memory device, a plurality of memory cells, a plurality of bit line pairs, and a plurality of bit line pairs, each of which is provided with data read from the memory cells to the bit line pair.
  • the present invention provides, as a semiconductor memory device, a plurality of memory cells, a plurality of bit line pairs, and a plurality of bit line pairs, and amplifies data read from the memory cells to the bit line pairs.
  • Each global bit line pair is connected to at least two or more sense amplifier units via switch means, and the switch means allows a plurality of sense amplifier parts to be simultaneously connected to the global bit line pair. It may be opened and closed so as not to be electrically connected to the device.
  • the present invention provides, as a semiconductor memory device, a plurality of memory cells, a plurality of bit line pairs, and a plurality of bit line pairs, each of which is provided with data read from the memory cells to the bit line pair.
  • a plurality of sense amplifier sections for amplifying and outputting; a group of global bit line pairs arranged substantially in parallel with the plurality of bit line pairs to transfer data output from the plurality of sense amplifier sections; Transferred one barbit line pair group
  • First and second data amplifying means for respectively amplifying and outputting the obtained data, wherein the first and second data amplifying means may have different numbers of bits of output data from each other.
  • the global bit line pair group is arranged over an arrangement area of a memory core including the memory cells and the sense amplifier unit, and the first and second data are arranged. It is preferable that the amplifying means is provided at both ends of the global bit line pair group across the region where the memory core is arranged.
  • a massively parallel processing device for performing multi-bit data processing, wherein the massively parallel processing device includes one of the first and second data amplification means.
  • output data is used as input.
  • FIG. 1 is a circuit diagram showing a configuration of the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 2 is a timing chart showing the operation of the semiconductor memory device according to the first embodiment of the present invention shown in FIG.
  • FIGS. 3A and 3B are diagrams for explaining that current consumption can be reduced in the first embodiment of the present invention.
  • FIG. 4 is a graph showing a relationship between a power supply voltage and a sense time in the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 5 is a circuit diagram showing a configuration of the semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 6 is a circuit diagram showing a configuration of the semiconductor memory device according to the third embodiment of the present invention.
  • FIG. 7 is a diagram showing a configuration of a semiconductor memory device according to the fourth embodiment of the present invention.
  • FIG. 8 is a diagram showing a schematic configuration of a semiconductor chip using a memory core according to the present invention.
  • FIG. 9 is a diagram showing a configuration example of a conventional semiconductor memory device.
  • FIG. 10 is an evening timing chart showing the operation of the conventional semiconductor memory device shown in FIG.
  • FIG. 1 is a circuit diagram showing a configuration of the semiconductor memory device according to the first embodiment of the present invention.
  • a memory cell array having a plurality of memory cells MC is separately arranged on the layout into an upper side and a lower side in the word line WL direction.
  • the precharge circuit UPR i of the upper sense amplifier circuit USA i and the precharge circuit LPR i of the lower sense amplifier circuit LSA i are both controlled by a precharge clock PPRE.
  • the precharge clock PPRE becomes “H”
  • the precharge circuit UP R i outputs the corresponding bit line pair UB i
  • XUB i is precharged to the power supply potential VDD as the first potential
  • the precharge circuit LPR i precharges the corresponding bit line pair LB i and XLB i to the ground potential VSS as the second potential respectively. I do.
  • the first pair transistor UN P i of the upper sense amplifier unit USA i has two NM ⁇ S connected in series between the corresponding bit line pair UB i and XUB i, one of which is NM ⁇ S. The potential of the bit line connected to S is applied to the gate of the other NM ⁇ S.
  • the first pair transistor LNP i included in the lower sense amplifier section LSA 1 also includes two NMOSs connected in series between the corresponding bit line pair LB i and XL B i. The potential of the bit line connected to S is applied to the gate of the other NMOS.
  • the second pair transistor UP P i included in the upper sense amplifier unit USA i is composed of two PM ⁇ S connected in series between the corresponding bit line pair UB i and XU B i.
  • the potential of the pit line connected to ⁇ S is applied to the gate of the other PM ⁇ S.
  • the second pair transistor LPP i of the lower sense amplifier section LSA i is composed of two PMOSs connected in series between the corresponding bit line pair LB i and XL B i, and one PMOS Is applied to the gate of the other PM ⁇ S.
  • NSA driver 11 and PSA driver 12 that drive each sense amplifier unit US Ai and LSA i are connected to first and second sense amplifier drive signal lines VSN and VSP according to drive control signal SEN.
  • the first sense amplifier drive signal line VSN is connected to the connection between the NMOSs in the first pair transistors UNP i, LNP i of each sense amplifier unit USA i, LSA i.
  • the second sense amplifier drive signal line VSP is connected to the second PMOS transistor of each sense amplifier unit US A i, L SA i and connected to the connection between PMOSs in LPP i. I have.
  • the precharge circuit UP R i of the upper sense amplifier unit USA i is composed of a PMOS, and the precharge circuit for precharging the corresponding pair of bit lines UB i and XUB i.
  • the charge potential is VDD
  • the precharge circuit LPR i of the lower sense amplifier LSA i is composed of NMOS, and is used to precharge the corresponding bit line pair LB i, XLB i
  • the potential is that it is VSS.
  • the precharge auxiliary switch means SWSH for controlling whether or not the first and second sense amplifier drive signal lines VSN and VSP are short-circuited is greatly different from the conventional semiconductor memory device. I have.
  • the precharge auxiliary switch means SWSH, the first and second sense amplifier drive signal lines VSN and VSP, and the first and second pair transistors UPNP, UPNP i, LNP i, and LPP i constitute precharge auxiliary means.
  • FIG. 2 is a timing chart showing the operation of the semiconductor memory device according to the present embodiment shown in FIG. The operation of the semiconductor memory device according to the present embodiment will be described with reference to FIG. In FIG. 2, “1” is output as a signal to the bit line UBi and “0” is output to the bit line XUBi of the upper bit line pair UBi and XUBi. Of the bit line pairs LB j and XL B j, “1” is output as a signal to bit line LB j and “0” is output to bit line XL B j. ing.
  • the precharge operation precharges the upper bit line pair UBi and XUBi to VDD, and lower bit line pair LBj and XLBj to VSS. Charged.
  • the NSA driver 11 and the PSA driver 12 do not operate, and the potentials of the first and second sense amplifier drive signal lines VSN and VSP are maintained at VDDZ2.
  • the minute potential difference generated in the bit line pair is amplified by the sense amplifier operation.
  • the NS driver 11 and the PSA driver 12 operate in response to the drive control signal SEN, and the NSA driver 11
  • the operation lowers the potential of the first sense amplifier drive signal line VSN to VSS, and the operation of the PSA driver 12 raises the potential of the second sense amplifier drive signal line VSP to VDD.
  • the first pair transistor UNPi, LNPj and the second pair transistor UPP of each sense amplifier unit USAi, LSAj are changed by the potential change of the first and second sense amplifier drive signals VSN, VSP. i, LPP j is activated, so-called sense amplifier operation is performed, and the minute potential difference between the bit line pair is amplified.
  • the potential of the upper bit line XUBi decreases to VSS
  • the potential of the lower bit line LBj increases to VDD.
  • each bit line pair is precharged again.
  • the precharge auxiliary switch means SWWS is turned on to short-circuit the first and second sense amplifier drive signal lines VSN, VSP. Perform precharge auxiliary operation.
  • the precharge auxiliary switch means SWSH is turned on to short-circuit the first and second sense amplifier drive signal lines VSN and VSP, the potential is almost set to VDD / 2. Since the potentials of the first and second sense amplifier drive signal lines VSN, VSP are set by redistribution of electric charges, no power supply current is consumed at this time.
  • the first or second pair transistor and the first and second sense amplifier drive signals of the sense amplifier corresponding to the bit line are placed between the bit lines having a potential change from the precharge potential.
  • Charge transfer is performed via lines VSN and VSP. Specifically, charge transfer is performed between the bit line XUB i whose potential has dropped from the precharge potential VDD to VSS and the bit line LB j whose potential has risen from the precharge potential VSS to VDD. Done.
  • the potential of the bit line XUB i has dropped from the precharge potential VDD to VSS, so that the first pair of sense amplifier drive signal lines VSN and While the electric charge is transferred through the NMOS TN 2 of the transistor UNP i, the potential of the bit line LB j rises from the precharge potential VSS to VDD, so that the PM ⁇ S TP 1 of the second pair transistor LPP j Through the second sense amplifier drive signal line VSP.
  • the potential of the bit line XUBi rises to VDDZ2, while the potential of the bit line LBj falls to VDDZ2. That is, the precharge auxiliary operation is selectively performed on the bit line in which the potential change has occurred, via the first or second pair transistor of the corresponding sense amplifier unit.
  • the precharge operation similar to the conventional one is performed by the precharge circuits UP R i and LPR j.
  • the precharge circuit UPR1 performs a precharge operation until the potential of each bit line pair UBi and XUB1 reaches the precharge potential VDD, and the lower precharge circuit LPRj operates each bit line pair LB.
  • Precharge operation is performed until the potentials of j and XLB j reach the precharge potential VSS.
  • the current consumption can be significantly reduced by performing the precharge assisting operation before the precharge circuit is operated.
  • the power supply voltage can be set lower than before. FIG.
  • FIG. 4 is a graph showing the relationship between the power supply voltage and the sensing time in the semiconductor memory device according to the present embodiment.
  • the vertical axis represents the power supply voltage (V)
  • the horizontal axis represents the sensing time (ns).
  • the relationship between the power supply voltage and the sensing time in a conventional semiconductor memory device is also shown.
  • the sense amplifier operates normally up to a lower power supply voltage as compared with the conventional one. This is because when the power supply voltage is the same, the voltage applied between the source and drain of the pair transistor included in the sense amplifier section is about twice that of the conventional one. Therefore, in the present embodiment, the power supply voltage can be set lower than before.
  • the current consumption of the entire semiconductor memory device can be reduced to about half that of the conventional semiconductor memory device.
  • the precharge auxiliary operation is performed using the first and second bear transistors and the first and second sense amplifier drive signal lines. May be separately provided.
  • FIG. 5 is a circuit diagram showing a configuration of the semiconductor memory device according to the second embodiment of the present invention.
  • the sense amplifier groups having different precharge potentials are arranged vertically separated in the line direction.
  • the semiconductor memory device according to the present embodiment shown in FIG. Are arranged separately in a direction perpendicular to the word line WL direction. Each component and its operation are the same as in the first embodiment.
  • the precharge circuits having different conductivity types of the transistors can be arranged separately with the memory cell portion interposed therebetween, so that the layout is easier and the area is smaller than in the first embodiment. A smaller memory core can be realized.
  • FIG. 6 is a circuit diagram showing a configuration of the semiconductor memory device according to the third embodiment.
  • FIG. 6 also illustrates components related to data read / write from the sense amplifier unit.
  • a second global bit line pair GR BL and XGR BL are formed.
  • the first global bit line pair GR BU and XGRBU is connected to the sense amplifier units U SA 1 and USA 2 having a precharge potential of VDD and a switch.
  • the second pair of bit line pairs GRBL and XGRB L are connected via column switches UCL 1 and UCL 2 as means, respectively, and the sense amplifier sections LSA 1 and L SA having the precharge potential VSS. It is connected to SA2 via column switches LCL1 and LCL2 as switch means, respectively.
  • a global bit line refers to a data line formed in parallel with a bit line.
  • the overnight read operation is performed as follows. That is, the memo read out to the sense amplifier sections USA 1 and USA 2
  • the data of the reselling MC is read out to the first global bit line pair GR BU and XGR BU via the column switches UCL 1 and UCL 2, while the memory read out to the sense amplifier units LSA 1 and LSA 2
  • the data of the cell MC is read out to the second pair of global bit lines GRB L and XGRB L via the column switches LCL 1 and LCL 2.
  • the data of the memory cell MC to which the first global bit line pair GR BU and XGRBU has been transferred is amplified by the first intermediate amplifier 33 and the second global bit line pair GRBU and XGRBU is The transferred data of the memory cell MC is amplified by the second intermediate amplifier 34 and output to the outside of the device.
  • the feature of this embodiment is that, during a data read operation, the first global bit line pair GRBU and XGR BU is precharged to the power supply potential VDD by the VDD precharge circuit 31 while the second global bit line pair is used.
  • the pair of bit lines GRB L, 013 ⁇ 481 ⁇ is precharged by the 33 precharge circuit 32 to the ground potential VSS.
  • each global bit line pair is precharged to a potential corresponding to the precharge potential of the connected sense amplifier unit.
  • the potential of the pre-charged potential between the pair of bit lines connected to each other and the sense amplifier current consumption due to charging and discharging of the pair of global bit lines can be minimized. Can be.
  • FIG. 6 shows a configuration in which two sense amplifiers are connected to one global bit line pair for simplicity of explanation, it is needless to say that one sense amplifier is connected to one global bit line pair.
  • the number of the sense amplifier units may be an arbitrary number.
  • the first and second global bit line pairs GR BU, XGR BU and GRBL, XGR BL are shown so as to avoid the respective sense amplifier sections, but this is to avoid complication of the drawing. , In fact, global bit line pairs
  • FIG. 7 is a diagram showing a configuration of a semiconductor memory device according to the fourth embodiment of the present invention.
  • the semiconductor memory device according to the present embodiment is provided with a Y decoder 41, and each column switch 44b of the first sense amplifier group 44a is a Y decoder 41 , While each column switch 45 b of the second sense amplifier group 45 a is controlled by the output Y j from the Y decoder 41.
  • the data output from the sense amplifier groups 44 a and 45 a can be read out via the global bit line pair group 46 without interfering with each other.
  • the first intermediate amplifier 42 as the first data amplifier and the second intermediate amplifier 42 as the second data amplifier are provided on both sides of the global bit line group 46.
  • the first intermediate amplifier 42 has a 2-bit output
  • the second intermediate amplifier 43 has a 4-bit output.
  • FIG. 8 is a diagram showing a schematic configuration of a semiconductor chip using a memory core according to the present invention. As shown in FIG. 8, a memory core 51 composed of a memory cell and a sense amplifier section is disposed substantially at the center of a semiconductor chip 50, and a group of global bit line pairs 52 are wired in the vertical direction in the figure. ing.
  • a first intermediate amplifier 53 as first data amplification means is provided, and a memory core 51 and a semiconductor chip 50 are provided. Data input / output with external This is performed via the intermediate amplifier 53 and the input / output unit 55.
  • the output bit width of the input / output unit 55 is usually about 16 bits.
  • the other end of the global bit line pair group 52 is provided with a second intermediate amplifier 54 as second data amplifying means. Data having a bit width of about 4 bits is input to the massively parallel processing unit 56 and processed.
  • bit line charge / discharge current flows between the bit line precharged to the first potential and the bit line precharged to the second potential. Can be offset.
  • the charge is transferred between the bit line pair precharged to the first potential and the bit line pair precharged to the second potential by the precharge auxiliary means. Since the operation is assisted, less current is required during precharge operation than before. Therefore, power consumption is greatly reduced.

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Description

糸田 半導体記憶装置 [技術分野]
本発明は、 MOSダイナミックメモリ （DRAM) などの半導体記憶装置に関 するものであり、 特に、 その消費電力を低減するための技術に関する。
[背景技術]
図 9は従来の半導体記憶装置としての MO Sダイナミックメモリ （DRAM) の構成例を示す図であり、 センスアンプ部およびその周辺の構成を示す図である (特公昭 6 1— 3 7 7 0 7号公報参照） 。 図 9に示すように、 コンデンザとトラ ンジス夕からなるメモリセル M C 0 , M C 1は、 対をなすビット線 b i tおよび その反転ビッ ト線 X b i tにそれぞれ接続されており、 このビッ ト線対 b i t , χ b i tに対し、 プリチヤ一ジ回路 P R、 NMO Sペアトランジスタ NPおよび PMO Sペアトランジスタ P Pを備えたセンスアンプ部 S Aが設けられている。 また、 ビッ ト線対 b i t , x b i tは、 データ取り出し用信号線であるデータ線 対 DT 0， DT 1とコラムスィッチ C L S Wを介して接続されている。 なお、 図 9では簡単のため、 各ビット線に接続されたメモリセルは 1個のみとしているが、 実際の装置では当然のことながら各ビット線に複数のメモリセル M Cが接続され ている。 例えば 64Mビット DRAMの場合には、 通常、 各ビット線対に 2 5 6 個程度のメモリセルが接続されている。
図 1 0は図 9に示す従来の半導体記憶装置の動作を示す夕イミングチャートで ある。 ビッ ト線 b i t , x b i tは、 信号読み出しの前に、 電位 VDD / 2 (V DDは電源電位） にプリチヤ一ジされている。 次に、 ワード線 WL 0の電位が上 昇し、 このヮ一ド線 WL 0に接続されたメモリセル MC 0に蓄積された信号電荷 がビッ ト線 b i tに読み出され、 これによつてビット線 b i tの電位がわずかに (Δ V) 変化する。
次に第 1のセンスアンプ駆動信号 V S Nの電位を降下させ、 続いて第 2のセン スアンプ駆動信号 VS Pの電位を上昇させることによって、 センスアンプ部 S A は NMOSペアトランジスタ NPおよび PMOSペアトランジスタ P Pの動作に よって、 ビッ ト線対 b i t , X b i t間の微小電位差 Δ Vを増幅する。 次にメモ リセル MCに再書き込み動作が行われる。 この後、 プリチャージ回路 P Rが動作 し、 ビット線 b i t , X b i tをその電位が VDDZ 2になるまで充電する。
-解決課題一
近年、 半導体記憶装置の低消費電力化が望まれているが、 プリチャージ動作時 における多量の電流消費が、 消費電力の低減に対する 1つの大きな妨げになって いる。 また、 動作電流を減らすために電源電圧を下げるというアプローチもある が、 この場合には、 電源電圧の低下とともにセンスアンプ増幅時間 （センスアン プ部が信号を増幅するために要する時間） が著しく増大してしまうので、 電源電 圧を下げるのにも自ずと限界がある。
[発明の開示]
本発明は、 従来よりも、 プリチャージ動作時における消費電流が少ない半導体 記憶装置を提供することを目的とする。
具体的には、 本発明は、 半導体記憶装置として、 複数のメモリセルと、 複数の ビッ ト線対と、 各ビット線対に対してそれぞれ設けられ、 メモリセルから当該ビ ット線対に読み出されたデ一夕を増幅出力する複数のセンスアンプ部とを備え、 前記複数のビッ ト線のうち少なくとも一部は、 そのプリチャージ電位が第 1およ び第 2の異なる電位に設定されているものである。
この発明により、 第 1の電位にプリチャージされるビット線と、 第 2の電位に プリチャージされるビット線との間で、 ビット線充放電電流を相殺することが可 能になり、 プリチャージ電流を従来よりも少なくすることができる。 そして、 この半導体記憶装置において、 プリチャージ動作時に、 前記第 1の電 位にプリチャージされるビッ ト線と前記第 2の電位にプリチャージされるビッ ト 線との間において、 電荷を転送させて、 そのプリチャージ動作を補助するプリチ ヤージ補助手段を備えているのが好ましい。
これにより、 プリチャージ動作時に、 プリチャージ補助手段によって、 第 1の 電位にプリチャージされるビット線対と第 2の電位にプリチャージされるビット 線対との間において電荷が転送されて、 そのプリチャージ動作が補助されるので、 プリチャージ動作時に要する電流が従来よりも少なくてすむ。 これにより、 半導 体記憶装置の消費電力は大幅に低減される。
さらに、 この半導体記憶装置において、 前記各センスアンプ部を駆動する信号 を転送する第 1および第 2のセンスアンプ駆動信号線を備えたものとし、 前記プ リチャージ補助手段は、 前記第 1および第 2のセンスアンプ駆動信号線を短絡す るか否かを切替制御するプリチャージ補助スィツチ手段を有し、 プリチャージ動 作時に、 このプリチャージ補助スィツチ手段によって前記第 1および第 2のセン スアンプ駆動信号線を短絡するものとし、 この短絡した前記第 1および第 2のセ ンスアンプ駆動信号線を介して、 前記第 1の電位にプリチャージされる各ビット 線のうちメモリセルからデータが読み出されて電位が変化した第 1のビット線と、 前記第 2の電位にプリチャージされる各ビッ ト線のうちメモリセルからデータが 読み出されて電位が変化した第 2のビット線との間において、 電荷が転送される ものとするのが好ましい。
さらに、 前記複数のセンスアンプ部は、 それぞれ、 対応するビット線対間に直 列接続された 2個の一の導電型トランジスタからなり、 一方のトランジスタと接 続されたビット線の電位が他方のトランジスタのゲートに印加され、 かつ、 トラ ンジス夕同士の接続部が前記第 1のセンスアンプ駆動信号線と接続された第 1の ペアトランジスタと、 対応するビット線対間に直列接続された 2個の他の導電型 トランジスタからなり、 一方のトランジスタと接続されたビッ ト線の電位が他方 のトランジスタのゲ一卜に印加され、 かつ、 トランジスタ同士の接続部が前記第 2のセンスアンプ駆動信号線と接続された第 2のペアトランジスタとを備えてい るものとするのが好ましい。 そして、 前記プリチャージ補助スィッチ手段によつ て前記第 1および第 2のセンスアンプ駆動信号線が短絡されたとき、 前記第 1の ビッ ト線と前記第 2のビット線との間において、 短絡された第 1および第 2のセ ンスアンプ駆動信号線と、 前記第 1のビット線に対応するセンスアンプ部が有す る第 1および第 2のペアトランジスタの一方と、 前記第 2のビッ ト線に対応する センスアンプ部が有する第 1および第 2のべアトランジス夕の他方とを介して、 電荷が転送されるものとするのが好ましい。 また、 前記本発明に係る半導体記憶装置における前記第 1の電位にプリチヤ一 ジされるビット線の本数と前記第 2の電位にプリチャージされるビット線の本数 とは、 ほぼ同数であるものとするのが好ましい。
また、 前記本発明に係る半導体記憶装置における複数のセンスアンプ部は、 レ ィァゥ卜上隣接する複数のセンスアンプ部からなる第 1のセンスアンプ群とレイ ァゥト上隣接する複数のセンスアンプ部からなる第 2のセンスアンプ群とを有し、 前記第 1のセンスアンプ群に対応するビッ ト線はそのプリチャージ電位が前記第 1の電位に設定されている一方、 前記第 2のセンスアンプ群に対応するビット線 はそのプリチャージ電位が前記第 2の電位に設定されているものとするのが好ま しい。
また、 前記本発明に係る半導体記憶装置は、 前記複数のセンスアンプ部から増 幅出力されたメモリセルデータを転送する複数のデータ線対を備えたものとし、 前記各データ線対は、 メモリセルデータ転送の前に所定電位にプリチャージされ、 かつ、 そのプリチャージ電位は、 対応するセンスアンプ部がビット線対をプリチ ャ一ジする電位と実質的に同一であるものとするのが好ましい。
さらに、 前記データ線対は、 前記ビット線対とほぼ平行に配置されたグローバ ルビッ ト線対であるものとするのが好ましい。 また、 本発明は、 半導体記憶装置として、 複数のメモリセルと、 複数のビッ ト 線対と、 各ビット線対に対してそれぞれ設けられ、 メモリセルから当該ビット線 対に読み出されたデータを増幅出力する複数のセンスアンプ部と、 プリチャージ 動作時に、 その電位がプリチャージ電位から変化したビッ ト線を選択的にプリチ ヤージノ一ドに接続して、 プリチャージ動作を行う選択プリチャージ手段とを備 えているものとしてもよい。 また、 本発明は、 半導体記憶装置として、 複数のメモリセルと、 複数のビット 線対と、 各ビット線対に対してそれぞれ設けられ、 メモリセルから当該ビット線 対に読み出されたデータを増幅出力する複数のセンスアンプ部と、 前記複数のビ ット線対とほぼ平行に形成され、 前記複数のセンスアンプ部から出力されたデ一 夕を転送するグロ一バルビット線対群とを備え、 各グローバルビット線対は、 そ れぞれ、 少なくとも 2個以上のセンスアンプ部とスィツチ手段を介して接続され ており、 このスィッチ手段は、 複数のセンスアンプ部が同時に当該グローバルビ ット線対と電気的に接続されないよう、 開閉動作するものとしてもよい。 また、 本発明は、 半導体記憶装置として、 複数のメモリセルと、 複数のビッ ト 線対と、 各ビット線対に対してそれぞれ設けられ、 メモリセルから当該ビット線 対に読み出されたデータを増幅出力する複数のセンスアンプ部と、 前記複数のビ ッ ト線対とほぼ平行に配置され、 前記複数のセンスアンプ部から出力されたデー 夕を転送するグロ一バルビット線対群と、 前記グロ一バルビット線対群を転送さ れたデータを、 それぞれ増幅出力する第 1および第 2のデータ増幅手段とを備え、 前記第 1および第 2のデータ増幅手段は、 出力データのビット数が互いに異なる ものとしてもよい。
そして、 前記本発明に係る半導体記憶装置において、 前記グローバルビット線 対群は、 前記メモリセルおよびセンスアンプ部からなるメモリコアの配置領域に 亘つて配置されており、 前記第 1および第 2のデータ増幅手段は、 前記グロ一バ ルビッ ト線対群の、 前記メモリコアの配置領域を挟んだ両端に設けられているも のとするのが好ましい。
さらに、 前記本発明に係る半導体記憶装置において、 多数ビットのデータ処理 を行う超並列処理装置を備え、 この超並列処理装置は、 前記第 1および第 2のデ 一夕増幅手段のうちの一方の出力データを入力とするものとするのが好ましい。
[図面の簡単な説明]
図 1は本発明の第 1の実施の形態に係る半導体記憶装置の構成を示す回路図で ある。
図 2は図 1に示す本発明の第 1の実施形態に係る半導体記憶装置の動作を示す タイミングチャートである。
図 3 ( a ) ， ( b ) は本発明の第 1の実施形態において消費電流を低減するこ とができることを説明するための図である。
図 4は本発明の第 1の実施形態に係る半導体記憶装置における電源電圧とセン ス時間との関係を示すグラフである。
図 5は本発明の第 2の実施形態に係る半導体記憶装置の構成を示す回路図であ る。
図 6は本発明の第 3の実施形態に係る半導体記憶装置の構成を示す回路図であ る。
図 7は本発明の第 4の実施形態に係る半導体記憶装置の構成を示す図である。 図 8は本発明に係るメモリコアを用いた半導体チップの概略構成を示す図であ る。
図 9は従来の半導体記憶装置の構成例を示す図である。
図 1 0は図 9に示す従来の半導体記憶装置の動作を示す夕イミングチヤ一卜で ある。
[発明を実施するための最良の形態]
(第 1の実施形態）
図 1は本発明の第 1の実施形態に係る半導体記憶装置の構成を示す回路図であ る。 図 1に示す本実施形態に係る半導体記憶装置において、 複数のメモリセル M Cを有するメモリセルアレイは、 レイアウト上、 ワード線 WL方向における上側 と下側とに分かれて配置されている。 図 1において、 UB i， XUB i ( i = 1 〜 n ) は上側のビット線対、 LB i , XL B i ( i = 1〜 n ) は下側のビット線 対、 USA i ( i = l〜！ 1 ) は第 1のセンスアンプ群を構成する上側のセンスァ ンプ部、 L SA i ( i = l〜n) は第 2のセンスアンプ群を構成する下側のセン スアンプ部である。
上側のセンスアンプ部 U S A i ( i = l〜n) はそれぞれ、 3個の PMOSか らなるプリチャージ回路 U P R i、 第 1のペアトランジスタ UNP iおよび第 2 のペアトランジスタ UP P i を有している。 同様に、 下側のセンスアンプ部 L S A i ( i = 1 ~n) はそれぞれ、 3個の NMOSからなるプリチャージ回路 L P R i、 第 1のペアトランジスタ LNP iおよび第 2のペアトランジスタ L P P i を有している。
上側のセンスアンプ回路 U S A iが有するプリチャージ回路 U P R iおよび下 側のセンスアンプ回路 L S A iが有するプリチヤ一ジ回路 L P R iは、 ともにプ リチャージクロック P P R Eによって制御される。 プリチヤ一ジクロック P P R Eが "H" になると、 プリチャージ回路 UP R iは対応するビッ ト線対 UB i， XUB iをそれぞれ第 1の電位としての電源電位 VDDにプリチャージし、 一方、 プリチャージ回路 L P R iは対応するビット線対 L B i , X L B iをそれぞれ第 2の電位としての接地電位 V S Sにプリチャージする。
上側のセンスアンプ部 U S A iが有する第 1のペアトランジスタ UN P iは、 対応するビッ ト線対 UB i , XUB i間に直列接続された 2個の NM〇 Sからな り、 一方の NM〇 Sと接続されたビット線の電位が他方の NM〇 Sのゲートに印 加されている。 下側のセンスアンプ部 L S A 1が有する第 1のペアトランジスタ L N P i も同様に、 対応するビッ ト線対 LB i， XL B i間に直列接続された 2 個の NMOSからなり、 一方の NM〇 Sと接続されたビッ ト線の電位が他方の N MO Sのゲ一トに印加されている。
また上側のセンスアンプ部 U S A iが有する第 2のペアトランジスタ UP P i は、 対応するビット線対 U B i， XU B i間に直列接続された 2個の P M〇 Sか らなり、 一方の PM〇 Sと接続されたピット線の電位が他方の P M〇 Sのゲート に印加されている。 下側のセンスアンプ部 L S A iが有する第 2のペアトランジ ス夕 L P P i も同様に、 対応するビッ ト線対 L B i， XL B i間に直列接続され た 2個の PMOSからなり、 一方の PMOSと接続されたビット線の電位が他方 の P M〇 Sのゲ一トに印加されている。
各センスアンプ部 US A i， L S A i を駆動する NS Aドライバ 1 1および P S Aドライバ 1 2は、 駆動制御信号 S ENに応じて、 第 1および第 2のセンスァ ンプ駆動信号線 V S N, V S Pを介して駆動信号を各センスアンプ部 U S A i， L S A i にそれぞれ供給する。 第 1のセンスアンプ駆動信号線 V S Nは、 各セン スアンプ部 USA i , L S A iの第 1のペアトランジスタ UNP i , LNP iに おける NMO S同士の接続部にそれぞれ接続されている。 一方、 第 2のセンスァ ンプ駆動信号線 VS Pは、 各センスアンプ部 US A i , L SA iの第 2のぺアト ランジス夕 UP P し L P P iにおける PMOS同士の接続部にそれぞれ接続さ れている。 従来の半導体記憶装置と比較すると、 メモリセルアレイを構成する素子数は変 わっていない。 従来の半導体記憶装置との違いは、 上側のセンスアンプ部 U S A iのプリチャージ回路 UP R iは PMOSで構成されており、 対応するビッ ト線 対 UB i , XUB i をプリチャージするときのプリチャージ電位は VD Dである 一方、 下側のセンスアンプ部 L SA iのプリチャージ回路 L P R iは NMOSで 構成されており、 対応するビット線対 L B i , X L B iをプリチャージするとき のプリチャージ電位は V S Sである点である。
また、 第 1および第 2のセンスアンプ駆動信号線 V S N， VS Pを短絡するか 否かを制御するプリチャージ補助スィツチ手段 SWS Hが設けられている点が、 従来の半導体記憶装置と大きく異なっている。 本実施形態に係る半導体記憶装置 において、 プリチャージ補助スィッチ手段 SWS H、 第 1および第 2のセンスァ ンプ駆動信号線 VSN， VS P, および各第 1および第 2のペアトランジスタ U NP i， UP P i , LNP i , L P P iによって、 プリチャージ補助手段が構成 されている。 また、 第 1および第 2のセンスアンプ駆動信号線 V S N, VS Pに よってプリチャージノードが構成されており、 上側のセンスアンプ部 U S A iが 有する第 1のペアトランジスタ UNP iおよび下側のセンスアンプ部 L S A iが 有する第 2のペアトランジスタ L P P i によって、 選択プリチャージ手段が構成 されている。 図 2は図 1に示す本実施形態に係る半導体記憶装置の動作を示すタイミングチ ヤー卜である。 図 2を参照して、 本実施形態に係る半導体記憶装置の動作につい て説明する。 図 2では、 上側のビット線対 UB i， XUB iのうち、 ビッ ト線 U B i には信号として " 1" が、 ビット線 XUB i には信号として "0" が出力さ れる一方、 下側のビット線対 LB j , XL B j のうち、 ビット線 LB j には信号 として " 1 " が、 ビット線 XL B j には信号として "0" が出力されるものとし ている。
まずメモリセルのデ一夕読み出し前において、 プリチャージ動作によって、 上 側のビッ ト線対 UB i， XUB iは VDDにプリチャージされ、 下側のビット線 対 L B j , X L B j は V S Sにプリチャージされる。 また N S Aドライバ 1 1お よび P SAドライバ 1 2は作動せず、 第 1および第 2のセンスアンプ駆動信号線 VSN, V S Pの電位は VDDZ 2に維持されている。
次に、 メモリセルからのデータ読み出しが行われる。 読み出し対象のメモリセ ルに接続されたヮード線の電位を上昇させて、 当該メモリセルに蓄積された信号 電荷を、 対応するビット線対に出力させる。 このとき、 ダミーワード線の電位も 併せて上昇させて、 あらかじめダミーメモリセルに蓄積された基準信号も対応す るビッ ト線対に読み出させる。 これによつて、 上側のビット線対 UB i , XUB i間に微小電位差 Δ V 1が生じ、 下側のビット線対 L B j , XL B j間に微小電 位差 Δν 2が生じる。
次に、 ビット線対に生じた微小電位差がセンスアンプ動作によって増幅される まず、 N S Αドライバ 1 1および P S Aドライバ 1 2が駆動制御信号 S ENに応 答して作動し、 NSAドライバ 1 1の動作によって第 1のセンスアンプ駆動信号 線 V S Nの電位が V S Sまで低下するとともに、 P S Aドライバ 1 2の動作によ つて第 2のセンスアンプ駆動信号線 V S Pの電位が VDDまで上昇する。 第 1お よび第 2のセンスアンプ駆動信号 V S N， V S Pの電位変化によって、 各センス アンプ部 USA i， L S A j の第 1のペアトランジスタ UN P i， LNP jおよ び第 2のペアトランジスタ UP P i， LP P jが作動して、 いわゆるセンスアン プ動作が行われ、 ビット線対間の微小電位差が増幅される。 このような動作の結 果、 上側のビット線 XUB iの電位が VS Sまで低下するとともに、 下側のビッ ト線 L B j の電位が VDDまで上昇する。
コラムスィツチによって選択されたビット線対のデータがメモリセルアレイか ら出力された後に、 各ビット線対は再びプリチャージされる。 このとき、 プリチ ャ一ジ回路 UP R i , L P R j によるプリチャージ動作の前に、 プリチャージ補 助スィツチ手段 S WS Hをオンにして第 1および第 2のセンスアンプ駆動信号線 V S N, V S Pを短絡させることによって、 プリチャージ補助動作を行う。 プリチャージ補助スィツチ手段 SWSHをオンにして第 1および第 2のセンス アンプ駆動信号線 VSN, VS Pを短絡させると、 その電位は VDD/ 2にほぼ 設定される。 この第 1および第 2のセンスアンプ駆動信号線 VS N， VS Pの電 位の設定は電荷の再配分によってなされるため、 このとき、 電源電流は全く消費 されない。
この結果、 プリチャージ電位から電位変化が生じたビッ ト線同士の間で、 当該 ビッ ト線に対応するセンスアンプ部の第 1または第 2のペアトランジスタ並びに 第 1および第 2のセンスアンプ駆動信号線 V S N， VS Pを介して、 電荷の転送 が行われる。 具体的には、 プリチャージ電位 VDDから VS Sに電位が低下した ビッ ト線 X U B i とプリチヤ一ジ電位 VS Sから VDDに電位が上昇したビッ ト 線 L B j との間で、 電荷の転送が行われる。
図 3 (a) ， (b) に示すように、 ビット線 XUB iの電位はプリチャージ電 位 VDDから VS Sに低下しているので、 第 1のセンスアンプ駆動信号線 V S N から第 1のペアトランジスタ UNP iの NMOS TN 2を介して電荷が転送さ れる一方、 ビット線 L B j の電位はプリチャージ電位 V S Sから VDDに上昇し ているので、 第 2のペアトランジスタ L P P jの P M〇 S TP 1を介して第 2 のセンスアンプ駆動信号線 V S Pに電荷が転送される。 この結果、 外部からの電 流の供給がない状態において、 ビッ ト線 XUB iの電位は VDDZ 2まで上昇す る一方、 ビッ ト線 L B j の電位は VDDZ 2まで低下する。 すなわち、 電位変化 が生じたビット線に対して、 対応するセンスアンプ部の第 1または第 2のペアト ランジス夕を介して、 選択的にプリチャージ補助動作が行われる。
最後に、 各プリチャージ回路 UP R i， LPR j によって、 従来と同様のプリ チヤ一ジ動作が行われる。 プリチャージクロック P P R Eが " H" になると、 上 側のプリチャージ回路 U P R 1は各ビット線対 U B i ， X U B 1の電位がプリチ ヤージ電位 V D Dに達するまでプリチャージ動作を行い、 下側のプリチャージ回 路 L P R j は、 各ビッ ト線対 L B j , X L B jの電位がプリチヤ一ジ電位 V S S に達するまでプリチャージ動作を行う。 このように、 本実施形態によると、 プリチャージ回路を作動させる前にプリチ ヤージ補助動作を行うことによって、 従来よりも消費電流を大幅に削減すること ができる。 また本実施形態に係る半導体記憶装置によると、 従来よりも電源電圧を低く設 定することができる。 図 4は本実施形態に係る半導体記憶装置における電源電圧 とセンス時間との関係を示すグラフである。 図 4において、 縦軸は電源電圧 ( V ) 、 横軸はセンス時間 （n s ) である。 また比較対照のために、 従来の半導 体記憶装置における電源電圧とセンス時間との関係についても併せて示している。 図 4から分かるように、 本実施形態に係る半導体記憶装置は、 従来のものと比べ て、 センスアンプが、 より低い電源電圧まで正常動作する。 これは、 電源電圧が 同一のとき、 センスアンプ部が有するペアトランジスタのソースドレイン間に印 加される電圧が、 従来のものの約 2倍になることに起因している。 したがって、 本実施形態において、 電源電圧を従来よりも低く設定することができる。
この低電源電圧でも正常動作するという効果と前記の消費電流節減の効果とが 合わさって、 半導体記憶装置全体において、 消費電流を従来の約半分にすること ができる。
なお本実施形態では、 プリチャージ補助動作を、 第 1および第 2のべアトラン ジス夕や第 1および第 2のセンスアンプ駆動信号線を利用して行うものとしたが、 プリチャージ補助動作のための回路を別途設けてもかまわない。 (第 2の実施形態）
図 5は本発明の第 2の実施形態に係る半導体記憶装置の構成を示す回路図であ る。 第 1の実施形態においては、 プリチャージ電位の異なるセンスアンプ群が、 ヮード線方向に上下に分離して配置されていたが、 図 5に示す本実施形態に係る 半導体記憶装置では、 プリチャージ電位の異なるセンスアンプ群が、 ワード線 W L方向に垂直な方向に分離して配置されている。 各構成要素およびその動作は、 第 1の実施形態と同様である。
本実施形態によると、 トランジス夕の導電型が異なるプリチャージ回路をメモ リセル部を挟んで分離して配置することができるので、 第 1の実施形態と比べて レイァゥ卜が容易であり、 面積がより小さなメモリコアを実現することができる。
(第 3の実施形態）
図 6は第 3の実施形態に係る半導体記憶装置の構成を示す回路図である。 図 6 では、 センスアンプ部からのデータ読み出し ·書き込みに係る構成要素について も図示している。 図 6に示すように、 ビット線対 UB i , XUB i ( i = 1， 2) および L B i , X L B i ( i = 1 , 2 ) と平行に、 第 1のグローバルビッ ト 線対 GRBU, X G R B Uおよび第 2のグローバルビット線対 GR B L， XGR BLが形成されており、 第 1のグロ一バルビット線対 GR B U， XGRBUはプ リチャージ電位が VD Dであるセンスアンプ部 U SA 1 , USA2とスィツチ手 段としてのコラムスィッチ U C L 1 , U C L 2を介してそれぞれ接続され、 第 2 のグ口一バルビッ ト線対 GRBL， XGRB Lはプリチヤ一ジ電位が V S Sであ るセンスアンプ部 L SA 1， L SA2とスィツチ手段としてのコラムスィッチ L CL 1， L C L 2を介してそれぞれ接続されている。 なお、 グロ一バルビット線 とはビット線と平行に形成されたデータ線のことをいう。
本実施形態に係る半導体記憶装置において、 デ一夕読み出し動作は次のように 行われる。 すなわち、 センスアンプ部 USA 1 , U S A 2まで読み出されたメモ リセル MCのデータは、 コラムスィッチ UC L 1 , U C L 2を介して第 1のグロ —バルビッ ト線対 GR BU， XGR B Uに読み出される一方、 センスアンプ部 L S A 1 , L S A 2まで読み出されたメモリセル MCのデ一夕は、 コラムスィッチ L C L 1 , L C L 2を介して第 2のグローバルビッ ト線対 GRB L, XGRB L に読み出される。 第 1のグロ一バルビット線対 GR B U， XGRBUを転送され たメモリセル MCのデ一夕は第 1の中間アンプ 3 3によって増幅されるとともに、 第 2のグロ一バルビッ ト線対 GRBU， XGRBUを転送されたメモリセル MC のデータは第 2の中間アンプ 34によって増幅されて、 それぞれ装置外部に出力 される。 本実施形態において特徴的なのは、 データ読み出し動作に際し、 第 1のグロ一 バルビット線対 GRBU, XGR BUは VDDプリチャージ回路 3 1によって電 源電位 VDDにプリチヤ一ジされる一方、 第 2のグロ一バルビット線対 GRB L ， 01¾81^は 33プリチャ一ジ回路32によって接地電位 VS Sにプリチヤ ージされる。 すなわち、 各グロ一バルピッ ト線対は、 接続されたセンスアンプ部 のプリチャージ電位に相当する電位にプリチャージされる。 このように、 互いに 接続されたグ口一バルビッ ト線対とセンスアンプ部とのプリチヤ一ジ電位を合わ せることによって、 グロ一バルビッ ト線対の充放電による電流消費を最小限に押 さえることができる。
なお図 6では、 説明の簡単化のため、 一のグロ一バルビット線対に 2個のセン スアンプ部が接続された構成としているが、 当然のことながら、 一のグローバル ビッ ト線対に接続されたセンスアンプ部の個数は任意の数であってもかまわない。 また図 6において、 第 1および第 2のグローバルビット線対 GR BU, XGR BUおよび GRBL, XGR B Lは各センスアンプ部を避けるように示している が、 これは図面の煩雑さを避けるためであり、 実際には、 グロ一バルビッ ト線対
'部上も含めて任意の位置に配置される。 (第 4の実施形態）
図 7は本発明の第 4の実施形態に係る半導体記憶装置の構成を示す図である。 図 7に示すように、 本実施形態に係る半導体記憶装置は、 Yデコーダ 4 1が設け られており、 第 1のセンスアンプ群 4 4 aの各コラムスィッチ 4 4 bは Yデコ一 ダ 4 1の出力 Y i によって制御される一方、 第 2のセンスアンプ群 4 5 aの各コ ラムスイッチ 4 5 bは Yデコーダ 4 1からの出力 Y j によって制御される。 これ によって、 センスアンプ群 4 4 a , 4 5 aから出力されたデ一夕は、 互いに干渉 することなく、 グローバルビット線対群 4 6を介して読み出すことができる。 また、 本実施形態に係る半導体記憶装置では、 グロ一バルビッ ト線対群 4 6の 両側に第 1のデータ増幅手段としての第 1の中間アンプ 4 2および第 2のデータ 増幅手段としての第 2の中間アンプ 4 3が設けられており、 第 1の中間アンプ 4 2は 2ビット出力、 第 2の中間アンプ 4 3は 4ビット出力になっている。 このよ うな構成をとることによって、 本実施形態に係る半導体記憶装置を 2ポートメモ リとして動作させることができる。
なお、 図 7では、 図面の簡単化のために、 信号線対は全て一本の線で示されて いる。 また簡単化のため、 グローバルビッ ト線対群 4 6は第 1および第 2のセン スアンプ群 4 4 a , 4 5 aを避けて図示されているが、 実際の装置では、 センス アンプ部上も含めた任意の位置に、 ビット線と平行に配置される。 図 8は本発明に係るメモリコアを用いた半導体チップの概略構成を示す図であ る。 図 8に示すように、 メモリセルとセンスアンプ部からなるメモリコア 5 1が 半導体チップ 5 0のほぼ中央に配置されており、 グロ一バルビッ ト線対群 5 2が 図における上下方向に配線されている。 グロ一バルビット線対群 5 2の一端 （図 の下側） には第 1のデ一夕増幅手段としての第 1の中間アンプ 5 3が設けられて おり、 メモリコア 5 1と半導体チップ 5 0外部との間のデータ入出力は、 第 1の 中間アンプ 5 3を介し、 入出力部 5 5を経て行われる。 入出力部 5 5の出力ビッ ト幅は通常 1 6ビッ ト程度である。 また、 グローバルビット線対群 5 2の他端に は第 2のデータ増幅手段としての第 2の中間アンプ 5 4が設けられており、 この 第 2の中間アンプ 5 4から出力された 1 0 2 4ビッ ト程度のビット幅を持つデ一 夕が超並列処理装置 5 6に入力され、 処理される。
実際の動作では、 半導体チップ 5 0外部から第 1の中間アンプ 5 3を経てメモ りコア 5 1に書き込まれたデ一夕は、 書き込みと異なるタイミングで第 2の中間 アンプ 5 4によって読み出され、 超並列処理装置 5 6によって処理される。 処理 結果データは再びメモリコア 5 1に書き込まれ、 この処理結果データは、 書き込 みと異なるタイミングで半導体チップ 5 0外部に読み出される。 以上のように、 本発明に係る半導体記憶装置によると、 第 1の電位にプリチヤ —ジされるビット線と第 2の電位にプリチャージされるビット線との間で、 ビッ ト線充放電電流を相殺することが可能になる。 またプリチャージ動作時に、 プリ チャージ補助手段によって、 第 1の電位にプリチャージされるビット線対と第 2 の電位にプリチャージされるビット線対との間において電荷が転送されて、 その プリチャージ動作が補助されるので、 プリチャージ動作時に要する電流が従来よ りも少なくてすむ。 したがって、 消費電力が大幅に低減される。

Claims

請求の範囲
1 . 複数のメモリセルと、
複数のビット線対と、
各ビッ ト線対に対してそれぞれ設けられ、 メモリセルから当該ビット線対に読 み出されたデータを増幅出力する複数のセンスアンプ部とを備え、
前記複数のビット線のうちの少なくとも一部は、 そのプリチャージ電位が、 第 1および第 2の異なる電位に設定されている
半導体記憶装置。
2 . 請求項 1の半導体記憶装置において、
プリチャージ動作時に、 前記第 1の電位にプリチャージされるビット線と前記 第 2の電位にプリチヤ一ジされるビット線との間において、 電荷を転送させて、 そのプリチャージ動作を補助するプリチヤ一ジ補助手段を備えている
ことを特徴とする半導体記憶装置。
3 . 請求項 2の半導体記憶装置において、
前記各センスアンプ部を駆動する信号を転送する第 1および第 2のセンスアン プ駆動信号線を備え、
前記プリチャージ補助手段は、 前記第 1および第 2のセンスアンプ駆動信号線 を短絡するか否かを切替制御するプリチャージ補助スィツチ手段を有し、 プリチ ヤージ動作時に、 このプリチャージ補助スィツチ手段によって前記第 1および第 2のセンスアンプ駆動信号線を短絡するものであり、
この短絡した前記第 1および第 2のセンスアンプ駆動信号線を介して、 前記第 1の電位にプリチャージされる各ビット線のうちメモリセルからデー夕が読み出 されて電位が変化した第 1のビッ ト線と、 前記第 2の電位にプリチャージされる 各ビット線のうちメモリセルからデ一夕が読み出されて電位が変化した第 2のビ ット線との間において、 電荷が転送される
ことを特徴とする半導体記憶装置。
4 . 請求項 3の半導体記憶装置において、
前記複数のセンスアンプ部は、 それぞれ、
対応するビット線対間に直列接続された 2個の一の導電型トランジスタからな り、 一方のトランジスタと接続されたビット線の電位が他方のトランジスタのゲ —卜に印加され、 かつ、 トランジスタ同士の接続部が前記第 1のセンスアンプ駆 動信号線と接続された第 1のペアトランジスタと、
対応するビッ ト線対間に直列接続された 2個の他の導電型トランジスタからな り、 一方のトランジスタと接続されたビッ ト線の電位が他方のトランジスタのゲ —卜に印加され、 かつ、 トランジスタ同士の接続部が前記第 2のセンスアンプ駆 動信号線と接続された第 2のペアトランジスタとを備えているものであり、 前記プリチャージ補助スィツチ手段によって前記第 1および第 2のセンスアン プ駆動信号線が短絡されたとき、 前記第 1のビッ ト線と前記第 2のビット線との 間において、 短絡された第 1および第 2のセンスアンプ駆動信号線と、 前記第 1 のビッ ト線に対応するセンスアンプ部が有する第 1および第 2のペアトランジス 夕の一方と、 前記第 2のビッ ト線に対応するセンスアンプ部が有する第 1および 第 2のべアトランジス夕の他方とを介して、 電荷が転送される
ことを特徴とする半導体記憶装置。
5 . 請求項 1の半導体記憶装置において、
前記第 1の電位にプリチャージされるビッ ト線の本数と前記第 2の電位にプリ チャージされるビッ ト線の本数とは、 ほぼ同数である
ことを特徴とする半導体記憶装置。
6 . 請求項 1の半導体記憶装置において、
前記複数のセンスアンプ部は、 レイァゥト上隣接する複数のセンスアンプ部か らなる第 1のセンスアンプ群と、 レイァゥト上隣接する複数のセンスアンプ部か らなる第 2のセンスアンプ群とを有し、
前記第 1のセンスアンプ群に対応するビット線は、 そのプリチャージ電位が前 記第 1の電位に設定されている一方、 前記第 2のセンスアンプ群に対応するビッ ト線は、 そのプリチャージ電位が前記第 2の電位に設定されている
ことを特徴とする半導体記憶装置。
7 . 請求項 1の半導体記憶装置において、
前記複数のセンスアンプ部から増幅出力されたメモリセルデータを転送する複 数のデ一夕線対を備え、
前記各データ線対は、 メモリセルデータ転送の前に所定電位にプリチャージさ れ、 かつ、 そのプリチャージ電位は、 対応するセンスアンプ部がビット線対をプ リチャージする電位と、 実質的に同一である
ことを特徴とする半導体記憶装置。
8 . 請求項 7の半導体記憶装置において、
前記デ一夕線対は、 前記ビッ ト線対とほぼ平行に配置されたグロ一バルビット 線対である
ことを特徴とする半導体記憶装置。
9 . 複数のメモリセルと、
複数のビッ ト線対と、
各ビット線対に対してそれぞれ設けられ、 メモリセルから当該ビット線対に読 み出されたデータを増幅出力する複数のセンスアンプ部と、 プリチャージ動作時に、 その電位がプリチャージ電位から変化したビッ ト線を 選択的にプリチヤ一ジノ一ドに接続して、 プリチャージ動作を行う選択プリチヤ —ジ手段とを備えている
半導体記憶装置。
1 0 . 複数のメモリセルと、
複数のビット線対と、
各ビット線対に対してそれぞれ設けられ、 メモリセルから当該ビット線対に読 み出されたデータを増幅出力する複数のセンスアンプ部と、
前記複数のビッ ト線対とほぼ平行に形成され、 前記複数のセンスアンプ部から 出力されたデータを転送するグローバルビット線対群とを備え、
各グローバルビッ ト線対は、 それぞれ、 少なくとも 2個以上のセンスアンプ部 とスィッチ手段を介して接続されており、 このスィッチ手段は、 複数のセンスァ ンプ部が同時に当該グロ一バルビット線対と電気的に接続されないよう、 開閉動 作する
半導体記憶装置。
1 1 . 複数のメモリセルと、
複数のビット線対と、
各ビット線対に対してそれぞれ設けられ、 メモリセルから当該ビット線対に読 み出されたデータを増幅出力する複数のセンスアンプ部と、
前記複数のビット線対とほぼ平行に配置され、 前記複数のセンスアンプ部から 出力されたデータを転送するグロ一バルビット線対群と、
前記グローバルビッ ト線対群を転送されたデータを、 それぞれ増幅出力する第
1および第 2のデ一夕増幅手段とを備え、
前記第 1および第 2のデータ増幅手段は、 出力データのビッ ト数が互いに異な るものである
半導体記憶装置。
1 2 . 請求項 1 1の半導体記憶装置において、
前記グローバルビッ ト線対群は、 前記メモリセルおよびセンスアンプ部からな るメモリコアの配置領域に亘つて配置されており、
前記第 1および第 2のデータ増幅手段は、 前記グロ一バルビット線対群の、 前 記メモリコアの配置領域を挟んだ両端に設けられている
ことを特徴とする半導体記憶装置。
1 3 . 請求項 1 2記載の半導体記憶装置において、
多数ビットのデータ処理を行う超並列処理装置を備え、
この超並列処理装置は、 前記第 1および第 2のデータ増幅手段のうちの一方の 出力デ一夕を入力とするものである
ことを特徴とする半導体記憶装置。
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