TW386294B - Method for metalization of submicron-contact-hole in semiconductor - Google Patents

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Description

經濟部中央揉準局貝工消费合作社印氧 A7 _____B7_ _ 五、發明説明(I ) 本發明有蘭半導體内微米次撖米接觸孔的金屬化方法 ,藉以在次微米接觸孔内沈積金厲。 這類方法在半導體技術中愈來愈為需要,因為已使用 積體方式使更多的導電層安裝在更多的平而上。其被適 當地结構成電流的導路。這類導路之間以合適的非導電 層予以隔雄。被安裝在不同平而上的導路彼此或與矽基 材進行導電式的連結,所以其間的絕緣層内要形成開孔 (接觸孔)。有時一直接的連結丙物理因素而逋隔絕^例 如,一 n+予體矽層不直接與A1SU1%)導路接因矽 藉A1 P+予體作用而沈積。在這種情況下,必須透過中 間層進行非直接之連結。與矽進行歐姆接觸的這種中間 層,典型地像由鈦(Ti)、矽化鈦(TiSx, xS2)或鈦/鎢 (TiW)組成。緩衝層的箱要增加,其較佳地偽由氰化鈦 (TiH)或TiW組成。此二種已知之材料有相對較高之比電 限,78-150wQc·。 随著撖霣子結構的缩小化(次技術 >,因為絕续層 同時需要較佳之平面化,接觸孔之直徑也愈來愈小。基 於可依賴性且由快速接通和高電流密度之驅熱,必須以 良好的導電材料無縮孔地金屬化連结孔,並注意輿所有 未來之層材料的可重複低歐姆接觭。 由於進一步被提昇之孔縱橫比(深度/直徑比例),這 種接觸金靥化作用不再藉普通的層结構(例如Ti/TiN/W) 來完成,丙為習用之Ti/TiH濺塗方法不能保形地沈稹 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) ----,1------— 參------tr------終 (請先閲讀背面之注意事項¥寫本頁) % 經濟部中央揉準局貝工消费合作社印*. A7 _ B7_ 五、發明説明(>) (conformal deposition) ft因而總是遣留負面作用的側 相角,其在保形的箱CVD沈積時亦導致縮孔結構。吾人 認為在接觸孔直徑為(例如-0.3 wb時,必須沈積至少 50nm Ti及及80πβ TiH,以便在接觸孔底層得到足夠之 相蘭層,然後留下0.1w η之較小的接腾孔殘餘直徑用於 低歐姆導電的鎢。因此,無縮孔充煩被排除。此外,此 方法傺昂貴又花時間的。 在已知之習用金鼷化方法(濺塗-方法)中•藉物理方法 (如濺塗,蒸發將一或更多之金屬層(如AlSi或Ti/TiN/ AlSiCu)沈澱,並藉合適的光學技術及蝕刻,産生結構。 基於此種方法較差的角覆蓋性,這種接觸金靥化作用在 某縱橫比下需額外之方法步驟(如上述接觸孔半部之加 深或斜切予以完成,在後述之方法(如平面化時)中不易 完成。就縱橫比大於1及高電病強度之接觸孔金属化而 言,其不再可依賴地被使用。進一步之濺塗技術的發展 ,如"準直濺塗"(藉合適的(例如機構的)混合物直接沈 積),卻在接觭孔底層上導致比較厚(與習用技術相比較 下)的層物,也因此提高縱橫比•因為在接觸孔底層内 水平絕緣面上沈積之層物厚度一直在增加中。這樣加重 對於後述方法之保形及平面化之要求。 藉全表而的CVD篇沈積(例如由WFe / Hz組成)及後鑛 之蝕刻而進行之接觸金屬化作用(如文獻〔1〕所述),在 工業檢驗及匾用方面有長足之進步。但其較為昂貴而成 本紙張尺度遥用中國國家標準(CNS ) A4規格(210X297公釐) (請先Μ讀背面之注意事項再填寫本頁) 裝· 訂 線----- 經濟部中央標準局員工消费合作社印*. A7 B7 五、發明説明(τ ) 本高之方法,因為其由下列之單一步驟組成: bl)濺塗一接觸層(如Ti),以便在全表而上形成低歃 姆接觸匾。 b2)濺塗一隔離層,俥阻止活躍之tfFe分子對Ti,Al或 Si層之攻擊。 b3)全表面、保形的CVD鎢層之沈積,在蝕刻步驟後, 進一步地被除去水平絕緣層t的金屬。 由於二炳必要的濺塗方法(bl及b2)有不良的角覆蓋, 必須以加大的縱橫比施行較厚之沈積,俾在相鼷於接 觸之區域取得令人滿足之層厚度,因而保障隔離功能。 鎢積層的幾何原初位置(本質地共形的)可料想地僳不 佳的,無縮孔之充嫫再也不可能,此外,随著接觸孔直 徑進一步下降,所得之域區_鋳金屬的體積部分亦在接 觸金屬化時下降。即使是在保形地沈積之CVD接觸及隔 離層被使用時,如歐洲專利申請90 1 06 1 39所述,仍留下 一昂貴而高成本之方法,以便在必要時在多室高真空裝 置内的各柄室内予以實施。 如果在鎢上安置其他金屬(如鋁)或金屬化合物(如TiN) ,其基本t亦藉由CVD方法而可以保形地沈積(參見(例 如)歐洲專利申請90106139號)以應用至接觸金屬化,則 上述的陳述均適用,因為必須再一次將多步驟金颶化考 慮進去(基於相同之論證)。在蓮用CVD-TiH時,這些陳述 是特別有意義的。雜然在此描述以CVD-TiH-射擊充媾的 本紙張尺度適用中國國家標率(CNS > A4規格(210X297公嫠} ----J---“----I餐-- (請先閲讀背面之注填寫本頁) 訂 -線----- 經濟部中央橾準局負工消费合作社印«. A7 _____B7__ 五、發明説明(〜) 基本可施行性(參考文獻〔3〕),但是這些方法仍可使用 於接觸,其中,與在Salizid(:自我排齊的矽化物)技術 相似,於先前多步驟方法中建立合適的接觸乃遇渡區。 在〔3〕中所述的方法像不可慝用於多及單晶矽之接觸( 以逹成高抗過渡),亦不可用於穿透孔之金屬化(同前及 提高處理溫度)。 在金屬及矽化物之選擇性CVD時,必須致力於在明確 的,待接觸的(唯一的)基材上(如矽,矽化物或金靥表 而上)生成明確的、優良的電導材料。在連结孔底層上 存有合適的基材,其能直接的,無缩孔的予以充填。在 未於本文明確地敘述及所有進一步提供之方法中,於裂 造條件下已經完成永久性可重複的實施,因此這些方法 未能應用於工業。 其主要之缺黏如下: -在合適地沈積前,需要可重複的及有效率的淨化接觸 區·該沈積因連結孔縱橫比增加而更難進行。 -在應用明確的、腐蝕的化學品(如VFe )時,尤其是與 矽接觸時大最發生之全表面反應,導致二極體及電晶體 内有不可接受之高漏電。 -形成狹小的方法窗格,例如藉由在隔離表而上輕易及 經常連成之”非選擇性”沈積所形成者,這漾招致現存的 核晶過程萌發。 -因為充该材料由接觭底層以垂直的方向成長,不同深 -6- 本紙張尺度適用中国國家揉準(CNS ) A4规格(210X297公釐) ------^----^------、訂------^ (锖先閲讀背面之注意事t填寫本頁) 經濟部中央標準局貝工消费合作社印簟 A7 _ B7 _ 五、發明説明(<) 度的連结孔不能充缜或僅在利用較昂貴之措施才能同規 棋地予以充《(理想h傺直到隔離頂角為It)。 本發明的課題在於提供一種可依賴的,在未來技術中 可無限應用之方法,其可取代在前文所述方法且無這些 方法之缺黏。 本發明之待激像藉一單一的高保形CVD方法進行接觸金 颶化作用,藉此,在一單一之CVD室中可以沈積接觸層 及低歐姆接梅充镇材料。尤其是蘭於一種方法,其首先 沈積富含鈦的有機金屬層(理想上為Ti或TiSi,於後文 像稱CVD-Ti),接著立刻在同一室中,利用沈積參數之 進一步反應參數或變數.沈積一保形的、低歐姆(20-40 w Ωβ)的CVD二矽化鈦層(CVD-TiSi2 )。其厚度係依照 連結孔之殘餘直徑予以調整。為了完成金羼化作用,可 接著進行後蝕刻程序,藉此將沈積於水平的隔離表面上 的Ti/TiSi3 "栓寒"保留在連結孔中。進一步的連结像 藉由(例如)己知的低歐姆材料(如AlSi或TiH/AlSiCu)的 塗佈及結構化,(如濺塗)予以完成。直徑彡0.4# β的接 觴孔時,後蝕刻省略,丙為被沈稹的Ti/TiSiX-層的厚 度約為0.2。然後濺塗(例如)TiH(AlSiCu,结構成Ti/ TiSix/TiN/AlSiCu的層組合(與目前之加工方法相似)。 或者,均可進行後蝕刻過程,其中僅産生短暫的金屬化 合物,其藉已知的光榭影成像/蝕刻方法被结構成CVD •Ti/TiSU餍,故在加工遇程中發生接《金屬化作用及 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) ^ I I 裝— I I I I I 订— I I I I 線「 (請先閲讀背面之注意事iW填寫本頁) 經濟部中央揉準局貝工消费合作社印氧 A7 B7__ 五、發明説明(6 ) 導路。 視情況需要,本發明之方法能: -先進行:接觸區之淨化(濕化學或乾燥方式,此係取. 決吾人之需求以及基材之化學或物理成份,如果可能 的話,在多室裝置内就地實施,例如歐洲專利申請 901 061 39 號或 DE-A 413 2561 號所述)。 -後續進行:在450C及800t:間藉由RTP或在垂直烘箱 内進行退火步驟,藉以保證Si/CVD-Tif表面上的均 勻及完全的矽化反應。 此課題藉本發明之方法得以解決,其中由沈積反匾在 空間上被分離的共反窿體激發,傜藉耦合的撤波能在反 應性的、中性的部份内進行,接箸其被输送至合適的反 應器(CVD条統)("遠電漿"-CVD)。微波激發的主要技術 及方法描述於DE-A-4 1 3 2560。 本發明方法有下列之優黏: 由於完f未有非保形的、被濺塗的層物並且應用單一 的共形CVD方法,在幾何的觀黏下,目前無技術範圍認 知其可應用性。由於有光滑的層表面(CVD-TiSi2 <50nn) ,故較為有利(例如相較於CVD-鎢)。尤其,這些接觸金 *化可與球體平而化用的現代方法(例如CMP,化學機械 拋光)良好地結合(此平面化經常導致高特性比的連結 孔。 由於在CVD室内接近連纗地在加工過程中生成CVD-Ti _ 8 - 本紙張尺度適用中國國家標率(CNS ) A4规格(2丨0X297公釐) ----------1餐------tT------0 (請先閱讀背面之注$項再填寫本頁) ' A7 B7 經濟部中央橾率局員工消費合作杜印裝 五、發明説明(^\ ) 1 及 CVD- T iS i 2 f 較 少 的 接 觸 區産 生 丙而有較低的抗轉 1 變 1 這 樣 導 致 較 低 的 抗 接 觸 〇 1 1 尤 其 藉 由 該 被 導 入 的 高保形的CVD- Ti部分層, 低 請 1 先 1 歃 姆 的 抗 接 觸 被 保 障 f 因 為 不同 於 物 理 性 沈 積 9 在接 觸 閲 讀 1 脅 時 以 高 的 特 性 比 * 於 接 觸 區 上産 生 足 夠 的 鈦 金 颶 〇這 種 之 1 注 金 m 因 為 對 氣 有 高 親 和 力 » 故可 能 拈 著 於 現 有 屯 積氣 化 % 1 物 的 矽 或 鋁 上 表 面 t 並 且 丙 而保 障 低 歐 姆 接 觸 Ο 項 % ,丨 因 為 接 觸 金 屬 化 係 在 一 單 一步 驟 及 一 (90 早 一 的 室 内被 達 寫 本 頁 裝 I 成 » 此 方 法 相 較 於 已 知 之 習 用方 法 > 係 特 別 便 宜 且易 於 1 1 1 實 施 〇 最 後 基 於 所 用 之 化 學 品及 方 法 不 會 發 生 決 定性 的 1 1 I 例如選擇性CVD方法所遭遇之對生産不利的危險(如過 1 1 量 的 全 表 面 反 應 \ 選 擇 性 喪 失、 不 適 當 的 充 填 及 較深 的 訂 1 連 結 孔 )0 1 | 本 發 明 的 接 m 金 靥 化 > 藉 總接 觸 量 及 總 接 觸 表 面使 電 1 I 流 的 均 勻 分 配 成 為 可 能 « 因 為僅 有 金 屬 (否則尚有 V. 1 1 線 (例如)Ti/TiN/A丨或/ W)被使用。 因此, 在小的縮孔直 徑 及 高 電 流 強 度 下 9 轚 流 負 荷及 金 屬 化 的 可 信 賴 性基 本 1 上 被 提 高 (相較於已知之方法)。 1 1 本 發 明 在 下 文 中 將 以 實 施 例更 詳 細 地 描 述 〇 1 1 1 本 發 明 方 法 能 使 用 商 業 上 最常 用 的 反 匾 器 來 實 施。 特 1 1 別 合 適 者 為 DE -A -413 2560及 EP- 901 06 139所描述的CVD 1 1 反 m 器 〇 1 | 方法參數的選用慝使沈積作用在上表面控制的動能範 1 I - 9- 1 1 1 本纸張尺度適用t國國家搞準(CNS ) A4規格(210X297公釐) A7 B7 五、發明説明(《 ) 圍内,以取得理想的共形層。 I. CVD-鈦沈積作用 視情況而定,可由所謂的濺塗步驟(低氬離子;100eV) 或者就地的前淨化步驟進行前處理(如EP-901 061 39所 述)。 下列的基材可直接使用或與徹波活性的共反應劑(用 於鈦CVD沈積作用者)組合使用,但其不限定於下列者: 1. 四氣化鈦(=TiCU ) 2. 四〔二烷氨基〕鈦(=Ti[NR2 ],其中R為甲基、乙 基… 3.77 7 -環庚三烯基-77 5 -環戊二烯基-鈦(0) (C7 H? )Ti (C5 Hs ) 請先閲讀背面之注意事項再填寫本頁 .裝· 訂
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-10- 本紙張又度適用中國國家標準(CNS ) A4规格(210X297公釐)
A7 B7 五、發明説明(〇 4. π8 -環庚四烯基-77s -環戊二烯基-鈦(III) (Ce He )T i (C5 H5 )
5. 二聚物化合物,例如〔(R,R- )2 Ti(SiH2 )〕2 , 其中(例如),R,R' =烷基、芳基、Cs H5 、NR2 (R = Η、CH3 , C2 H5 …) R 义、 6. Ti〔(CH2 )2 (HR)2 〕2 類的化合物,其中 R=H, CH3 , C2 H5 , Si(CH3 )3 ...如:
R
-11 - 本紙張尺度適用中國國家樣牟(CNS )八4規淋(210 X 297公釐} J---.---,1^------IT------.^- (請先閲讀背面之注$項^%寫本頁) ' 經濟部中央橾準局員工消費合作社印製 經濟部中央樣準局員工消费合作社印装 於⑽⑽) A7 B7五、發明説明(β ) 其中可添加(視情況而定)SiiU 、SU He及/或112 作為還原劑。 所有之被添加的氣體可選擇性地藉外部的撤波能源予 以活化及解離,並引至反應器中。SiH*或Si2 He及/ 或相對應的鈦化合物(尚未激發在所謂之蓮蓬頭 (Showerhead)電極之前予以混合。 反鼴方程式: (例如) T T1CI4 + 2 <H2> ---> Ti + 4 HCl T, <H2> 或者(例如)TiCl4 + SiH4 ---> TiSi + 4 HCl =!=其中 < >表"激發的" II CVD -矽化鈦沈積作用 視情況而定,可由所謂的濺塗步驟(低氬離子i 100eV) 或者就地的前淨化步驟進行前處理。 同樣地可直接使用同於例I之基材,或將其與微波 活性的共反應劑(用於鈦CVD沈積作用者)組合使用。 反應方程式: T, <H2> (例如)TiCl4 + 2 SiH4 ——> TiSi2 + 4 HCl + 2 H2 *其中 < >表示"激發的” 方法參數: 激發: 甚或氣流:2 0 - 1 5 0 s c c b -12- (請先閲讀背面之注項再填寫本頁) -裝- 訂 -線丨· 本紙張尺度適用中國國家揉準(CNS )八4规格(210X297公釐) 38629if A7 B7_ 五、發明説明(U ) 壓力 :102-1 0-1Pa 沈積; 處理溫度:2 0 0 - 5 0 0 υ 蒸發溫度:2 0 - 1 4 0 Ό 載體 :Ar、He、Hz 載體流 :0- 100 seen (SifU 或 Si2 He 流:0-200 seen) (RF功率:200-800瓦) (電極距離:0. 3-2. 5cb) I 11蝕刻程序 C V D - T i / T i S〖2層可由下述之程序進行後蝕刻,使 Ti/TiSi2栓寒僅停留於連結孔中,或由一般之光學技 術/蝕刻步驟予以結構化。 或者,存在於水平表面上的TiSi§亦可由CMP-步驟( 化學機械抛光)予以去除(後研磨)而取代後蝕刻步驟。 I 11. 1後蝕刻步驟: 經濟部中央揉準扃貝工消费合作社印裝 (請先閲讀背面之注意事項I寫本頁) 後蝕刻方法較佳地偽由"團塊蝕刻步驟”所組成,其各 向同性地蝕去90%之沈積於水平隔離面上的層膜。於進 一步的,更強烈的各向異性"全蝕刻步驟"中,産生相 對應的"柱塞"(Plug),其中該步驟具有對隔離層之選擇 性及最小負荷效應。 -13- 本紙張尺度適用中國國家搮準(CNS ) A4規格(210X297公釐) 經濟部中央標準局貝工消費合作社印«. 38629^ A7 _B7 五、發明説明(P ) 方法參數: 阒塊-蝕刻 步驟 全蝕刻 各向異性結 C 1 2 /seen 30-2Θ0 10-150 30-200 HBr /seem 5-100 5- 50 5:100 A r /seem 10-100 10-100 10-100 N 2 /seem -- -- —— —— 0-50 壓力/毫托耳100-300 5-25Θ 100-300 功率/瓦 100-500 50-400 200-500 陰極溫度/ Ό 10-50 10- 50 10- 50 磁場/高斯 0-150 0-150 0-150 參考文獻 -14- I I I - IJI....... Ilf I-------- - - - - In I (請先聞讀背面之注意事項再填寫本頁) 訂 線 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)

Claims (1)

  1. A8 B8 C8 D8 38629奸 六、申請專利範園 第86103 7 70號「半導體內次微米(或微米)接觸孔之金屬 化方法j專利案 (88年12月修正) A申請專利範圍 1. 一種半導體內次微米接觸孔的金靥化方法,藉以在次 微米接觸孔內沈積金屬,其特徵爲金屬係藉CVD方法 在一單一之CVD室內沈積,其中首先沈稹—富含鈦 層*接著沈積一低歐姆TiSi:。 2. 如申請專利範圍第1項之方法,其中TiSi2層在富含欽 層沈積後立即被沈積而未中斷真空。 3. 如申請專利範圍第1項之方法,其中富含鈦層爲Ti或 TiSi 層· 4. 如申+請專利範圍第1項之方法,其中富含欽層的厚度 爲 5-100nm 0 5. 如申請專利範圍第1項之方法,其中TiSi:層每單位面 積有20-40μΩιη之電阻》 6·如申請專利範圍第1項之方法,其中爲完成金屬化作 用而進行後蝕刻程序’將沈積於水平隔離面上的 Ti/TiS“或TiSi/TiSi2層予以去除。 7. 如申請專利範圍第1項之方法,其中爲完成金屬化作 用而進行CMP步驟(化學機械拋光),將沈積在水平隔 離面上的Ti/TiSi:層予以去除。 8. 如申請專利範圍第1項之方法,其中經金屬化的接觸 孔之接觸作用係藉低歐姆材料之塗佈或結構化而完 本紙張尺度適用中國國家揉準(CNS ) A4规格(210X297公釐) (請先閲讀背面之注意事項再填窝本頁) -訂 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 38629奸 六、申請專利範園 第86103 7 70號「半導體內次微米(或微米)接觸孔之金屬 化方法j專利案 (88年12月修正) A申請專利範圍 1. 一種半導體內次微米接觸孔的金靥化方法,藉以在次 微米接觸孔內沈積金屬,其特徵爲金屬係藉CVD方法 在一單一之CVD室內沈積,其中首先沈稹—富含鈦 層*接著沈積一低歐姆TiSi:。 2. 如申請專利範圍第1項之方法,其中TiSi2層在富含欽 層沈積後立即被沈積而未中斷真空。 3. 如申請專利範圍第1項之方法,其中富含鈦層爲Ti或 TiSi 層· 4. 如申+請專利範圍第1項之方法,其中富含欽層的厚度 爲 5-100nm 0 5. 如申請專利範圍第1項之方法,其中TiSi:層每單位面 積有20-40μΩιη之電阻》 6·如申請專利範圍第1項之方法,其中爲完成金屬化作 用而進行後蝕刻程序’將沈積於水平隔離面上的 Ti/TiS“或TiSi/TiSi2層予以去除。 7. 如申請專利範圍第1項之方法,其中爲完成金屬化作 用而進行CMP步驟(化學機械拋光),將沈積在水平隔 離面上的Ti/TiSi:層予以去除。 8. 如申請專利範圍第1項之方法,其中經金屬化的接觸 孔之接觸作用係藉低歐姆材料之塗佈或結構化而完 本紙張尺度適用中國國家揉準(CNS ) A4规格(210X297公釐) (請先閲讀背面之注意事項再填窝本頁) -訂 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 3862984- 六、申請專利範圍 成。 9.如申請專利範圍第8項之方法,其中低歐姆材料之塗 佈係藉濺塗(PVD,物理蒸汽沈積 > 而完成。 ία如申請專利範圍第1項之方法,其中Ti/TiSi2層同時 由已知之光微影成像/蝕刻方法予以結構化^ 11.如申請專利範圍第1項之方法,其中在次微米接觸孔 的金羼化之前,先淨化接觸區。 12如申請專利範圍第11項之方法,其中以濕化學或乾式 方法進行接觸區之淨化。 B如申請專利範圍第1項之方法,其中次微米接觸孔之 金觴化後,在4S0-800eC之間進行退火步驟。 14如申請專利範圍第1項之方法,其中與沈積反應在空 間上分離的共反應物之激變藉反應的、中性的部分內 的耦合微波能予以進行,接著输出至CVD室。 (請先閲讀背面之注$項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度逋用中國·家梯準(CNS )入4规格(210X297公釐)
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5976976A (en) 1997-08-21 1999-11-02 Micron Technology, Inc. Method of forming titanium silicide and titanium by chemical vapor deposition
US5930671A (en) * 1997-10-20 1999-07-27 Industrial Technology Research Institute CVD titanium silicide for contract hole plugs
US6136693A (en) * 1997-10-27 2000-10-24 Chartered Semiconductor Manufacturing Ltd. Method for planarized interconnect vias using electroless plating and CMP
TW507015B (en) * 1997-12-02 2002-10-21 Applied Materials Inc In-situ, preclean of wafers prior to a chemical vapor deposition titanium deposition step
US6284316B1 (en) 1998-02-25 2001-09-04 Micron Technology, Inc. Chemical vapor deposition of titanium
US6573181B1 (en) 2000-10-26 2003-06-03 Applied Materials, Inc. Method of forming contact structures using nitrogen trifluoride preclean etch process and a titanium chemical vapor deposition step
US6998014B2 (en) * 2002-01-26 2006-02-14 Applied Materials, Inc. Apparatus and method for plasma assisted deposition
US6911391B2 (en) * 2002-01-26 2005-06-28 Applied Materials, Inc. Integration of titanium and titanium nitride layers
JP2012193445A (ja) * 2011-02-28 2012-10-11 Tokyo Electron Ltd 窒化チタン膜の形成方法、窒化チタン膜の形成装置及びプログラム

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4737474A (en) * 1986-11-17 1988-04-12 Spectrum Cvd, Inc. Silicide to silicon bonding process
JPH04137621A (ja) * 1990-09-28 1992-05-12 Toshiba Corp 半導体装置の製造方法
US5462895A (en) * 1991-09-04 1995-10-31 Oki Electric Industry Co., Ltd. Method of making semiconductor device comprising a titanium nitride film
DE4132560C1 (en) * 1991-09-30 1993-04-22 Siemens Ag, 8000 Muenchen, De Plasma-aided deposition of film for integrated semiconductor circuit - using neutral particles, activated by microwave in separate chamber, and non-excited reaction gas, etc.
JP3120517B2 (ja) * 1991-12-03 2000-12-25 ソニー株式会社 シリサイドプラグの形成方法
US5240739A (en) * 1992-08-07 1993-08-31 Micron Technology Chemical vapor deposition technique for depositing titanium silicide on semiconductor wafers
KR960015564B1 (ko) * 1993-04-16 1996-11-18 현대전자산업 주식회사 반도체 장치의 금속배선 형성방법
US5846881A (en) * 1995-12-28 1998-12-08 Micron Technology, Inc. Low cost DRAM metallization

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