TW381265B - Semiconductor integrated circuit having triple-state logic gate circuits - Google Patents

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2912pif.doc/002 A7 B7_ - 五、發明説明（I ) 本發明係有關一種半導體積體電路。本發明更有關一種 動態隨機存取記憶體(DRAM)，其包括使用升壓後電源電壓 之三態邏輯閘電路。 此案係1997年9月25日提出申請之日本專利申請案第 259532/1997號的對應案，其標的內容倂用於此以爲參考。 v圖1係根據習知之DRAM電路之電路圖7K。 DRAM所包括之電路係回應於由三態邏輯閘極電路103 施加之定時信號而藉由切換各傳送閘102,以控制儲存資 料由記憶單元陣列100傳送至感應放大器101，將傳送結果 放大，並將結果輸出。 圖2係根據習知之DRAM電路之三態邏輯閘極電路103 之圖示。 如圖2所示，三態邏輯閘極電路103係包括兩反相器電 路以及一鎖相電路。第一反相器電路包括P通道MOS電晶, 體P1與N通道MOS電晶職N1。第二反相器電路包括p通 道MOS電晶體P2與N通道MOS電晶體N2。鎖相電路包 括P通道MOS電晶體P3與P4，以及N通道MOS電晶體 ，N3與N4。三態邏輯閘極電路103係回應於設定信號A而 控制升壓後電源電壓SBOOST與其他兩電源電壓Vcc與Vss 間之切換動作。三態邏輯閘極電路103也回應於重設信號 A’而控制電源電壓Vcc與接地電位Vss間之切換動作。因 此，三態邏輯閘極電路103係選擇性輸出升壓後電源電壓 SBOOST，電源電壓Vcc與接地電位Vss。升壓後電源電壓 SBOOST係當成傳送閘102之閘信號，其根據接地電位Vss 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫4頁) __^___^__Γ—- -Γ,______裝______訂 4 _____ ^___1-----―al·---.-- A7 B7 2912pif.doc/002 五、發明説明（2) 而產生於內部積體電路內。甚至，升壓後電源電壓SBOOST 係由Vcc+Vt+α所升壓，以將位元線之改變傳送至感應放 大器101。圖3係顯示根據習知DRAM電路之三態邏輯閘 電路之動作之時序圖^ '記憶單元存取動作係如下。 、重信號A’維持於髙電位。設定信號A維持於低電路。 此時，P通道MOS電晶體P1關閉，N通道MOS電晶體N1 導通，P通道MOS電晶體P2導通，以及N通道MOS電晶 體.N2關閉。因此，定時信號TG改爲升壓後電源電壓 SBOOST之電位。.因此，傳送閘102a導通，傳送閘102b關 閉，位元線能連接至感應放大器101。然後，感應放大器 101開始勳作。 預充電動作係如下。 重設信號A’維持於低電位。設定信號A維持於高電路。 此時，P通道M0S電晶體P1導通，N通道M0S電晶體N1 關閉，P通道M0S電晶體P2關閉，以及N通道M0S電晶 體N2導通。因此，定時信號TG改爲電源電壓Vcc之電位。 當記憶單元未被選擇時，設定信號A與重設信號A’兩 者皆在高電位。因此，定時信號TG改爲接地電位Vss之電 位。 在此，P通道M0S電晶體P1與P2之反向偏壓係升壓後 電源電壓SBOOST。此理由係有關於P通道M0S電晶體P1 與P通道M0S電晶體P2之電壓限度。 本發明之目的係提供能避免鎖相之三態邏輯閘電路。 5 本紙张尺度適用中國國家標準（CNS ) A4規格（210X297公釐） U3 -β (請先閱讀背面之·住意事項再填寫

2912pif.doc/002 A7 ___B7 - 五、發明説明) 根據本發明之第一觀點，爲達成上述目的，提供一種三 態邏輯閘電路，其包括：一第一反相器電路’其選擇性輸 出電源電壓與接地電位之一；一第二反相器電路，其選擇 性輸出上述第一反相器電路之輸出與升壓後電源電壓之 一；以及一電阻，其連接於上述第一與第二反相器電路間。 根據本發明之另一觀點，爲達成上述目的，係提供一種 三態邏輯閘電路’其包括：一第一反相器電路，其爲一自 舉電路，上述第一反相器選擇性輸出電源電壓與接地電位 之一，以及一第一反相器電路，其選擇性輸出上述第一‘反 相器電路之輸出與升壓後電源電壓之一。 根據本發明之另一觀點，爲達成上述目的，係提供一種 三態邏輯閘電路，其包括：一鎖相電路；一第一反相器電 路’其選擇性輸出電源電壓與接地電位之一；一第二反相 器電路，其選擇性輸出上述第一反相器電路之輸出與升壓 後電源電壓之一，並接收上述鎖相電路之輸出；以及一電」 阻，其連接於上述第一與第二反相器電路/間。 根據本發明之另一觀點，爲達成上述目的，係提供一對 第一與第二三態邏輯閘電路，其包括：一第一三態邏輯閘 極電路，其包括一第一反相器電路，其選擇性輸出電源電 壓與接地電位之一，以及一第二反相器電路，其選擇性輸 出上述第一反相器電路之輸出與升壓後電源電壓之一；一 第二三態邏輯閘極電路，其包括一第三反相器電路，其選 擇性輸出上述電源電壓與上述接地電位之一，以及一第四 反相器電路，其選擇性輸出上述第三反相器電路之輸出與 _ 6 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) .裝· 訂 2912pif.doc/002 D. D / , 五、發明説明（f ) 上述升壓後電源電壓之一；上述第一反相器電路之操作係 使用上述第四反相器電路之驅動信號；以及上述第三反相 器電路之操作係使用上述第二反相器電路之驅動信號。 圖式之簡單說明： 爲讓本發明之上述目的、特徵、和優點能更明顯易懂，下 文特舉較佳實施例，並配合所附圖式，作詳細說明如下： 圖1係根據習知之DRAM電路之電路圖。 圖2係根據習知之DRAM電路之三態邏輯閘電路之電路 圖。 圖3係習知之DRAM電路之三態邏輯閘電路之操作時序 圖。 圖4係本發明之第一實施例之三態邏輯閘電路之電路 圖。 圖5係本發明之第二實施例之三態邏輯閘電路之電路 圖。 圖6係本發明之第三實施例之三態邏輯閘電路之電路 圖。 j 圖7係本發明之第四實施例之三態邏輯閘電路之電路 圖。 圖8係本發明之第五實施例之三態邏輯閘電路之電路 圖。 圖9係本發明之第六實施例之三態邏輯閘電路之電路 圖。 圖10係本發明之第七實施例之電路圖。 7 (請先閲讀背面之注意事項再填寫本頁) .溆- 本紙張尺度適用中國國家( CNS ) A4規格（210X297公釐） ： A7 B7 2912pif.doc/002 五、發明説明（y) 圖11係本發明之第七實施例之三態邏輯閘電路之電路 圖。 圖12係圖11所示之三態邏輯閘電路之操作時序圖。 符號說明 / SBOOST〜升壓後電源電壓；vcc〜電源電壓；Vss〜接地電 位；P〜P通道MOS電晶體；N〜N通道MOS電晶體；INV~ 反相器，R~電阻，TG〜定時信號；A~設定信號；A‘~重設信 號；200~三態邏輯閘電路； 實施例 底下將參考圖1來描敘本發明之第一實施例之半導體 積體電路裝置。 圖4係本發明之第一實施例之三態邏輯閘電路之電路 圖。 匕 三態邏輯閘極電路係用以選擇性輸出包括升壓後電源 電壓之三種電源電壓。 如圖4所示’三態邏輯閘極電路較好包括一第一反相器 電路’其選擇性輸出電源電壓Vcc與接地電位Vss之一； 一第一反相器電路，其選擇性輸出該第一反相器電路之輸 出與升壓後電源電壓之一；一電阻R，其連接於該第一與 第二反相器電路之間；以及一鎖相電路。在此，該第—反 相器電路較好包括P通道MOS電晶體P1與N通道M〇S 電晶體N1。該第二反相器電路較好包括p通道MOS電晶 體P2與N通道MOS電晶體N2。該鎖相電路較好包括p通 道MOS電晶體P3與P4,以及N通道MOS電晶體N3與N4。 8 本ϋίί：尺度適用中國國家標準（CNS ) A4規格Γ2「〇Χ297公釐) '一— ~ (請先聞讀背面之注意事項再填寫本頁) V裝. -訂 ΛΓ. A7 B7 2912pif.doc/002 五、發明説明（6) 三態邏輯閘極電路之特徵在於其所包括之電阻係用於吸收 N通道MOS電晶體N2之源極與P通道MOS電晶體P1之 汲極間之電位差，並供應電源電壓Vcc當成反向偏壓。 第一實施例之操作係如下。 當執行對記憶單元之存取時，高電位係施加至重設信號 A’，而低電位係施加至設定信號A。此時，P通道MOS電 晶體P1關閉，N通道MOS電晶體N1導通，P通道MOS 電晶體P2導通，以及N通道MOS電晶體N2關閉。因此， 定時信號TG之電位變爲升壓後電源電壓SBOOST之電 位。. 當在記憶取存之後執行預充電動作時，低電位係施加至 重設信號A’，而高電位係施加至設定信號A。此時，P通 道MOS電晶體P1導通，N通道MOS電晶體N1關閉，P 通道MOS電晶體P2關閉，以及N通道MOS電晶體N2導 通。因此，定時信號TG之電位變爲電源電壓Vcc之電位。 當不選擇記憶單元時，設定信號A與重設信號A’皆爲 高電位。因此，定時信號TG之電位變爲接地電位Vss之電 位。 當高於電源電壓Vcc之電壓係施加至I/O墊且導通寄生 電晶體時，第一實施例之三態邏輯閘極電路可避免鎖相。 這是因爲藉由使用電源電壓Vcc當成反向偏壓，此電位已 ' 固定成常壓。甚至，在第一實施例之三態邏輯閘極電路中·， 在馬上接著開始預充電操作後之一時期內所出現之電位差 係爲電阻R之電位降所吸收。因此，因爲施加至P通道 -----------—-----—...................... ......... - . ' 9 本紙張尺度適用中國國家標準（CNS ) A4規格（2IOX297公釐） --9 - (請先聞讀背面之注意事項再填寫本頁)

29i2pif.doc/002 B7 五、發明説明（〇 ) MOS電晶體_ΡΊ之源極之電位幾乎上:升至電源電壓Vcc之 ) 電位，其能避免電晶體之限度問題。 如上述般，第一實施例能使得三態邏輯閘極電路不易發 生鎖相。 將參考圖5來描敘本發明之第二實施例之半導體積體 電路裝置。 圖5係本發明之第二實施例之電路圖。 在第二實施例中，反向偏壓激勵電路210係甩於產生反 向偏壓。反向偏壓激勵電路210係經由具有相同線寬度之 兩內連接線220而連接至三態邏輯閘電路200。'在此，三態 邏輯閘電路200可使用第一實施例之電路。反向偏壓激勵 電路210係使用習知電路。因此，第二實施例可減少施加 反向偏壓至三態邏輯閘電路200之內連接線220之電阻 値。因此，第二實施例可避免產生於第一與第二反相器電 路(如圖1所示）間之寄生電晶體之導通所造成之反向偏壓 之電壓下降。 如上述般，第二實施例可避免鎖相。 '將參考圖6來描敘本發明之第三實施例之半導體積體 電路裝置。 圖6係本發明之第三實施例之電路圖。 第三實施例包括複數個反向偏壓激勵電路，比如用以產 生反向偏壓之兩反向偏壓激勵電路250。在此複數個反向 偏壓激勵電路250可使用習知電路。因此，第三實施例可 避免產生於第一與第二反相器電路(如圖1所示)間之寄生 10 ^紙張尺度適用中國國家標準（CNS ) A4規格Τϋ〇Χ297公釐）~" ： I---Γ.------裝-- (請先閲讀背面之注I項再填寫本k ) 'π kr Μ Β7 2912pif.doc/002 五、發明説明（g) 電晶體之導通所造成之反向偏壓之電壓下降。在此，三態 邏輯閘電路200可使用第一實施例之電路。 (請先閲讀背面之注意事項再填寫本頁) f參考圖7來描敘本發明之第四實施例之半導體積體 電路裝置。 圖7係本發明之第四實施例之電路圖。 第四實施例較好將用以產生反向偏壓之反向偏壓激勵 電路250放置靠近輸出入部份260。在此，反向偏壓激勵電 路250可使用習知電路。因此，第四實施例可避免反向偏 壓之升壓。甚至，反向偏壓k勵電路250係放置於輸出入^ 部份260之中央。因此，第四實施例可避免產生於第一與 第二反相器電路(如圖1所示)間之寄生電晶體之導通所造 成之反昀偏壓之電壓下降，即使有高於電源電壓Vcc之電 壓施加至輸出入部份260。在此，三態邏輯閘電路265可使 用第一實施例之電路。 如上述般，第四實施例可避免鎖相。 將參考圖8來描敘本發明之第五實施例之半導體積體 電路裝置。 圖8係本發明之第五實施例之電路圖。 ， 第五實施例係將護環270環繞輸出入部份260。在佌， 護環270係固定爲電源電壓Vcc或接地電位Vss。因此，第 五實施例可避免反向偏壓之升壓。因此，藉著從輸出入部 份260流向護環270之電流，反向偏壓之電位可避免上升。 因此’第五實施例可避免產生於第一與第二反相器電路(如 圖1所示)間之寄生電晶體之導通所造成之反向偏壓之電_ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 2912pif.doc/002 A7 ___B7_ 五、發明説明（q) 下降。在此，三態邏輯閘電路265可使用第一實施例之電 路。 如上述般，第五實施例可避免鎖相。 (請先閲讀背面之注意事項再填寫本頁)\ 、將參考圖9來描敘本發明之第六實施例之半導體積體 電路裝置。 . 、 圖9係本發明之第六實施例之三態邏輯閘極電路電路 ( 圖。如圖9所示’第六實施例較好包括第一與第二反相器 電路以及一鎖相電路。第一反相器電路包括N通:道MOS 電晶體N1與N5。第二反相器電路钽括P.通道MOS電晶體 P2與N通道MOS電晶體N2。鎖相電路包括P通道MOS 電晶體P3與P4，以及N通道MOS電晶體N3與N4。第六 實施调包括N通道MOS電晶體N5，以取代P通道MOS電 晶體P1(如圖1所示），其用於在電源電壓Vcc與接地電位 Λ 、

Vss間切換。在此，N通道MOS電晶體N5係施加V三態 邏輯閘極電路當成反向偏壓。第六實施例包括用以驅動N \通道MOS電晶體N5之電位移電路1以及用於互補操作N 通道MOS電晶體N1與N通道MOS電晶體N5之反相器 f INV4。因此，第六食施例可使用上拉反相器。一對N通道 、 >- MOS電晶體N1與N5係當成上拉級。.由電位移電路1所升 壓之電壓係施加至N通道MOS-電晶體N5之閘極。電位移 電路1係用於避免，因爲低於N通道MOS電晶體N5之閘 極電位;^電壓出現在N通道MOS電晶體N5之源極，所導 致之定時信號TG之電位低於臨界電壓Vt。因此，電位移 電路1輸出升壓至Vcc+Vt+α之升壓後電源電壓SBOOST。 12 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐） ： A7 B7 2912pif.doc/002 五、發明説明（β) '當對記憶單元進行存取時，高電位係施加至重設信號 Α’，而低電位係施加至設定信號Α。此時，Ν通道MOS電 晶體N5關閉以及N通道MOS電晶體N1導通。另一方面， P通道MOS電晶體P2導通而N通道MOS電晶體N2關閉。 因此，定時信號TG之電位變爲升壓後電源電壓SBOOST 之電位。 在預充電期間，低電位係施加至重設信號A’，而高電 位係施加至設定信號A。此時，N通道MOS電晶體N5導 通以及N通道MOS電晶體N1關閉。另一方面，P通道M〇S 電晶體P2關閉而N通道MOS電晶體N2導通。因此，定 時信號TG之電位變爲電源電壓Vcc之電位。 當不選擇記憶單元時，高電位係施加至設定信號A與重 設信號A’。因此，定時信號TG之電位變爲接地電位.Vss 之電位。 如上述般，第六實施例缺乏寄生電晶體，因此其能避免 鎖相。 . 圖10係根據本發明之第七實施例之電路圖。圖11係根 ~據本發明之第七實施例之三態邏輯閘極電路之電路圖。 如圖10與11所示，第七實施例較好包括一對三態邏輯 閘電路300。此對三態邏輯閘電路300分別包括第一與第二 反相器電路與鎖相電路。第一反相器電路包括N通道M0S 電晶體N1與N5。第二反相器電路包括P通道M0S電晶體 P2與N通道M0S電晶體N2。鎖相電路包括P通道M0S 電晶體P3與P4，以及N通道M0S電晶體N3與N4。第七 13 、-0 (請先閱讀背面之注意事項再填寫本頁',)

本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） Μ Β7 2912pif.doc/002 五、發明説明（（，） 實施例所包括之一對三態邏輯閘電路300係使得感應放大 器SA對稱’其特徵在於施加控制信號至該對三態邏輯閘 電路300。甚至’第七實施例與第六實施例之不同處在於 不使用將升壓後電源電壓SBOOST施加至N通道MOS電晶 體N5之電位移電路1。這'最_爲，第七實施例之架構係使 得從另一三態邏輯閘電路300之節點(a)(或節點(b))處施加 驅動N通道MOS電晶體N5用之升壓後電源電壓SBOOST， 以及從另一二態邏輯閘電路300之節點(c)(或節點(d))處施 加N通道MOS電晶體N1之驅ίΓ信號以在電源電壓Vcc與 接地電位Vss間切換。在此，節點(a)(或節點⑻)係連接於p 通道MOS電晶體P4之汲極與N通道MOS電晶體N4之汲 極間’當設定信號A(或B)爲高電位時，產生升壓後電源電 壓SBOOST ’當設定信號A(或B)爲低電位時，產生接地電 位Vss。節點(c)(或節點(d))係連接至反相器INV1之輸出， 當設定信號A(或B)爲高電位時，產生低電位（電源電壓 )爲低電他時，豐地甩:位 V叩u 如上述般，第七實施例能避免鎖相，因爲將產生於內部 電路之電壓當成驅動信號，並能改善成簡化電路。 圖12係圖ins斤示之三態邏曾爾 三態邏輯p電路300之操作如下:。 當對連接至310之記憶陣列ARRAY-L進行存取時，低 電位係施加至設定信號A，而高電位係施加至設定信號b。 此時，接地電位Vss現在在節點(a)，而N通道M0S電晶 體N2關閉，P通道M0S電晶體P2導通因此，升壓後電 14 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） τ 1,1-------,裝— (請先閲讀背面之注意事項再填寫本頁) 訂

A7 B7 2912pif.doc/002 五、發明説明（α) 源電壓SBOOST出現在定時信號TG1。另一方面，由另— 三態邏輯閘電路300所輸出之定時信號TG2，變爲接地電 位Vss，係爲節點(a)係低電位，而節點(b)與節點(c)係高電 位。因此，定時信號TG2充電至未選擇態。 在預充電期間，高電位係同時施加至設定信號A與B， 高電位施加至設定信號B係爲了驅動三態邏輯閘電路 300。此時，節點⑻與節點⑻爲高電位，N通道MOS電晶 體N2導通，P通道MOS電晶體P2關閉。因此，因爲節點 (c)與節點(d)爲低電位，電源電壓Vcc經由N通道]VIOS電 晶體N5而出現在定時信號TG1與TG2上。 當不選擇連接至310之記憶單元時，高電位係施加至設 定信號A，而低電位係施加至設定信號B，以施驅動另一 三態邏輯閘電路300。因此，定時信號TG2變爲升壓後電 源電壓SBOOST。 如上述般，第七實施例將沒有寄生電晶體，因而可避免 鎖相。

C 綜上所述，雖然本發明已以較佳實施例揭露如上，然其 並非用以限定本發明，任何熟習此技藝者，在不脫離本發 明之精神和範圍內，當可作各種之更動與潤飾，因此本發 明之保護範圍當視後附之申請專利範圍所界定者爲準。比 如，第六與第七實施例並無顯示連接於第一與第二反相器 電路間之內連接，係其可使用此種內連接。甚至，各實施 例之描敘係使用dram之三態邏輯閘極電路，但其可應用 至使用升壓後電源電壓至閘極之其他電路，以取代 15 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） (請先閲讀肴面之注意事項再填寫本頁) 裝. 訂 A7 2912pif.doc/002 B7 五、發明説明（0) DRAM，比如可應用至字元驅動電路或資料輸出電路。甚 至，各實施例之描敘使用用MOS電晶體，但也可使用 MESFET。甚至，各實施例可倂用第二與第三實施例，以及 倂用第二與第四實施例。 (請先閲讀背面之注意事項再填寫本頁) '裝·

、1T 16 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims (1)

1. 六、申請專利範圍 1. 一種三態邏輯閘電路，其包括： 一第一反相器電路，其選擇性輸出電源電壓與接地電位 之一； 一第二反相器電路，其選擇性輸出上述第一反相器電路 之輸出與升壓後電源電壓之一；以及 一電阻，其連接於上述第一與第二反相器電路間。 2. 如申請專利範圍第1項之三態邏輯閘電路，其中上述 第一反相器電路包括CMOS電路。 3. 如申請專利範圍第2項之三態邏輯閘電路，其中上述 CMOS電路包括一 P通道MOS電晶體，其將電源電壓當成 反向偏壓。 4. 如申請專利範圍第1項之三態邏輯閘電路，其中該電 源電壓係外部電源電壓。 5. 如申請專利範圍第4項之三態邏輯閘電路，其中該反 向偏壓電源對每一電源線提供複數個電源。 6. 如申請專利範圍第1項之三態邏輯閘電路，其更包 括： 一負電壓產生電路；以及 一輸出/輸入電路，其靠近上述負電壓產生電路。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 7. 如申請專利範圍第.6項之三態邏輯閘電路，其中該輸 出/輸入電路係由護環所環繞。 8. —種三態邏輯閘電路，其包括： ^ 一第一反相器電路，其爲一自舉電路，上述第一反相器 選擇性輸出電源電壓與接地電位之一；以及 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

   六、申請專利範圍 1. 一種三態邏輯閘電路，其包括： 一第一反相器電路，其選擇性輸出電源電壓與接地電位 之一； 一第二反相器電路，其選擇性輸出上述第一反相器電路 之輸出與升壓後電源電壓之一；以及 一電阻，其連接於上述第一與第二反相器電路間。 2. 如申請專利範圍第1項之三態邏輯閘電路，其中上述 第一反相器電路包括CMOS電路。 3. 如申請專利範圍第2項之三態邏輯閘電路，其中上述 CMOS電路包括一 P通道MOS電晶體，其將電源電壓當成 反向偏壓。 4. 如申請專利範圍第1項之三態邏輯閘電路，其中該電 源電壓係外部電源電壓。 5. 如申請專利範圍第4項之三態邏輯閘電路，其中該反 向偏壓電源對每一電源線提供複數個電源。 6. 如申請專利範圍第1項之三態邏輯閘電路，其更包 括： 一負電壓產生電路；以及 一輸出/輸入電路，其靠近上述負電壓產生電路。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 7. 如申請專利範圍第.6項之三態邏輯閘電路，其中該輸 出/輸入電路係由護環所環繞。 8. —種三態邏輯閘電路，其包括： ^ 一第一反相器電路，其爲一自舉電路，上述第一反相器 選擇性輸出電源電壓與接地電位之一；以及 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A8 B8 C8 D8 ^^l^pifLd^ioofe _lg、：@ 了 _ 貧專-¾¾ 一第二反相器電路，其選擇性輸出上述第一反相器電路 之輸出與升壓後電源電壓之一。 _ 9. 如申請專利範圍第8項之三態邏輯閘電路，其中該上 述第一反相器電路包括一對N通道電晶體。 10. 如申請專利範圍第9項之三態邏輯閘電路，其更包 括： 一電位移電路，其驅動該對N通道電晶體之一；以及 一第三反相器電路，其互補操作該對N通道電晶體。 11. 一種三態邏輯閘電路，其包括： 一鎖相電路； 一第一反相器電路，其選擇性輸出電源電壓與接地電位 之一； 一第二反相器電路，其選擇性輸出上述第一反相器電路 之輸出與升壓後電源電壓之一，並接收上述鎖相電路之輸 出，以及 一電阻，其連接於上述第一與第二反相器電路間。 12. 如申請專利範圍第11項之三態邏輯閘電路，其中上 述第一反相器電路包括CMOS電路。’ Π.如申請專利範圍第12項之三態邏輯閘電路，其中上 述CMOS電路包括一 P通道M0S電晶體，其將電源電壓當 成反向偏壓。 14. 如申請專利範圍第13項之三態邏輯閘電路，其中該 電源電壓係外部電源電壓。 15. 如申請專利範圍第14項之三態邏輯閘電路，其中該 18 ---------t-------ΐτ------- (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A8 B8 C8 D8 ^^l^pifLd^ioofe _lg、：@ 了 _ 貧專-¾¾ 一第二反相器電路，其選擇性輸出上述第一反相器電路 之輸出與升壓後電源電壓之一。 _ 9. 如申請專利範圍第8項之三態邏輯閘電路，其中該上 述第一反相器電路包括一對N通道電晶體。 10. 如申請專利範圍第9項之三態邏輯閘電路，其更包 括： 一電位移電路，其驅動該對N通道電晶體之一；以及 一第三反相器電路，其互補操作該對N通道電晶體。 11. 一種三態邏輯閘電路，其包括： 一鎖相電路； 一第一反相器電路，其選擇性輸出電源電壓與接地電位 之一； 一第二反相器電路，其選擇性輸出上述第一反相器電路 之輸出與升壓後電源電壓之一，並接收上述鎖相電路之輸 出，以及 一電阻，其連接於上述第一與第二反相器電路間。 12. 如申請專利範圍第11項之三態邏輯閘電路，其中上 述第一反相器電路包括CMOS電路。’ Π.如申請專利範圍第12項之三態邏輯閘電路，其中上 述CMOS電路包括一 P通道M0S電晶體，其將電源電壓當 成反向偏壓。 14. 如申請專利範圍第13項之三態邏輯閘電路，其中該 電源電壓係外部電源電壓。 15. 如申請專利範圍第14項之三態邏輯閘電路，其中該 18 ---------t-------ΐτ------- (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

   經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 —六、.."Ψ胥專利紅圍 反向偏壓電源對每一電源線提供複數個電源。 16. 如申請專利範圍第11項之三態邏輯閘f；路，其更包 括： 一負電壓產生電路；以及 一輸出/輸入電路，其靠近上述負電壓產生電路。 17. 如申請專利範圍第16項之三態邏輯閘電路，其中該 輸出/輸入電路係由護環所環繞。 18. —種成對之第一與第二三態邏輯閘電路，其包括： 一第一三態邏輯閘極電路，其包括一第一反相器電路， 其選擇性輸出電源電壓與接地電位之一，以及一第二反相 器電路，其選擇性輸出上述第一反相器電路之輸出與升壓 後電源電壓之一； 一第二三態邏輯閘極電路，其包括一第三反相器電路， 其選擇性輸出上述電源電壓與上述接地電位之一，以及一 第四反相器電路，其選擇性輸出上述第三反相器電路之輸 出與上述升壓後電源電壓之一； 上述第一反相器電路之操作係使用上述第四反相器電 路之驅動信號；以及 上述第三反相器電路之操作係使用上述第二反相器電 路之驅動信號。 19 、τ (請先閱讀背面之注意事項再填寫本頁)

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   經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 —六、.."Ψ胥專利紅圍 反向偏壓電源對每一電源線提供複數個電源。 16. 如申請專利範圍第11項之三態邏輯閘f；路，其更包 括： 一負電壓產生電路；以及 一輸出/輸入電路，其靠近上述負電壓產生電路。 17. 如申請專利範圍第16項之三態邏輯閘電路，其中該 輸出/輸入電路係由護環所環繞。 18. —種成對之第一與第二三態邏輯閘電路，其包括： 一第一三態邏輯閘極電路，其包括一第一反相器電路， 其選擇性輸出電源電壓與接地電位之一，以及一第二反相 器電路，其選擇性輸出上述第一反相器電路之輸出與升壓 後電源電壓之一； 一第二三態邏輯閘極電路，其包括一第三反相器電路， 其選擇性輸出上述電源電壓與上述接地電位之一，以及一 第四反相器電路，其選擇性輸出上述第三反相器電路之輸 出與上述升壓後電源電壓之一； 上述第一反相器電路之操作係使用上述第四反相器電 路之驅動信號；以及 上述第三反相器電路之操作係使用上述第二反相器電 路之驅動信號。 19 、τ (請先閱讀背面之注意事項再填寫本頁)

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