TW323352B - Semiconductor integrated circuit having a DLL circuit and a special power supply circuit for the DLL circuit - Google Patents

Description

... . . B7 鐘濟部中夬樑车扃貝工消费合作社印簟 五、發明说明（1) Φ 本發明係矚於一種半導僱稹醬電路，尤其是*關於具有 ....... . ... ..... ... . ....... -組DLL(延遲鑛定回路)電路和供角於DLL電路之特定m源 ： . 1'.......... . . 供應電路的一種半導«稹體11路· 丨 最近，半導置積讎電路的懾作速率已被提昇，並且其電 . ... .. .... ... . . .... . ..... .. 路尺度也增大*進一#地，需要供應一組鬨步信號（相位同步 時脈信猇）至大型半導體積體電路的特定電路· 舉例而言，一種記憧裝11 *例如，闻步DRAM(SDRAM)， ....... ,............ ..... ...... ... . 的搡作速率目前色超出100MHz，並且必須使用一組DLUI路 而將信猇輿一外部時脈同步以及供應該周步倌號至多數個 • ....... .. . . . ... 输出緩衡器，以便移除內部時脈的延遲*亦即V外部時脈的 ·. 相位與內部時脈一致，並且因而存取時閩的延遲或者波動被 移除， ......... ...... 具髗而言，在SDRAM中*必須使用一組DLL電路而將內 ..... ' . . . 部時脈與一外部時脈同步並且供懕該內部時睡至多數個幢 出緩衡器，以便移除內部時脈的延遲•亦即，外部時朦的相位輿內部時脈一致，並且因而存取時間的延邏或者波動被移 . .... . . .·. .... 除•進一步地，因爲提#半導髓積體鐘路的·操作速率，DLL 霉路產生的內部時脈應具有較高的精確性· 在枏騙技術的半奪體稹體電路中* -組D LL電路和除了 DLL電路之外的_邊電路共同地接收來亩電《供應*路相同 的電滅供應竜出.因此，當邐邊霞路使用来自鼇源供應 、：.-: . · . . . . .. .： ；. , = . . It路的大《流_者翥在遲邊電路霣鼋‘供應镛_引起雜訊 ....... -·' ；. -r. 時，施#至DLt電路的龜濠供窳電壓被降低或者因雜訊而波 . -. 動，並且從DLL電路輸出的內部畤脈不種定且內部時脈的梢 ... .... ... . . ..... ..... 4 本紙張尺度適用中爵釅家«舉(CNS ) A4规格（210X 297公釐) —l·—」--I — II 装·—.1 i請先聞讀背面項弄填寫本買) . — I—訂 〇 t .0... V : -銶.！ — ! —----------- : 鑪 央

I 五、發明説明（2 ) A7 B7 確性（與外部時脈同步）被降低•此外•從DLL電路輪出的內 ' ... . 部時脈可能含有抖動。 ' ' . 相Μ技術和其相關問题將參看附圈在下面詳細說明， 本發明之一目的在提供具有一組DLL電路，它可以產生 ' . . . . . . . ' ·. ... · . · . 穩定並且與外部時脈精確地同步而不含有抖動的內部時 臌，之一種半導*電路· 依據本發明·提供具有用以接收第一控制信號並且利用 , ...... ' .. 進行相位同步程序產生與第一控制信號同步的第二控制信 ... . . 號的一組DLL電路之-·種半導體積鏖電路，它包含有用以單 " . . . ..... . _地供應一組電樣供應«屋至該DLL電路的電濛供應電路· .C、. 進一步地*依SI本發明，提供一種半導體積懂電路*它 包含有：用以接收第-控制信號並且利用進行相位同步_序 ... ... ...... .......... . . .. ... . 產生輿第一控制信號同步的第二控制信號的一組DLL電路； ' 乂、 . ' ........ ... 甩以供應一組電想供應電S至該DLL竃路的一組第一電源供 ·'： ： · ' . : .. ： .. ά *路:除了 DLL電路之外的遇邊*路：以及用以供應一組 ....... ... ... .... ... 賃灌供應霉壓至該等纖暹電路的第二電灌供應爾路。 ..... ... ... .... . 第一電應铁應雾路可以爲一鎗電壓降低▲生器•孩電S . ... .... ... ... . ' ....... 降低產生器可包全有—組II晶體*它具有施加半導β積鼉電 ... ............. : ....... 路的電源供應電S之添槿，施加控制電S之Μ欐，以及電屋 • . . . ..... ..... ... 降低產生器的_出電屋維由該處而施加至DLUt路之撕極》 ....... ......... .... . ... . ' ...... ..... ... .... .... 該電壓降低產生器可進一步地包貪有用以維持施加至電晶 儘鬭欐的控制電壓之《容器· .......... ' . ....... ... ... · . :. .. V ......... 該DLL»路可包含有用以接收第一控制值號並且供應具 ….，： '..',；..... 有特定延遲之第二控制信號至一組目概憊路的一組第一延 本紙張尺度逋用中爾晒家_年(CNS > A4#M»· U 1〇 X 297公釐>

I 經 夹 x. 含 作 社 五、發明说明（ A7 B7 邐電路；用以接收第一控制信猇的一組分頻電路；用以接收 該分頻電路的第二输出信IT之一組第二延運電路；具有接收 . . ... '.... ... .. 分頻電路的第二输出括猇之第一輪入以及接收經由一組延 ... . . 遲施加拿元之第二途_電路·出僮號之第二输入的一組枏 位比較器•用以進行比較分頻電路的第二输出信號和第二延 邏電路的輪出信號之相位比較程序•該延運施加單元施加對 .... .......... .. ' :. .. ....... 臁於從第一延邏電路擁送第一延遲電路之輸出信號至目標 ' '. .. ..... .... . .... . .. . ..... ... ' . . ... 電路所決定的時間斑邇：以及用以接收相位比較器的输出信 .... . ....... . · . . . ' ..... .. . 號並且控制第一和第二延遲霉路的延邇値之一組延遲控制 .. . ........ .... ... :. HB '器*… 分頻電路利用將第一控制信號頻率除以X而產生第一和 第二输出信號，並且相位比較器的比較程序可在第一控*ίι信 號的毎個X遇期進行，其中X代表2或者更大的螯數·分頻電 路的第一和第二输出信《可以爲互捕的信猇•分《«路可產 . ·. . '. ''昏.. . . . ' . 生第一信號，其中第一控制信《的Υ»期是在第一位準並且 第一控制信號的2還期是在第二位準·並且相位比校器的比 較程序可嵌第一控細信猇延邐Y殖期的時序逢行•其中Y代表 2或者更大的螯數，魃且Z代表一聲數* . 第一控制信5ft可嫌由一組輪入電路而供應*並且第二延 - 遲電路的輪出信K可級由仿造線路、一組仿造目欏鼇路、以 ..... ........... . ： .... ... :. . ...... . .....v............ ...... ..... ..... .... 及一組仿造输入*路供應至相位比較器的第二输入*输入電 . ........ ............... .... ... .. .. 路的延塞，第一延钃電路的最小延遲丨仿造線路的延遲、以 . ....... ... .... ."： . . ... ....... ............. ................. ... ...:+ .. . ....... ..... 及目標電路的延運之和可能超出第一控制信賊之一佃g ......... ..... ........+Λ. ......... · .... ； - ..... 期，梅位比较器的比較程象可依第一控叙信》延遲兩個或者

IhlL! — I --裝！ C.請先《讀背面再填寫本頁) » —.1 11 ϋν · f 威 I — — h-IK1-.!1!. 本纸張尺度適用中國國家標準（CNS Μ4ΛΜΜ 210X297公釐） 五、發明说明（4 ) Μ濟部中夬橾準局負工消费合 ....· νοΛ"*'' .....-5.- .... .... .

更多a期的時序進行•半導1·積鼉電路可以是同步dram， 並且目槺電路可以是同步dram的*出電路* ; : ,. 本發明將可從下面參看附圖之較隹實施例的說明而更 .... ' ' ... ...... 明白，其中： 第1鼷賸示依_相騙技術之半導藿稹體《路例子的方塊 β ::， - . 第2匾展示依鐮本發明之半導儀積體電路實施例的方塊 η ; 第3圖展示箄2圖的半導體稹體電路主要部分的圈形； 第4»胰示第2 _的半導鼉積體電路中分頻《路例子的 圖形： " .. ... .· . . • .... .... .... ..... . 第5 _臊示第4_的分頻電路節點的波形騙： 第6圖展示採用第4圖的分頗電路之半導疆積η霪路的 、 . ：' '· ' ..... 搡作時序画： f . .... ' ' . 第7A，7B，和7C爾展苹依據本發明半導體積體電路的延 邇電路例子的·形: .. .. ..... ...... . 第89B展未技《本發明半_體稹僵電路的延運控制電路 例子的電路騸形；^ ： . . '： . ,：； ' ' '"/； .... .. . ν . . : . … 第9個展示第8_的延遍控制亀路之操作時序 第10匾赓示依Ίί本發明半導孅供體電路的相位比較器 (相位比較部鬥>例子之翁路II形： "' ' - 第11A · 11Β ·和丨ί CAB展示第10匾的相位比較器之搡作 铸序 II八. ...... ..... , ... .......... . 第12國展示依》發明半導僅ή鼉霉路的相％：比較器

中霭釅家糁舉( CNS > ΜΛ格（210X297公羹} 諸 先 Η 面 項 再# I5裝

X 订 線 I I I r 經 i消， 费合作 五、發明説明（5 A7 B7 (放大部門)例子之邂路形; ..... . . . _ 第13画展示第12BI的放大部門之JK正反器的搡作時序 .' .. ：..... _ . :. . BB BH _ ..... 第14爾展示第12 的放大部門之增*操作時序圓： .· . . . . -..... ... .... . . . . 第15 ΒΤ展示第12圖的放大部門之維持嫌作時序圖； .. . · . -. - · . - 第16籣展示第12鼷的放大部門之減量嫌作時序钃： 第17圈展示依雄本發明之同步DRAM的方塊爾； ... ...... ... ...... . 第18圈展示第17·的同步DRAM之搡作時序鼴； .. ... ： 第19画展示第17面的同步DRAM之主要部分的方塊圖； . ...... ... ..... .. . 第2〇_展示依_本發明半導讎穢镰#路之資料输出嫌 衢器例子的電路圖形：以及 第2丨展示依癉本金明半導鼉積酱電路中用以發仿 造內部時脈信》的仿造線路例子形· . . . ... ....... ..... . :. . .. 爲了容易了解本發明的較佳實施例*將銳明相關技術及 • .. ... . . . . .: 其問題· : ..... .. .... ... ...... . ' 第1«展示依據相關技術之半導《I供蜃電路例子•在第1 ..... " ... ....... . ... .... .. 圖中*參考號碼1指示一組時脈_入黏，21括示一組輪入電 路（時朦緩衡器），22指示一組仿造I»入_ % (時脈嫌籥器)， . . ... . 以及3指示一組DLL«路•進一步地，参考號碾41指示一組時 .. "" ..；.： . ....... - ....... .'.1 ...朦信號線路（真實嫌路）* 42指示一組仿逾線路，5l·指示一組 输出竃路(«出緩衝器)，52指示一組仿造输ώ電路（输出緩衡器），6指示‘組資料输出黏，7指示一組仿造負容器，90 - . .... ... ...... .. .... ... : fi示一組電源供應«路· .... . . . .... ........ . . ... 如第1圖所示，DLL1I路3包含有一組祖位比較器(败位相 _―,-1.—lili 装 I-—I!• ς諸先»讀會面^^6^項再填寫本頁) < 訂！ •—線.---UTlL.lir.llnl. 本纸張尺度適用中國國家檬準（CNS Μ相1格（210X297公釐） 0 A7 B7 M濟部中*鏢率局属工Ϊ合作社印装 五、發明説明（6 ) 位比較器）3 1、一組延邏控制器32 * —組延還電路3 3，以及一 組仿造延遲電路34 »，外部時班(外部輪入時脈信號）CLK經 由输入電路21(參看信號S1)供應至相位比較器31，並且外部 時脈CLK也經由仿逛延邐爾路34，仿進繅路42，仿造輪出亀 路52，以及仿造输Λ 11路22供應至相位比較器3 1(參看信明 ....... .... ... - : so) ·信諕S1和SO利用相位比較器3 1加以比較(相位比較），並 且延遲控制器32被相位比較器31的输出信號加以控制•應注 . . . .... ' !"' ..... -.: .. 意到，從仿造輪入電路22供應至相位比較器3 1的信號SO是利 用仿适練路42和類似者將外部時賊CLK延钃一時雛週期之信 號*赶遲價號SO在相位比較器31與來自_入《路21的输出僭 號S丨比較' : . ... ..... ·. .. . ....... .. 延邇控制器32控制延運霉路33和仿造延钃電路34吆便 ....... . .... ...... . . 依镰相位比較器31部输出信號（比較結果)而施加相同的延遲 * . (延鑣値)·因此，输入電路2丨、延遲電路33 v奠資線路41、 和輪出電路51所引起的延邏（延钃時閜>被移除，並且對於ft 出電路5 1的內部時脈值雄依输入外部時脈CLK之相同的時序 而供應· ， ： 乂 ： 在第1臞的半導讎積儀電路中，输入電路21、仿造输入 ·. - + ,圓 · .. 圓 .................. ... ... ' .... 電路22、_出電路51、仿造輪出爾路52、以及DLUt路3接收 來自《源供應電路90之載思幢出•亦即，在依鐮第1圈所示

相鼸技術的♦導體裰«I霉路中，It源供應電路90的•出電S . . . . ............. ... ..... ... . 共同堆供應至DLL電路3(相位比較* 3 1、延邏运制器32、延 . ,·1· · •C.'. 邏電路33，和仿造旌邏電路34)以及除了 DLL霣谑3之外的a 邊竃路(1T入電路2丨、仿造輸入《路22、输出遍路5丨、仿造幢 9 本紙法尺度適用中讕»家鑲李(〇«>大4*1格<2丨0；><297公釐> — hlL—---Ί丨裝------1訂丨丨丨丨線1!.;--- D ' 广.請先M讀背面項再填寫本霣) r \ ..... ^w：· A7 B7 五、發明説明（7 ) 經濟部中夬樣奉局貝工消费合体社印«. 出電路52、以及類似者）> 應注意到，遇邊電路包含命令解碣 器（102)、位址«衡器/1Γ存器和群集選揮器(丨03)、模式暫存 器(1 〇6>、以及類似者，如第1 7臞所示•進一步地，DLL電路 3用以產生具有高精確性的內部時脈· .... .... ...... .. ........ .. 如上所述，在第1 麻示相明技術的半導積鼉電路中* - - . . : . DLL電路 3(31、32、33、34)和邏邊電路（21、22、31，52、以 . . . ... ............ . .... · 及類似者）共同地接收來自電源供應電路90相同的電源供應 電壓输出•因此，當還Ift電路使用來自電灝供應電路90的大； .. . . . · ....功率（大電流）或者當在適邊電路電灞供應電壓引起濉訊. ..... - ... .時，施加至DLL«路3的慧灝供應《屋被降低或者因雜訊而波 .. ·* · - - * . . . . :ir 且延運n路ϋ铁itist形政的s遲ir改>，jjc至 於需要經常J6進行相位比較器3 1的相位比較操作•亦即•從 DLL*路3»出的內部時脈不穩定且內部時脈的精確性(與外 . ........ ... .. - ....... ' . 部時脈同步)被降低•此外，從DLL電路3輸出的內部時脈可 . .· . . ' . ... ... ... .. 能包含抖動· . .. ... .. . ' .. 昏 .. 下面，將參看附說明依镰本發明半導*蕷《電路的較. -' - ... .... ... . ..... .. . 第2·展示依據本發明半導鼉《111·電路的一種實施例·在第2 中，參考號碟1指示一組時脈输入黏，21指示一組输 ... ..：..... ·'： ... ........... . 入«路（時脈緩衢器），22指示一組仿造_入電路（時脈緩板 . ' .... .. ......... . ..... . . - ' 器）·以及3抱示一組DLL«路•進一步地，參考號碼4 1指示 " . ... . ... ' ' .. .... ：^組時脈信號線路(真實線路），42指示一組仿造線路，5丨指 示^組输出電路(输出嫌衝器：目樣電路)，52指承一組仿造 輸出電路（输出緩衝器），6揩示一組資料楠出’ 7指示—組 ς請先閱讀背面項再填寫本買) L—--1---裝'---^ — 訂"--— --- 本紙浪欠度逋用中國屬車槺華(^NS) A4*Wfr ( 210X297公孝》 ^ ν ^' * y - j五、奋明说明（8 )

At B7 鑪濟部中夹橾率Λ薦工消费合作社印孽 仿造负載電容器，91指示一組第一電板供應電第一竃蓳降 .… . .... . ... ....... 低產生器），以致92指示一祖第二電激供應電路(第二電壓降 低產生器卜 如第2·所示，DLLH路3包含有一組分頻（分頻器)電路 ... . . ' ... . _ 30、一組相位比較赛(數位相位比較器)31、一組延運控制器 32、一組延運電路33，以及一組仿造延邏電路34 ·分頻電路 3〇經由输入電路21接牧外部時酿CLK(信K S丨：第一控制信 ......... -- 號）·並且該外部時K CLK的頻率被分頻電路30加以分頻並旦 输出•亦即*分頻電路30供應一組第一输出信號(iKS2)至 \ .... 仿造延運電路34 ·並且供應一組第二輪出信ϋχ值號S3)至相 .. ' : . ..... 位J：較器3丨的第一攀年意到，分缠電路3轉第c會出: 信》t(S2)經由仿造延邏鬣路34、仿造練路42、仿遣输出電路 ..... .... ...... .... ... · ........ 52、以及仿造衡入電路22供應至相位比較器3丨的第二输入（信 . ... ........ .· .. . . ... 號so)*並昱相位比較器3 1利用缠行信號S3和SO之w的相位比 . ......... . . . ' . ... .. .... ... 較而控制延遢控制器32>延運電路33的_出信號(第二控制信 號：內部時脈）經由真資嫌路4丨供應至输出電路(目路>51 ....... :.................. . 而作爲DLL電路3的输出傅號） -- ' ' . '.- . . 延運控制器32控制理邇電路33和仿逛延遲電路34而依 ϋ相位比較器31的輸出#截（比較結果）施加根同的延運（延 钃值）·因此，輸入電路2>、延钃ft路S3 ν真實麵路41、和输 . . ' - . ·' ...... . · .............. - ·· ·. 出電路51所引起的延達(延遲時M)被移除· Μ且對於输出電 _ . . ...... . ...... .... ......... . .. . ... 路5 1的內部時脈信號依输入外部時脈CLK之相同的時序而供 :應， 同時，當外都時旅CLK的一週期(畤臌遇期）短於输入電 . .-. ... · - . ... 11 本紙張尺度適用中_國家樣攀（CNS > Α4洗格（210X297公釐） c請先M#背面項再填寫本k) > 1_1 i_i m · — —線I--I卜I-rI--ίιιίιιΊ: 魍濟ί央樣準局j(工«#合作社印製 ΆΤ .. ? .. 、 ： : : …. B7 . :/ ' '…' 五、發明说明(9 ) . .. . ... .... ：. ..... ............ : ... ... 1 ... .. ....... . ...... .... . .... ：: ..... .... .， .... ...... . .. . . . ..... . ......... .. ... . . . . .. ....... .... ... ... . ..... . - .. 路21、輪出電路51、真資儺路（信號線路）4丨、等等之總共延 ：'： : ：' ' .· '： 遲時，利用DLL電路3與外部時脈CLK之領先一時脈遍期的時 ......... . ..... ...... 序同步無法產生一種同步內部時朦•因此，在本實施例中， . . ..· ... ...... .... 當外部時脈CLK的一時腿遇期j一遲期）短於信號嫌路等之延 钃時，利用輿外部時脈ctic之領先兩個時脈週期的時序同步 而產生內部時脈•亦即*相位比較器31以外龈時脈CLK的兩 . . - ... ..... . ... . . 個時賊遇期延遲的時序進行相位比較操作（相位比較程泳）· 在本實施例中，從DLL電路3输出的內部時朦上升邊沿和 幢入至DLL電路3之兩偏時脈遇期延钃的外部時脈上升邊沿 被利用相位比較器炙丨（相位比較癱作）加以同步（鑛定）·亦即* :-:¾¾本寊重饉中C她第2匯所示有二組用跋 的•出信猇之分籲電路30，分頻罨路30的一粗第一·出搶號 S2读應至仿道延遲電路34 ·並且分頻電路30的一組第二輪出 信號S3供應至相位比較器3丨的第一输入· 第3圖展示第2國半導醫稹*電路主賣部分· .Λ ....... . ....... .... ...... · . ' ... .- 如第2和3_所示，在本資施例的半導鏖積讎電路中，提 .... .·. .. ... . ..... ·Γ . - 供兩組電《Γ供應鶯路9丨和92 *亦即，一組第*-電源供應電路 ；； (第一電屋降低產生器）91是僅供用於DLL電路3之一種特定 ...... ........ · . . ' . ...... . . . 電撤供應愈路，並且因此第一罨源供懕電蚝91的输出電壓施 ... .. . . ; ..... .... .... . 加至構成DLL電路3的分縝電路30、相位比較器3卜延遲控制 "； : . ' 器32、赶運電路33，以及仿H延钃電路34 . 如第2和3圈所示，一組第二m *供應電路（秦二電墼降低 - . . . ....... .... .... ’· .......... ....... 產声器)92捧用妗除了 DLL電路3之外的電路(遺邊電路）·亦 即•在第in的半導JT積儀II路中，第二電濂供應意路92的 12 本纸張尺度遑用中矚國家樣率（CNS )成4供>格（210X297公釐） !— I--I裝— I — I-訂！ .-. C褚先58尊面項再填寫本買) ，* • I 線·---—hIL.--------_11.! Μ χ % 五、發明说明（10 ) A7 B7

幢出《壓施加至鍮入電路21、仿造输入電路22,輪出電路51、 ..... 以S仿造输出罨路52。應注意到，該等邐遢電路包含命令解 碣器（102)、位址緩衝器/暫存器和群集選擇器（103)、棋式暫 存器（1〇6>、等等，如第17匾所示· • . ... ........ .. . ........... . 如上所述，依》本實施例之半導髓積讎電路，提供僅供 .. ' 用於DLL«路（3 : 31、32、33、34>的一組第一電源供應電路 91和供用於除了 DLL電路之外的週邊電路（21、22、31、52、 等等）的一組第二電源供應路92 ·因此，當該等遲邊«路使 用第二《灘供應電路91的大功率（大電流）或者當在邐嫵«路 1E由第二《狠供應電路9丨所產生的電灞供應電懕引起雜訊 時:，施加至:DLLm_路3的一祖寬瀛供懕電臛，它.是at第二電源 - ..·.!* ... ............ ·· .„ . 供應奮路9 1所產生，並不會被降低或者狡動並且不受第土電 激供應《路92所產生電源供應《屋的彩響而施加至DLL電路 ...... 3 ·亦即，當有雜訊被包含在第二電源供應電路92的输出電 屋時· DLL電路3接收第一*濛供應電路9 1的另一输出電壓而 : ........ ....... ' 不矣到雜訊影響，以至於DLL電路3可以產生一組内部時脈· 它是穩定並且精確地與外部時脈闻歩而不包> 抖動·在本實 施例中· DLL電路3並不受限於第2圓所示*例如，可使用第1 ϋ所示的DLL電路3· ......... ... .. ' ； 如第3匾所示，第一和第二電源供應電路91和92各由一 組電Sl·降低產生器構成•其《地說，供用於DLL電路3的第一 :. 電镰供應電路9 i是由應晶镛9 U和91 b所構成。電晶體9 U的滴 ；.；.广,： . : …... 極接收系統電源電應Vcc，並且電晶懂9 U的黼極接收控制信 ..; : ' . 號Vg ▲壤晶镰9 1 b被轉成爲用以嫌定控制信號Vg電壓之MOS 13 本纸張尺度適用中《爾家#準（CNS ) A4規格（2丨OX 297公漦> S先H讀背面、 I i ϋ —ϋ m · ff本買) 〆 .—訂——di 五、發明説明（11 ) A7 B7 — 1— ... «#部中央揉準局貝工消费合作社印氧 電容器，其中電晶儀91 b的瀝極和排極共同地連接至接地點， 並且電晶置91b的Μ極連接至電晶體91a的Μ極(Vg) · 相似地，供用於邐邊電路（21，22，51、52>的第二《源 供痛《路92被電晶體92a和92b所構成•電晶饞92a的源極接收 系統電滙電屋Vcc，並且《晶《 92&的_極接收控制信號Vg · . :. · ... . . . : . . ·. .. «晶酱92b被構成爲用以穩定控制信號Vg»HMOS電容 . 器，其中霉晶鼉92b灞檷和排極共同地連接至接地黏，並且 電晶《92b的闞槿連接至電晶體92a的閘極（Vg) · 應注意到，系統電源供應電屋之電S是，例如· 3.3伏， 並且第一和第二電源供應電路91和92所形成之各電K (VCCO)C降下)是，例如，2.欲•進一步地，控叙植K t參考電 應)Vg共同地施加至電晶鐮9U和92a的閘極•控制信號Vg的 ... ... .. .. ... . .... ... 電懕被MOS«容器9 lb和92b穩定地維持，並且因此包含在控 .... 制信號Vg的雜訊或者控制信號Vg的電壓波動的影響實廉上 ' .. ......... . .. 可被略去•此外 '供甩於a邊電路的第二it灝供應電路92並 . ....... ... ... 不需要靠近供用於DLL電路的第一電灌供應電路9 1，並且第 二電灝供應電路92可依掾半導臁積鼉電路的佈局爵案而被 . : \ ' ' : :/ 置於各位置·進一步地，第二m灞供應電路92並不限定於一 組，而可供應多組的第二電灞供應電路92 · 第4圈展示在第2 flB的半導體稹體電路中分頻電路例 . ... ............. ' ... ....... ..... ...... 子，並且第5鼸展示在第4圔的分頻電路節點之波形· - . . ' · 如第4BI所示，第4圖的分頻《路30將输人fl|WSl(外部時 . · ........ . ....... . .. , ..... 脈CLK)轉換成爲除8信號（僂號S2或者S3)，其中，外部時脈 . . .......... . . .. .. . . ... .... . CLK的兩個#脈週期時蘭是在高位準"H"(或者低位準"L")並 請 先 Η 面 ψ

I 裝 订 線 本纸張尺度適用中釅國家揉攀(CNS > Α4規格（2丨0 X 297公·) 鐘濟部中央標率局果工«费合作社印製 A7 ... . _B7五、發明说明（12 ) _ ... - .. ... 且外部時KCLK的六個時脈週期時颺是在低位準”L-(或者高 - 位準"Η**)·亦即，信號S2(S3)的頻率是信號S丨《率的丨/8*或 者價號S2的一個時脈遲期（遍期 >是信HSl·的時朦週期的八 ..倍.* 如第4_所示•分頻電路3〇是由各具有多數個NANDW和 一組反相器的三組計數器301、302，和303所構成，並且信 .... .. . .· 號Sl(經由输入電路21的外部時脤CLK)供應至分頻氰路30且 從該處產生第一和第二輸出倍號S2和S3(參看第5圓）。應注意 ... . ....... .. 到，在第5·中，參考字A指示第一級計數器301的输出信號， . . . ... 並且B指示第二級計數器302的輪出信號•進一步地，分頻電 . . ·. UQ並不受.限於第4·的亀路(0是由三組計良器梅成 >，而分 ... · _ .. . ' _ __,.· ·........— — .： —-； - . · .... - 頻電路30可由組合各種钃輯Μ的電路構成· ' ^ . V … ... . .. . 第6圖展示採用第4圈之分頻«路的半導《積體電路操 · . . .... - 作時序僵》 . 如第<5圖所示，分頻電路30接收信號S1(外部時脈CLK)， ...... ..... ... . . .. 它是输入電路2Ί的輸出信號•並且產生具有相當於外部時脈 CLK之八個時脈遇期的時脈魍期之信號S2(第一输出信號）和 ... .. ..... ..... ... . . 信软S2的反相信號之倌號S3(第二输出信號）·應注意到，在 . ..... . ..... .... ... .. .. 信號S2中•對應於外部時脈CLX的兩個時脈理期的癱期(參看 ...... . ... .... ： .... ；.： · . ... 第6圈的符》!Ta)是在高位奉”H”，並且對懕於外部時脈CLK的 .. . ......：' .. ..... . , .. .... 六個時腿遇期的邇期（參看第6»的符號Tb)是在低位準"L" · = ' . ...... ... . .. . .... · . . .‘ ...:...+ . : ' . . . .·. . . 分顦愈路30的第一輪出信|S2供靡至仿造延遲電路34，並且 ' ..... ..... ......... .... .. ... 分頻鸾路30的苐二輪出信號S3供應至相位比較器3丨的一組 - ' ' ' ' - . - _ . " ' ' · 輪入（第一输入）·應注意到，信W so *它供應至相位比較器 請先《讀背面 a υ— ϋ 項再填寫本ί 訂 d 線 ..' .1C.. · IJ 1 .. ...... .... ..... - 本紙張尺度適用中國國家標準（CNS > A4ft格（210X297公釐） ^^SdS2 A7 B7 經濟部中夬操率局貝Η消费合休社印策 五、發明说明(13 ) - . .· . -+..++: + ++. - . .... 31的另一输入（第二輸入），是對應於被仿造延遲«路34、仿 ' . . ' . 造繅路4、仿造输出電路52、和仿造输入電路22所延踴的第 . . .: ' —输出信號S2之一組信號* . . ....... . .... . . . . 相位比較器（败位相位比較器）31比較分《電路30的第二 輸出信號S3之上升時序和信》S0的上升時序，並且延遲控制 器(移位暫存器）32依據相位比較器31的比較結果而施加相同 . - ... .. ..... . 的延邐至廷遲電路33和仿造延運電路34 >亦即，DLL電路3 . . . ... ... ..... ' . 输出一粗內部時脈信號，它是對應於從输入電路21输出的價 號S1並且具有延遲電路33的延遲之一組信號*因此，在DLL 電路3中*內部時脈可以利用與外部時脈信號CLK的兩個時臌:π 初領年的時序務声面聲生，並且應風DLL零:默} .. . ....... . 高速的SDRAM。 " ... . 在上述資施例中，當改變分頻«路30的第一輪出信號S2 ...... . ' . , ........ ...... , .... .... 之週期Ta時，DLL電路3可以利用與外部時脈信號CLK的選揮 . . .. ... .... . . . 時脈邐期領先的時序同步而產生內部時脈信號•例如，假設 信WS2的邐期Ta被決定爲外部時脈CLK的三個時睡邇期， . ... ' . DLL*路3可以產生-組內部時脈信號.它與·外部時脈CLK的 三傾時脈通期領先的時序同步•進一步地，當改變分頻電路 . :. , . ..... ..... ........ .. ......... 30的第一輪出信號的邇期Tb(Ta+Tb)時，用以進行相位比較 ..... ....... ... .......... 搡作的時序可被改變· .. - Λ . \ ： 因此，在本實施例中，分頻電路30產生一組第一信號S2， 其中對應於僂號Sl<外部時脈信號CLK)的Υ邇期時Μ是在高 . . . ..... ... ..... . . 位_"11"並且對應於倍KS丨的Ζ邇期時間是在低位準"L”，並 ...... ... ........ . 且相位比較器31的比被程序（比較操作）是利用在信號SI延遲 16 本纸浪尺度適用中國國家櫟準（CNHA4规格（210X 297公漦) t請先閱讀背面- --裝！ ί!事項再填寫本頁) 訂 -線 Λ ^ V 钂 * 揲 車 局 貝 S. 合 作 社 五、奋明説明（14 ) Α7Β7 Υ理期（時脈週期）的時序之第一和第二输出信諕S2和S3而進 行*其中Υ代表2或者更大的整败，並且Ζ代表一整歎•進一 步地·在本實施例中，分頻電路3 0利用將信嫌S1 (外部時脈 ......... CLK)除以X而產生第一和第二_出價K S2和S3，並且祖位比 較器3丨的比較搡作是夸毎個外部時M CLIC的X薄期（時脈邁期） ... - . ... ...... ... 進行，其中X代表2或者更大的轚數· 如上所述，在本實施例中•相位比較器3丨的比較操作是 在毎個X邏期進行(例如，在八佃外部時臌CLK的時脈遍期中 有一次），並且延遲控制器32對於延運電路33(仿造延遲電路 34)的控制_作是在毎個X纒期進行（例如，在八個外部時臌 /LK的時16遍期中有一次)，因此當，I起列位址引價K (RAS 倌號）和行位址引動信號（CAS信艙）的電壓波動或者雜訊择， . . . ... ； .: 內部時臟谭號的被動可被抵銷· 第7A至7C _展示依_本#明半導體稹β電路的一組延 .. ... . 遲電路33、34的例子，其中，第7ΑΙ·展示一組1·位元延遲元 件，第7Β«腠示該t-位元延遲元件的操作時序圈，並且第7C 圖展示串接的ί-位元S钃元件* -. ... .- . : 如第7Α個所示，丨-位元延薄元件具有兩組NAND闞401和 二- . ...... . ..... . . ... ....... ' . . .. 402以及一組反相器403 ·在第7Β圖中•引動信號+Ε是在高位 ..: . ：· . · . . . . .. ..... 準而引動1-位元延遲元件•丨·位元延遲元件接收一組输入信 .... .. .. ...... ... ... 號IN和一組信諕φΝ ·它是在右側努一組1 -位元延遲元件的输 ...... .......... .... · 出信號，並且提供一組输出儇號OUT β節點4aVl和4a-2提供 ..... ... .：： .. ......... ... 如第7BU展示的波形^ ft出信被OUT是至左側另一組1-位元 . .......... . . . ... ... .... ......... ...... 延遵充件的：組信號· 17 本紙浪尺度壚用t_家德季(CNS ) A4規格（210X297公·） (鞅先》讀背面之\ h項再魂寫本頁) I—I-ilLllr----裝— I—I--Γ 訂' * nl·- ϋ— . M濟部中*橾率局賃工消;#合作社印掣 . . . .. .. ... A7 ...' ’ . B7 :. . : 五、發明说明（15 ) 當價ΚφΝ是在低位準”(低）時，幢出倌號OUT永逋是低 . . . . ...... ...... .... .. . 位準•如果信號+N是在高位準”H”(高）並且信號ΦΕ是低位準， 則輪出倌號OUT是高位準•如果價號ΦΝ是高位準而信號ΦΕ是 * 高位準並且輸入僧KIN是低位準•則輪出倍號OUT是髙位 準*並且輪入信號1N是高位準•输出信號OUT是低位畢。 如果輪入價號【N由於引動信號φΕ是高位準而上升，输入 信猇丨Ν經由箭顗所示路徑而傅送•如果引動信諕+E是低位 準*输入信號IN在路徑中被阻絕* 在第7C圖中，1·位元延邏元件被串接而形成•釀然第7C 圖展示只有三組1-位元延遲元件的延遲電路，實鼷上可串接 ' ..... . .. 更多元件*並且各元件具有例如各用以傳送一引黻信號>E之 ............ .. . .... . .... . . φΕ-1、+E_2、或者φΕ-3的信號線路•道些引動信W被延*控 .. ' . ...... . . 制《路（32)所控制· . ' ' . . ...... ........ .. ..... .. 在第7C圈中，引動信號φΕ·2是离位準而引動中間的丨·位 元延遲元件•如果_入價號IN從低位準改變至高位準，左邊 和右邊的1·位元延邇元件之NANDW 401-1和401-3阻鯖输入 信猇IN，因爲它們的引動信號φΕ·1和♦£-3都*低位準· 另一方面，中陬丨-位元延遲元件•的NAND購40卜2傅送输 .... . : ：' ν … . 入信《ΠΝ，因爲它的引動信號φΕ-2是旖位準•其NANDW4〇2-2 .... ......... - .. . ........ 也博送IT入信號IN，因爲右邊的1-位元延覊元件的输出信號 〇υΤ(φΝ)是高位準•接著，中蘭的1·位元延邏元件提供低位 準的输出信號OUT ·如果右邊的1·位元延遲元件的输出信Κ OUT(<j*Ny是低位準，接敗該輪出信諕之丨-位元延邐元件的》 出信號OUT永遠是低位準·因此，中間的1-位元延钃充件的

ό請先H讀背面L n n I if事項再填寫本i 訂 線 -r. 18 本紙張尺度A,中_»家標率（CNS ) A4«W*· < 210X297公羞了 A7 B7 五、發明説明(16 ) 經濟部中央梯準Λ工瀋费合作社印ft 讀出信K OUT經由左邊的丨·位元延運元件的NANDW和反相 ...... ...... ......... ..... .. ' . - ... . 器而傅送並且作爲最終输出僮號· 以此方式，输入信號1N經由一組引動的1-像元延邏元件 而傅送，以至於形成最終输出價《•亦即，控制一組所需的 . . . . . ..· ...... 1·位元延邏元件的引動信Κ ΦΕ爲高位準將控制在延鑼控制器 . . ... ... . ... 中的延遲•一祖1-位元延邐元件的延運是由元件的NAND_ 和反相器的總共倍號傅輪時間所決定並且形成一種單位延 遲時藺•總共延9時間是將《Τ入信《ΜΝ所經過的1·位元延邏 元件的數目乘以單位延邏時阍而計算出· ......... ...... . 、 .. .. 第8 91展示依據本發明的半導截積讎電路的延邏控制電 路例:子.v .· . - - 該延钃控制霄路包含有一些i·位元控制元件，在第8*中 ： . ... ........ .. ...... . ...... 以虛嫌圆起來的是一組丨·位元控制元件430·2 ·各元件提供一 ..... 組引動信號ΦΕ至對應的一組1·位元延邐元件（第7«)· ， 入. . … 該1-位元控制元件430.2包含有NAND鬮432-2和反相器 ' … // ' ' . : ： :' 433-2 組成的正反器、電*儒 43 5-2、437-2、43 8-2、和 43 9-2、 . . . . . ... 以及一組NOR蘭43 1-2 ·電晶體438-2的鬭極'缠接至前面的1· ; . : ' ； :' 、 位充控制元件的節點5β·2 · *晶體439·2的閘極連接至後面的 : .V . ： ν 1·位元控制元件的節»5丨·5 ·增量信號，亦即，設定信號1SE .. ; . . ... . . ... ....... ...... 和>S〇以及減*也號，亦即，復_信號fRE和φϊΙ〇交互地連接 ' ... · . . .... 至該等1·位元控制元件· ' . ...... .: · ......... . 在中W的1-位元控制元件430-2中，電晶《Μ35·2的閘極 .. … ........... . ..,： ... .... ..... ... . 接收設定價W “0 , Μ且電晶雇437-2的鬭極華收復鼸信號 ΦΙ10 ·前面和後面元控制元件之對應的鼇晶髓蘭極接收 . . . LIL—!裝！ 0请先閱讀背面項再埃寫本霣) . J--訂 II 線—卜— l·I-11!! '· ： ：' . ：； :: . · ： - …： 本纸浪尺度適用中_國家標準（CNS ) Α4蜆格（210X297公釐）f Μ. 中 夹 0 % 員 X. 消 费 合 作 杜 s2S352 Α7 Β7 五、發明说明(17 設定信號+SE和復》信號φ!ΙΕ · NOR_43 1-2接收來自前面元 件的節K5a-1之價號和來自本身的節黏5a-4之信鼸·一組信 號作攀置延運控制器•當《源導通時信辑ΦΙΙ曾縷被設定爲低 ...... 位準並旦鼸後固定爲高位準· 第9圖展示第8霤的電路搡作時序圓· 復II信號Φ11曹纒被設定爲低位準以至於«齟5»-1、5a· ' . . · ·- 3、和5a-5被設定爲高位準並且節黏5a-2、5a-4、和5a-6爲低 位摩•爲了進行一種增童操作*增置信號，亦即，設定信號 .... . .... ·. - .... .... ..... ♦ SE和+SO被交互地設定爲高位準和低位準· 當設定信號+SE從低位準改變爲高位準時，節黏被接 地成爲低位準，並且節《 5a-2被改爱爲高位準•因此，引醣 ."'· .... ... 信《ίφΕ.Ι從高位準改*爲低位準•道種狀想被正反器栓定， .. ..... ... ....... ..... . 因此，即使股定信號+SE返回至低位準時，引動信號ψΕ-丨仍 ... ..... .. ... , ... ：； ... 維持低位準•當節點5a-l改變至低位準時，引動信眯φΕ-2從 . ..... ' ... . .. .... ....... 低位準改變至高位準•當節點5a-2改變至高位準時，電晶體 . . ..... ' .... , ' 438_2被導通*當豳定信號φδΟ從低位準改變至高位_時，節 ..... . ... . .... · .... . ... . . · . »5a-3被接地成爲低位準，並且節黏5a-4改售至高位準•結 果，引動信W ΦΕ-2從高位準改變至低位準•道種狀想被正反 器栓定，因此，即使設定價SIUSO返回至低位準時，引動信 . . ........ ... ...... . ...... · . 號+E-2仍紲符低位準· :: . - ... ' ' 韋節黏5a-3改變至低位準時，引》信號+E-3從低位準改 :: ... ·' - - ...... 變至高位準•雖然第91Γ展示設定價號φ3Ε和+S0的各脈波， .. ... ... ... :........... 資際上可有參組的丨-位元控制元件彼此連接*因此，如果設 定信諕>SE和>S0是交互地設定离高位準和低位_，遍供高位 20 本紙乐尺度適用_«蠲家鏢率（〇^5>冷4*1格（2丨0乂297公釐） ο請先閱讀背面 之 n HI ϋ 項再填寫本ί 訂 線 五、發明说明(18 A7 B7 鐶濟部中央揉車局巢工洧费合作社印«. 準引動信諕+E的丨-位元控制元件將依序地向右移位•如果梅 ... . ....... - . · . ..... 位比較器31的比較結果指示出延钃必須被增加•則設定信猇 ♦ SE和|S〇將交互地被設定成爲高位準和低位_ · . ..... ... · ·' ........ ...... . ' 當增Μ (股定）信號4SE和ISO以及減童(復匿 >信號φΙΙΕ和 .... ...... ' ....... . ...... ♦ R0被維持在低位準時，一粗固定的卜位元控制元件將k供 -組高位準引動信號ΦΕ ·因此*如果相位比較器3 1的比較綰 果指示出保持延遲時，信ΚφδΕ、ISO, φΙΙΕ、和+110被維持 ..... . . ... 在低位準· + ... . 當進行減置搡作時，復置信號ΦΙΙΕ和怀0被交互地提供以 ..... 至於提供离位準引勤價號+ Ε的Τ-位元控制元件可依序地向左 :移位 _ 以此方式，第8«的延钃控制電路將提供高位準引ΰ信 ; ·. : . ; .. - 號ΦΕ的卜位元控制元件以元件接元件方式移位，以便供元件 接元件方式控制第7C圖的1-位元斑運元件· 第1〇豳展示依據本發明之半導Ί1積體電路相位比較器 (相位比較部門），並且第11Α至11C·展示相位比較器電路的 操作時序匾· . . . ........ . -. ... .. 相位比較器（31)包含有第10·的相位比較部鬥和第12 的放大部鬥· 在第10中，相位比較部、門將仿造內部時臌信號fout和 作爲參#偁1«的外部時班撞號+ext比較•幢出信號至fe被 修送至放大部門· ... ..... . . ...... . 枏位比較部門包含各具有兩組NAND Wl·的正反器42丨和 422 v甩以分別地鑛定正反器οι和422之狀觼的栓定器425和 21 ......... ..;::' V. . . ..... . . 本紙張尺度逋用中钃國家楹率（CNS > A4规舞（210X 297公拿〉 (¥先闞讀背面之 裝—I 項*填«本頁) 訂 線 經..

i I 合 作 it i? 五、發明説明（19 ) A7 B7 426、甩以產生栓定器425和426之引動信號的產生器424、以 及用以得到外部時脈信號々ext之相位宽限的一組1-延遲電路 423。 第11A圖展示仿造內部時脈信號φ0Ι1ι的相位領先參考信 K+ext的相位•亦即，在信號φβχΐ展示相同的變化之前，信 _Κφοιιί._從低位..準.改鑾'至高位準·_當.信號_φ〇ια和φβχί各在低位 ..... ..... . · ....... •準時’正反器421和422的節點6a-2至6a*5各爲高位準•當信 號φΟΜ從低位準改變至髙位準時，節點6a-2和“·4從高位準 改變至低位準•接著，信號《ext從低位準改變至高位準，並 且在一個單位延遲之後，節黏6a-1從低位準改變至高位準· 無視於道些改變，正反器421和422的端黏電屋未改變，因爲 它們已經固定•結果，節黏6a-2連績爲低位準，6a-3高位_， 6a-4低位準，以及6a-5高位準· 當信號<Mxt從低位準改變至高位準時，產生器424轜出信 .... ' ... 猇Φ8從高位準改變至低位準，以便施加一組高位準脈波至節 .. 點6a-6。因爲節點6a-6連接至检定器425和426之NAND阑，該 等NAND_暫時地被引動，並且栓定器425珀426栓定正反器 421和422的端黏電屋•結果，鑰出信號补改變至离位準，φ<; : . . . ..... . . .... 至低位準(fd至高位準，並且φβ至低位準· 第11Ρ·展示大致具有相周的相位並且大致在枏同的時 W從低位準改變至高位準的仿造內部時脈信號+〇ut和參考信 號♦ext ·在信猇+〇111的上升》和節黏6»-丨的上升15之間的時 . . . ........... ..... .. .... .. .... 蘭差量內•信號lout從低位準改瓣至高位準•此時，信號φβ3α , --. .；. λ； . .. . ....... - 從低位準改‘至高位準，以至於正反器42 1的m點6a-3從高位 22 本紙張尺度適用中國國家揉準（CNS ) A4规格（ 210X297公釐） II-----.l·,--Γ._ — I —裝 11__|II 訂！ :ο請先閱讀背面項再填寫本頁) - ---線----r---------·. A7 _ B7五、發明説明（20 λ 鑪濟部中央標率局貝工消费合作杜印黧 準改變至低位準*在正反器422中，節黏(ia-l維持低位準，並 且節黏68·4從高位準改變至低位準•接著，節酤6a·丨從低位 準改鼸至高位準《此時，正反器422的狀想未改變•節黏6a· 6提供一組高位準脈波，並且栓定器425和426備存該狀繼· 結果，输出信號jb改變至低位準，斡至高位準，+d至高位準. ..... . .... . 並且φβ至低位準· . ..... . . .: 第lie钃展示仿造內部時臌僭WE4〇ut的相位落後於參考 價號#cxt的相位並且在信號φβχΐ中相同的改變之後信號φοιι1 從低位準改镰至高位準、在此情況中•信號>ext導致正反器 ..... . ....... ' ' 42 1和422的改變，並且節黏6a-3和6a，5從高位準改變至低位 .... ' .... ... . 準*結果，输出信號ΦΙ»改變至低位準，至高位準· φ<ι至低 位準，並且Φβ至高位準： 以此方式，參考信號+ext的上升被用以決定仿造內部時 • v - 脈信號>〇ut的上升是否在前面，同時，或者決定是否在後面· . . . .. ...... 孩決定被栓定而作爲輸出信號Φ1>，φ«!、φίΐ、和φβ的値•依據 , . ......... .... 道些値，可以決定在延遢控制器的增置或者滅麗延遲· . ' ... . . ... .... 第12钃麋示本發明相位比較器31的放大-部門•並且第13 屬展示放大部門正反器的搡作時序圖· 放大部門具有NAND_和反相s 成的ΙΚ正反器427和 ' 放大器428 · JK正反器427接收來自第10圖的相位比較部門之 . ...... ..... ... .. 输出信號钵•反應於信號的位準•節黏7a-9和7a-1丨的電屋 交互爲高位準和低位準·放大器428接收並且放大JK正反器 427的幢出以及信號φΐ)至卜· - .... JK正反器427的搡作將參看第13_的時序圓加以說明。 G請先《讀背面之\ 了項再填窝本買) 23_:二_ .... .. . .. ..... ... ..... 本纸張尺度逋用中國調家樣準（CNS ) Α4规格（210’〆297公釐} .' ... . . . . .... . . ... . .... . · . · 1 . I!--------^---------—^τιι-τ-τ——^--1.r—--l·.-----— I—~~in d. Λ % s. 消 费% f 五、發明説明（21 ) A7 B7

僧號“在時Μ τι從高位準改爱至低位準，並且接著，節黏7a·/ 和7^丨〇從低位準改變至高位準*節點78.5、78-6.和781.7反 應於在節黏7a-i的改變而改變，但是因爲信號粹是在低位 準’節贴7a-8沒有改變•結果，输出節黏7a-9未改變，並且 输出節黏7»，丨丨從高位準改變至低位準•在時間T2,僭號+a 從低位準改鼸至高位準•並且接著，節點7a-8從髙位準改變 至低位準•因爲節酤7a-7未改變，節黏7a-10未改變•输出節 -' '、 .... 點7a·9從低位準改變至高位準，並且輪出節黏7a-丨丨未改變· ，以此方式，JK正反器427的輸出節黏7a-9和7a-l l交互地從高 位準改變至低位準並且從低位準f高位準· 第14騙展示栢位比較器之第12讕放大部門的增量搡作 時序圔，第15 展示其維持操作時序鼸，並且第16圖展杀其 ； .. . . . . 減量操作時序圖· , .... : 在第14潭中，在參考倍號φβχΐ相同的改變之前仿造內部 時脈信號ΦΟΙΗ從低位準改變至高位準《在此情況中，第10讕 的相位比較部門提供高位準信號+b，低位準帖，高位準， 以及低位準>«5/結果《着酤78-12成爲高位傘*並且節點78- 13被固定在低位準•雖然增量(設定 >信號jSO和+SE反應於JK 正反器427的狀想而改鸞，因爲節點7a-13是低位準，減邏;（復 厲>價K+RO和fRE未改爱· 、 在第15_中，價號φοιη大致與參考信號φ«Χί同時地從低 位準改變至高裣準，在此情況中，第1〇僱的相位比較部門提 . . . . .... ... .. . 供低位準的信號ΦΙ»，高位準+c，高位準<Μ，以及低位準φβ · 結果，節黏7a·12和7a-1 3被固定在低位準·設定倍》USO和+SE 24 本纸張尺度遣用中属两家標攀ί ( 210X297公釐> (备先Η讀背面之》 Κ項再填寫本頁) ----------1.— -1..--—I.--裝—I--Iί 訂--JJ,--1^—1.--^---〆--II----- 五、發明说明（22 ) A7 B7 纽 ί 中 央 揉 S. % 作 社 不受JK正反器幢出的，響，因此，信號+S0，φβΕ，φ!10，和 ' . . + RE被固定在低位準· ... ....... . ..... . . . . . . .... 在第丨6躍中，信》U〇ut落後於參考信《Next的相同改變 ....... 而從低位準改變至高位準•在此情況中，第10讕的祖位比較 部門提供低位準的價號Φ1>，高位準φο，低位準<M ·以及高位 ............ ' " . 準φβ ·結果，節黏7a-12被固定在低位準*節黏7»-13被固定 - 在高位準*復«信》UR〇和+RE反應於JK正反器的狀慂而改 變，並且因爲節點7a· 12是低位準，設定價號+S0和+SE未改 變·： 第丨7圓展示依據本發明的一種SDRAM，並且第18匾展示 該SDRAM的操作時序 · 該SDRAM採用一種管線方法並且是一種2-群集，8·位 元 ’ 16-M的 SDRAM · 該SDRAM具有DRAM核心108a和108b、一組時脈緩衢器 ' . . .... .. · . . ...... 10卜一組命令解碣器102、一組位址雄«器/暫存器和群集位 · 址選揮103、—組1/0資料緩衢器/暫存器104、控制信號栓 定器1 05a和1 05b，一組棋式暫存器1 06、以友行位撤計數器 : . ：. ' ； ：. . : ； 1078和1071)«信號/〇3，/11八3、/〇八3、和/识£被組合而形成指 .......... 定搡作模式的命令•該命令被命令解碣器丨〇2解碣，並且依 ...... . 據命令之指定棋式，電路被控制*信號/CS、/RAS、/CAS、 和/WE也供應至保持其狀慂直至供懕下一命令爲止的栓定器 105a和105b ‘ : . ^ . ’ ： 位址信號被位址級衡器103放大，它提供群集的列位址 ... .. ..... .. .... . · .... ... . . ....... . ......... ....... . ... . 以及行位址計數器i〇7a和107b的初始位址· 25 (¼先H讀背面之0事項再填寫本頁)

本纸張欠度適厣中属_赛槺牵(〇1^)八4琴_(210父297公||)

魈濟部中夾橾率Λ-JI工消费令作社4-氧 _52 』 ' . …_ B7 __ 五、發明説明（23 ) .. : - .，-- &脈嫌衢器>01具有一組內部時K產生器121以及一組 . . .. ..... . . . . · .. 输出時序控制器122，它是本發明的DLL«路·內部時脈產生 器12 1依據外部時脈信號CLK產生一組尋常的內部時脈信 號*输出時序控制器122在進行上述本金明之延邇控制之後 產生一組延邐·鑛定(相位·鑛定 >時脈信號》 瞽存器104具有一組資料输入緩衝器13和一組資料输出 «路5 1·資料輪出霄路51將讀取自DRAM孩心108 a和1 08b的 資料放大並且依嬅输出時序控制器122所提供的延邏·鑛定時 脈信號經由鍮出點DQ0至DQ7提供該資料•至輸出點DQ0至 ... . ..... . . DQ7的输入資料被資料輪入級衝器13接收·一組真實線路（RL)) ' . ; ..... ....... .... ' 介於输出時序控制器122和資料输出m路51之問· .. ... ... .. - ..... ........ . . .. . . 如第丨71所示，第一電源供應電路（第一電壓降低盧生 器）91的輸出電屋僅施加至输出時序控制器122(DLLtt路3)， 並且第二電源供應電路92的输出電屋施加至除了輸出時序 控制器122之外的遇邊電路•亦即•第二電源供應電路92的 输出電壓施加至內部時脈產生器121、命令解碼器1〇2、位址 ； - : ： . :- . . . 緩衢器/暫存器和群集選擇器（位址緩衢器）10'3、I/O資料緩衝 .: . ... ...... ..... . .. 器/暫存器104(資料輪入緩衝器21(22)、資料输出緩衡器 51(52))、以及行位址計數器107a(107b) ·應注意到，DRAM 核心108a和108b接收來自其它電灝供應電路的電》供應電 。'屋· 如上所述，在依據本實施例的半導《積電路中，供用 ... .... ..... V.' - : - :: .... 於DLL電路(輸出時序控制器122)的一組第一電源供應電路 •..... . ....... ...... ... . ... ... .. 91和供用於邇邊電路的一組第二電源供應電路92是獾立地 ς請先閱讀背面^im-項再填寫本頁) -裝. 订 οί 26 . ... . . · .. . ... 本紙張尺度連用中國家，IM CNS ) A轉MM 210X2W公释> :Ά_._ 五、發明说明（24 ) Α7 Β7 鐘濟部中央揉準f工消费合作社印装 撮供•因此，當钃邊電路第二電源供應電路9 t的較大功率時· 第一電源供應電路91所產生電薄供應電壓不會降低或者波 動並且不會受到第二電濂供應《路92所產生蕙濉供蜃爾壓 的彩響而可以穩定地施加至DLL電路 '進一步地，當雜訊被 . ... 1 ... .. . .... . 包含在第二11源供應電路92的輸出電壓時，DLL«路（输出時 序控制器122>接收第一電源供應電路9 1的另一輸出電壓而不 會受到雜訊的影響，以至於DLL電路可以產生一組內部時 脈，它是穩定並且與外部時脈精確地同步而不包含抖動•第 一和第二電源供應電路91和92的組想也展示於第丨9圖* 第18_展示第17ISDRAM的讀取搡作· . ... . ..... .. 外部時脈價« CLK從系統供應至SDRAM。與時臌信號 . " ' ..... ..... ... ' CLK的上升同步地，SDRAM讀取命令、位址信號、和輪乂資 料並且提供输出資料· •. . ·. . ... ... ' 當從SDRAM黷取資料時，命令信號/CS、/RAS，/CAS、 和/ WE被組合而形成一組動作命令（ACT)，它是供應至命令 端•同時，一組列位址價猇供應至位址嫌•接著· SDRAM被 引動而選揮對應於列位址的字組鏃，提供對'應的記億胞資料 至對應的位元線*並且利用感應放大器將資料放大· 在關於列位址的搡作時閩tRCD之後• 一組黷取命令和一 組行位址供應至SDRAM* SDRAM依據行位址邐擇感應放大器 資料•供應該資料至資料匯流徘線路，利用資料匯流排放大 .... ... 器將資料放关，進一步地利角输出緩衝器將資私放大，並且 . ... . . ....... . . ''' ........ . 將資料傅送至幡出_ DQ ·逭些操作和欏準的D R AM相同*在 : : :/ ' ... SDRAM中•關於行位址的電路進行一種管嫌嫌作，並且連績 27 本紙承尺度填用中歸國家樣準( CNS ) A4规格< 210X297公釐 ) (¼先閱讀背面之广>事項再填寫本買) t 之0 -装. 订 tw emammw < ο 線 A7 _B7 五、發明说明（25 ) 鑪济部中央椹準局貝工消费合作社印氧 地提供讀取資料•因此，資料傅送速率取決於外部時脈信號 的週期· SDRAM包括有三頻型的存取時閜，各孃型依據時脈信號 CLK的上升而決定•在第18鼷中，有列位址存取時閏tRAC、 行位址存取時間tCAC、和時脈信號存取時WtAC。當SDRAM ' ... ... . .... ' 使用於髙速記億系統時，tRAC和tC AC是重要的，因爲它們決 . ..... ... .. .... 定命令输入和第一資料输出之間的邇期•時臁價號存取時間 tAC也犖重要的· 第1911展示第17« SDRAM主要部分的方塊鼴並且說明 . . ....... . ...... 具有，例如，三組管線的管線操作》 . .... . 用以處理SDRAM中行位址的電路沿著處理流程被分成 多個部門•各分別部門被稱爲一組管線· 如參看第17·所述，嫌衝器101具有內部時脈產生器121 和輪出時序控制器122 ·內部時脈產生器121產生一粗尋常的 內部時脈信猇，它供應至管線1和2 ·輸出時序控制器122提 供_組延籩•鑛定（相位-鑛定）內部時旅倍號至管線3之輸出 ，路 51· 所供應的內部時朦信號控制對應的管縝•在管線之閜* 有一組用以控制管級之閜信號傳輸時序之醑鼷•運些開關依 據產生器121所產生之內部時脈信號而被控制· 在管線1中，一組尽位址緩衝器Π6將位址信繭放大並且 ... .. ： ........ ......... ..... . 將它送到一組行解碼器11 8 ·行解碼器1 18選揮一組位址•在 ' ....... . .... · ... ... 該位址的資料被感應放大器1 17放大並且接著供應至一組資 料鼸流排•在資料瞳流排上面的資料被資料ιέ流撕放大器π9 •___--II 艮--- A3 ς請先s讀背面之Oil·項再填寫本頁) ϋ λιϋ f— ..ο 28 , _______ .. _. ' ' ·.. 本紙張尺度遑用中國國家標率（CNS ) Α4规格（210X297公藿> ...V . '·,. 五、發明説明（26 ) Α7 Β7 經濟部:t*檬準局貝工消费合作社印«. 放大•管線2只具有一組資料匯流抹控制器120·管線3具有丨/Ο - -； ........ .. '；, .... .... . . ' 級銜器1 〇4(输出爾路51 ) ·在I/O緩銜器104內的資料输入緩衢 .· - ； -. ..... ........ . . . ... 器13未示於第19圖中· ' ..... ... 在各管嫌中的電路在一時腿遇期內完成其操作，並且在 ... ' 管線之μ的開ύ與時脈信猇同步地開啓和關閉*以便替換資 . .... . 科•結果，管線平行地處理資料，並且資料與時蜃信號同步 地被連績地送至•出纗· 第20匾展示第19·输出《路5 1(輪出緩衢器）例子*信號 Datal和Data2對應於經由第19_的感應放大器117，資料匯流 排放大器119，和資料匯流排控制器120從記憶胞障列115讀 ：· 取出的資料。當讀取資料是高位準時，信KDatal和Data2各 ...... ... ..... . . '. ： .......... 爲低位準，並且當讀取資料是低位準時各爲高位準•如ni讀 . .. ....... ... .... ... 取資料是既非高位準也非低位準的高阻抗（高·ζ)狀想，則資 . ........ . ：： ... . .. 料匯流排控制器120設定信號Datal爲高位準並且倌號Data2 ... ...... ' ：- .. : .... . 爲低位準•信》ϊ φοβ對懕於來自输出時序控制器122(對應於第 . , ' · ： ... ' · .... ... . . 2圖的延運i路3 3)的內部時脈信號並且作爲输出電路51的引 動信諕。 - 當時脈0號成爲高位準時，信號Datal和Data2出現在 : . ... ' .... ... 資料输出黏6(輸出點DQ0至DQ7>•當使输出點6提供高位準信 ..... ......... .... .... .. . ... Ji時•信就φοβ從低改變至高位準，節tt8a*l成爲低位 . . . . . ... ..... 準’並且節黏8a-2成爲高位準，因而導通傅送偏•接著，信 諕Datal和Data2被傅送至節點8ι3和8a-6 ·結果•節黏8a-5 改變至低位準和節點8a·8改變至高位準，因而導通ρ·通道電 ....... .... ：. .... . . ......... . · . .. .... . . . ...... . . ' ...... · ... ....... ...... ... . . 晶體8丨和Μ閉《-通道遍晶體82 ·結果，資料输出黏6提供高位 .. .· ..... ' .. . . .. . . . 29 (¼先Μ讀背面之Ον .項再瑱寫本ί •裝· 訂 線 讓_ A7 .…' _:…乂：B7五、發明説明（27 ) Λ濟部t夹橾隼爲貝工消费合作社印製 準信號•當信猇Φ〇β改變至低位準時，傅送_被Μ閉而保留電 . 流•出狀想· 第21鮞展示依據本發明仿造練路42(DL)的例子•如第21 所示，仿造線路DL形成於一組晶片上面並且具有如同真實 線路41 (RL)的相同寬度·應注意到/仿造線路DL形成於仿造 . . · 延遲霪路34和仿造幢出電路52之闓，如第2·所示·任何仿 造嫌路可用«容器或者電阻器的組合而取代· 本發明不僅可應用於SDRAM並且可應用於任何半導酱 積優電路》依攞本發明半導《積體電路所產生的脈波信號不 僅可作爲控制信號而且可作爲任何其它信»· 如上面所詳述，在依據本發明之半導«積《I電路中，DLL . ....... .· ... · . 乂《路接收來自特定電激供應電路（第一電源供應《路）的_源 ....... .... .· ... ..... . . .... . . . 供應電«，並且除了 DLL遞路之外的週邊電路接收來自另一 鼇源供應電路（第二電源供應電路）的電源供應電思•因此， :. ........ .： 當邐邊電路使用第二電源供應《路的大功率時，被第一電源 ........... ' . . ； . .. 供窳電路所產生的電灘供應電壓不會降低或者波動並且穩 定地施加至DLL«路而不变19第=電源供應《路所產生的電 . .... . .. . . - ... «供應電壓之彩響•進一步地，當雜訊包含在第二電灘供應 亀路的_出戴壓時，DLL電路接收第一m源供應電路的另一 . ...... . .. ... . . 输出電壓而不受到雜訊彭響，以至於DLL電路可以產生一組 ... . .... .... . ....... · . . . . ·. .... :- 內部時脈，它是穩定並且與外部時脈梢確地同步而不具有抖 ^：；： :… .動·， 本發明可有許多實施例而不脫離本發明的播神和範 . . ....... · ......... _，並且應可了解，:本發明並不受限於此處所述，除了所附

(1之P 項再填寫本ί 订 線 ..30 本外張尺成速用中釅瓣家襻攀（CNS ) A站|雇（2WX2??公羞) 五、發明説明（28 ) A7 B7 申請專利範園之外，的特定實施例· ml I nn n 0請先Μ讀背面之£Ϋ項再填寫本買) 訂 線 經濟部中央橾率局貝工消费合作社印氧 31 本Λ張尺度適用中國國家揉準（CNS ) A4规格（21.0X.29?公釐） 發明说明（29 ) A7 B7 元件標號對照表 M濟部中央樑準肩工消會合作杜印*. 1 時脈输入黏 3 DLL電路 21 輸入電路(時脈緩衝 器） 22 仿造輪入«路（時脈 緩銜器） 41 時脈信號線路（真實 線路） 42 仿造嫌路 52 仿造输出電路（輪出 緩衝器> 6 資料輸出黏 7 仿造負載電容器 90 電源供應電路 31 相位比較器（數位柑 位比較器） 32 延運控制器 33 延遲«路 34 仿造延遲電路 51 输出電路（輸出嫌衝 器） 91 第一電源供應電路 92 第二電薄供應竜路 91a,91b 電晶· 30 分頻電联 301,302, 303 計數器 401,402, 401-1, 401-2 1AND 閘 401- 3, 402- 1, 402-2 NAN D M 402-3； .. .. . 432-2 NAND 閘 ·'·：'' ' 403, 403-1 反相器 ........ . ... 先閱讀背面之0^1.項再填寫本頁) 裝. -訂—— •丨線- 32 度逋用中國國家揉準（CT^l A4«^ ( 2丨0X 297公廉) B7 五、發明说明（30 ) 403-2 反相器 403-3 反相器 430-2 1-位元控制元件 433-2 反相器 435-2, 437-2 電晶體 438- 2, 439- 2 電晶酱 431-2 NORM 421, 422 正反器 425,426 栓定器 424 產生器 423 1-延遲電路 427 JK正反器 428 放大器 108a， 108b DRAM核心 101 時脈嫌衝器 102 命令解碼器 103 位址緩衝器/暫存器 和群集位址選揮器 104 I/O資料緩衢器/暫 存器 105a,105b 控制信號栓定器 106 棋式暫存器 107a,107b 行位址計數器 121 內部時脈產生器 122 輸出時序控制器 120 資料匯流排控制器 117 感應放大器 119 資料匯流排放大器 1 15 記憶胞陣列 116 行位址緩衢器 1 18 行解碼器 i 13 列位址級衝器 114 列解碼器 81,82 電晶饑 : ("先《讀背面之^事項再填寫本頁) Q* 訂 33 'Μ » 紙 本

I

Claims (1)

1. 3233Ss AS B8 C8 D8 申請專利範困

   鑪濟却中夬#準鳶貝X消费合作社印輦 ^_ 導體稹髓電路，具有用以接收第一控制信號 並且利用位同步程序產生與第一控制信κ同步的第 二控制信號的組dll電路，它包含有用以單獨地供應一組 .......... : .... . 電涵供應電屋至該DLL電路的電灘供應電路· .. .... . . ' · . 2. 如申請專利範園第1項的半導體稹體電路，其中該電 . .......... . . ..... 源供應《路是一組電壓降低產生器· • ... . ... ； · . . - 3. 如申請専利範第2項的半導藿稹藿電路，其中該電 壓降低產生器包含有一組《晶體，它具有被施加該半導讎積 蕾電路的電源供應電懕之源極、被施加控制罨S之鬭極、以 及排極供該電懕降低產生器的输出電壓經由該處被施加至 骸DLL電路· ' . . ... ..... . . . ...... 4. 如申請專利範園第3項的半導體稹雔氰路，其中該罨 ..... . ： ....... : ....... , 麈降低產生器進一步地包含有用以保持施加至該電晶體陬 ..... ...... . . ...... 極的控制電壓之一組電容器。 5. 如申請專利範_第1項的半導體稹體電路•其中該 PLL霉路包含有： . .. ... ... ... . ..... 用以接收第一控制信諕並且供應具有恃定延邐之第二 控制信號至一組目標電路的一組第一延邏電路: 用以接收第一控制信號的―組分頻電路: - . ..... ..... . 用以接收該分頻《路的第一輪出信K之一組第二赶邐 電路； 一組相位比較器，具有接收該分頻電路的第二輪出信號 _ I- . 之第一輪入以及接收經由一組延遲施加單元之該第二延钃 ........ . ... .. .... . . ........ ...... .. . .......... . . . *路的输出信號之第二输入，用以進行比較該分頻電路的第 34 本纸張尺度逋用中•讕家標_ < > A4规搞 ( 210x297公釐） A

   再 f本霣 裝 訂 d 線 申請專利煢困 A8 B8 C8 D8 I m X i 社 二幢出倌號和該第二延遲電路的輪出信號之相位比較程 . ：. . .... :....... 序，該延邏施加單元施加對應於徒孩第.一延邏電路傳送該第 一延邐《路之幢出信號至該目標電路所決定的時間延遲；以 及. ... .. ... 甩以接收該枏位比較器的输出信號並且控制該等第一 和第二延钃«路的延遲値之一組延钃控制器· 6. 如申請専利範第5項的半導體積體《路，其中該分 頻電路利角將第一控制信《頻率除以X而產生第一和第二輸 出倌W *並且該相位比較器的比較程序可在第一控制信號的 . · ... .... ...... . .. 毎個X»期進行*其中X代表2或者更大的轚數· 7. 如申請專利範第6項的半導镰稹體電路，其中該分 頻電路的第^和第二输出信號是爲互補的信K · .... ....... ..... .. ... . ... 8 ·如申請専利範B第6項的半導體稹儀電路，其中孩分 ... . . . . . . 頻電路可產生第一信號，其中第一控制價ϋ的γ邇期是在第 ..... ..... ...... . ... . 一位準並且第一控制信號的Z邇斯是在第二位準•並且該相 .... .. 位比較器的比較程序可依第一控制信號延運Y通期的時序進 . ' .. ........ · . . 行，其中Y代表2或者更大的整數•並且冗代喪一酱傲· ' ... " . . . " · 如申請専利範圈第6項的半導體稹濉屬路，其中該第 -控制信1«經由一組輪入電路而供«，並且該第二延邇《路 的输出信»r可經由仿造線路、一組仿造目《電路、以及一組 ...— .. . . / . . . .. .... 仿遒輸入鼋路供應至相位比較器的第二输入V 10.如申請*利範画第9項的半導腰稹髓電路*其中該· • .......... 入《路的延_、該華-延邐《路的最小延薄，該仿造線路的 延遲、以及該目標镇路的延邇乏和超出第一控制信號之4個 35 本紙iMJtA用中«家檑攀(挪）為辦旅 <以σχ297公釐） -I^11 ί先Η讀背*之^^項再填寫本買) 訂 -Q!線- 3 总335 2 A8B8 C8D8 申請專利範困 觎濟部中夹樣車昜貝工消费合作社印装 遽期，該相位比較器的比較程序可依第一控制信號延遲兩個 或者更多遇期的畤序進行· 1 1.如申請專利範園第1項的半導葡積酱電路，其中該半 . . - .. . '! ... . ...... . . ... 導體積蠢零路是同步D RAM，並且該目標霉路是該同步D R A Μ 的输出 12. «…路.包含有： 一組甩以接收一組第一控制信號並且利用進 行一種相位同步程序產生輿第一控制儻號同步的第二控制 價號： 甩以供應一組霣源供應電壓至該DLL電路的一組第一« .· 湎供應霄路： . ... : . .... .... . 除了該DLL電路之外的邇邊駑路；以及 . .. ......... · ... : 用以供應一組m源供應電壓至該等遇邊電路的一組第 二電源供臁霪路· ： ..... : . . ... 13. 如申請專利範園第12項的半導體稹镰電路，其中該 第一電源供應電路是一組電篇降低產生器·、' ' . ；'",: . :14. 如申請專利範蠢第丨3項的半導體稹《電路，其中該 . .' . .......... . ....... · . 電屋降低產生器包含有一組電晶蘧，它具有被施加該半導體.. ......... . . ...積體電路的電源供應電屋之源極、被施加控制«壓之阐極、 ' . ......... .......... · . 以及排極供該電壓降低產生器的幢出電壓綞由該處被施加 至該DLL電路* .... ... ............ ....... ..... ； ... ' 15. 如希誚專利範第14項的半導》積臁電路，其中該 電廛降值產生器進一步地包含有甩以保持施加至該*晶* 蘭棰的控Μ電顧;t —組電容器* >

   36 本纸法尺度逋用中霣爾家轉率< CNS > A4规格U10X297公釐） I!----IUIL!--..-I裝 JI-.!-I订.,Q· ? S先«讀背面之項再赛寫本ί > -線il· — .!-----

   讎_ Α8 Β8 C8 D8 申請專利範困 Λ 1 工 社 Ϊ 16.如申讅専利範_第12項的半導镰植體霄路，其中該. ....... ......... .... .. .. .. .......... -'. .....DLL電路包含有： 用以接收第一控制價號並且供應具有特定延鼉之第二 ..... 控制信號至一組目槺電路的一組第一廷遲電路： . ...... ...... .. ........ .... .' .. . ... 用以接牧第一控制信號的一組分頻電路； .. " ...... ! ' . ...... . 用以接收該分頻電路的第一输出信號之一組第二延運 :電路：’ —組相位比較器，具有接收該分頻11路的第二输出信號 之第一輸入以及接收經由一組延邇施加罩元之該第二延運 電路的幢出價賊之第二輪入，用以進行比較該分麵電路的第 二输出信號和胲第二延癯電路的幢出信K之相位比較程 ......... . ........... : . - . · ... ............ -- . 序，該延i施加攀元施加對應於從該第一延運電路傅送該第 . . . · -延邇霉路之輪出信號至該目標《路所決定的時間延遍；以 / ' … ： . 乂， R ..... . .... . 甩以接收該相位比較器的输出信號並且控制該等第一 和第二延遲電路的延癱値之一組延遲控制器· . .... .... . . 1 7.如，請専利範麵第16項的半導《|積、電路，其中該 分麵電路利用將第一控制信號頻率除以X而產生第“和第二 . . : V，· 輸出信號，並且該相位比較器的比較程序可在第一控制信ά 的毎個乂»期進行，其中X代表2或者更大的ft數· 18. 如审請専利範第17項的半導鼉積僵電路，其中該 .... ... ......... . . .- .. .......... ...... . .. ... .. ....." ....... . : 分頻m路的索一和第二输出信被是爲互《的信號· 19. 如申請專利範画第丨7項的半導體鞭儀1*路>其中該 ... -分頻電路可產生第猇，其中第一控制#«ϊ的Y遍期是在 37 本_浪尺襄瑾用中準< CNS > 210X297分釐） t請先H讀背面之項存璘寫本肓)

   i裝-------订--- .*4~.— 線.------ ----------«[11. A8 B8 C8 D8 六、申請專利範团 _ .. .... ...... .. '- . ....... ..... . . . . . ' · ' .... ... . . . . .. . . ..... . 第一适準並且第一控制信號的Z遇期是在第二位準，並且該 相位比較器的比較程序可依第一控制信猇延遲丫遇期的時序, 進行，其中Y代表2或者更大的轚數，並且Z代表一整数V 20. 如申請専利範園第17項的半導體積體電路，其中該 第一控制信號級由一組输入電路而供應•並且該第二延遲* 路的輪出信號可經由仿造線路，一組仿造目標電路、以及一 組仿造_入電路供應至祖位比較器的第二輪入· .... ..... . ... ' ' ' . 21. 如申請專利範園第20項的半導儀積值電路，其中該 . ..... ... . . · . · . _入電路的延遲，該第一延遲電路的最小延廳•該仿造線路 .... '： .... .... ' .. .. 的延遍，以及孩自標電路的延遲之和超出索―控制信號之一 個遇期，該相位比較器的比較程序可依第一控制信號延運兩 ' .... ...... .. · ... ... ... ' ' . . . . . . ..... 個或者更多遇期的時序進行· 22. 如申請專利範_第12項的半導臞積讎電路，其中該 半導《積《電路J1同步DRAM，並且該目*電路是該同步 DRAM的输出電路<* ' - . ' ' (_先»讀背«之項再f本夏) 裝· 訂 線 觚濟部中央鏢率局貝工消费合作社印簟 38· 本紙ft尺度逋用中國•家揉率< CNS > A4規格（210X297公釐）