TW322632B

TW322632B - Electrostatic discharge protection device for integrated circuit input/output port

Info

Publication number: TW322632B
Application number: TW085112508A
Authority: TW
Inventors: Ming-Jiann Jang
Original assignee: Vanguard Int Semiconduct Corp
Priority date: 1996-10-14
Filing date: 1996-10-14
Publication date: 1997-12-11
Also published as: US5963409A

Description

322632 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明'（1) 本發明係有關於一種積體電路中的靜電放電 (electrostatic discharge，以下簡稱ESD)保護裝置，特別是一種使用在金氧半（Metal-Oxide-Semiconductor，以下簡稱 MOS)積體電路之輸入輸出端（input/output port)上的保護裝置，可以用來防止靜電放電效應所產生的靜電力造成積體電路的内部元件受到衝擊而受損。 MOS積體電路中的MOS元件爲四端點元件，包括汲極（drain)、閘極（gate)、源極（source)和基體極（body)。MOS 元件中的基體極是指此元件所形成的半導體基板或是半導體基板中的丼區（well)。汲極和源極則是在半導體基板或其并區上利用擴散或佈植的方式所形成的雜質掺雜區，兩者間隔一段橫向距離。閘極則置於源極和汲桎間半導體基板上方的區域，用以控制源極和没極間通道（channel)的導通狀態。MOS元件的閘極一般包括氧化矽所構的閘極氧化層和複晶矽所構成的閘極導電層。MOS元件在操作上，大都是以做爲受控電源（controlled source)和受控開關 (controlled switch)的方式來使用，而控制信號則是由閘極端輸入。 MOS元件中的閘極氧化層一般是由厚度極薄的氧化矽 (silicon oxide)所形成，其厚度大约在數百A左右。另一方面，氧化秒的介電質崩潰電場（dielectric breakdown strength) 大約在12xl06V/cm左右，因此做爲閘極氧化層的氧化矽所能夠承受的最大電壓，大约在十至數十伏特電壓。以150A 的閘極氧化層爲例，其所能承受的最大輸入電壓大約是在本紙張尺度適用中國國家橾準（CNS ) Α4规格（210X297公釐） -----1—·---裝— (請先閱讀背面之注意事項再填寫本頁)

，1T 線經濟部中央標準局員工消費合作社印袋 A7 B7 五、發明説明（2) 18V。當MOS元件在正常操作時，上述之閘極最大輸入限制應該足以應付一般的輸入電壓。但是在MOS積體電路的輸入接腳（pin)處，則有可能由於ESD的效應，出現高於上述最大輸入限制的電壓。MOS積體電路的靜電來源相當多，包括人體的接觸以及積體電路的量測、組裝、安裝及使用過程。產生的靜電力可能直接造成MOS元件的毁壞，或者縮短MOS元件的壽命。因此，在MOS積體電路的輸入輸出接腳（input/output pin)和内部電路之間，必須加入一個ESD保護電路，防止外部的ESD應力透過輸入輸出接腳_進入，並且破壞内部的 MOS元件。一般ESD的保護方式，基本上是在輸入輸出端和内部電路之間的導線中，提供導電路徑至接地（ground) 或電源線，亦即MOS積體電路中的高電壓源VDD和低電壓源Vss，所以當ESD進入積體電路後，可以透過此路徑導出，避免直接衝擊MOS元件的閘極。在一般MOS積體電路中的輸入輸出緩衝驅動裝置 (input/output buffer driver device)，其本身即經常做爲輸入輸出的ESD保護電路。當ESD電壓由輸入輸出端進入之後，在緩衝驅動裝置中的MOS元件下方能夠提供雙載子放電路徑（bipolar discharge)，達到ESD保護的功能。目前使用於輸入輸出端的保護電路有兩種，一種是NMOS的輸入輸出裝置，一種是CMOS的輸入輸出裝置。以下以CMOS 積體電路加以説明，NMOS積體電路中的保護電路與其大同小異，則不再贅述。本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）裝"線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 322632 A7 ' --—:-----—B7____^ 五、發明説明（3 ) ' -- 第1 ®表示f知技術中CMQS輸讀出裝置之電路圏。輸入輸出端2爲一個接線塾(bonding pad)，可由第^ 圖之右半部電路接收信號輪出至外部，亦能夠由外部接收信號輸入至第1圖的左半部電路。但是當靜電力由外部進入輸入輸出端2時，靜電力會通過左半部電路和右半部電路，此與正常信號並不相同。在輸入輪出端2的左半部電路，跨接於尚電屢源VDD和低電屢源Vss的串聯pM〇s 6 和NMOS 8，即爲積體電路的輸入緩衝器。擴散電阻4 一般是利用N型雜質在P型半導體基板上形成之擴散區所構成，藉以保護内部CMOS元件。n型擴散區和p型半導體基板可以構成-個PN接面二極體，當由輪人輪出端2進入的ESD電壓高於上述PN接面二極體的崩潰電壓 (breakdown voltage)時，即可以形成ESD放電路裎，保護内部MOS元件不受破壞。同樣地，擴散電阻4亦可以利甩 P型雜質在N型丼區上形成的擴散區所構成。丼區在 CMOS積體電路中，一般是用以形成其中的pM〇s元件，並連接至積體電路中的高電壓源Vdd。综上所述，利用N 型擴散區所形成的電阻4 ，可以用來限制負向變化 (negative-goingtransition)的 ESD 電壓，若是利用 p 型擴散區所形成的電阻，則可以用來限制正向變化（p〇sitive g〇ing transition)的ESD電壓。輸入輸出端2的右半部電路中，串接於高電壓源vDD和低電壓源Vss之間的pM〇s 12和 NMOS 14，即爲CMOS積體電路之内部電路1〇的輸出緩衝器。其中PMOS12稱之爲提异（pui丨up)電晶體，Nm〇si -----；--；---^-------II------ii (請先閲讀背面之注意事項再填寫本頁) 6 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（4) 稱之爲下拉(pull down)電晶體。與左半部電路不同的是，輸入輸出端是連接到PMOS 12和NMOS 14的汲極，而非閘極。因此，利用PMOS 12和NMOS 14在源汲極和基體極，即可以建立ESD放電路徑。然而，在目前元件尺寸日益縮小的趨勢下，將會導致 ESD問題加速惡化。第一、ESD效應與元件尺寸息息相關。隨著元件尺寸日益縮小，所能夠承受的ESD應力極限將更爲降低。亦即表示ESD保護電路必須具有更強的ESD 防禦能力（ESD immunity)，始能達到眞正的防護效果。第二、在次微米製程（submicron process)常見的淡掺雜汲極結構（lightly-doped drain，簡稱LDD)，實際上並不適合用在 ESD的保護電路中。當施加ESD應力時，具有LDD結構的元件上會產生區域性的熱點（hotspots)，使得元件提前損壞0 在次微米製程的積體電路中，目前已有數種方式改善 MOS電路的ESD防禦能力。第一種常見的方式是在上提電晶體和下拉電晶體上個別添加一個串聯電阻（series resistor)，當施加ESD應力後，能夠使得ESD放電路徑上產生均勻（uniform)的崩潰效應。雖然此方式可以改善其 ESD的防禦能力，但是仍需要較大的元件寬度，並且ESD 防禦能力的改善並不顯著。第二種方式則是在下拉電晶體上加入一個並聯的MOS元件，藉以增加輸入輸出端對積體電路的低電壓源Vss(或接地端）的ESD放電路徑效果。不過此方法雖然能夠對正ESD電壓應力產生有效的防護，但本紙張尺度適用中國國家橾準（CNS ) A4規格（210X 297公釐）裝訂線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 _______B7_ ^ _ 五、發明説明（5 ) 是不利於負ESD電壓應力。有鑑於此，本發明之主要目的，在於提出一種積體電路之輸入輸出端之ESD保護裝置，具有較佳之ESD防禦能力。本發明之另一目的，在於提出一種積體電路之輸入輸出端之ESD保護裝置，當施加ESD應力時，保護裝置中元件能夠均勻產生崩潰效應。本發明之又一目的，在於提出一種積體電路之輸入輸出端之ESD保護裝置，不僅能夠有效防止正esd電壓應力造成積體電路内部的破壞，同時亦能夠有效防止負ESD電壓應力。根據上述之目的，本發明提出一種積體電路輸入輸出端之ESD保護裝置，其置於此積體電路中輸入輸出端和内部電路之間。此ESD保護裝置包括一個輸入路徑保護裝置和—個輸出路徑保護裝置。輸入路徑保護裝置位於輸入輸出端至内部電路之輸入路徑上，輸出路徑保護裝置則位於内部電路至輸入輸出端之輸出路徑上，藉以防止由輸入輸出端送入的靜電應力，破壞積體電路的内部電路。其中，輸出路徑保護裝置包括二個電阻、提昇和下拉電晶體，以 t一個金氧半電晶體。第一電阻之一端耦接至輸入輸出和，上提電晶體的源汲極則分別耦接至積體電路之高電壓 $和第-電阻之另—端。第二電阻之_端㈣至輸入輪出和，下拉電晶體的源汲極分別耦接至積體電路之低電壓源和第二電阻之另一端。上提電晶體和下拉電晶體的開極則 ----------^------1T-------0 (請先閱讀背面之注意事項再填寫本頁) 8

2 3如63 A7

五、發明説明（6 ) ----___ 金氧半電__ 半電晶體的源汲_分低電壓源’第二金氧高電《,其_==輸出端和積體電路之電晶體最好爲非淡掺雜渡極壓源'。金氧半中淡摻雜區域之部份所構成，並且置於質爲=第—電阻的淡掺雜區域與并區所佈植的雜，^型，例如Ν型雜質。同樣地，第二電阻可由下拉電極中淡掺雜區域之部份所構成，並且置於一并 ’構成第二電_淡摻雜區域與丼輯佈㈣雜質爲輸入路徑保護裝置則包括—個半導體基板上擴散區域金氧半電晶體。擴散電阻的端點分別連接 =輸出端和内部電路之間，第三金氧半電晶體的源没極則为_接至擴散電阻連接至内部電路之―端以及積體電路<低電壓源之間，間極耦接至積體電路之低電壓源。圖不之簡單説明：經濟部中央標準局員工消費合作社印裝下爲使本發明之上述目的、特徵、和優點能更明顯易懂，下文特舉-較佳實施例’並配合所附圖式，作詳細説明如第1圖爲考重習知積體電路輪入輪出端之保護裝置之電路圖》第2圖爲本發明中積體電路輪入輪出端之保護裝置之電路圖。經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（7) 第3圖爲本發明之ESD保護裝置中輸入輸出端至低電壓源（Vss)之ESD保護電路部份之側視剖面圖。第4圖爲本發明之ESD保護裝置中輸入輸出端至高電壓源（VDD)之ESD保護電路部份之側視剖面圖。符號説明 2:積體電路之輸入輪出端； 4 :擴散電阻； 6、12 : PMOS 電晶體； 8、14 : NMOS 電晶體； 10 :内部電路； 16、22(a,b)、24(a,b):非淡摻雜汲極結構之NMOS 電晶體； 18(a,b)、20(a，b):電阻； 26(a,b):上提電晶體； 28(a,b):下拉電晶體； 100 :半導體基板； 102 :場氧化物； 104、106 : N 型丼區。實施例：第2圖爲本發明中積體電路輸入輸出端的ESD保護裝置之電路圖，其中與第1圖相同之元件則以相同之符號代表。如第2圖所示，ESD保護電路是置於輸入輸出端2和内部電路10之間。ESD保護裝置是由置於輸入輸出端2 至内部電路10輸入路徑的保護裝置，如第2圖中輸入輸出 10 本紙張尺度適用t國國家標準（CNS ) A4規格（210X297公釐） I 抑衣訂線 (請先閱讀背面之注意事項再填寫本頁) 32第2總08號説明書修正頁修正日， A7 B7 經濟部中央標準局員工消費合作社印製五、發明説明（8 ) 端2之左半部電路（但不包括PMOS 6和NMOS 8)，以及置於内部電路10至輸入輸出端2輸出路徑的保護裝置，如第 2圖中輸入輸出端2之右半部電路。ESD保護電路的主要目的，即在於防止從輸入輸出端2進入之靜電放電應力，透過其輸入路徑和輸出路徑，破壞内部電路10。首先討論第2圖中左半部電路，即輸入路徑保護電路，其包括擴散電阻4和NMOS電晶體16。擴散電阻4的兩端點分別連接到輸入輸出端2和該内部電路10的輸入緩衝器 (包括PMOS 6和NMOS 8)。如前所述，擴散電阻4本身爲半導體基板(例如P型基板）上雜質擴散區（例如N型雜質）所構成，因此形成PN界面，在ESD應力出現時，出現崩潰 (breakdown)的導通狀態，達到保護輸入緩衝器的作用。 NMOS電晶體16最好是不具有淡掺雜汲極結構的元件，藉以降低電阻，達到較佳的ESD保護效果。電晶體的汲源極分別耦接於擴散電阻4和積體電路之低電壓源Vss之間，其閘極則耦接至積體電路之低電壓源Vss。電晶體16所提供之 ESD保護功能，是利用源汲極在低閘控崩潰電壓所誘發之雜散雙極性作用（parasitic bipolaraction)所達成，亦即，當源極和汲極在逆向偏壓下產生之雜散雙極性作用，即可做爲ESD 放電的路徑。擴散電阻4和NMOS電晶體16必須根據實際應用來設計其元件參數，使得當PMOS 6和NMOS 8所承受之ESD電壓足以破壞其閘極之前，能夠呈現開啓狀態。第2圖右半部的輸出路徑保護裝置，包括二個電阻 (18，20)、上提電晶體26、下拉電晶體28，以及二個場 11 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） I---------裝------訂------線 (請先閲讀背面之注意事項再填寫本頁) 第 85112508 號説 Bfl »Μ£·πγ 百修正日期 85,10

五、發明説明（9 ) 戽充修補 3ν'Γ· ίχ--'· νΐ更原資質内容經濟部中央標準局員工消費合作社印製

(請先閱讀背面之注意事項再填寫本頁) 效電晶體（22，24)。在本實施例中，上提電晶體26和下拉電晶體28雖是由Ny〇S元件所組成，但其操作原理與第1圖所示之CMOS元件相同，此處不再贅述。電阻18 和20則分別連接上提電晶體26和下拉電晶體28至輸入輸出端2之間。在本實施例中，電阻18和2〇是利用上提電晶體26和下拉電晶體28之源汲極中淡摻雜區域之一部份所構成，並且置於一丼區内，淡掺雜區域與并區則佈植同型之雜質。以第2圖爲例，電阻18和20是]^]^〇8電晶體沒極中N-淡摻雜區所構成，並且置於一個n型的丼區内。本發明利用淡摻雜區構成的串聯電阻，能夠在緊密的輸入輸出裝置佈局（I/O device layout)情況下，有效降低串聯電阻値，避免輸入輸出裝置的驅動能力下降；另一方面，在施以ESD應力時，能夠改善受電子飽和速度（electr〇n saturation velocity)限制的電流密度，並使元件獲致均勻的崩潰。場效電晶體22和24在本實施例中爲非淡摻雜汲極結構(non-LDD)的金氧半元件，主要是用來加強靜電放電的效果，因此在電路上分別並聯上提電晶體26和下拉電晶體 28。場效電晶體22的源汲極分別耦接至輸入輸出端2和積體電路之尚電壓源VDD，並且閘拖_接亦至積體電路之低電壓源Vss。場效電晶體24的源汲極分別耦接至輸入輸出知2和積體電路之低電屢源Vss，而閉極則担接至積體電路之低電壓源Vss。其中，場效電晶體22能夠處理負ESD 電壓應力，場效電晶體24則能夠解決正ESE)電屢應力。由於不具有傳統次微米元件的淡摻雜沒極結構，因此場效 12

本紙張尺度適用中國國家標準（CNS ) Μ規格（η〇χ297公釐）經濟部中央標準局員工消費合作社印製 322632 A7 B7 五、發明説明（1〇 ) 電晶體22和24可以均勻地達到崩潰並且降低其阻値，改善其ESD防禦能力。在第2圖中，雖然以一組電阻20和下拉電晶體28的串聯結構以及場效電晶體*理在輸出路徑上正ESD電壓應力的問題，以一組電阻18和上提電晶體26的串聯結構以及場效電晶體'理負ESD電壓應力的問題，然而並非用以限定本發明。第3圖和第4圖分別表示在輸入輸出端2至低電壓源Vss，以及在輸入輸出端2至高電壓源 VDD，各以兩組並聯之上述電路所實施之ESD保護電路之側視剖面圖。其中，與第2圖相同功能之元件，標示以相同之數字符號，並且輔以（a、b)藉以區別。在第3圖中，半導體基板100爲掺雜P型雜質之晶圓，形成於其上之場氧化物102則是用以定義半導體基板100上之元件主動區。閘極連接内部電路10之下拉電晶體（28a、28b)爲具有 LDD結構之NMOS電晶體，而源汲極連接輸入輸出端2的場效電晶體（24a、24b)則爲不具有LDD結構之NMOS電晶體。電阻（20a、20b)則是置於N型并區104之内。以元件的製程而言，N-電阻（20a、20b)可以利用形成下拉電晶體（28a、28b)源汲極中N-淡掺雜區的步驟，一併形成，並不需要額外之光罩製程步驟。在第4圖中，閘極連接内部電路10之上提電晶體（26a、26b)爲具有LDD結構之 NMOS電晶體，而源汲極連接輸入輸出端2的場效電晶體 (22a、22b)則爲不具有LDD結構之NMOS電晶體。電阻 (18a、18b)則是置於N型丼區106之内。同樣地，以元件 13 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -----------^------,订-------0 (請先閲讀背面之注意事項再填寫本頁) A7 ^_ B7 _ i、發明説明（11 ) 的製程而言，N•電阻（20a、20b)可以利用形成上提電晶體（26a、26b)源、沒極中N-淡摻雜區的步驟，一併形成，亦不需要额外之光罩製程步踩。综上所述’本發明之積體電路輸入輸出端之ESD保護電路則有以下之優點： 1. 串聯上提電晶體和下拉電晶體的電阻，係利用其源 t極中淡掺雜區域之一部份所構成，所以能夠在緊密佈局 =況下，有效降低串聯電阻値，避免輸入輸出裝置的驅動月匕力下降，同時可以使得元件獲致均勻的崩潰。同時在製作串聯電阻，亦不需要额外的光罩製程處理，因此本得以降低。 2. 在輪入輸出端至積體電路之低電壓源和高電壓源間的場效電晶體，㈣分別處理正ESD㈣應力和負咖電壓應力，改善其ESD防禦能力。 —本發明雖以-較佳實施例揭露如上，然其並非用㈣定本發明，任何熟習此項技藝者，在不脱離本發明之 T粑圍内，當可作些料更動與_，因此本料範圍當視後附之申請專利範圍所界定者爲準。 14

Claims

麵濟部中央榡準局員工消費合作社印製 A8 B8 —____S 、申請專利範圍 - 1.一種積體電路輸入輸出端之靜電放電保護裝置，置於一輸入輸出端和—内部電路之間，該靜電放電保護裝置包括輸入路後保護裝置，置於該輸入輸出端至該内部電路之輸人路徑上’藉以防止由該輸人輸出端送人之靜電應力破壞該内部電路，以及—輸出路徑保護裝置，置於該内部電路至錄續㈣钱祕徑上，藉以防止由該輪入輸出端送人·^靜電應力破壞該内部電路，㈣出路徑保護裝置包括：第一電阻，其一端耦接至該輸入輸出端；一上提電晶體，其源汲極分別耦接至該積體電路之高電壓源和該第一電阻之另一端；一第二電阻，其一端耦接至該輸入輸出端；下拉電晶體，其源汲極分別耦接至該積體電路之低電壓源和該第二電阻之另一端；一第一場效電晶體，其源汲極分別耦接至該輸入輸出如和該積體電路之低電壓源，其閘接糕接至該積體電路之低電壓源；以及一第二場效電晶體，其源汲極分別耦接於該輸入輸出端和該積體電路之高電壓源，其閘極耦接至該積體電路之低電壓源。 2.如申請專利範圍第1項所述之靜電放電保護裝置，其中，該第一電阻係爲該上提電晶體之源汲極中淡摻雜區域之部份所構成，並且置於一丼區内，該淡掺雜區域與該丼區係佈植同型之雜質。 ' 15 本紙張尺度逋用中國國家標準（CNS > A4規格（210X297公釐）

(請先閲讀背面之注意事項再填寫本頁) 煩請委員明第85112508號申請專利範圍修正頁 _ 申請專利範圍 3.如申請專利範圍第1項所述之靜電放電保護裝置，其中’該第二電阻係爲該下拉電晶體之源汲極中淡摻雜區域之部份所構成，並且置於一丼區内，該淡摻雜區域與該丼區係佈植同型之雜質。 4_如申清專利範圍第1項所述之靜電放電，保護裝置，其中’該第一場效電晶體係爲非淡摻雜汲極結構之金氧半电日日渡。 5·如申請專利範圍第1項所述之靜電放電保護裝置，其中，該第二場效電晶體係爲非淡掺雜汲極結構之金氧半 tH aA 卵霜0 (請先閲讀背面之注意事項再填寫本頁) -裝. 後是否原實質内容 6. 如申請專利範圍第1項所述之靜電放電保護裝置其中’該積體電路之低電壓源係爲接地端。 7. 如申請專利範園第1項所述之靜電放電保護裝置其中，該輸入路徑保護裝置包括： —擴散電阻，其端點分別連接該輸入輸出端和該内，電路之間；以及 '1T 經濟部中央標準局員工消費合作社印裝 —第三場效電晶體，其汲源極分別耦接至該擴散電阻連接至該内部電路之一端，以及該積體電路之低電壓源之間’其閘極耦接至該積體電路之低電壓源。 8. 如申請專利範圍第7項所述之靜電放電保護裝置，其中，該第一電阻係爲該上提電晶體之源沒極中淡捧雜區域之部份所構成，並且置於一丼區内，該淡掺雜區域與該并區係佈植同型之雜質。 9. 如申請專利範圍第7項所述之靜電放電保護裝置，

— 2

32263 θ、申請專利範圍域中、、該第二電阻係爲該下拉電晶體之源沒極中淡掺雜區【郅份所構成，並且置於一丼區内，該淡摻雜區井區係佈植同型之雜質。题 10. 如申請專利範園第7項所述之靜電放電保護裝该第一場效電晶體係爲非淡摻雜汲極結構之金氧半電晶體。 11. 如申請專利範圍第7項所述之靜電放電保護裝置，其中，該第二場效電晶體係爲非淡摻雜汲極結構之金氧半電晶體。 12. 如申請專利範圍第7項所述之靜電放電保護裝置，其中，該第三場效電晶體係爲非淡掺雜汲極結構之金氧半 t 曰 _祕叩館0 13.如申請專利範圍第7項所述之靜電放電保護裝置，其中，該積體電路之低電壓源係爲接地端。 14_一種積體電路輸入輪出端之靜電放電保護裝置，置於一輸入輪出端和一内部電路之間，該靜電放電保護裝置包括一輸入路徑保護裝置，置於該輸入輸出端至該内部電路之輸入路徑上，藉以防止由該輸入輸出端送入之靜電應力破壞該内部電路，以及一輸出路徑保護裝置，置於該内部電路至該輸入輪出端之輸出路徑上，藉以防止由該輸入輪出端送入之靜電應力破壞該内部電路，該輸出路徑保護裝置包括：一第一電阻，其一端耦接至該輸入輸出端；一上提電晶體，其源汲極分別耦接至該積體電路之高 17 本紙張尺度適用中國國家標準（CNS〉A4規格（210x297公董） Γ m II ! n --- L I n m n m n i T---------一 (請先閲讀背面之注意事項再填寫本頁} 蛵濟部中央榡準局員工消費合作社印装經濟部中央榡準局負工消費合作社印«. 、申請專利範圍電壓源和該第一電阻之另一端；一第二電阻，其一端耦接至該輪入輸出端；一下拉電晶體，其源汲極分別耦接至該積體電路之低電壓源和該第二電阻之另一端；一第一金氧半電晶體，爲非淡摻雜汲極結構，其源汲極分別耦接至該輸入輸出端和該積體電路之低電壓源，其閘極耦接至該積體電路之低電壓源；以及一第二金氧半電晶體，爲非淡掺雜汲極結構，其源汲極分別耗接至該輸入輸出端和該積閑極耗接至該積體電路之低電壓源；门電壓源其該輪入路徑保護裝置包括：擴散電阻，其端點分別連接該輸人輸出端和該内部電路之間；以及第二金氧半電晶體，爲非淡摻雜汲極結構，其源汲接至該擴散電阻連接至該内部電路之—端，以及 I電壓^路之低電壓源之間，其間極輕接至該積體電路之罾，印哥刊靶圍个η -只"丨心夂踔尾敌電保 k，具中，該積體電路之低電壓源係爲接地端。

置，請專利㈣第14項所述之靜電放電保兹：該第一電阻係爲該上提電晶體之源汲極中 <部份所構成，並且置於-丼區内，該上提電 r捧雜區域與該井區係佈植同型之雜質。 1 7 如 rf?、申請專利範圍第14項所述之靜電放電保;

申請專利範圍置，其中，該第二電阻係爲該下拉電晶體之源汲極中淡摻雜5域之部份所構成，並且置於一丼區内，該下拉電晶體之該'炎摻雜區域與該丼區係佈植同型之雜質。 18.如申請專利範圍第16項所述之靜電放電保護裝置’其中’該第二電阻係爲該下拉電晶體之源汲極中淡摻雜區域之部份所構成，並且置於該并區内，該下拉電晶體之該淡摻雜區域與該第一丼區係佈植同型之雜質。 19如申請專利範圍第16或17或18項所述之靜電放電保護裳置’其中，該積體電路之低電壓源係爲接地端。 -----·--,---^------II------^ (請先聞讀背面之注意事項再填寫本頁) 經濟部中央梯準局員工消費合作社印裝 19 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0父297公釐）