TW311273B

TW311273B - Manufacturing method of high step alignment mark

Info

Publication number: TW311273B
Application number: TW085111802A
Authority: TW
Inventors: Biing-Yau Leu
Original assignee: Holtek Microelectronics Inc
Priority date: 1996-09-26
Filing date: 1996-09-26
Publication date: 1997-07-21
Also published as: US5814552A

Description

經;#部中.史嘌=«-苟3„消費合作让印^ 五、發明説明（/ ) ' ㈠技術領域本發明是關於積體電路製程之對準標記（alignment mark)的製造方法，特別是關於具有高階梯之對準標記的製造方法。 (二）發明背景在積體電路的製造過程，會產生起伏不平的地形地勢，這些起伏不平的地形地勢在矽半導體基板上彷彿一個標記 (mark) ’吾人可利用「標記」作爲微影曝光製程之不同層次之光罩的對準（alignment)。例如，隔離電性元件之場氧化層突出矽半導體基板表面大約1GGG到3000埃之間，便可作爲微影曝光製程之對準標記。另外，在雙井區積體電路製程（twin-well process)，去除井區驅入過程所形成之熱二氧化矽也能形成階梯，於是該階梯提供了對準標記，以作爲後續微影曝光對準之用。爲了得到夠高的對準標記以獲得較理想的微影曝光製程’通常需增加井區驅入的時間，使得去除井區驅入過程所形成之熱二氧化矽後能形成高度較高的階梯，問題是，某些積體電路製程不允許井區驅入時間太長。 (三）發明的簡要說明本發明之主要目的是提供一種短井區驅入時間之積體電路製程之對準標記（alignment mark)的製造方法。本發明之另一個目的是提供一種具有高階梯之對準標記（high step alignment mark)的製造方法。此方法首先在P型矽半導體基板上形成氧化矽墊層和氮化矽，接著，利用微影技術形成對準標記光阻圖案 (請先閱讀背面之注意事項再填寫本頁) -裝.

訂—I 線--- 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） B7 B7 五發明説明（〜） ^ (alignment mark photoresist pattern) ，除了「對準 ...標曰己光阻圖案」外，其餘均爲売區（clear f ield)，並以所述「封準標記光阻圖案」作爲触刻護罩（etching mask)，利用電獎飽刻技術蝕去所述氮化矽以形成「氮化石夕層」。然後，利用微影技術形成N井區光阻圖案，並以所述 N"井區光阻圖案作爲離子佈植護罩（implantation mask)，透過所述「氧化砂墊層」進行N型離子佈植，以在所述P型砂半導體藤板形成N摻雜區域（N-doped region)，並旋即去除所述N井區光阻圖案。接著，利用微影技術形成P井區光阻圖案，並以所述 P井區光阻圖案作爲離子佈植護罩，透過所述「氧化矽墊層」進行P型離子佈植，以在所述P型矽半導體基板形成P摻雜區域（P-doped region)，並旋即去除所述P井區光阻圖案。接著，在高溫的環境下進行井區驅入步驟，以活化所述N摻雜區域與P摻雜區域，以分別形成N井區跟P 井區（N-well and P-well )，而在井區驅入過程，在’ \ 井區表面」、「P井區表面」和「氮化矽層之間」會形成熱二氧化石夕。然後，去除所述「N井區表面」、「P井區表面」和「氮化矽層之間_之熱二氧化矽以在所述「井區」形成凹 | 陷（recess)，也在「氮化矽層之間」形成凹陷’所述 :一氮化矽層」的高度加上「氮化矽層之間的凹陷」提供了相當高的階梯，形成一個對準標記（alignment mark) ’ (請先閱讀背面之·;i意事項再填寫本頁裝！ χ>·1 經-";13-3:"-'£一"i、二消辛：合咋.t-:!J" ί、纸張尺度適用中圉國家標準；CNS _) Λ4規格（2丨0:< ) 311273 五、發明説明（j) 作爲後續微影曝光對準之用，這是本發明之關鍵。 (四）圖示的簡要說明 .· 圖一到圖八是本發明之實施例的製程剖面示意圖。圖一是形成氧化矽墊層和氮化矽後的剖面示意圖。圖二是利用微影技術形成對準標記光阻圖案後的剖面示意圖。圖三是利用電漿蝕刻技術蝕去所述氮化矽後的剖面示意圖。圖四是利用微影技術在「井區區域」形成N井區光阻圖 ' 案，並以所述N井區光阻圖案作爲離子佈植護罩，透 | 過所述「氮化矽層」和「氧化矽墊層」進行N型離子 | 佈植，以在所述p型矽半導體基板形成n摻雜區域後的剖面示意圖。圖五是利用微影技術在「井區區域」形成P井區光阻圖 i 案，並以所述P井區光阻圖案作爲離子佈植護罩’透過所述「氮化矽層」和「氧化矽墊層」進行P型離子佈植，以在所述P型矽半導體基板形成p摻雜區域後的剖面示意圖。 ,, 圖六是去除所述P井區光阻圖案後的剖面示意圖。 f 圖七是進行井區驅入後的剖面示意® ’所述井區驅入並形 I 成熱二氧化矽。 I 圖八是去除剩餘之所述熱二氧化矽後的剖面不意圖。 II (五）發明的詳細說明 | 以下利用p型矽半導體基板作爲實施例說明本發明之 I 方法，但本發明之方法可以延伸推廣到用N型砂半導體基 (請先閱讀背面之注意事項再填寫太頁 .裝訂線— 本纸張又度通用由國國家標在（CNS ) A4規格（：！0x 公釐； B7 I五、發明説明（^)

I 板。請參考圖一、圖二和圖三。首先在p型矽半導體基板 1上形成氧化政墊層3和氮化砍5，如圖一所示，接著，利用微影技術形成封準標記光阻圖案7 (alignment mark photoresist pattern)，除了「對準標記光阻圖案7」外，其餘均爲亮區（clear field)，如圖二所示，並以所述「對準標記光阻圖案7」作爲蝕刻護罩（etching mask)，利用電漿蝕刻技術蝕去所述氮化矽5以形成「氮化矽層5A」，利用氧氣電漿和硫酸溶液去除所述「對準標記光阻圖案7」後，如圖三所示。；所述「氧化矽墊層3」通常是以熱氧化技術形成，氧化溫度約1G0(TC，其厚度介於32G到380埃之間。所述 i 「氮化矽5」是以低壓化學氣相沉積法形成，其反應溫度 | 約76(TC，反應壓力約350毫托爾，反應氣體是SiH2Cl2 | 和，其厚度介於1350到1650埃之間。另外，對所 I 述「氮化矽5」之電漿蝕刻，可以利用磁場增強式活性離子式電獎鈾刻技術（MERIE)或電子迴旋共振電漿蝕刻技術I (ECR)或傳統的活性離子式電漿蝕刻技術（RIE)，通常是利用磁場增強式活性離子式電漿蝕刻技術’其電漿反應氣體是CF4、CHF3、Ar和〇2氣體。請參考圖四。然後，利用微影技術形成X井區光阻圖案i 9，並以所述N井區光阻圖案9作爲離子佈植護罩透過丨「氧化矽墊層3」進行\型離子佈植11 ’以在所述P型| 矽半導體基板1形成N摻雜區域13，如圖四所示。通常，形成N摻雜區域13之N型離子是磷（P31) ’其離 (請先閱讀背面之注意事巧玉：填寫太頁)

衣坻張尺度適用T國國家標龙、CNS ) Λ4緹洛；JO ' ：：97公壤 ^11273 經濟，'"-夬.嗔^-'、.4、二消费合％";3說五、發明説明（) 子佈植劑量介於1E11到1E13原子/平方公分之間，離子佈植能量介於50到150 Kev之間。請參考圖五和圖六。利用氧氣電漿和硫酸溶液去除所述 N井區光阻圖案9後，接著，利用微影技術形成P井區光阻圖案15，並以所述P井區光阻圖案15作爲離子佈植護罩，透過所述「氧化矽墊層3」進行P型離子佈植17，以在所述P型矽半導體基板1形成P摻雜區域19 (P- doped region)，如圖五所不。最後’利用氧氣電紫和硫酸溶液去除所述P井區光阻圖案15，如圖六所示。形成所述P摻雜區域19之P型離子通常是硼（B11)，也可以是二氟化硼（BF2)，其離子佈値劑量介於1E12到1E13 原子/平方公分之間，其離子佈値能量則介於10到80 Kev之間。請參考圖七。接著，在含氮氣和氧氣的高溫環境下進行井區驅入步驟（well drive-in)，以活化所述N慘雜區域13與P摻雜區域19，以分別形成N井區13A跟P 井區19A (N-well and P-well)，另一方面，在井區驅入過程，會在所述「N井區13A」表面和「P井區19A」表面形成熱二氧化砂21A，也在所述「氮化砂層5A」之間形成熱二氧化矽21B，其厚度介於2000到24⑼埃之間，如圖七所示。請參考圖八。然後，去除所述「X并區13A」表面和「P井區19A」表面之熱二氧化矽21A以在所述「井區」形成凹陷88 (recess)，同時也去除所述「氮化矽層 5A」之間之熱二氧化矽21B以在所述「氮化矽層5A」之 nn m m·— HJ* ml _ - —I · (請先閱讀背面之注意事項再填寫本頁裝--- 訂国 i · 線本紙張尺度適用中國國家標準（CNS ) A4規格ί 2丨0X297公釐）

五、發明説明（t ) 間形成凹陷99，使所述氧化矽墊層3成爲氧化矽墊層 3A，如圖八所示。請注意，所述「氧化矽墊層3A」和「氮化矽層5A」的高度加上所述「氮化矽層5A」之間的凹陷99，提供了相當高的階梯，形成一個對準標記（alignment mark) ’ 作爲後續微影曝光對準之用，這是本發明之關鍵。也因爲所述f氮化矽層5A」的存在，井區驅入的時間不需太長，也就是說，不需形成太厚的熱二氧化矽，因此本發明之方法特別適用在某些不允許井區驅入時間太長之積體電路製程。完成所述對準標記的製造後，可利用標準製程繼續後續隔離製程（isolation)，> 以上係以最佳實施例來闡述本發明，而非限制本發明，並且，熟知半導體技藝之人士皆能明瞭，適當而作^ 微的改變及調整，仍將不失本發明之要義所在，亦不脫離本發明之精神和範圍。 ^ (請先閱讀背面之注意事項再填寫本頁) 裝、-3 本紙浪尺度適用肀國國家標準·（ CNS ) A4規格（210 <’2厂公φ

Claims

經濟部-央嘌--'1二消費合作社尔R Λ8 38 C8 D8 六、申請專利範圍 ' 1 · 一種積體電路之對準標記（alignment mark)的製造方法，係包括： (a) 在p型矽半導體基板上形成氧化矽墊層和氮化矽；· (b) 利用微影技術形成對準標記光阻圖案（alignment mark photoresist pattern) » (c) 以所述「對準標記光阻圖案」作爲蝕刻護罩（etching mask)，利用蝕刻技術蝕去所述氮化矽以形成「氮化矽層」； (d) 利用微影技術形成N井區光阻圖案； (e) 以所述N井區光阻圖案作爲離子佈植護罩，透過「氧化矽墊層」進行\型離子佈植，以在所述P型矽半導體基板形成N摻雜區域（N-doped region)，然後去除所述X井區光阻圖案； (f) 利用微影技術形成P井區光阻圖案； (g) 以所述P井區光阻圖案作爲離子佈植護罩，透過「氧化矽墊層」進行P型離子佈植，以在所述P型矽半導體基板形成P摻雜區域（P-doped region)，然後去除所述P井區光阻圖案； (h) 進行井區驅入，以形成N井區跟P井區（N-well and P-well)，所述井區驅入並在「N井區表面」、「P井區表面」和「氮化矽層之間」形成熱二氧化矽； (i) 去除所述「熱二氧化矽。，以在所述「氮化矽層」之間形成凹陷，所述「氮化矽層_的高度加上「氮化矽層_之間的凹陷提供了相當高的階梯，形成一個對準標記（alignment mark)。本紙浪尺度適用中國國家標準（<^15).\4規格（21〇)<:9，公螯） (請先閱讀背面之注意事項再填寫本頁) .裝--- 絲 Λ8 Βδ C8 D8 六、申請專利範圍 2.如專利申請範圍第1項所述之製造方法，其中所述氧化矽墊層；係於富含氧氣的高溫環境中形成’溫度介於800°C到1000°C j 埃之間，厚度介於320到38G埃之間。 I 3.如專利申請範圍第1項所述之製造方法，其中所述氮化砂，是利用低壓化學氣相沉積法形成，其厚度介於320到380埃之間。 4.如專利申請範圍第1項所述之製造方法，其中所述N摻雜區域，是利用離子佈植技術形成，其離子種類是磷（P31 )，其離子佈植劑量介於1E11到1E13原子/平方公分之間，離子佈：植能量介於50到150 Kev之間。 I 5.如專利申請範圍第1項所述之製造方法，其中所述P摻雜區 | 域，是利用離子佈植技術形成，其離子種類是硼（Bu)或二氟化硼（BF2)，其離子佈値劑量介於1E12到1E13原子/平方公分之間，其離子佈値能量則介於10到80 Kev之間。 6. 如專利申請範圍第1項所述之製造方法，其中所述之「對準標記光阻圖案」以外之區域均爲亮區（clear field)。 7. 如專利申請範圍第1項所述之製造方法，其中所述P型矽半導體基板，可以用N型砂半導體基板替代之。 (請先閲讀背面之注意事項再填寫本頁裝· nmn ϋ4— vm 線 _經濟部-.夬嗓^-¾ Λ二消費合作--製 • 1--二 ml tl «—^1 本紙張尺度適用中國國家標進（CNS ) Λ4規格2!0X297公發；