TW305070B - - Google Patents

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    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05FSYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10Regulating voltage or current
    • G05F1/46Regulating voltage or current wherein the variable actually regulated by the final control device is dc

Description

3 ^50/0五、發明説明( A7 B7 經濟部中央樣準局貝工消費合作社印製 [發明所屬之技術領域] 本發明係關於半導體裝置之熔斷電路(fusing circuit),尤其是關於可適合於能使1C之電氣特性無須 應輕整_化垓衝,而優於可靠性之熔斷電路。 [以往之技術] 於製造半導體1C時,即使製造具有相同功能之1C, 但所製得之1C電氣特性仍會呈多種多樣者。這是因爲總 是難於以同一條件實施須經過多種複雜階段之1C製造工 程之緣故。因此,經製成之1C電氣特性,最後仍難免以 設計目標値爲中心而呈某一程度的離散分布。但是,就使 用1C之製品而言,則必須將電氣特性控制在極狹窄的特 性分布。這樣的電氣特性中之一爲調頻(FM)之載波 (carrier)和偏差(deviation)。 例如,就VHS方式VCR之NTSC影像處理用之1C而 言,在VCR之VHS規格中,則明確地規定爲:以亮度爲 基準而將〇.5VPP之影像信號輸入FM電路時,所輸入影 像信號之同步信號之峰頂(tip)電平爲3.4MHz土 0. 1MHz而最白點的信號電平(white peak)爲4_4MHz ±〇.1ΜΗζ,亦即,FM電路應輸出偏差爲1.0MHz土 0 . 1 MHz之頻率。 [本發明欲解決之問題] -3 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) >衣. 訂 經濟部中央標準局負工消費合作社印製 A7 B7_ 五、發明説明() 2 但是,即使予以設定這樣的正確1C設計目標,並據 此以設計1C而製造,亦因上述製造工程上之理由乃有無 法正確地滿足1C目標規格之情形會發生。因此,以往係 採用在製造後之1C外部設置可變電阻之方法以爲正確地 達成I C品質管理目標値之手法,而利用此可變電阻來調 整FM之載波與偏差,俾能輸出符合規定之FM信號。 然就此種利用可變電阻之手法而言,則須在VCR之 生產線上由作業員逐一地調整FM之載波及偏差,因此, 造成VCR之製造期間延長,增加製造成本等問題,而成 爲VCR競爭力降低之原因。 爲解決此問題,亦有人使用一種在半導體製造工程中 以雷射切斷襯墊(pad)兩端之可熔性環(保險絲連接)以獲 得調整了載波及偏差之FM信號之手法。然此種手法,由 於經予調整FM之載波及偏差後仍須進行後續之製造工 程,所以,有可能再度造成F Μ之載波與偏差間之變化, 故由結局看起來還是未達到經常能..獲JL正jtXMJE之 地。 鑑於如上所述之傳統技術,本發明之目的在於揭露一 種在半導體IC之製造後能正確地進行達到設計目標値所 -之調整之熔斷電路,或者,提供一種能正確地獲得半導 體IC之設計目標値而適用於無調整化技術之熔斷電路。 又本發明可提供一種可進行正確的熔斷而信賴性更高之熔 斷電路。又本發明之一再一目的在於提供一種能使I C之 雪氣特性無調整化,而不再需要在銷售對方之裝置組配廠 一 4 一 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) - . - ----------------IT------f I (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 A7 B7__ 五、發明説明() 3 商(set m a k e r )側之調整作業而可適用於無調整化技術 之熔斷電路。 [解決問題之手段] 爲達成上述目的,根據本發明則構成爲具備:多數個 可熔斷線路,係連接於各^裝置(s e t )端子而設,而藉由對 任何裝置端子供應電源即可選擇;以及多數服溶斷-電路, 分別對於這些可熔斷線路而設,而根據輸入信號予以熔斷 經選取的該可熔斷線路,俾響隳_根據該可熔斷線路熔斷狀 態所輸出,而使半導體裝置之特性調整成爲可能。 這種熔斷電路,本發明係提供一種具備有:可熔斷線 路;用來輸出響應該可熔斷線路之熔斷狀態之第一、第二 比較信號之比較電壓輸出部;用來根據輸入信號而熔斷該 可熔斷線路之熔斷致能部;以及藉由加以比較該第一、第 二比較信號而輸出根據該可熔斷線路熔斷狀態之熔斷信號 之輸出部爲其特徵之熔斷電路。 或者,提供一種具備有:可熔斷線路;用來饗應輸入 信號而熔斷該可熔斷線路之熔斷致能部;將電源電壓加以 分壓而輸出第一、第二分壓信號之比較電壓輸出部;設在 該比較電壓輸出部之第一分壓信號輸出端和該可熔斷線路 之間而用來將該可熔斷線路之電阻變換爲一定値以上之狀 態作爲熔斷而檢測之熔斷狀態檢測部;以及將該熔斷狀態 檢測部之輸出作爲第一比較信號而輸入且將該第二分壓信 號作爲比較信號而輸入,並根據這些輸入之比較結果而輸 -5 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 A ! A7 _B7 五、發明説明() 4 出根據該可熔斷線路熔斷狀態之熔斷信號之比較部爲其特 徵之熔斷電路。 [發明之實施形態] 茲根據所附圖面將本發明之實施形態詳細說明於後。 於圖1,以方塊圖表示熔斷電路之一實施形態。此熔 斷電路具備:伊jjfl以聚矽酮所耽1保篮魅„之屋熔斷鵪路 (fusible link)110;用來輸出響應可熔斷線路110之熔 斷狀態(連接狀態)之第一、第二比較信號COM1 ' COM2 之比較電壓輸出部120 ;用來根據輸入信號CADJ而控制 可熔斷線路1 1 0之熔斷狀態之熔斷致能部1 3 0 ;以及加以 比較來自比較電壓輸出部120之第一、第二比較信號 COM1、COM2,並根據其比較結果輸出根據可熔斷線路 110之熔斷狀態之熔斷信號(FADJ)之比較部140。 經濟部中央標準局員工消費合作社印製 {請先閲讀背面之注意事項再填寫本頁) 根據上述第一實施形態之熔斷電路,當可熔斷線路 110爲根據輸入信號CADJ之熔斷致能部130所電氣性熔 斷(切斷)時,來自比較電壓輸出部120之第一比較信號 COM1會相對地變成比第二比較信號COM2較大而輸入於 比較部1 4 0。然後,比較部1 4 0加以比較這些第一比較信 號COM1和第二比較信號COM2的結果,即輸出表示可熔 斷線路110已被熔斷之低電平熔斷信號FADJ。反之,可 熔斷線路110未熔斷時,來自比較電壓輸出部120之第一 比較信號C Ο Μ 1會相對地變成比第二比較信號C Ο Μ 2爲小 而輸入比較部140 »於是,比較部140會輸出高電平之熔 _ 6 - 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) 經濟部中央標準局員工消費合作社印製 305070 A7 B7 五、發明説明() 5 斷信號FADJ以表示可熔斷線路110尙未被熔斷(非熔 斷)。 圖2爲表示圖〗之熔斷電路之具體例電路圖。比較電 壓輸出部120係由將預定偏壓電壓Vbias施加於基極,並 將電源電壓VDD施加於集極之npn電晶體Q11,以及設 在該電晶體Q11之射極和接地GND之間,而用來根據可 熔斷線路110之熔斷狀態將第一、第二比較信號COM1、 COM2提供於比較部140之電阻RI1、R12所構成。亦 即,此比較電壓輸出部120係以使用串聯連接之電阻 Rll、R12之分壓電路之構成,即可根據可熔斷線路110 之狀態加以調整由電阻R 1 1之電源電壓側所輸出之第一比 較信號COM1之電壓電平》比較電壓輸出部120,除此構 成之外,如將第一比較信號COM〗作爲電源電壓而輸出, 將第二比較信號COM2作爲使用基準電壓電路之基準電壓 而輸出之構成亦可使用。 熔斷致能部130包括:由輸入信號CADJ所控制之Μ 形Μ Ο S電晶體Μ Ν 1 1 ;根據該Μ形Μ 0 S電晶體Μ Ν 1 1之 動作狀態所驅動之η ρ η電晶體Q 1 2 ;以及根據該電晶體 Q12之動作狀態所驅動之npri電晶體Q13。而且,具備 有:一連接於Μ形MOS電晶體MN11之汲極而用來將偏 壓電壓提供於ηρη電晶體Q12之基極之電阻13 ;以及連接 於ηρη電晶體Q12之射極而用來將偏壓電壓提供於ηρη電 晶體Q 1 3之基極之電阻R 1 4。 _- 7 - )Α4規格(210X297公釐) ί = —Λ^- n Hi m I 丁 -*^ 、1' (請先閱讀背面之注意事項再填寫本I) A7 B7 五、發明説明() 6 比較部140係由用來輸入由比較電壓输出部120所輸 出之第一、第二比較信號COM1、COM2而加以比較之第 —部,以及用來響應該第一部之輸出信號而輸出熔斷信號 FADJ之第二部所構成。其中第一部係由將偏壓電壓 Vbias2施加於閘極之P形MOS電晶體MP11,以及各源 極係連接於P形MOS電晶體MP11之汲極,且第_、第二 比較信號COM1、COM2係施加於各閘極之P形MOS電 晶體MP13、MP14所構成。又第二部係由將偏壓電壓 Vbias2施加於閘極之P形MOS電晶體MP12,分別連接 於第一部之P形MOS電晶體MP13、MP14,而以各基極 接受來自P形MOS電晶體MP13之電流而運作之npn電晶 體Q 1 4、Q ! 5,以及連接於P形MOS電晶體MP 1 2,而以 基極接受來自第一部之P形MOS電晶體MP14之電流而運 作之η ρ η電晶體Q 1 6所構成。 可熔斷線路110可由半導體1C製造工程所使用之導電 物質,例如使用通常之金屬或聚矽酮之配線膜形成之。或 者,可熔斷線路110亦可使用齊納二極管。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 茲就具有如上述結構之第一實施形態之熔斷電路之運 作加以說明。此熔斷電路主要以二種模式動作。其一爲熔 斷可熔斷線路110之熔斷模式(fusing mode),另一則 爲不予熔斷可熔斷線路1 1 0之常態模式(normal mode)0 首先,說明常態模式之動作。於常態模式時,由於可 熔斷線路110係在於非熔斷而連接之狀態,當在裝置(set) 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X297公釐) A7 B7 五、發明説明() 7 端子SET自外部施加低電平,即接地電平之電壓時,就可 提供經由可熔斷線路110之短路(Short)狀態。此可熔斷 線路110處於短路狀態之電阻値只不過是數歐姆而已。並 且,在比較電壓輸出部120中電晶體Q11之基極施加偏壓 電壓Vbiasl而變成接通(on)時,節點(node)C之電壓電 平即根據電阻Rll、R12被設定成高於節點A之電平。藉 此,第一比較信號C Ο Μ 1就得以低電平,第二比較信號 C Ο Μ 2就得以高電平而輸出到比較部1 4 0。 在比較部140,則自將偏壓電壓Vbias2接受於閘極 之P形M0S電晶體變成接通起被供應電源,此時,M0S 電晶體MP13即嚮往第一比較信號C0M1而成爲強接通狀 態。因此,由於電晶體Q 1 6會因η ρ η電晶體Q 1 4 ' Q 1 5變 成接通而成爲斷開(off),表示可熔斷線路1 1〇爲非熔斷 之高電平之熔斷信號會出現在用來輸出熔斷信號FADJ之 輸出端子。 經濟部中央標準局負工消費合作社印裝 f '衣-- (請先閱讀背面之注意事項再填踌本頁) 其次,說明熔斷模式之動作。熔斷指令係自根據輸入 信號CADJ之邏輯電平而予以熔斷可熔斷線路110起開始 執行。首先,若係低電平之輸入信號CADJ提供於熔斷致 能部130之情況時,由於N形M0S電晶體MN11會成爲斷 開,故電晶體Q13、Q13斷開’因而’可熔斷線路110仍 保持非熔斷狀態。與此相對’若係輸入信號CADJ以高電 平自外都提供之情況時,由於高電平之輸入信號CADJ而 N形M0S電晶體MH11即接通,所以npn電晶體Q12接 通,η ρ η電晶體Q 1 3即嚮應於此而在飽和區域動作。結 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) A7 B7 7〇 五、發明説明() 8 果,若對裝置端子SET供應電源時可經由可熔斷線路110
^ , -- | - . .”+ V 使i電流流|以令由聚矽酮等所形成之可熔斷線路1 1 0熔 n m I- -I ------ ! m - I,^. V衣:— 1 I n _ I (請先閱讀背面之注意事項再填转本頁) 一斷。 丨丨丨i"u ,ι w 可熔斷線路110在被熔斷之開路狀態時,該可熔斷線 路110就變成具有無限大之電阻値00歐姆者。此時,節點 B和節點C之各電壓VB、VC可以下列數式表示之。 (數式1 ) VB = V Vbias-Vbeg 1 VC = VB — R1 1 Xlcql 式中VVbias爲Vbiasl之電壓,Vbegl爲npn電晶 體Qll之基極-射極間電壓,Icql爲npn電晶體Qll之集 極電流。亦即,若VB>VC成立而可熔斷線路110在開路 狀態時VB = VA會成立。 經濟部中央標準局員工消費合作社印製 當可熔斷線路114在於熔斷之開路狀態時,如由上述 數式1即得以明瞭,節點A之電壓電平會高於節點C,因 此,第一比較信號COM1即成爲高電平、第二比較信號 COM2則成爲低電平而提供於比較部140。在接受此信號 之比較部140,其npn MOS電晶體Q16即按照低電平之 第二比較信號COM2而變成接通,故自輸出端子輸出表示 可熔斷線路110之熔斷之低電平熔斷信號FADJ。 於此熔斷模式中,使大電流流動於可熔斷線路110之 時間,即爲維持輸入信號CADJ之高電平的期間,或爲以 高電平施加輸入信號CADJ後直至可熔斷線路110被熔斷 之期間。按爲了藉熔斷致能部130之電氣性控制而完全熔 _-10-_ 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A7 _____B7_ 五、發明説明() 9 斷可熔斷線路110以產生完全的開路狀態,則需要恰如其 分的充分時間。然在1C製造過程中儘可能地縮短TAT是 對於節省成本或提高競爭力上有利,由此點而言,直至完 全熔斷可熔斷線路110爲止那麼長時間使電流流動就是非 效率的。因此,僅靠設定合適的熔斷時間而使電流流動之 方式亦可因應此種問題。 亦即,可熔斷線路1 1 0即使未完全熔斷,但其結晶結 構會爲大電流所破壞而呈現高電阻値。換言之,既可使可 熔斷線路110完全熔斷,亦可予以設定適當的熔斷時間而 使大電流流動,即使不能完全加以熔斷但亦可只令其朝預 定之高電阻値變化。後者之情形時,可熔斷線路110可謂 之爲相當於被熔斷致能部130所改變其電阻値之可變電 阻。 經濟部中央標準局負工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 圖3所示熔斷電路之第二實施形態爲朝此預定高電阻 値控制可熔斷線路時之電路構成方塊圖。此第二實施形態 所表示者,係附加有可將已經過適當大電流供應時間之可 熔斷線路,或將電阻値已變化爲一定値以上的高電阻値之 可熔斷線路,當做已被熔斷者而予檢測之檢測功能之熔斷 電路。 圖3所示熔斷電路係包括:可熔斷線路210 ;將電源 電壓加以分壓而輸出第一及第二分壓信號之比較電壓輸出 部220 ;用來根據輸入信號而熔斷可熔斷線路21〇之熔斷 致能部230 ;連接於比較電壓輸出部220之第一分壓信號 之輸出端和可熔斷線路210之間而用來將以預定時間使大 __-11- t張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) A7 B7 五、發明説明() 10 (請先閱讀背面之注意事項再填寫本頁) 電流流動而使電阻値朝一定値以上之高電阻値予以變化之 可熔斷線路210,當作已熔斷者而檢出之熔斷狀態檢測部 2 5 0 ;以及將熔斷狀態檢測部2 5 0之輸出作爲第一比較信 號COM1而輸入且將根據比較電崖輸出部220之第二分壓 信號作爲第二比較信號COM2而輸入,並加以比較這些而 輸出根據可熔斷線路210之熔斷狀態之熔斷信號(FADJ) 之比較部2 4 0。 根據此第二實施形態之熔斷電路,可熔斷線路210由 根據輸入信號CADJ之熔斷致能部2 3 0所熔斷時,或於熔 斷途中可熔斷線路210之電阻値達一定値以上之高電阻値 時,則由熔斷狀態檢測部2 5 0檢測其狀態而輸出用以施加 到比較部240之第一比較信號COM1。此時,施加在比較 部240之第一比較信號COM1之電壓電平會相對地高於第 二比較信號COM2。因此,自用來比較第一、第二比較信 號COM1 ' COM2之比較部240,輸出表示可熔斷線路 2 1 0之熔斷的低電平熔斷信號F A D J。 圖4爲表示圖3之熔斷電路之具體例電路圖。比較電 壓輸出部220係由預定之偏壓電壓Vbiasl施加於基極, 經濟部中央標準局負工消費合作社印製 電源電壓VDD施加於集極之npn電晶體Q21,以及設在 該電晶體Q21之射極和接地電源GND之間而用來輸出根 據可熔斷線路210之熔斷狀態而加以分壓電源電源VDD 之第一及第二分壓信號之電阻R21、R22所構成。又熔斷 狀態檢測部250係由比較電壓輸出部220之電阻R21之電 -1 2 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 經濟部中央標準局員工消費合作社印聚 A7 _B7__ 五、發明説明() 11 源電壓測和可熔斷線路210之間所連接之熔斷狀態檢測用 電阻R2 5所構成。 比較電壓輸出部220之二電阻R21、R22具有相同電 阻値,又熔斷狀態檢測部250之電阻25具有與可熔斷線路 2 1 0應判斷爲已熔斷者之最低電阻値相同之電阻値。例 如,該可熔斷線路2 1 0之熔斷判斷電阻値若爲1 1 0千歐姆 以上,則將電阻R 2 2之値設定爲1 0 0千歐姆即可。 熔斷致能部230包括由輸入信號CADJ控制之N形 MOS電晶體MN21,由該NBMOS電晶體MN21之動作 狀態所驅動之ηρη電晶體Q22,以及由該電晶體Q22之動 作狀態所驅動之ηρη電晶體Q23。更具備有連接於N形 MOS電晶體ΜΝ21之源極,而用來將偏壓電壓施加於 ηρη電晶體Q22之基極之電阻R23,以及連接於ηρη電晶 體Q22之射極,而用來將偏壓電壓施加於ηρη電晶體Q23 之基極之電阻R24 » 比較部240具備有用來將由熔斷狀態檢測部250所提 供之第一比較信號COM1及由比較電壓輸出部220所提供 之第二比較信號COM2予以輸入而加以比較之第一部,以 及用來嚮應該第一部之輸出信號而輸出根據可熔斷線路 210之熔斷狀態之熔斷信號FADJ之第二部。其中第一部 係由將偏壓電壓Vbias2施加於閘極之PBMOS電晶體 MP21,將源極連接於該P形MOS電晶體MP21之汲極, 將第一比較信號COM1施加於閘極之P形MOS電晶體 MP23,以及將源極連接於PBMOS電晶體MP21之汲 -1 3 - 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 衣·
,1T 經濟部中央標準局員工消費合作社印製 3u5G7Q A7 _ B7_ 五、發明説明() 12 極,將第二比較信號COM2施加於閘極之P形MOS電晶體 MP24所構成。又第二部係由將偏壓電壓Vbias2施加於 閘極之PBMOS電晶體MP22,連接於第一部之各P形 MOS電晶體MP23、MP24而將根據P形MOS電晶體 MP23之電流接受於基極之npn電晶體Q24、Q25,以及 連接於P形電晶體MP22,而將根據第一部之PBMOS電 晶體MP24之電流接受於基極之npn電晶體Q26所構成。 茲就具有此種構成之熔斷電路之運作加以說明。首 先,就常態模式而言,裝置端子SET被接地,可熔斷線路 2 1 0若爲非熔斷,節點A就成爲短路狀態,所以第一比較 信號COM1變成低電平,第二比較信號COM2變成高電 平,而與第一實施形態同樣,由比較部240之輸出端子以 高電平輸出熔斷信號FAD J。 另一面,就熔斷模式而言,藉由施加高電平信號 CADJ N形M0S電晶體MN21即變成接通,npn電晶體 Q22即變成通而使npn電晶體Q23在飽和區域動作。因 此,可使大電流經由可熔斷線路2 I 0流動,藉此大電流可 熔斷線路210可能被熔斷,或者可熔斷線路210之結構被 破壞而呈一定値以上之高電阻値。 這樣使可熔斷線路210熔斷時,節點A之電壓VA和 節點C之電壓VC可對於節點B之電壓VB以下列數式2表 示之。式中之RFL係表示可熔斷線路210之等値電阻値。 (數式2 ) VA = VB X {RFL/(R25 + RFL)} -1 4 - 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) ^.--- (請先聞讀背面之注意事項再填寫本頁)
*1T 經濟部中央標準局負工消費合作社印製 A7 B7 五、發明説明() 13 VC = VB X {R22/(R21 + R22)} 此時,由於R21=R22,所以VC = VB/2可成立,又 因會變成RFL2R25,所以VA2VC可成立。亦即,若 可熔斷線路210之電阻値RFL直到超越電阻R25之電阻値 而進行熔斷時,由於VA會超出VB2,比較部140之第一 比較信號C Ο Μ 1則相對地比第二比較信號C Ο Μ 2成爲高電 平》比較部140即隨之而與如同第一實施形態之完全熔斷 之情形同樣地動作而以低電平輸出熔斷信號FAD J。 於此第二實施形態中,將熔斷狀態檢測用電阻R25插 入於比較電壓輸出部220之電阻R2 1之電源電壓側和可熔 斷線路210之間之理由,如上述之說明,乃在於爲了明確 地檢測由於供應預定時間之大電流之可熔斷線路210熔斷 狀態(電阻値變化)之故。而且,除此之外,電阻R25另可 期待其於可熔斷線路2 1 0之非熔斷而成爲短路狀態時,防 止偏壓電壓V b i a s 1自電晶體Q 2 1之-射極基極間經由節點 A直接連接到施加於裝置端子SET之接地電源GND之狀 態,以防止電路上之因素而成爲不安定狀態之功能。 以上所述第一、第二實施形態,係僅就對於1個可熔 斷線路之1個熔斷電路作代表而加以說明,但實際上在半 導體裝置中卻配置以多數個可熔斷線路,並以1:1對應在 ----- 該可熔斷線路配設如同第一實施形態或第二實施形態之熔 斷電路。若這樣的設置η個之熔斷電路,將這些加以組合 就可得具有2 η之種類之熔斷信號FAD J之組合。並且,若 將此各色各樣之熔斷信號FADJ使用於電子電路之電流控 一 1 5 - 本紙張尺度通用中國國家梂準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁)
經濟部中央棣準局負工消費合作社印装 A7 B7 五、發明説明() 14 制等,即可進行例如2n事例之放大電路之增益調整。因 此,將熔斷電路應用於電子電路並按該電子電路之目標特 性値決定可熔斷線路之狀態時,即可獲得按照其電子電路 設計値之特性。 如此在具有多數可熔斷線路與其所對應之熔斷電路之 半導體裝置中欲使特定之可熔斷線路熔斷時,例如,對裝 置端子SET選擇性地供應電壓而選擇多數可熔斷線路中之 任一,並以高電平施加該選擇可熔斷線路所對應之熔斷線 路之輸入信號CADJ,即可如上述之方式熔斷可熔斷線 路。且由此即可在半導體裝置之製造中獲得正確的目標設 計値。 [發明之效果] 根據本發明,半導體製造工程結束後利用熔斷電路令 可熔斷線路被熔斷,因此,可獲得正確的目標設計値之電
、…I - — , —— — - - U 氣性特性。加之,在裝置組配廠商則可適用於不需要電氣 性特性調整之無調整化技術上。 [圖面之簡單說明] 圖1爲表示依照本發明之熔斷電路之第一實施形態方 塊圖。 圖2爲表示圖1之熔斷電路之具體構成例電路圖。 圖3爲表示本發明之熔斷電路之第二實施形態方塊 圖。 ____16 ~_ 、張尺度適用中國國家操準(CNS ) A4规格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁)
*1T 減丨. 4ϋ5070 A7 B7 五、發明説明( 15 圖4爲表示圖3之熔斷電路之具體構成例電路圖 [符號之說明] 110 ' 2 10 120 ' 220 13 0 ' 2 3 0 140 ' 240 2 5 0 可熔斷線路 比較電壓輸出部(比較電壓輸出裝置) 熔斷致能部(熔斷致能裝置) 比較部(比較裝置) 熔斷狀態檢測部(熔斷狀態檢測裝置) (請先閱讀背面之注意事項再填寫本頁)
J 經濟部中央標準局員工消費合作社印製 17 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐)

Claims (1)

  1. A8 、 B8 C8 D8 六、申請專利範圍 1. 一種熔斷電路,其特徵爲具備有: 可熔斷線路;用來輸出回應該可熔斷線路之熔斷狀態 之第一、第二比較信號之比較電壓輸出部;用來根據輸入 信號而熔斷該可熔斷線路之熔斷致能部;以及藉由比較該 第一、第二比較信號而輸出根據該可熔斷線路之熔斷狀態 之熔斷信號之比較部》 2. 如申請專利範圍第1項之熔斷電路,其中該比較電 壓輸出部係由將預定偏壓電壓接受於基極而運作之電晶 體,及連接於該電晶體之射極而以互異的電壓電平分壓輸 出第一、第二比較信號之串聯而成之電阻所構成。 3. 如申請專利範圍第1項之熔斷電路,其中該熔斷致 能部係包括將輸入信號接受於閘極而運作之MOS電晶 體;由該MOS電晶體驅動之第一電晶體;以及由該第一 電晶體所驅動而用來熔斷可熔斷線路之第二電晶體而構 成。 經濟部中央標準局負工消费合作社印裝 ---------1二衣------訂 (請先閲讀背面之注意^項再填寫本頁) 4. 如申請專利範圍第3項之熔斷電路,其中該熔斷致 能部更包括連接於將輸入信號接受於閘極而運作之MOS 電晶體而對第一電晶體之基極提供偏壓電壓之第一電狙, 以及連接於該第一電晶體之射極而對用來熔斷可熔斷線路 之第二電晶體之基極提供偏壓電壓之第二電阻。 -18 _ 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A8 B8 C8 ___ D8 六、申請專利範圍 5. 如申請專利範圍第1項之熔斷電路,其中該比較部 係由:用來輸入根據比較電壓部之第一、第二比較信號而 加以比較之第一部,以及用來回應該第一部之輸出而輸出 熔斷信號之第二部所構成》 6. 如申請專利範圍第5項之熔斷電路,其中該比較部 之第一部係由:將預定偏壓電壓接受於閘極而運作之第一 MOS電晶體,以及並聯於該第一 MOS電晶體而將第一、 第二比較信號分別輸入於閘極之第2、第3M0S電晶體所 構成8 7. 如申請專利範圍第6項之熔斷電路,其中比較部之 第2部係由:將預定偏壓電壓接受於閘極而運作之第四 MOS電晶體;分別連接於第一部之第二、第三MOS電晶 體而將該第二MOS電晶體之輸出輸入於基極之第一、第 二電晶體;以及連接於該第四MOS電晶體而將該第一部 之第三MOS電晶體之輸出輸入於基極之第三電晶體所構 成。 經濟部中央梂準局負工消费合作社印製 -* I --..... 1^1 I--- .1 : I..... - I I I i^i n (請先閲讀背面之注意事項再填寫本頁) 8. 如申請專利範圍第1項之熔斷電路,其中可熔斷線 路係由聚矽酮膜或金屬膜所形成》 9. 如申請專利範圍第1項之熔斷電路,其中可熔斷線 路係使用齊納二極管。 _ 19 - 本紙張尺度逋用中國國家標準(CNS ) Α4規格(210Χ:297公釐) B8 Su5070 六、申請專利範圍 10. —種熔斷電路,其特徵爲具備有: (請先閲讀背面之注意事項再填寫本頁) 可熔斷線路;用來根據輸入信號而熔斷該可熔斷線路 之熔斷致能部;將電源電壓加以分壓而輸出第一、第二分 壓信號之比較電壓輸出部;設在該比較電壓輸出部之第一 分壓信號輸出端和該可熔斷線路之間,而用來將該可熔斷 線路之電阻値變換爲一定値以上之狀態當做熔斷而檢測之 熔斷狀態檢測部;以及將該熔斷狀態檢測部之輸出作爲第 一比較信號而輸入且將該第二分壓信號作爲比較信號而輸 入,並根據這些輸入之比較結果而輸出根據該可熔斷線路 之熔斷狀態之熔斷信號之比較部。 11. 如申請專利範圍第10項之熔斷電路,其中該比 較電壓輸出部係由:在集極施加電源電壓,將預定偏壓電 壓施加於基極而運作之電晶體;以及設在該電晶體之射極 和接地電源之間而用來輸出第一分壓信號之第一電阻及用 來輸出第二分壓信號之第二電阻所構成》 經濟部中央標準局負工消費合作社印装 12. 如申請專利範圍第11項之熔斷電路,其中該比 較電壓輸出部之第一電阻及第二電阻具有相同的電阻値。 13. 如申請專利範圍第10項之熔斷電路,其中該熔 斷狀態檢測部係由連接於比較電壓輸出部和可熔斷線路間 之熔斷狀態檢測用之電阻所構成。 一 2 0 - 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) A8 B8 C8 D8 七、申請專利範圍 14. 如申請專利範圍第13項之熔斷電路,其中熔斷 狀態檢測用之電阻具有與應判斷爲熔斷之可熔斷線路之電 阻値相同之電阻値。 15. 如申請專利範圍第10項之熔斷電路,其中該熔 斷致能部係包括:藉輸入信號之控制而動作之第一電晶 體;由該第一電晶體驅動之第二電晶體;以及由該第二電 晶體所驅動而用來熔斷可熔斷線路之第三電晶體而構成。 i 6 .如申請專利範圔第1 5項之熔斷電路,其中該熔 斷致能裝置更包括連接於藉輸入信號之控制而運作之第一 電晶體,而對於第二電晶體提供偏壓電壓之第一電阻,以 及連接於該第二電晶體而對於第三電晶體提供偏壓電壓之 第二電阻。 經濟部中央標準局貝工消费合作社印製 I I I— i - - - I I^'衣 _ -II - —I— . . I,tT (請先閲讀背面之注意事項再填寫本頁) 17. 如申請專利範圍第10項之熔斷電路,其中該比 較部係由:用來輸入根據熔斷狀態檢測部之第一比較信號 及根據比較電壓輸出部之第二比較信號而加以比較之第一 部;以及用來回應該第一部之輸出而輸出根據熔斷信號之 第二部所構成。 18. 如申請專利範圍第17項之熔斷電路,其中該比 較部之H一部係由:由預定之偏壓電壓所控制之第一電晶 -2 1 - 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) 3u5G7〇 A8 B8 C8 D8 六、申請專利範圍 n . HI I j - - 11.1 ( n —I— i— -!- (請先閲讀背面之注意事項再填寫本頁) 體;連接於該該第一電晶體而由第一比較信號所控制之第 二電晶體;以及連接於該第一電晶體而由第二比較信號所 控制之第三電晶體所構成。 1 9 .如申請專利範圍第1 7項之熔斷電路,其中該比 .一 ' · 、 — *- * 較部之第二部係由:由預定之偏壓電壓所控制之第四電晶 體;分別連接於第一部之第二、第三電晶體而由該第二電 晶體之輸出所驅動之第五、第六電晶體;以及連接於該第 四電晶體而由該第三電晶體之輸出所驅動之第七電晶體所 構成β 20. 如申請專利範圍第10項之熔斷電路,其中可熔 斷線路係由聚矽酮膜或金屬膜所形成》 21. 如申請專利範圍第10項之熔斷電路,其中可熔 斷線路係使用齊納二極管。 經濟部中央標準局貝工消费合作社印製 22. —種半導體裝置,包括:分別連接於各裝置端子 而設,而藉對於其中之一裝置之端子供應電源即可選擇之 多數個可熔斷線路;以及分別對於這些可熔斷線路而設, 用來根據輸入信號將被選擇之該可熔斷線路加以熔斷之多 數個熔斷電路;而 可嚮應該可熔斷線路之熔斷狀態所輸出之信號而作特 性調整者。 - 2 2 - 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公釐)
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100468686B1 (ko) * 1997-08-28 2005-03-16 삼성전자주식회사 퓨징회로
US6255893B1 (en) * 1999-07-07 2001-07-03 Intel Corporation Method and apparatus for detection of electrical overstress
US6496053B1 (en) * 1999-10-13 2002-12-17 International Business Machines Corporation Corrosion insensitive fusible link using capacitance sensing for semiconductor devices
DE19960244C1 (de) 1999-12-14 2001-02-01 Infineon Technologies Ag Anordnung zum Trimmen von Referenzspannungen in Halbleiterchips, insb. Halbleiterspeichern
KR100464936B1 (ko) * 2003-04-30 2005-01-06 주식회사 하이닉스반도체 리페어회로의 동작 마진을 향상시킬 수 있는 반도체메모리 장치
US6995601B2 (en) * 2004-01-14 2006-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Fuse state detection circuit
US7233539B2 (en) * 2005-05-24 2007-06-19 Freescale Semiconductor, Inc. Non-volatile fuse circuit
US7760536B2 (en) * 2006-04-25 2010-07-20 Freescale Semiconductor, Inc. Non-volatile memory cell
US7983024B2 (en) * 2007-04-24 2011-07-19 Littelfuse, Inc. Fuse card system for automotive circuit protection
US7495987B2 (en) * 2007-06-11 2009-02-24 Freescale Semiconductor, Inc. Current-mode memory cell
KR101123074B1 (ko) * 2009-04-30 2012-03-05 주식회사 하이닉스반도체 퓨즈 회로 및 그를 포함하는 반도체 장치
FI125404B (fi) 2011-04-21 2015-09-30 Abb Oy Järjestely sulakkeen valvomiseksi
US20230178161A1 (en) * 2021-12-02 2023-06-08 Nanya Technology Corporation Method for determining a status of a fuse element

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4223277A (en) * 1978-12-27 1980-09-16 Harris Corporation Electrically alterable field effect transistor amplifier configuration
EP0563852A1 (en) * 1992-04-02 1993-10-06 Siemens Aktiengesellschaft Zag fuse for reduced blow-current applications
US5345110A (en) * 1993-04-13 1994-09-06 Micron Semiconductor, Inc. Low-power fuse detect and latch circuit
US5404049A (en) * 1993-11-02 1995-04-04 International Business Machines Corporation Fuse blow circuit
KR0140030B1 (ko) * 1994-12-30 1998-07-15 김광호 퓨징 시스템
US5731760A (en) * 1996-05-31 1998-03-24 Advanced Micro Devices Inc. Apparatus for preventing accidental or intentional fuse blowing

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Publication number Publication date
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