TW202414765A - 半導體封裝件及其製造方法 - Google Patents

Abstract

本揭露提供了封裝件結構和製造封裝件的方法。封裝件結構包括由包封體橫向封裝的半導體晶粒、重佈線結構和凸塊。重佈線結構設置在半導體晶粒和包封體上，且電性連接至至少一個半導體晶粒。凸塊設置在重佈線結構上。重佈線結構包括介電層和夾在介電層之間的金屬圖案層。重佈線結構包括在介電層的最外層介電層上的金屬接墊，且最外層介電層在金屬接墊旁邊還有底切腔。

Description

半導體封裝件及其製造方法

隨著對小型化、更高速度、更大帶寬和更低功耗的需求不斷增長，半導體晶粒需要更小、更具創造性的封裝。隨著產品尺寸的縮小，能夠應對小型化方案的重佈線電路結構是未來封裝件的關鍵因素之一。

以下公開內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件和佈置的具體實例以簡化本揭露。當然，這些僅為實例且並不意圖為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且還可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號和/或字母。此重複是出於簡化和清楚的目的，且本身並不指示所論述的各種實施例和/或配置之間的關係。

另外，為易於描述，本文中可使用例如「在…下面」、「在…下方」、「下部」、「在…上方」、「上部」等空間相對術語來描述如圖式中所示出的一個元件或特徵與另一（些）元件或特徵的關係。除圖式中所描繪的定向外，空間相對術語意圖涵蓋器件在使用或操作中的不同定向。裝置可以其它方式定向（旋轉90度或處於其它定向），且本文中所使用的空間相對描述詞可同樣相應地進行解釋。

也可包含其他特徵和製程。例如，可包含測試結構以幫助3D封裝或3DIC裝置的驗證測試。測試結構可例如包含形成在重佈線層中或基底上的測試接墊，其允許3D封裝或3DIC的測試、探針和/或探針卡的使用等。驗證測試可在中間結構上進行，也可以在最終結構上進行。此外，本文揭露的結構和方法可與結合已知良好晶粒的中間驗證的測試方法一起使用，以提高產量並降低成本。

應當理解，本揭露的以下實施例提供的適用概念可以體現於各種特定的內文中。本文討論的具體實施例僅僅是說明性的且與封裝件結構或組件相關，並不限製本揭露的範圍。本揭露中的實施例描述了晶圓級封裝的示例性製造過程以及由此製造的封裝件結構。本揭露中的某些實施例與晶粒結合結構和堆疊的晶粒和/或晶圓形成的封裝件結構有關。晶粒可包含一種或多種的積體電路或塊狀半導體基底上的電子元件或絕緣體上矽/鍺基底。實施例旨在提供進一步的解釋，但不用於限製本揭露的範圍。

圖1至圖10為示出根據本揭露的一些實施例的製造半導體封裝件的方法的各個階段的剖面示意圖。圖4、圖6、圖7和圖9是本揭露的一些實施例的半導體封裝件的中間結構的局部放大示意圖。

參考圖1，提供其上形成有剝離層101的載體C1。在一些實施例中，形成具有開口S1的第一介電層102，形成第一金屬圖案層103於開口S1內。如圖1所示，剝離層101位於載體C1和第一介電層102之間以及載體C1和第一金屬圖案層103之間。在一些實施例中，載體C1為玻璃基底，剝離層101包含形成在玻璃基底上的光熱轉換（light-to-heat conversion, LTHC）離型層。在一些實施例中，剝離層101包含由紫外線（UV）膠製成的離型塗佈膜，當暴露在紫外線下時，它會失去粘合特性。在某些實施例中，剝離層101可作為液體來分配以及固化，或者可為層壓在載體C1上的層壓膜。在某些實施例中，剝離層101例如是具有良好耐化學性的LTHC層，並且這樣的層能夠通過施加雷射照射而從載體C1進行室溫剝離。

在一些實施例中，第一介電層102的材料包含非氧化物介電材料或聚合物材料，例如聚酰亞胺（polyimide, PI）、聚苯並噁唑（polybenzoxazole, PBO）、苯並環丁烯（benzocyclobutene, BCB）或其他合適的基於聚合物的介電材料。在一些實施例中，第一介電層102的材料包括聚酰亞胺。在一些實施例中，第一介電層102通過塗佈、層壓或化學氣相沉積（chemical vapor deposition, CVD）形成。在一些實施例中，第一介電層102的形成包括通過旋塗形成聚酰亞胺層，並熱處理以固化聚酰亞胺層，然後將聚酰亞胺層圖案化以在其中形成開口S1。

參考圖1，在一些實施例中，第一金屬圖案層103包括金屬接墊103P和金屬接觸件103C。在一些實施例中，金屬接墊103P包括用於安裝凸塊的球下金屬（under-ball metallurgy, UBM）圖案，而金屬接觸件103C用於安裝被動元件，例如電阻器、電容器、電感器等。在一些實施例中，第一金屬圖案層103的材料包含銅、鈦、鎳、鈷。在一些實施例中，第一金屬圖案層103的形成包括形成襯裡材料層（未示出）毯覆在第一介電層102上方和開口S1上方，並於種子材料層上填充金屬材料（未示出）於開口S1中，然後進行諸如化學機械拋光（chemical mechanical polishing, CMP）製程的平坦化製程以去除第一介電層102上方的額外的襯裡材料和金屬材料以形成襯裡層1031和金屬圖案1032。在一些實施例中，經過平坦化處理後，包括襯裡層1031和金屬圖案1032的第一金屬圖案層103的頂面103T與第一介電層102的頂面102T齊平。在一些實施例中，襯裡層1031包含用作種子層的鈦/銅(Ti/Cu)複合材料層，以及可選的其他金屬氮化物例如氮化鈦作為緩衝材料。例如，種子層1031可以通過諸如濺射的物理氣相沉積（physical vapor deposition, PVD）、CVD或其他合適的製程形成。在一些實施例中，金屬圖案1032的金屬材料通過CVD製程、諸如電化學鍍（electrochemical plating, ECP）的電鍍製程或其組合而形成。在一些實施例中，金屬材料包括通過電鍍形成的銅（Cu）或銅合金。然而，應當理解，本揭露的範圍不限於前文揭露的材料和敘述。由於襯裡層1031比較薄，沒有明顯的界面，所以為了簡單起見，後附的圖式中不對襯裡層進行描述。在後附的圖式中，在一些實施例中，第一介電層102和第一金屬圖案層103統稱為第一層級。

參考圖2，在形成第一金屬圖案層103之後，在第一層級（在第一介電層102和第一金屬圖案層103上）上方依序形成第二介電層104、第二金屬圖案層105、第三介電層106、第三金屬圖案層107、第四介電層108、第四金屬圖案層109、第五介電層110、第五金屬圖案層111、第六介電層112和第六金屬圖案層113，從而形成重佈線結構120。根據所形成的層的數量，這些製程可以重複數次，且層可以根據形成順序來表示。需說明的是，圖2中所示的重佈線結構120的金屬圖案層的數量和介電層的數量僅是用於說明，且本揭露不限於此。在一些替代實施例中，可依據產品設計需求而形成更少層或更多層的金屬圖案層和/或介電層。

參考圖2，在一些實施例中，第二介電層104形成在第一層級之上，覆蓋第一介電層102和第一金屬圖案層103，且第二介電層104形成為具有通孔開口VS1。在一些實施例中，一些或所有通孔開口VS1暴露下面的金屬圖案層103的下面的金屬接墊103P。隨後，形成第二金屬圖案層105於第二介電層104上並填入通孔開口VS1中。在一些實施例中，第二金屬圖案層105包含填入通孔開口VS1中的通孔VP和走線RL。在一些實施例中，第二介電層104和第二金屬圖案層105統稱為第二層級。之後重複上述製程，且第三介電層106和第三金屬圖案層107（作為第三層級），第四介電層108和第四金屬圖案層109（作為第四層級），第五介電層110和第五金屬圖案層111（作為第五層級），第六介電層112和第六金屬圖案層113（作為第六層級）分別依序形成在第二層級之上。在一些實施例中，金屬圖案層107, 109, 111包含用於與下面的層互連的通孔VP以及用於重佈線的走線RL。在一些實施例中，第六金屬圖案層113包括通孔VP和用於接收接合連接件的接合墊113P。構成介電層104, 106, 108, 110, 112和金屬圖案層105, 107, 109, 111, 113的材料和方法分別與構成第一介電層102和第一金屬圖案層102的材料和方法相似，為簡單起見，在此不再贅述。

重佈線結構為扇出互連結構，且重佈線結構的重佈線層佈局可形成用於晶圓級封裝技術或整合型扇出（InFO）封裝件或層疊封裝（PoP）結構的扇出走線。上述實施例中示例和描述的重佈線層適用於各種類型的封裝件，且重佈線層的佈局和設計可以根據產品的電氣需求而進行調整。雖然在上述實施例中描述了正面重佈線結構，但是相同或相似的結構可以適用於設置在封裝件結構中的後側重佈線層或者設置在晶粒的前側和後側。

參照圖3，提起並放置半導體晶粒200, 300，並將半導體晶粒200, 300接合到重佈線結構120上。如圖3中所見，半導體晶粒200, 300並排設置且彼此間隔一距離。可以理解的是，半導體晶粒的個數不限於本實施例，且半導體晶粒可配置成陣列。在一些實施例中，半導體晶粒200, 300具有不同的功能，或者包含不同功能的晶片。在一些實施例中，半導體晶粒200, 300具有不同的高度（厚度）。在一些實施例中，半導體晶粒200包含特定應用積體電路（Application Specific Integrated Circuit, ASIC）晶粒、類比晶片、感應器晶片、無線應用晶片（如藍牙晶片或射頻晶片）、中央處理器（central processing unit, CPU）晶粒、圖形處理器（graphic processing unit, GPU）晶粒、微控制器（micro control unit, MCU）晶粒、基頻（baseband, BB）晶粒、系統單晶片（system-on-chip, SoC）晶粒或電壓調節器晶粒。在一些實施例中，半導體晶粒300包括一個或多個記憶體晶片，例如高帶寬記憶體晶片（high bandwidth memory chips）、動態隨機存取記憶體（dynamic random access memory, DRAM）晶片或靜態隨機存取記憶體（static random access memory, SRAM）晶片。在一些實施例中，半導體晶粒300是包括堆疊的記憶體晶片的記憶體晶粒，而半導體晶粒200是包括控制器晶片的系統單晶片晶粒。

在一些實施例中，參考圖3，半導體晶粒200包含形成在半導體本體201上的導電接墊202，晶粒200的主動面上的導電接墊202通過接合連接件210連接到重佈線結構120的最頂金屬圖案層113的接合墊113P，接合連接件210位在導電接墊202與接合墊113P之間。在一些實施例中，半導體晶粒300的主動面上的導電接墊302通過接合連接件310連接到重佈線結構120最頂金屬圖案層113的接合墊113P，接合連接件310位在導電接墊302與接合墊113P之間。在一些實施例中，導電接墊202或302包括鋁墊接墊、銅接墊或其他合適的金屬接墊。在一些實施例中，接合連接件210或310包括可控塌陷晶片連接（controlled collapse chip connection, C4）凸塊或微凸塊。在一些實施例中，接合連接件210或310包括銅柱或其他合適的帶有焊膏的金屬柱。

在一些實施例中，半導體晶粒200, 300電性連接到重佈線結構120，且重佈線結構120可扇出半導體晶粒200/300的接觸件，並進一步將半導體晶粒200/300電性連接到其他封裝件子單元或電路板。

參考圖3，在一些實施例中，在重佈線結構120上方形成覆蓋半導體晶粒200, 300的絕緣包封體250。在一些實施例中，絕緣包封體250包括通過模製製程形成的模封材料。如圖3所示，絕緣包封體250可通過包覆成型（over-molding）的方式形成，並進行平坦化製程以部分移除模封材料，直到露出晶粒200的頂面。在一些實施例中，絕緣包封體250形成在介電層112之上以橫向地封裝半導體晶粒200以及封裝半導體晶粒300。一些實施例中，絕緣包封體250中的材料包含環氧樹脂、酚醛樹脂或其他合適的樹脂材料以及二氧化矽填料。在一些實施例中，平坦化製程包括執行機械研磨製程和/或CMP製程。

圖4為圖5的重佈線結構120的區R1的放大圖。

參考圖5和圖4，在進行平坦化製程後，將結構100倒置，轉移到第二載體C2，並將載體C1自結構100分離，從而使第一介電層102和第一金屬圖案層103（包含金屬接墊103P和金屬接觸件103C）被暴露。如圖4中所見，在將載體C1分離後，金屬接墊103P從第一介電層102中暴露出來。如圖4和圖5中所見，金屬接墊103P的頂面103PT與第一介電層102的表面102B齊平。

參考圖6，在一些實施例中，執行蝕刻製程以使第一介電層102凹陷，從而形成凹陷的第一介電層102R。在一些實施例中，蝕刻製程包含使用含氟蝕刻劑的乾蝕刻製程。在一個實施例中，蝕刻製程包含使用氮氣和氧氣以及CF ₄作為蝕刻劑來執行電漿蝕刻製程。在一些實施例中，執行蝕刻製程以在不損壞金屬接墊103P的情況下選擇性地移除第一介電層102。也就是說，第一介電層102被部分移除並凹陷到深度D1。如圖6中所見，由於金屬接墊在電漿處理的過程中可能會積累電荷，因此與金屬接墊103P相鄰的第一介電層102，尤其是金屬接墊103P的底部邊緣103PE附近的第一介電層102以更高的蝕刻速率被蝕刻，靠近金屬接墊103P的邊緣103PE的下面的第二介電層104也被蝕刻。因為介電材料的過度蝕刻發生在金屬接墊103P周圍，因此，底切腔UC1形成在介電層102R, 104中的金屬接墊103P的邊緣103PE附近。在一些實施例中，金屬接墊103P的底部邊緣103PE被底切腔UC1暴露，並通過底切腔UC1而與介電層102R, 104隔開。在此，介電層102R, 104可被稱為具有蝕刻的底切腔UC1的最外介電層。如在圖6的上部的俯視示意圖中所見，底切腔UC1是凹入介電材料中的環形腔或中空溝槽，且具有圍繞金屬接墊103P的深度D2。如圖6中所見，考慮到金屬接墊103P的厚度T1，凹陷的深度/厚度D1是T1的約70%到約90%，而底切腔UC1的深度D2（從接墊103P的頂面103PT到腔UC1的底部測量）為T1的約150%至約170%。在一個實施例中，金屬接墊103P具有約7微米至約7.5微米的厚度T1，凹陷的第一介電層102R向下凹陷約5.5微米至約6微米的深度D1，而底切腔UC1由約11微米到約12微米的深度D2形成。在一些實施例中，腔UC1形成為具有均勻深度的連續環形溝槽。在一些實施例中，腔UC1形成為具有變化的深度的閉合環形溝槽。在一些實施例中，空腔UC1可以形成為佈置在金屬焊盤103P周圍的不連續的凹空槽。在一些實施例中，根據製程條件的不同，底切腔UC1的剖面圖可為具有傾斜側壁或彎曲側壁的V形、U形或甚至是W形。

在一些實施例中，在蝕刻過程中，隨著第一介電層102被全局地向下蝕刻，底切腔UC1也在接觸件接墊103C周圍形成，並且介電材料的過度蝕刻也在接觸件接墊周圍發生。

參考圖7，塊狀凸塊130形成在金屬圖案層103的金屬接墊103P上。在一些實施例中，塊狀凸塊130包含焊料等金屬材料，且焊料例如包括鉛錫（PbSn）合金等鉛系焊料、錫鋅銅和錫銅銀等無鉛焊料等以及微量的其他金屬，包括金、鋁、鉍、銦、鈷、鎳、銻等。在一些實施例中，塊狀凸塊130採用電鍍或無電鍍技術、網印或噴印技術形成。

參考圖8，進行回流製程以將塊狀凸塊130固定到金屬接墊103P，從而形成回流凸塊135，在凸塊135和金屬接墊103PP之間形成金屬間化合物（intermetallic compound, IMC）層132。舉例來說，回流製程包含在高於金屬或焊料的熔點的溫度下執行的熱製程。在熱製程期間，金屬接墊103P的金屬材料與塊狀凸塊130的金屬或焊料發生反應，且形成金屬間化合物的層（IMC層132）。參考圖8，在一些實施例中，在熱回流製程之後，由於金屬間化合物的形成，金屬接墊103P被部分消耗，並變成具有減少的厚度T2的金屬接墊103PP，而在凸塊135和金屬接墊103PP之間形成的IMC層132具有厚度T3。根據熱製程的持續時間和條件，形成的IMC層的厚度可有所不同。在一個實施例中，厚度T2約為厚度T1的30%，且厚度T3約為5微米。在一個實施例中，厚度T3為約2微米至約3微米，而厚度T2為厚度T1的約50％至約70％。在一些實施例中，IMC層132包含Cu-Sn金屬間化合物。如圖8中所見，回流凸塊135覆蓋了IMC層132的側壁，但沒有覆蓋金屬接墊103PP的側壁。即IMC層132位於凸塊135和金屬接墊103PP之間，且凸塊135通過IMC層132而與金屬接墊103PP物理上地隔離。如圖8的上部的俯視示意圖所見，環形底切腔UC1（作為中空溝槽）包圍金屬接墊103PP並包圍凸塊135，且凸塊135的正投影（到重佈線結構的頂面上）大於並重疊於金屬接墊103PP的正交投影。從俯視圖看，底切腔UC1圍繞著凸塊135的跨度（外部輪廓）。

如圖8中所見，由於底切腔UC1的存在，凹陷的第一介電層102R分隔於IMC層132和金屬接墊103PP的下部邊緣，IMC層132的形成不會導致重佈線結構120的下面的介電層分層。通過底切腔UC1，減輕了第一介電層的熱應力並提高了後續形成的凸塊的可靠性，從而提高了封裝件結構的可靠性和良率。

參考圖8和圖9，形成凸塊135在金屬接墊103PP上，其間具有IMC層132。至少一個被動構件140通過連接件142而與接觸件接墊103C接合。在一些實施例中，形成底部填充劑143在被動構件140下方和被動構件140與重佈線結構120之間，並填充接觸件接墊103C周圍的底切腔UC1。在一些實施例中，凸塊135包含球柵陣列（ball grid array, BGA）凸塊、C4凸塊或焊料凸塊。在一些實施例中，被動構件140包含一個或多個電容、電阻、電感等。在形成凸塊135並接合被動構件140之後，執行分割製程以將結構100（切割通過重佈線結構120和絕緣包封體250）切割成封裝件單元結構10（示出一個）。在一些實施例中，分割製程包括機械刀片鋸切製程或雷射切割製程。

如圖9所示，在分割製程之後，分離的封裝件單元結構10包括被絕緣包封體250橫向包裹的半導體晶粒200, 300、重佈線結構120和形成在重佈線結構120上的凸塊135。如前幾段所述，重佈線結構120包括凹陷的第一介電層102R和金屬接墊103PP，且凸塊135位於金屬接墊103PP上，IMC層132位於凸塊135與金屬接墊103PP之間。重佈線結構120通過凸塊135而電性連接與半導體晶粒200, 300。在一個實施例中，封裝件單元結構10是一個整合型扇出（InFO）封裝件結構。

另外，半導體封裝件10還可包含設置在晶粒上方的額外的晶粒或子封裝件單元，並且可以形成另外的重佈線層以電性連接額外的晶粒或子封裝件單元。本揭露的結構和/或製程不受示例性實施例的限制。

參考圖10，在一些實施例中，將封裝件單元結構10自載體C2中分離並再次倒轉之後，封裝件單元結構10接合至電路基底400以形成封裝件結構20。在一些實施例中，可選地形成底部填充劑330並填充在封裝件單元結構10和電路基底400之間。在一些實施例中，底部填充劑330包圍凸塊135和被動構件140，並填補封裝件單元結構10底部表面和電路基底400底部頂面之間的空隙。在一些實施例中，底部填充劑330也部分覆蓋了封裝件單元結構10的側壁。在一些實施例中，金屬接墊103P周圍的底切腔UC1和金屬接觸件103C被底部填充劑330覆蓋和填充，因此金屬接觸件103C和金屬接墊103P的底部邊緣被底切腔UC1暴露並被底部填充劑330覆蓋。即，金屬接觸件103C或金屬接墊103P的邊緣通過填充在底切腔UC1中的底部填充劑330而與周圍的介電層隔開。在一些其他實施例中，金屬接觸件103C或金屬接墊103P的邊緣通過底切腔UC1暴露並與周圍的介電層隔開，不形成底部填充劑。在一些實施例中，電路基底400包括多層電路基底或有機可撓性電路基底。

在一些實施例中，上述的封裝件結構可包含或可為封裝件，其包含多晶片堆疊封裝件、晶圓上的晶片（Chip-on-Wafer, CoW）封裝件、有機基底封裝件上的整合型扇出（InFO）、層疊封裝（PoP）、基底上晶圓上晶片（Chip-on-Wafer-on-Substrate, CoWoS）封裝件、三維積體電路（Three-dimensional integrated circuit, 3DIC）封裝件或其組合。

圖13示出了整合型扇出層疊封裝（Integrated Fan-Out package on package, InFO PoP）結構30的剖面示意圖。如圖13所示，InFO PoP結構30包括與底部封裝件單元34接合的頂部封裝件單元32，頂部封裝件單元32與底部封裝件單元34機械和電耦合，底部填充劑材料36填充在頂部封裝件單元32和底部封裝件單元34之間。在一些實施例中，頂部封裝件單元32具有堆疊的晶粒1320, 1322，晶粒1320, 1322打線接合至基底1310的接觸件1312，並且形成模封層1340於基底1310上方以封裝半導體晶粒1320, 1322。在一些實施例中，晶粒1320, 1322包括不同類型的晶片，包括記憶體晶片和邏輯晶片。應當理解，晶粒1320, 1322可使用合適的方法例如接合線、凸塊或球柵陣列（ball grid array, BGA）的球接合到基底1310。在一些實施例中，晶粒1320, 1322通過基底1310電耦合到下面的底部封裝件單元34。

參考圖13，底部封裝件單元34是InFO封裝件結構，類似於前面實施例中描述的封裝件單元。在一些實施例中，底部封裝件單元34包括半導體晶粒1375、配置在半導體晶粒1375周圍的絕緣層穿孔（through insulating vias, TIVs）1360以及橫向環繞半導體晶粒1375和絕緣層穿孔1360的絕緣包封體1355。在一些實施例中，底部封裝件單元34包括背面重佈線結構1370和正面重佈線結構1380和形成在正面重佈線結構1380上的凸塊1390。如前幾段所述，與重佈線結構120類似，正面重佈線結構1380包括在其周圍有底切腔UC2的金屬接墊1383以及位於金屬接墊1383上的凸塊1390和介於其間的金屬間化合物（IMC）層1385。在一些實施例中，頂部封裝件單元32的半導體晶粒1320, 1322通過連接件1350、背面重佈線結構1370、TIVs 1360和正面重佈線結構1380而與底部封裝件單元34的半導體晶粒1375電耦合。在一些實施例中，半導體晶粒1375電性連接至重佈線結構1380，且進一步電性連接至凸塊1390。

圖11和圖12示出了根據一些實施例的半導體封裝件的重佈線結構的凸塊、接墊和介電層之間的界面和輪廓的示意圖。參考圖11，塊狀凸塊1120位於金屬接墊110上，下方介電層1130在金屬接墊110周圍有底切腔UC1。如圖11中所見，從塊狀凸塊1120和金屬接墊1110的界面間（即金屬接墊1110的頂面）測量，底切腔UC1具有深度D4，且在前述界面與介電層1130的頂面之間有距離D5。在一個實施例中，深度D4約為11.9微米，距離D5約為5.6微米。參考圖12，在回流製程之後，在回流凸塊1122和部分消耗的金屬接墊1112之間形成金屬間化合物（IMC）層1230。可以看到底切腔UC1圍繞著IMC層1230。即，介電層1130通過底切腔UC1的形成而與IMC層1230的側壁隔開。因此，介電層在凸塊或凸塊接墊附近沒有因為熱應力或IMC層的形成而分層或開裂。

綜上所述，通過將重佈線結構的最外介電層凹陷，在凸塊接墊周圍形成底切腔，提高了凸塊的可靠性，凸塊接墊周圍幾乎沒有分層現象。此外，隨著凸塊接墊周圍的介電層中的底切腔的存在，形成金屬間化合物層的製程裕度或公差變大。因此，實現了應對小型化方案的重佈線結構。

根據本揭露的一些實施例，揭露了半導體封裝件。封裝件結構包括被包封體橫向封裝的至少一半導體晶粒、重佈線結構和凸塊。重佈線結構設置在至少一半導體晶粒和包封體上，且電性連接至至少一半導體晶粒。凸塊設置在重佈線結構上，在重佈線結構的一側，其相對於至少一半導體晶粒所在的另一側。重佈線結構包括介電層和夾在介電層之間的金屬圖案層。重佈線結構包括在介電層中的最外介電層上的金屬接墊，最外介電層在金屬接墊周圍有底切腔。

根據本揭露的一些實施例，提供半導體封裝件。封裝件結構包括封裝的半導體晶粒、扇出互連結構、底部填充劑和凸塊。扇出互連結構設置在封裝的半導體晶粒上方，且電性連接至半導體晶粒。扇出互連結構包括介電層、設置於介電層上的金屬接墊，且介電層具有至少一底切腔。凸塊設置在金屬接墊上。底部填充劑設置在凸塊周圍。金屬接墊的邊緣通過填充在底切腔中的底部填充劑而與介電層隔開。

根據本揭露的一些實施例，提供了包括以下步驟的製造半導體封裝件的方法。在載體上形成重佈線結構，包括在第一介電層上形成金屬接墊，凹陷第一介電層以於第一介電層中形成底切腔，形成接合墊在第二介電層上。提供並接合半導體晶粒至重佈線結構的接合墊。用絕緣包封體封裝半導體晶粒。移除載體後，在金屬接墊上形成凸塊。

本領域的技術人員應當理解，可在不脫離本揭露的範圍和精神的情況下對揭露的實施例進行各種修飾以及更改。鑑於前述內容，本揭露旨在涵蓋修飾以及更改，前提是它們落入所附申請專利範圍及其等同物的範圍內。

10:封裝件單元結構 20:封裝件結構 30:整合型扇出層疊封裝/ InFO PoP結構 32:頂部封裝件單元 34:底部封裝件單元 36:底部填充劑材料 100:結構 101:剝離層 102:第一介電層 102B:表面 102R:介電層/第一介電層 102T, 103PT, 103T:頂面 103:第一金屬圖案層 103C:金屬接觸件 103P, 103PP, 1110, 1383:金屬接墊 103PE:邊緣 104:第二介電層 105:第二金屬圖案層 106:第三介電層 107:第三金屬圖案層 108:第四介電層 109:第四金屬圖案層 110:第五介電層 111:第五金屬圖案層 112:第六介電層 113:第六金屬圖案層 113P:接合墊 120:重佈線結構 130, 1120:凸塊方塊 1130:介電層 132, 1230, 1385:金屬間化合物層/IMC層 135, 1390:凸塊 140:被動構件 142, 1350:連接件 143, 330:底部填充劑 200, 300, 1375:半導體晶粒 201:半導體本體 202, 302:導電接墊 210, 310:接合連接件 250, 1355:絕緣包封體 400:電路基底 1031:襯裡層 1032:金屬圖案 1112:金屬接墊 1122:凸塊 1310:基底 1312:接觸件 1320,1322:晶粒 1340:模封層 1360:絕緣層穿孔/TIVs 1370:背面重佈線結構 1380:正面重佈線結構 C1, C2:載體 D1, D2, D4:深度 D5:距離 R1:區 RL:走線 T1, T2, T3:厚度 UC1, UC2:底切腔 VP:通孔 VS1, S1:開口

結合附圖閱讀以下詳細描述會最好地理解本揭露的各方面。應注意，根據業界中的標準慣例，各個特徵未按比例繪製。實際上，為了論述清楚起見，可任意增大或減小各個特徵的尺寸。 圖1至圖10為示出根據本揭露的一些實施例的製造半導體封裝件的方法的各個階段的剖面示意圖。 圖11和圖12為示出了根據一些實施例的半導體封裝件的重佈線結構的凸塊、接墊和介電層之間的輪廓和界面的示意圖。 圖13為根據本揭露的一些實施例的整合型扇出層疊封裝（Integrated Fan-Out package on package, InFO PoP）半導體封裝件的剖面示意圖。

10:封裝件單元結構

103:第一金屬圖案層

103C:金屬接觸件

103P,103PP:金屬接墊

104:第二介電層

105:第二金屬圖案層

106:第三介電層

107:第三金屬圖案層

108:第四介電層

109:第四金屬圖案層

110:第五介電層

111:第五金屬圖案層

112:第六介電層

113:第六金屬圖案層

113P:接合墊

120:重佈線結構

132:金屬間化合物層/IMC層

135:凸塊

140:被動構件

142:連接件

143,330:底部填充劑

200,300:半導體晶粒

202,302:導電接墊

210,310:接合連接件

250:絕緣包封體

400:電路基底

RL:走線

UC1:底切腔

VP:通孔

VS1:開口

Claims (20)

1. 一種封裝件結構，包括： 至少一半導體晶粒，被包封體橫向封裝；以及 重佈線結構，設置於所述至少一半導體晶粒和所述包封體上，且電性連接至所述至少一半導體晶粒；以及 凸塊，設置於所述重佈線結構上，在所述重佈線結構的一側，所述一側相對於所述至少一半導體晶粒所在的另一側， 其中所述重佈線結構包括介電層和夾在所述介電層之間的金屬圖案層，所述重佈線結構包括在所述介電層中的最外介電層上的金屬接墊，且所述最外介電層具有在所述金屬接墊旁的底切腔。
2. 如請求項1所述的封裝件結構，其中所述凸塊位於所述金屬接墊上，且所述底切腔位於所述凸塊旁。
3. 如請求項2所述的封裝件結構，其中所述金屬接墊的邊緣被所述底切腔暴露。
4. 如請求項2所述的封裝件結構，更包括設置於所述凸塊和所述金屬接墊之間的金屬間化合物層，其中所述金屬間化合物層通過所述底切腔而與所述最外介電層隔開。
5. 如請求項4所述的封裝件結構，其中所述金屬間化合物層的側壁被所述底切腔暴露。
6. 如請求項1所述的封裝件結構，其中所述底切腔為環形空隙溝槽，其深度從所述最外介電層的表面測量。
7. 如請求項1所述的封裝件結構，更包括位於所述重佈線結構和所述至少一半導體晶粒之間的接合連接件。
8. 如請求項1所述的封裝件結構，更包括接合至所述重佈線結構的被動構件。
9. 一種封裝件結構，包括： 封裝的半導體晶粒；以及 扇出互連結構，設置於所述封裝的半導體晶粒上方，且電性連接至所述封裝的半導體晶粒，其中所述扇出互連結構包括介電層和設置於所述介電層上的金屬接墊，且所述介電層具有在所述金屬接墊周圍的至少一底切腔； 凸塊，設置於所述金屬接墊上；以及 底部填充劑，設置於所述凸塊周圍，其中所述金屬接墊的邊緣通過填充於所述至少一底切腔中的所述底部填充劑而與所述介電層隔開。
10. 如請求項9所述的封裝件結構，其中所述至少一底切腔是環形空隙溝槽。
11. 如請求項9所述的封裝件結構，更包括設置於所述凸塊和所述金屬接墊之間的金屬間化合物層，其中所述凸塊覆蓋所述金屬間化合物層的側壁。
12. 如請求項11所述的封裝件結構，其中所述介電層通過填充於所述至少一底切腔中的所述底部填充劑而與所述金屬間化合物層隔開。
13. 如請求項9所述的封裝件結構，其中所述凸塊的正投影大於並重疊於所述金屬接墊的正投影。
14. 如請求項13所述的封裝件結構，其中從俯視圖看，所述至少一底切腔圍繞所述凸塊的跨度。
15. 如請求項9所述的封裝件結構，更包括電性連接至所述扇出互連結構的被動構件。
16. 一種製造半導體封裝件的方法，包括： 在載體上形成重佈線結構，其中形成所述重佈線結構包括在第一介電層中形成金屬接墊，凹陷所述第一介電層以於所述第一介電層中形成底切腔，以及在第二介電層上形成接合墊； 提供半導體晶粒並將所述半導體晶粒接合至所述重佈線結構的所述接合墊； 用絕緣包封體封裝所述半導體晶粒； 移除所述載體；以及 在所述金屬接墊上形成凸塊。
17. 如請求項16所述的方法，其中凹陷所述第一介電層包括執行乾蝕刻製程以選擇性地部分去除所述第一介電層並在所述金屬接墊的邊緣周圍形成所述底切腔。
18. 如請求項17所述的方法，其中使用含氟化物蝕刻劑執行所述乾蝕刻製程。
19. 如請求項16所述的方法，其中在所述金屬接墊上形成所述凸塊包括在所述金屬接墊和所述凸塊之間形成金屬間化合物層。
20. 如請求項19所述的方法，其中所述金屬間化合物層被所述底切腔包圍。

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