CN115116980A - 半导体器件及其形成方法 - Google Patents

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CN115116980A
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China
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die
integrated circuit
layer
encapsulant
semiconductor
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卓鸿钧
廖思豪
胡毓祥
郭宏瑞
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

在实施例中，器件包括：半导体管芯，包括半导体材料；通孔，邻近半导体管芯，通孔包括金属；密封剂，位于通孔和半导体管芯周围，密封剂包括聚合物树脂；以及粘合层，位于密封剂和通孔之间，粘合层包括具有芳香族化合物和氨基的粘合剂化合物，氨基结合至密封剂的聚合物树脂，芳香族化合物结合至通孔的金属，芳香族化合物对半导体管芯的半导体材料是化学惰性的。本申请的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体工业经历了快速增长。在大多数情况下，集成密度的提高源于最小部件尺寸的迭代减小，这允许将更多组件集成至给定区域。随着对缩小电子器件的需求不断增长，出现了对半导体管芯的更小且更具创造性的封装技术的需求。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：半导体管芯，包括半导体材料；通孔，邻近所述半导体管芯，所述通孔包括金属；密封剂，位于所述通孔和所述半导体管芯周围，所述密封剂包括聚合物树脂；以及粘合层，位于所述密封剂和所述通孔之间，所述粘合层包括具有芳香族化合物和氨基的粘合剂化合物，所述氨基结合至所述密封剂的所述聚合物树脂，所述芳香族化合物结合至所述通孔的所述金属，所述芳香族化合物对所述半导体管芯的所述半导体材料是化学惰性的。
本申请的另一些实施例提供了一种半导体器件，包括：第一集成电路管芯，包括管芯连接件；第一密封剂，位于所述第一集成电路管芯周围；第一介电层，位于所述第一密封剂和所述第一集成电路管芯上；导电部件，包括具有下通孔部分、线部分和上通孔部分的金属层，所述下通孔部分延伸穿过所述第一介电层以连接至所述第一集成电路管芯的所述管芯连接件，所述线部分沿所述第一介电层延伸，所述上通孔部分设置在所述线部分上，所述上通孔部分从所述下通孔部分横向偏移；第一粘合层，沿所述导电部件的所述线部分和所述上通孔部分的侧壁延伸，所述第一粘合层的材料接合至所述导电部件的材料；以及第二密封剂，位于所述第一粘合层周围，所述第二密封剂的材料接合至所述第一粘合层的所述材料。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：将半导体管芯放置为与通孔相邻，所述通孔包括金属，所述半导体管芯包括半导体材料；将所述半导体管芯和所述通孔浸泡在含粘合剂的前体中，所述含粘合剂的前体包括粘合剂化合物，所述粘合剂化合物接合至所述通孔的所述金属以在所述通孔上形成粘合层，所述粘合剂化合物不接合至所述半导体管芯的所述半导体材料；在所述半导体管芯和所述粘合层周围分配密封剂，所述密封剂包括聚合物树脂；以及在所述密封剂的所述聚合物树脂和所述粘合层的粘合剂化合物之间形成共价键。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是集成电路管芯的截面图。
图2至图10是根据一些实施例的集成电路封装件的制造中的中间阶段的截面图。
图11A和图11B是根据一些实施例的集成电路封装件的截面图。
图12是根据一些实施例的集成电路器件的截面图。
图13至图17是根据一些实施例的集成电路封装件的制造中的中间阶段的截面图。
图18A和图18B是根据一些实施例的集成电路封装件的截面图。
图19是根据一些实施例的集成电路器件的截面图。
图20是根据一些实施例的集成电路封装件的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据各个实施例，形成用于集成电路封装件的导电部件，并且在导电部件上形成粘合层。粘合层由可以选择性沉积在导电部件上的粘合剂化合物形成。然后在集成电路封装件的导电部件和其它部件周围形成密封剂。粘合剂化合物化学接合至导电部件的材料和密封剂的材料。因此可以提高导电部件和周围的密封剂之间的粘合强度。
图1是集成电路管芯50的截面图。将在随后处理中封装多个集成电路管芯50以形成集成电路封装件。每个集成电路管芯50可以是逻辑器件(例如，中央处理单元(CPU)、图形处理单元(GPU)、微控制器等)、存储器器件(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理器件(例如，电源管理集成电路(PMIC)管芯)、射频(RF)器件、传感器器件、微机电系统(MEMS)器件、信号处理器件(例如，数字信号处理(DSP)管芯)、前端器件(例如，模拟前端(AFE)管芯)等或它们的组合(例如，片上系统(SoC)管芯)。集成电路管芯50可以形成在晶圆中，该晶圆可以包括在随后步骤中被分割以形成多个集成电路管芯50的不同管芯区域。集成电路管芯50包括半导体衬底52、互连结构54、管芯连接件56和介电层58。
半导体衬底52可以是掺杂或未掺杂的硅衬底或绝缘体上半导体(SOI)衬底的有源层。半导体衬底52可以包括：其它半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。也可以使用其它衬底，诸如多层或梯度衬底。半导体衬底52具有有源表面(例如，面向上的表面)和非有源表面(例如，面向下的表面)。器件位于半导体衬底52的有源表面处。器件可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器等。非有源表面可以没有器件。
互连结构54位于半导体衬底52的有源表面上方，并且用于电连接半导体衬底52的器件以形成集成电路。互连结构54可以包括一个或多个介电层和介电层中的相应金属化层。用于介电层的可接受的介电材料包括：氧化物，诸如氧化硅或氧化铝；氮化物，诸如氮化硅；碳化物，诸如碳化硅；等；或它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅等。也可以使用其它介电材料，诸如聚合物，诸如聚苯并恶唑(PBO)、聚酰亚胺、基于苯并环丁烯(BCB)的聚合物等。金属化层可以包括导电通孔和/或导线以互连半导体衬底52的器件。金属化层可以由导电材料形成，诸如金属，诸如铜、钴、铝、金、它们的组合等。互连结构54可以通过镶嵌工艺形成，诸如单重镶嵌工艺、双重镶嵌工艺等。
管芯连接件56位于集成电路管芯50的前侧50F处。管芯连接件56可以是制成至外部连接的导电柱、焊盘等。管芯连接件56位于互连结构54中和/或上。例如，管芯连接件56可以是互连结构54的上金属化层的一部分。管芯连接件56可以由诸如铜、铝等的金属形成，并且可以通过例如镀等形成。
可选地，在集成电路管芯50的形成期间，焊料区域(未单独示出)可以设置在管芯连接件56上。焊料区域可以用于对集成电路管芯50实施芯片探针(CP)测试。例如，焊料区域可以是焊球、焊料凸块等，其用于将芯片探针附接至管芯连接件56。可以对集成电路管芯50实施芯片探针测试以确定集成电路管芯50是否是已知良好管芯(KGD)。因此，仅封装经过随后处理的作为KGD的集成电路管芯50，并且不封装芯片探针测试失败的管芯。在测试之后，可以在随后处理步骤中去除焊料区域。
介电层58位于集成电路管芯50的前侧50F处。介电层58位于互连结构54中和/或上。例如，介电层58可以是互连结构54的上介电层。介电层58横向密封管芯连接件56。介电层58可以是氧化物、氮化物、碳化物、聚合物等或它们的组合。介电层58可以例如通过旋涂、层压、化学气相沉积(CVD)等形成。最初，介电层58可以掩埋管芯连接件56，从而使得介电层58的顶面位于管芯连接件56的顶面之上。在集成电路管芯50的形成期间，管芯连接件56通过介电层58暴露。暴露管芯连接件56可以去除管芯连接件56上可能存在的任何焊料区域。去除工艺可以施加至各个层以去除管芯连接件56上方的过量材料。去除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀、它们的组合等。在平坦化工艺之后，管芯连接件56和介电层58的顶面基本共面(在工艺变化内)并且在集成电路管芯50的前侧50F处暴露。
在一些实施例中，集成电路管芯50是包括多个半导体衬底52的堆叠器件。例如，集成电路管芯50可以是存储器器件，其包括多个存储器管芯，诸如混合存储器多维数据集(HMC)器件、高带宽存储器(HBM)器件等。在这样的实施例中，集成电路管芯50包括通过诸如硅通孔的衬底通孔(TSV)互连的多个半导体衬底52。半导体衬底52的每个可以(或可以不)具有单独的互连结构54。
图2至图10是根据一些实施例的集成电路封装件100的制造中的中间阶段的截面图。具体地，集成电路封装件100通过在封装区域102A中封装一个或多个集成电路管芯50来形成。示出了一个封装区域102A的处理，但是应该理解，可以同时处理任何数量的封装区域102A。将在随后处理中分割封装区域102A以形成集成电路封装件100。
在图2中，提供载体衬底102，并且在载体衬底102上形成释放层104。载体衬底102可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底102可以是晶圆，从而可以在载体衬底102上同时形成多个封装件。释放层104可以由基于聚合物的材料形成，该材料可以与载体衬底102一起从将在随后步骤中形成的上面的结构去除。在一些实施例中，释放层104是基于环氧树脂的热释放材料，其在加热时失去其粘合性，诸如光热转换(LTHC)释放涂层。在其它实施例中，释放层104可以是紫外(UV)胶，其在暴露于UV光时失去其粘合性。释放层104可以作为液体分配并且固化，可以是层压至载体衬底102上的层压膜，或者可以是类似的。可以平坦化释放层104的顶面并且可以具有高度的平面性。
在释放层104上放置诸如集成电路管芯50(例如，第一集成电路管芯50A和第二集成电路管芯50B)的半导体管芯。在封装区域102A的每个中放置期望类型和数量的集成电路管芯50。集成电路管芯50可以通过例如拾取和放置工艺来放置。在所示实施例中，多个集成电路管芯50彼此相邻放置，包括封装区域102A的每个中的第一集成电路管芯50A和第二集成电路管芯50B。第一集成电路管芯50A可以是逻辑器件，诸如中央处理单元(CPU)、图形处理单元(GPU)、片上系统(SoC)、微控制器等。第二集成电路管芯50B可以是存储器器件，诸如动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯、混合存储器多维数据集(HMC)模块、高带宽存储器(HBM)模块等。在一些实施例中，集成电路管芯50A、50B可以是相同类型的管芯，诸如SoC管芯。第一集成电路管芯50A和第二集成电路管芯50B可以在相同技术节点的工艺中形成，或者可以在不同技术节点的工艺中形成。例如，第一集成电路管芯50A可以是比第二集成电路管芯50B更先进的工艺节点。集成电路管芯50A、50B可以具有不同的尺寸(例如，不同的高度和/或表面积)，或者可以具有相同的尺寸(例如，相同的高度和/或表面积)。
在图3中，在集成电路管芯50周围和释放层104上形成密封剂108。在形成之后，密封剂108密封集成电路管芯50。密封剂108可以是模塑料、环氧树脂等。在一些实施例中，密封剂108包括其中设置有填充物的聚合物树脂。密封剂108可以通过压缩模制、传递模制等施加，并且可以分配在载体衬底102上方，从而掩埋或覆盖集成电路管芯50。密封剂108进一步分配在集成电路管芯50之间的间隙区域中。密封剂108可以以液体或半液体形式施加并且随后固化。可以对密封剂108实施平坦化工艺以暴露集成电路管芯50的管芯连接件56。平坦化工艺可以去除密封剂108和集成电路管芯50(例如，管芯连接件56和介电层58)的材料，直至管芯连接件56暴露。在平坦化工艺之后，密封剂108和集成电路管芯50(例如，管芯连接件56和介电层58)的顶面基本共面(在工艺变化内)。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。在一些实施例中，可以省略平坦化工艺，例如，如果管芯连接件56已经暴露。
然后在密封剂108和集成电路管芯50上(例如，在管芯连接件56和介电层58上)沉积介电层110。介电层110可以由感光材料形成，该感光材料可以使用光刻掩模来图案化，诸如PBO、聚酰亚胺、基于BCB的聚合物、环烯烃共聚物、丙烯酸基共聚物等，其可以通过旋涂、层压、CVD等形成。可以使用通过任何可接受的工艺形成的其它可接受的介电材料。然后图案化介电层110。图案化在介电层110中形成暴露管芯连接件56的部分的开口112。图案化可以通过可接受的工艺来实施，诸如当介电层110是感光材料时通过将介电层110暴露于光并且显影介电层110，或者通过使用例如各向异性蚀刻的蚀刻。
在图4中，在开口112中形成凸块下金属层(UBML)114。UBML 114具有位于介电层110的主表面上并且沿介电层110的主表面延伸的线部分，以及延伸穿过介电层110以将UBML 114物理和电耦接至集成电路管芯50的管芯连接件56的通孔部分。通孔116形成在UBML 114的线部分上，其中一些UBML 114保持没有通孔116。UBML 114和通孔116将用于连接至集成电路封装件100的更高层。
作为形成UBML 114和通孔116的实例，在介电层110上方和开口112中形成晶种层122。在一些实施例中，晶种层122为金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层122包括钛层和钛层上方的铜层。晶种层122可以使用例如PVD等形成。然后在晶种层122上形成并且图案化第一光刻胶。第一光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。第一光刻胶的图案对应于UBML 114。图案化形成穿过第一光刻胶的开口以暴露晶种层122。然后在第一光刻胶的开口中和晶种层122的暴露部分上形成金属124。金属124可以通过镀形成，诸如从晶种层122化学镀或电镀等。金属124可以由铜、钛、钨、铝等形成。第一光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。然后在晶种层122和金属124上形成并且图案化第二光刻胶。第二光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。第二光刻胶的图案对应于通孔116。然后在第二光刻胶的开口中形成金属124的额外部分。金属124的额外部分可以通过镀形成，诸如从从金属124的从晶种层122镀的原始部分化学镀或电镀等。在一些实施例中，在金属124的各个部分之间没有形成晶种层，使得金属124是单个连续金属层。去除第二光刻胶和晶种层122的其上不形成金属124的部分。第二光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。在去除第二光刻胶之后，去除晶种层122的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层122和金属124的剩余部分形成导电部件126。导电部件126具有上通孔部分126VU(对应于通孔116)、线部分126L(对应于UBML 114的线部分)和下通孔部分126VL(对应于UBML 114的通孔部分)。上通孔部分126VU可以从下通孔部分126VL横向偏移。
在图5中，诸如互连管芯130的半导体管芯附接至UBML 114。互连管芯130可以是局部硅互连件(LSI)、大规模集成封装件、中介层管芯等。互连管芯130包括衬底132，在衬底132中和/或上形成有导电部件。衬底132可以是半导体衬底、介电层等。互连管芯130使用设置在互连管芯130的前侧处的管芯连接件134连接至UBML 114。一些管芯连接件134可以利用延伸进入或穿过衬底132的衬底通孔(TSV)136电耦接至互连管芯130的背侧。在所示实施例中，TSV 136延伸穿过衬底132，使得它们在互连管芯130的背侧处暴露。在另一实施例中，互连管芯130的材料(例如，介电材料或半导体材料)可以覆盖TSV 136。
在互连管芯130是LSI的实施例中，互连管芯130可以是包括管芯桥138的桥结构。管芯桥138可以是形成在例如衬底132中和/或上的金属化层，并且用于将每个管芯连接件134互连至另一个管芯连接件134。因此，LSI可以用于直接连接集成电路管芯50(例如，集成电路管芯50A、50B，见图2)并且允许集成电路管芯50之间的通信。在这样的实施例中，互连管芯130可以放置在设置在集成电路管芯50之间的区域上方，使得互连管芯130的每个与下面的集成电路管芯50重叠。在一些实施例中，互连管芯130还可以包括逻辑器件和/或存储器器件。
邻近UBML 114和/或管芯连接件134形成导电连接件140。导电连接件140可以是球栅阵列(BGA)连接件、焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯-浸金技术(ENEPIG)形成的凸块等。导电连接件140可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，导电连接件140通过蒸发、电镀、印刷、焊料转移、球放置等最初形成焊料层来形成。一旦在结构上已经形成焊料层，可以实施回流以将材料成形为期望的凸块形状。互连管芯130使用导电连接件140连接至UBML 114。连接互连管芯130可以包括放置互连管芯130以及回流导电连接件140以将管芯连接件134物理和电耦接至下面的UBML 114。
在一些实施例中，在导电连接件140周围以及介电层110和互连管芯130之间形成底部填充物142。底部填充物142可以减少应力并且保护由导电连接件140的回流产生的接头。也可以包括底部填充物142以将互连管芯130牢固地接合至介电层110并且提供结构支撑和环境保护。底部填充物142可以由模塑料、环氧树脂等形成。底部填充物142可以在互连管芯130附接之后通过毛细管流动工艺形成，或者可以在互连管芯130附接之前通过合适的沉积方法形成。底部填充物142可以以液体或半液体形式施加并且随后固化。
在图6中，在导电部件126(例如，UBML 114和通孔116)的顶面和侧壁上共形地形成粘合层152。粘合层152也可以形成在TSV 136(如果它们在互连管芯130的背侧处暴露)的顶面上。然后在导电部件126和互连管芯130周围形成密封剂154，使得粘合层152设置在密封剂154和导电部件126之间。随后将针对图7A至图7D更详细描述粘合层152和密封剂154的成分和形成方法。在形成之后，密封剂154密封导电部件126/粘合层152和互连管芯130。密封剂154可以分配在载体衬底102上方，从而掩埋或覆盖导电部件126/粘合层152和互连管芯130，并且可以分配在导电部件126/粘合层152和互连管芯130之间的间隙区域中。
如随后将更详细描述的，密封剂154由包括聚合物树脂的材料形成，并且粘合层152由粘合剂化合物形成，该粘合剂化合物化学接合至密封剂154的聚合物树脂和导电部件126的金属。因此可以提高导电部件126和密封剂154之间的粘合强度。粘合层152形成为足够的厚度以允许导电部件126和密封剂154之间的粘合强度的期望提高。例如，粘合层152可以形成为5nm至1000nm范围内的厚度T1，诸如30nm至300nm范围内的厚度。提高导电部件126和密封剂154之间的粘合强度可以帮助避免密封剂154从导电部件126分层，特别是在诸如可靠性测试的随后处理期间，从而提高集成电路封装件100的制造良率和可靠性。
图7A至图7D是粘合层152和密封剂154的形成的中间阶段的截面图。针对一个导电部件126示出并且描述了处理，但是应该理解，可以同时处理任何数量的导电部件126和TSV136(如果它们在互连管芯130的背侧处暴露)。
在图7A中，导电部件126可选地通过清洁工艺150预清洁。可以实施清洁工艺150以从导电部件126去除原生氧化物和/或残留物。残留物可以是来自导电部件126的形成(例如，来自晶种层122的蚀刻，见图4)的蚀刻副产物。在一些实施例中，清洁工艺150包括将导电部件126浸泡在包括一种或多种酸的清洁溶液中，诸如柠檬酸、盐酸、硫酸等。导电部件126可以通过将它们浸入清洁溶液中、利用清洁溶液喷洒它们等来浸泡在清洁溶液中。导电部件126可以浸泡在清洁溶液中5秒至10分钟范围内的持续时间。在浸泡期间，清洁溶液可以处于室温(例如，约20℃)。在一些实施例中，清洁工艺150还包括在浸泡之后冲洗导电部件126以去除清洁溶液。导电部件126可以利用水(诸如去离子(DI)水)冲洗5秒至3分钟范围内的持续时间。在冲洗期间，水可以处于室温。在一些实施例中，清洁工艺150还包括在冲洗之后干燥导电部件126以去除水。导电部件126可以通过将它们暴露于包含惰性气体(诸如氮)的环境10秒至10分钟范围内的持续时间来干燥。在干燥期间，环境可以处于室温至80℃范围内的温度。
在图7B中，粘合层152共形地形成在导电部件126的顶面和侧壁上。粘合层152包括粘合剂化合物的一个或多个单层。在各个实施例中：粘合层152包括单一粘合剂化合物的多个单层；粘合层152包括不同粘合剂化合物的多个单层；一些或所有粘合剂化合物是有机化合物；以及一些或所有粘合剂化合物是无机化合物。粘合层152通过沉积工艺形成，该沉积工艺在金属表面上选择性沉积粘合剂化合物，而不在半导体表面或介电表面上沉积粘合剂化合物。
在所示实施例中，粘合层152包括粘合剂化合物152A，其是有机化合物。为了说明清楚，示出了粘合剂化合物152A的一个单层，但是应该理解，可以形成粘合剂化合物152A的多个单层。粘合剂化合物152A的每个分子包括头基和端基。头基是结合至导电部件126的金属(例如，铜)的含氮芳香族化合物(例如，具有至少一个氮原子的芳香族化合物)。芳香族化合物是选择性与金属(例如，导电部件126)反应以形成配位共价键的化合物，并且不与半导体或电介质反应以形成键。换句话说，粘合剂化合物152A对于例如介电层110和衬底132(见图6)的材料是化学惰性的，从而使得粘合剂化合物152A不结合至介电层110的介电材料或衬底132的半导体材料。在一些实施例中，芳香族化合物是唑类化合物(例如，含氮杂环)，诸如三唑或噻唑。可以使用其它可接受的芳香族化合物。端基是胺(如随后将更详细描述的)，其结合至密封剂154的材料(例如，聚合物树脂)。在一些实施例中，胺是氨基(NH2)。在一些实施例中，端基是也可以结合至头基的化合物，从而可以形成粘合剂化合物152A的多层。
粘合剂化合物152A可以通过沉积工艺形成，该沉积工艺包括将导电部件126浸泡在粘合剂溶液中，该粘合剂溶液包括水和/或有机溶剂中的含粘合剂的前体。导电部件126可以通过将它们浸入粘合剂溶液中、利用粘合剂溶液喷洒它们等来浸泡在粘合剂溶液中。含粘合剂的前体包含粘合剂化合物152A。在粘合剂化合物152A包括唑类化合物的实施例中，含粘合剂的前体可以是由以下化学式表示的唑硅烷化合物，其中，X代表-NH2；Y代表-NH-或-S-；R代表-CH3或-CH2CH3，m代表1至12范围内的整数；并且n代表0或1至3范围内的整数。
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这种唑硅烷化合物包含结合至硅烷化合物的唑类化合物(例如，粘合剂化合物152A)。美国专利No.9,688,704中描述了合适的唑硅烷化合物的实例，其全部内容结合于此作为参考。粘合剂溶液中的含粘合剂的前体可以具有重量在0.01％至100％范围内的浓度。粘合剂溶液可以是酸性或碱性的，具有在5至12范围内的pH值。在浸泡期间，粘合剂化合物152A从含粘合剂的前体分离并且接合至暴露的金属表面，诸如导电部件126的顶面和侧壁。继续含粘合剂的前体是唑硅烷化合物的前述实例，唑类化合物中的碳双键与氮的一个断裂以允许氮结合至导电部件126的金属(例如，铜)。如先前所描述，粘合剂化合物152A不接合至半导体表面或介电表面，并且因此这些表面也可以浸泡在粘合剂溶液中而没有在这些表面上沉积粘合剂化合物152A的风险。在浸泡期间，粘合剂溶液可以处于室温至80℃范围内的温度。导电部件126可以浸泡在粘合剂溶液中5秒至10分钟范围内的持续时间。利用这些范围内的参数实施浸泡允许粘合层152形成为期望的厚度(先前描述的)。利用这些范围之外的参数实施浸泡可能不能使粘合层152形成为期望的厚度。
在一些实施例中，沉积工艺还包括在浸泡之后冲洗导电部件126以去除粘合剂溶液。导电部件126可以利用水(诸如去离子(DI)水)冲洗5秒至3分钟范围内的持续时间。在冲洗期间，水可以处于室温。在一些实施例中，沉积工艺还包括在冲洗之后干燥导电部件126以去除水。导电部件126可以通过将它们暴露于含有空气的环境10秒至10分钟范围内的持续时间来干燥。在干燥期间，环境可以处于室温至80℃范围内的温度。
在图7C中，密封剂154分配在导电部件126周围。密封剂154可以由模塑料、环氧树脂等形成，其可以通过压缩模制、传递模制等来施加。密封剂108和密封剂154可以由相同的材料形成，或者可以包括不同的材料。在所示实施例中，密封剂154包括其中设置有填充物154B的聚合物树脂154A。聚合物树脂154A可以是环氧树脂、丙烯酸酯树脂、聚酰亚胺树脂等。填充物154B可以由二氧化硅、硫酸钡等形成。可以使用其它可接受的树脂/填充物。在粘合剂化合物152A包括唑类化合物的一些实施例中，密封剂154是环氧树脂并且聚合物树脂154A是环氧树脂。密封剂154可以以液体或半液体形式施加并且随后固化。聚合物树脂154A的每个分子具有端基。在一些实施例中，端基是环氧乙烷(如随后将更详细描述的)，其可与粘合剂化合物152A的端基(例如，氨基)形成共价键。
在图7D中，在密封剂154的材料和粘合层152的材料之间形成键。该键可以在例如用于固化密封剂154的工艺期间形成。换句话说，可以实施固化工艺以同时固化密封剂154并且将密封剂154接合至粘合层152。固化工艺可以通过退火密封剂154来实施，诸如在150℃至250℃范围内的温度下。
继续粘合剂化合物152A包括氨基的端基并且聚合物树脂154A包括环氧乙烷的端基的前述实例，固化工艺使粘合剂化合物152A中的NH基和氢之间的键断裂并且使聚合物树脂154A中的氧和碳之间的键断裂。然后来自聚合物树脂154A的碳能够结合至粘合剂化合物152A中的NH基，从而在粘合剂化合物152A和聚合物树脂154A之间形成共价键。来自聚合物树脂154A的氧也能够结合至来自粘合剂化合物152A的氢，从而形成OH基。粘合剂化合物152A和聚合物树脂154A之间的共价键很强，并且将导电部件126化学接合至密封剂154。因此可以提高导电部件126和密封剂154之间的粘合强度。
虽然图7A至图7D示出并且描述了用于一个导电部件126的处理，但是应该理解，相同的工艺也可以在TSV 136的顶面上形成粘合层152(如果它们在互连管芯130的背侧处暴露，见图6)。如先前所描述，粘合剂化合物152A不接合至半导体表面或介电表面，并且因此衬底132的表面也可以浸泡在粘合剂溶液中而没有在这些表面上沉积粘合剂化合物152A的风险。
在图8中，可以对密封剂154实施去除工艺以暴露导电部件126和TSV 136。去除工艺可以去除密封剂154、粘合层152、TSV 136、衬底132和导电部件126的材料，直至导电部件126和TSV 136暴露。去除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀、它们的组合等。在平坦化工艺之后，密封剂154、粘合层152和互连管芯130(例如，衬底132和TSV 136)的顶面基本共面(在工艺变化内)。如随后将更详细描述的，在平坦化工艺之后，密封剂154和导电部件126(例如，通孔116)的顶面可以共面也可以不共面(在工艺变化内)。在一些实施例中，可以省略平坦化工艺，例如，如果导电部件126和TSV 136已经暴露。
在图9中，在密封剂154、粘合层152、导电部件126(例如，通孔116)和互连管芯130(例如，衬底132和TSV 136)的顶面上形成再分布结构160。再分布结构160包括介电层162和介电层162之间的金属化层164(有时称为再分布层或再分布线)。例如，再分布结构160可以包括通过相应的介电层162彼此分隔开的多个金属化层164。再分布结构160的金属化层164连接至导电部件126(例如，通孔116)和互连管芯130(例如，TSV 136)。具体地，金属化层164通过导电部件126和TSV 136连接至集成电路管芯50。
在一些实施例中，介电层162由聚合物形成，该聚合物可以是可以使用光刻掩模图案化的感光材料，诸如PBO、聚酰亚胺、基于BCB的聚合物等。在其它实施例中，介电层162由：氮化物，诸如氮化硅；氧化物，诸如氧化硅、PSG、BSG、BPSG等；等形成。介电层162可以通过旋涂、层压、CVD等或它们的组合形成。在形成每个介电层162之后，然后图案化它以暴露下面的导电部件，诸如下面的导电部件126、TSV 136或金属化层164的部分。图案化可以通过可接受的工艺进行，诸如当介电层162是感光材料时通过将介电层暴露于光，或者通过使用例如各向异性蚀刻的蚀刻。如果介电层162是感光材料，则可以在曝光后显影介电层162。
金属化层164每个包括导电通孔和/或导线。导电通孔延伸穿过介电层162，并且导线沿介电层162延伸。作为形成金属化层的实例，在相应下面的部件上方形成晶种层(未示出)。例如，晶种层可以形成在相应的介电层162上和穿过相应介电层162的开口中。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用诸如PVD等的沉积工艺等形成。然后，在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于金属化层。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀形成，诸如从晶种层化学镀或电镀等。导电材料可以包括金属或金属合金，诸如铜、钛、钨、铝等或它们的组合。然后，去除光刻胶和晶种层的其上未形成导电材料的部分。光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层和导电材料的剩余部分形成用于再分布结构160的一个层级的金属化层。
再分布结构160示出为实例。通过重复或省略先前描述的步骤，可以在再分布结构160中形成比所示多或少的介电层162和金属化层164。
形成凸块下金属(UBM)166以用于外部连接至前侧再分布结构160。UBM 166具有位于再分布结构160的上介电层162U的主表面上并且沿再分布结构160的上介电层162U的主表面延伸的凸块部分，并且具有延伸穿过再分布结构160的上介电层162U以物理和电耦接再分布结构160的上金属化层164U的通孔部分。因此，UBM 166电连接至导电部件126(例如，通孔116)和互连管芯130(例如，TSV 136)。UBM 166可以由与金属化层164相同的材料形成，并且可以通过与金属化层164类似的工艺形成。在一些实施例中，UBM 166具有与金属化层164不同的尺寸。
在UBM 166上形成导电连接件168。导电连接件168可以是球栅阵列(BGA)连接件、焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯-浸金技术(ENEPIG)形成的凸块等。导电连接件168可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，导电连接件168通过蒸发、电镀、印刷、焊料转移、球放置等最初形成焊料层来形成。一旦在结构上已经形成焊料层，可以实施回流以将材料成形为期望的凸块形状。在另一实施例中，导电连接件168包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以是无焊料的并且具有基本垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属覆盖层。金属覆盖层可以包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金等或它们的组合，并且可以通过镀工艺形成。
在图10中，实施载体衬底剥离以将载体衬底102从集成电路管芯50和密封剂108脱离(或“剥离”)。在一些实施例中，剥离包括在释放层104上投射诸如激光或UV光的光，使得释放层104在光的热量下分解并且可以去除载体衬底102。
可以实施额外的处理以完成集成电路封装件100的形成。例如，可以分割封装区域102A以形成多个集成电路封装件100。分割工艺可以包括沿例如封装区域102A之间的划线区域锯切。锯切将封装区域102A彼此分割，并且所得集成电路封装件100来自封装区域102A中的相应封装区域。
图11A和图11B是根据一些实施例的集成电路封装件100的截面图。示出了来自图10的区域11的详细视图。如更清楚地示出，粘合层152沿晶种层122的侧壁以及对应导电部件126的金属124的顶面和侧壁延伸。具体地，粘合层152沿通孔116和UBML 114的侧壁以及UBML 114的顶面延伸。
如先前所描述，可以对密封剂154实施平坦化工艺以暴露导电部件126。在一些实施例中，在平坦化工艺期间没有拖尾发生，使得导电部件126、密封剂154和粘合层152的顶面基本共面(在工艺变化内)，如图11A中所示。在一些实施例中，在平坦化工艺期间拖尾发生，使得导电部件126的顶面凹进至密封剂154和粘合层152的顶面下方，如图11B中所示。例如，导电部件126的顶面可以凹进至密封剂154和粘合层152的顶面下方0.1μm至1μm范围内的距离D1。可以通过在平坦化工艺期间控制密封剂154、粘合层152和导电部件126的材料的去除速率来引起或避免拖尾。当拖尾发生时，再分布结构160的下介电层162L和再分布结构160的下金属化层164L形成为延伸至导电部件126上方的凹槽中，使得下介电层162L和下金属化层164L的底面设置为比粘合层152和密封剂154的顶面靠近介电层110。因此，下介电层162L的部分接触粘合层152的侧壁并且沿粘合层152的侧壁延伸。
图12是根据一些实施例的集成电路器件300的截面图。集成电路器件300通过将集成电路封装件100接合至封装衬底200形成。接合工艺可以是例如倒装芯片接合工艺。
在形成集成电路封装件100之后，使用导电连接件168将其翻转并且附接至封装衬底200。封装衬底200可以是中介层、印刷电路板(PCB)等。封装衬底200包括衬底芯202和衬底芯202上方的接合焊盘204。衬底芯202可以由诸如硅、锗、金刚石等的半导体材料形成。可选地，也可以使用复合材料，诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化镓铟、这些的组合等。此外，衬底芯202可以是SOI衬底。通常，SOI衬底包括半导体材料层，诸如外延硅、锗、硅锗、SOI、SGOI或它们的组合。在一个可选实施例中，衬底芯202基于绝缘芯，诸如玻璃纤维增强树脂芯。一种示例性芯材料是玻璃纤维树脂，诸如FR4。用于芯材料的可选材料包括双马来酰亚胺-三嗪(BT)树脂，或者可选地，其它PCB材料或膜。诸如味之素积聚膜(ABF)或其它层压材料的积聚膜可以用于衬底芯202。
衬底芯202可以包括有源和/或无源器件(未单独示出)。诸如晶体管、电容器、电阻器、这些的组合等的各种各样的器件可以用于生成用于器件堆叠件的结构和功能设计。器件可以使用任何合适的方法形成。
衬底芯202也可以包括金属化层和通孔，其中接合焊盘204物理和/或电耦接至金属化层和通孔。金属化层可以形成在有源和无源器件上方并且设计为连接各个器件以形成功能电路。金属化层可以由电介质(例如，低k介电材料)和导电材料(例如，铜)(其中，通孔互连导电材料层)的交替层形成，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双重镶嵌等)形成。在一些实施例中，衬底芯202基本没有有源和无源器件。
在一些实施例中，回流导电连接件168以将UBM 166附接至接合焊盘204。导电连接件168将封装衬底200(包括衬底芯202中的金属化层)电和/或物理耦接至集成电路封装件100，包括再分布结构160中的金属化层。在一些实施例中，在衬底芯202上形成阻焊剂。导电连接件168可以设置在阻焊剂中的开口中以电和机械耦接至接合焊盘204。阻焊剂可以用于保护封装衬底200的区域免受外部损坏。
可以在集成电路封装件100和封装衬底200之间形成底部填充物206，围绕导电连接件168以减少应力并且保护由回流导电连接件168产生的接头。在一些实施例中，底部填充物206在附接集成电路封装件100之后通过毛细流动工艺形成，或者在附接集成电路封装件100之前通过合适的沉积方法形成。在一些实施例中，导电连接件168在其上形成有环氧树脂焊剂(未单独示出)，然后回流在集成电路封装件100附接至封装衬底200之后剩余环氧树脂焊剂的至少一些环氧树脂部分。该剩余的环氧树脂部分可以用作底部填充物206。
在一些实施例中，无源器件(例如，表面安装器件(SMD)，未单独示出)也可以附接至集成电路封装件100(例如，至UBM 166)或附接至封装衬底200(例如，至接合焊盘204)。例如，无源器件可以接合至集成电路封装件100或封装衬底200的与导电连接件168相同的表面。无源器件可以在将集成电路封装件100安装至封装衬底200之前附接至集成电路封装件100，或者可以在将集成电路封装件100安装至封装衬底200之后附接至封装衬底200。
也可以包括其它部件和工艺。例如，可以包括测试结构以帮助对3D封装或3DIC器件进行验证测试。测试结构可以包括例如形成在再分布层中或衬底上的测试焊盘，它允许测试3D封装或3DIC、使用探针和/或探针卡等。验证测试可以在中间结构以及最终结构上实施。此外，本文公开的结构和方法可以与结合了已知良好管芯的中间验证的测试方法结合使用，以增加良率并且降低成本。
图13至图17是根据一些实施例的集成电路封装件400的制造中的中间阶段的截面图。具体地，集成电路封装件400通过在封装区域102A中封装一个或多个集成电路管芯50形成。示出了一个封装区域102A的处理，但是应该理解可以同时处理任何数量的封装区域102A。将在随后处理中分割封装区域102A以形成集成电路封装件400。分割的集成电路封装件400可以是扇出封装件，诸如集成扇出(InFO)封装件。
在图13中，提供载体衬底102，并且在载体衬底102上形成释放层104。载体衬底102和释放层104可以类似于针对图2所描述的那些，并且可以通过类似的工艺形成。
通孔116形成在释放层104上。作为形成通孔116的实例，在释放层104上方形成晶种层122。晶种层122可以类似于针对图4所描述的那样，并且可以通过类似的工艺形成。在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光以用于图案化。光刻胶的图案对应于通孔116。图案化形成穿过光刻胶的开口以暴露晶种层122。然后在光刻胶的开口中和晶种层122的暴露部分上形成金属124。金属124可以类似于针对图4所描述的那样，并且可以通过类似的工艺形成。去除光刻胶和晶种层122的其上未形成金属124的部分。光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层122的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层122和金属124的剩余部分形成导电部件126(对应于通孔116)。
集成电路管芯50(例如，第一集成电路管芯50A)放置在释放层104上。集成电路管芯50邻近释放层104上的导电部件126。以与针对图2所描述类似的方式在封装区域102A的每个中放置期望类型和数量的集成电路管芯50。
在图14中，在导电部件126(例如，通孔116)的顶面和侧壁上共形地形成粘合层152。粘合层152也可以形成在管芯连接件56的顶面上(如果它们在集成电路管芯50的前侧处暴露)。然后在导电部件126和集成电路管芯50周围形成密封剂154，使得粘合层152设置在密封剂154和导电部件126之间。粘合层152和密封剂154可以类似于针对图6至图7D所描述的那些，并且可以通过类似的工艺形成。具体地，粘合层152通过选择性沉积对例如释放层104、半导体衬底52和介电层58的材料是化学惰性的粘合剂化合物来形成。
在图15中，可以对密封剂154实施去除工艺以暴露导电部件126(例如，通孔116)和集成电路管芯50(例如，管芯连接件56和介电层58)。去除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀、它们的组合等。在平坦化工艺之后，密封剂154、粘合层152和集成电路管芯50(例如，管芯连接件56和介电层58)的顶面基本共面(在工艺变化内)。如随后将更详细描述的，在平坦化工艺之后，密封剂154和导电部件126的顶面可以共面也可以不共面(在工艺变化内)。在一些实施例中，可以省略平坦化工艺，例如，如果导电部件126和管芯连接件56已经暴露。
在图16中，在密封剂154、粘合层152、导电部件126(例如，通孔116)和集成电路管芯50(例如，管芯连接件56和介电层58)的顶面上形成再分布结构160。再分布结构160包括介电层162和介电层162之间的金属化层164(有时称为再分布层或再分布线)。再分布结构160(包括介电层162和金属化层164)可以类似于针对图9所描述的那样，并且可以通过类似的工艺形成。再分布结构160的金属化层164连接至导电部件126和集成电路管芯50。
形成凸块下金属(UBM)166，以用于外部连接至前侧再分布结构160。在UBM 166上形成导电连接件168。UBM 166和导电连接件168可以类似于针对图9所描述的那些，并且可以通过类似的工艺形成。
在图17中，实施载体衬底剥离以将载体衬底102从集成电路管芯50和密封剂154脱离(或“剥离”)。可以实施额外的处理以完成集成电路封装件400的形成。例如，可以分割封装区域102A以形成多个集成电路封装件400。剥离和分割工艺可以类似于针对图10所描述的那些。
图18A和图18B是根据一些实施例的集成电路封装件400的截面图。示出了来自图17的区域18的详细视图。如更清楚地示出，粘合层152沿晶种层122的侧壁以及对应导电部件126的金属124的顶面和侧壁延伸。具体地，粘合层152沿通孔116的侧壁延伸。
如先前所描述，可以对密封剂154实施平坦化工艺以暴露导电部件126。在一些实施例中，在平坦化工艺期间没有拖尾发生，使得导电部件126、密封剂154和粘合层152的顶面基本共面(在工艺变化内)，如图18A中所示。在一些实施例中，在平坦化工艺期间拖尾发生，使得导电部件126的顶面凹进至密封剂154和粘合层152的顶面下方，如图18B中所示。例如，导电部件126的顶面可以凹进至密封剂154和粘合层152的顶面下方0.1μm至1μm范围内的距离D2。可以通过在平坦化工艺期间控制密封剂154、粘合层152和导电部件126的材料的去除速率来引起或避免拖尾。当拖尾发生时，再分布结构160的下介电层162L和再分布结构160的下金属化层164L形成为延伸至导电部件126上方的凹槽中，使得下介电层162L和下金属化层164L的底面设置为比粘合层152和密封剂154的顶面靠近释放层104(当存在时，见图16)。因此，下介电层162L的部分接触粘合层152的侧壁并且沿粘合层152的侧壁延伸。
图19是根据一些实施例的集成电路器件600的截面图。集成电路器件600通过将集成电路封装件400接合至封装衬底200形成。接合工艺可以类似于针对图12所描述的那样。
在一些实施例中，集成电路封装件500接合至集成电路封装件400以形成叠层封装(PoP)器件。集成电路封装件500可以类似于集成电路封装件400(例如，可以包括密封剂、嵌入在密封剂中的集成电路器件以及集成电路器件和密封剂上的再分布结构)。集成电路封装件500可以利用导电连接件502接合至集成电路封装件400的导电部件126。导电连接件502可以类似于针对图9所描述的导电连接件168，并且可以通过类似的工艺形成。
一些实施例考虑在其它情况下在导电部件周围使用粘合层152。应该理解，粘合层152可以用于提高金属和包括聚合物树脂的任何周围的材料之间的粘合强度。例如，如图20所示，可以在用于集成电路封装件的再分布结构160的金属化层164周围形成粘合层152。具体地，粘合层152可以在形成上面的介电层162之前形成在每个金属化层164的暴露表面(例如，侧壁和/或顶面)上，以在粘合层152和金属化层164的材料之间形成共价键。当介电层162由包括聚合物树脂的材料形成时，介电层162的聚合物树脂接合至粘合层152，以在粘合层152和介电层162的材料之间形成共价键。
实施例可以实现优势。形成粘合层152提高了导电部件126和密封剂154之间的粘合强度。提高导电部件126和密封剂154之间的粘合强度可以帮助避免密封剂154从导电部件126分层，特别是在诸如可靠性测试的随后处理期间，从而提高集成电路封装件100的制造良率和可靠性。
在实施例中，器件包括：半导体管芯，包括半导体材料；通孔，邻近半导体管芯，通孔包括金属；密封剂，位于通孔和半导体管芯周围，密封剂包括聚合物树脂；以及粘合层，位于密封剂和通孔之间，粘合层包括具有芳香族化合物和氨基的粘合剂化合物，氨基结合至密封剂的聚合物树脂，芳香族化合物结合至通孔的金属，芳香族化合物对半导体管芯的半导体材料是化学惰性的。在器件的一些实施例中，芳香族化合物是唑类化合物，并且聚合物树脂是环氧树脂。在一些实施例中，器件还包括：介电层，包括介电材料，芳香族化合物对介电层的介电材料是化学惰性的；以及凸块下金属层(UBML)，具有位于介电层上的线部分并且具有延伸穿过介电层的通孔部分，通孔设置在UBML的线部分上。在器件的一些实施例中，半导体管芯是集成电路管芯。在器件的一些实施例中，半导体管芯是互连管芯。
在实施例中，器件包括：第一集成电路管芯，包括管芯连接件；第一密封剂，位于第一集成电路管芯周围；第一介电层，位于第一密封剂和第一集成电路管芯上；导电部件，包括具有下通孔部分、线部分和上通孔部分的金属层，下通孔部分延伸穿过第一介电层以连接至第一集成电路管芯的管芯连接件，线部分沿第一介电层延伸，上通孔部分设置在线部分上，上通孔部分从下通孔部分横向偏移；第一粘合层，沿导电部件的线部分和上通孔部分的侧壁延伸，第一粘合层的材料接合至导电部件的材料；以及第二密封剂，位于第一粘合层周围，第二密封剂的材料接合至第一粘合层的材料。在一些实施例中，器件还包括：第二集成电路管芯，第一密封剂设置在第二集成电路管芯周围；以及互连管芯，第二密封剂设置在互连管芯周围，互连管芯将第一集成电路管芯连接至第二集成电路管芯。在一些实施例中，器件还包括：再分布结构，位于第二密封剂、第一粘合层和导电部件上，再分布结构包括连接至导电部件的再分布线；以及封装衬底，连接至再分布结构的再分布线。在器件的一些实施例中，再分布结构还包括：第二粘合层，位于再分布线的表面上，第二粘合层的材料接合至再分布线的材料；以及第二介电层，位于第二粘合层周围，第二介电层的材料接合至第二粘合层的材料。在器件的一些实施例中，第二密封剂、第一粘合层和导电部件的顶面基本共面。在器件的一些实施例中，第二密封剂和第一粘合层的顶面基本共面，并且导电部件的顶面从第二密封剂和第一粘合层的顶面凹进。
在实施例中，方法包括：将半导体管芯放置为与通孔相邻，通孔包括金属，半导体管芯包括半导体材料；将半导体管芯和通孔浸泡在含粘合剂的前体中，含粘合剂的前体包括粘合剂化合物，粘合剂化合物接合至通孔的金属以在通孔上形成粘合层，粘合剂化合物不接合至半导体管芯的半导体材料；在半导体管芯和粘合层周围分配密封剂，密封剂包括聚合物树脂；以及在密封剂的聚合物树脂和粘合层的粘合剂化合物之间形成共价键。在方法的一些实施例中，形成共价键包括固化密封剂。在方法的一些实施例中，将半导体管芯和通孔浸泡在含粘合剂的前体中包括将半导体管芯和通孔浸泡在包括水中的含粘合剂的前体的粘合剂溶液中，粘合剂溶液具有在5至12范围内的pH值，粘合剂溶液处于20℃至80℃范围内的温度，半导体管芯和通孔在粘合剂溶液中浸泡5秒至10分钟范围内的持续时间。在方法的一些实施例中，粘合层包括粘合剂化合物的一个单层。在方法的一些实施例中，粘合层包括粘合剂化合物的多层。在方法的一些实施例中，半导体管芯包括衬底通孔(TSV)，粘合剂化合物接合至TSV的材料。在一些实施例中，方法还包括：平坦化密封剂和粘合层以去除粘合层的位于TSV和通孔的顶面上的部分。在方法的一些实施例中，含粘合剂的前体是唑硅烷化合物，并且粘合剂化合物包括唑类化合物和氨基，唑类化合物接合至通孔的金属，氨基结合至密封剂的聚合物树脂。在方法的一些实施例中，唑类化合物是三唑或噻唑。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
半导体管芯，包括半导体材料；
通孔，邻近所述半导体管芯，所述通孔包括金属；
密封剂，位于所述通孔和所述半导体管芯周围，所述密封剂包括聚合物树脂；以及
粘合层，位于所述密封剂和所述通孔之间，所述粘合层包括具有芳香族化合物和氨基的粘合剂化合物，所述氨基结合至所述密封剂的所述聚合物树脂，所述芳香族化合物结合至所述通孔的所述金属，所述芳香族化合物对所述半导体管芯的所述半导体材料是化学惰性的。
2.根据权利要求1所述的半导体器件，其中，所述芳香族化合物是唑类化合物，并且所述聚合物树脂是环氧树脂。
3.根据权利要求1所述的半导体器件，还包括：
介电层，包括介电材料，所述芳香族化合物对所述介电层的所述介电材料是化学惰性的；以及
凸块下金属层(UBML)，具有位于所述介电层上的线部分并且具有延伸穿过所述介电层的通孔部分，所述通孔设置在所述凸块下金属层的所述线部分上。
4.根据权利要求1所述的半导体器件，其中，所述半导体管芯是集成电路管芯。
5.根据权利要求1所述的半导体器件，其中，所述半导体管芯是互连管芯。
6.一种半导体器件，包括：
第一集成电路管芯，包括管芯连接件；
第一密封剂，位于所述第一集成电路管芯周围；
第一介电层，位于所述第一密封剂和所述第一集成电路管芯上；
导电部件，包括具有下通孔部分、线部分和上通孔部分的金属层，所述下通孔部分延伸穿过所述第一介电层以连接至所述第一集成电路管芯的所述管芯连接件，所述线部分沿所述第一介电层延伸，所述上通孔部分设置在所述线部分上，所述上通孔部分从所述下通孔部分横向偏移；
第一粘合层，沿所述导电部件的所述线部分和所述上通孔部分的侧壁延伸，所述第一粘合层的材料接合至所述导电部件的材料；以及
第二密封剂，位于所述第一粘合层周围，所述第二密封剂的材料接合至所述第一粘合层的所述材料。
7.根据权利要求6所述的半导体器件，还包括：
第二集成电路管芯，所述第一密封剂设置在所述第二集成电路管芯周围；以及
互连管芯，所述第二密封剂设置在所述互连管芯周围，所述互连管芯将所述第一集成电路管芯连接至所述第二集成电路管芯。
8.根据权利要求6所述的半导体器件，还包括：
再分布结构，位于所述第二密封剂、所述第一粘合层和所述导电部件上，所述再分布结构包括连接至所述导电部件的再分布线；以及
封装衬底，连接至所述再分布结构的所述再分布线。
9.根据权利要求8所述的半导体器件，其中，所述再分布结构还包括：
第二粘合层，位于所述再分布线的表面上，所述第二粘合层的材料接合至所述再分布线的材料；以及
第二介电层，位于所述第二粘合层周围，所述第二介电层的材料接合至所述第二粘合层的所述材料。
10.一种形成半导体器件的方法，包括：
将半导体管芯放置为与通孔相邻，所述通孔包括金属，所述半导体管芯包括半导体材料；
将所述半导体管芯和所述通孔浸泡在含粘合剂的前体中，所述含粘合剂的前体包括粘合剂化合物，所述粘合剂化合物接合至所述通孔的所述金属以在所述通孔上形成粘合层，所述粘合剂化合物不接合至所述半导体管芯的所述半导体材料；
在所述半导体管芯和所述粘合层周围分配密封剂，所述密封剂包括聚合物树脂；以及
在所述密封剂的所述聚合物树脂和所述粘合层的粘合剂化合物之间形成共价键。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11823980B2 (en) * 2021-07-29 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof
US20240222142A1 (en) * 2022-12-28 2024-07-04 Applied Materials, Inc. Efficient autocatalytic metallization of polymeric surfaces

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4872180B2 (ja) 2001-09-25 2012-02-08 日立化成工業株式会社 半導体搭載用基板および半導体パッケージ
US8133762B2 (en) * 2009-03-17 2012-03-13 Stats Chippac, Ltd. Semiconductor device and method of providing z-interconnect conductive pillars with inner polymer core
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) * 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
MY174025A (en) 2013-07-02 2020-03-04 Shikoku Chem Azole silane compound, surface treatment solution, surface treatment method, and use thereof
US9252065B2 (en) 2013-11-22 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming package structure
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
CN110800102B (zh) 2017-06-30 2023-08-15 株式会社村田制作所 电子部件模块及其制造方法
US10515901B2 (en) 2017-09-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. InFO-POP structures with TIVs having cavities
US10784203B2 (en) * 2017-11-15 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US11164839B2 (en) * 2018-09-11 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US10971485B2 (en) 2018-10-31 2021-04-06 Taiwan Semiconductor Manufacturing Co., Ltd. Solenoid inductors within a multi-chip package
US11217538B2 (en) * 2018-11-30 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method

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