KR102642273B1 - 집적 회로 패키지 및 방법 - Google Patents

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KR102642273B1
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시-하오 리아오
유-시앙 후
훙-주이 쿠오
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Abstract

일 실시예에서, 디바이스는: 반도체 재료를 포함하는 반도체 다이; 반도체 다이에 인접하고, 금속을 포함하는 관통 비아; 관통 비아 및 반도체 다이 주위의 봉지재 ― 봉지재는 폴리머 수지를 포함함 ―; 및 봉지재와 관통 비아 간의 접착 층을 포함하고, 접착 층은 방향족 화합물과 아미노기를 갖는 접착제 화합물을 포함하고, 아미노기는 봉지재의 폴리머 수지에 결합되고, 방향족 화합물은 관통 비아의 금속에 결합되며, 방향족 화합물은 반도체 다이의 반도체 재료에 대해 화학적으로 불활성이다.

Description

집적 회로 패키지 및 방법{INTEGRATED CIRCUIT PACKAGE AND METHOD}
본 출원은 2021년 3월 18일 출원된 미국 가출원 번호 제63/162,650호에 대한 우선권을 주장하며, 이 미국 가출원은 본원에 참고로 포함된다.
반도체 산업은 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장을 경험하고 있다. 대부분의 경우, 집적 밀도에서의 개선은 보다 많은 컴포넌트가 주어진 구역에 집적될 수 있게 하는 최소 피처 사이즈(minimum feature size)의 반복적인 축소로부터 비롯되었다. 전자 디바이스의 축소에 대한 요구가 증가함에 따라, 반도체 다이의 보다 작고 보다 창의적인 패키징 기법에 대한 필요성이 대두되었다.
일 실시예에서, 디바이스는: 반도체 재료를 포함하는 반도체 다이; 반도체 다이에 인접하고, 금속을 포함하는 관통 비아; 관통 비아 및 반도체 다이 주위의 봉지재 ― 봉지재는 폴리머 수지를 포함함 ―; 및 봉지재와 관통 비아 간의 접착 층을 포함하고, 접착 층은 방향족 화합물과 아미노기를 갖는 접착제 화합물을 포함하고, 아미노기는 봉지재의 폴리머 수지에 결합되고, 방향족 화합물은 관통 비아의 금속에 결합되며, 방향족 화합물은 반도체 다이의 반도체 재료에 대해 화학적으로 불활성이다.
본 개시 내용의 양태는 첨부된 도면과 함께 읽게 되면 다음의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처가 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 집적 회로 다이의 단면도이다.
도 2 내지 도 10은 일부 실시예에 따른 집적 회로 패키지의 제조 시의 중간 스테이지의 단면도이다.
도 11a 및 도 11b는 일부 실시예에 따른 집적 회로 패키지의 단면도이다.
도 12는 일부 실시예에 따른 집적 회로 디바이스의 단면도이다.
도 13 내지 도 17은 일부 실시예에 따른 집적 회로 패키지의 제조 시의 중간 스테이지의 단면도이다.
도 18a 및 도 18b는 일부 실시예에 따른 집적 회로 패키지의 단면도이다.
도 19는 일부 실시예에 따른 집적 회로 디바이스의 단면도이다.
도 20은 일부 실시예에 따른 집적 회로 패키지의 단면도이다.
이하의 개시 내용은 본 발명의 다양한 피처를 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예의 컴포넌트 및 배열체가 기술된다. 이들은 물론 예시에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
다양한 실시예에 따르면, 집적 회로 패키지를 위해 전도성 피처가 형성되고, 전도성 피처 상에는 접착 층이 형성된다. 접착 층은 전도성 피처 상에 선택적으로 퇴적될 수 있는 접착제 화합물로 형성된다. 그 후, 집적 회로 패키지의 전도성 피처 및 다른 피처 주위에 봉지재가 형성된다. 접착제 화합물은 전도성 피처의 재료 및 봉지재의 재료에 화학적으로 결합된다. 따라서, 전도성 피처와 주위 봉지재 간의 접착 강도가 개선될 수 있다.
도 1은 집적 회로 다이(50)의 단면도이다. 다수의 집적 회로 다이(50)는 집적 회로 패키지를 형성하기 위해 후속 공정에서 패키징될 것이다. 각 집적 회로 다이(50)는 로직 디바이스(예컨대, 중앙 처리 장치(central processing unit)(CPU), 그래픽 처리 장치(graphics processing unit)(GPU), 마이크로컨트롤러 등), 메모리 디바이스(예컨대, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 디바이스(예컨대, 전력 관리 집적 회로(power management integrated circuit)(PMIC) 다이), 무선 주파수(radio frequency)(RF) 디바이스, 센서 디바이스, 마이크로 전자 기계 시스템(micro-electro-mechanical-system)(MEMS) 디바이스, 신호 처리 디바이스(예컨대, 디지털 신호 처리(digital signal processing)(DSP) 다이), 또는 프론트 엔드 디바이스(front-end device)(예컨대, 아날로그 프론트 엔드(analog front-end)(AFE) 다이) 등, 또는 이들의 조합(예컨대, 시스템 온 칩(system-on-a-chip)(SoC) 다이)일 수 있다. 집적 회로 다이(50)는 웨이퍼 내에 형성될 수 있으며, 이 웨이퍼는, 후속 단계에서 싱귤레이팅되어(singulated) 복수의 집적 회로 다이(50)를 형성하는 다양한 다이 영역을 포함할 수 있다. 집적 회로 다이(50)는 반도체 기판(52), 인터커넥트 구조물(54), 다이 커넥터(56), 및 유전체 층(58)을 포함한다.
반도체 기판(52)은 도핑되거나 도핑되지 않은 실리콘의 기판일 수 있거나, 또는 반도체 온 절연체(semiconductor-on-insulator)(SOI) 기판의 활성 층일 수 있다. 반도체 기판(52)은 다른 반도체 재료, 예를 들어, 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다중 층 또는 구배 기판과 같은 다른 기판이 또한 사용될 수 있다. 반도체 기판(52)은 활성 표면(예컨대, 상방을 향하는 표면) 및 비활성 표면(예컨대, 하방을 향하는 표면)을 갖는다. 디바이스는 반도체 기판(52)의 활성 표면에 있다. 디바이스는 능동 디바이스(예컨대, 트랜지스터, 다이오드 등), 캐패시터, 저항기 등일 수 있다. 비활성 표면에는 디바이스가 존재하지 않을 수 있다.
인터커넥트 구조물(interconnect structure)(54)은 반도체 기판(52)의 활성 표면 위에 있고, 반도체 기판(52)의 디바이스들을 전기적으로 연결하여 집적 회로를 형성하는 데 사용된다. 인터커넥트 구조물(54)은 하나 이상의 유전체 층(들) 및 유전체 층(들) 내의 제각기의 금속화 층(들)을 포함할 수 있다. 유전체 층을 위해 허용되는 유전체 재료는 실리콘 산화물 또는 알루미늄 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 실리콘 탄화물과 같은 탄화물; 등; 또는 이들의 조합, 예를 들어, 실리콘 옥시 질화물, 실리콘 옥시 탄화물, 실리콘 탄화 질화물, 실리콘 옥시 탄화 질화물 등을 포함한다. 다른 유전체 재료, 예를 들어, 폴리벤족사졸(polybenzoxazole)(PBO), 폴리이미드(polyimide), 벤조사이클로부텐(benzocyclobuten)(BCB) 기반 폴리머 등과 같은 폴리머가 또한 사용될 수 있다. 금속화 층은 반도체 기판(52)의 디바이스들을 상호 연결하기 위한 전도성 비아 및/또는 전도성 라인을 포함할 수 있다. 금속화 층은 금속, 예를 들어, 구리, 코발트, 알루미늄, 금, 이들의 조합 등과 같은 전도성 재료로 형성될 수 있다. 인터커넥트 구조물(54)은 단일 다마신 공정, 이중 다마신 공정 등과 같은 다마신 공정에 의해 형성될 수 있다.
다이 커넥터(56)는 집적 회로 다이(50)의 전면 측(50F)에 있다. 다이 커넥터(56)는 외부 연결이 이루어지는 전도성 기둥, 패드 등일 수 있다. 다이 커넥터(56)는 인터커넥트 구조물(54) 내에 및/또는 인터커넥트 구조물(54) 상에 존재한다. 예를 들어, 다이 커넥터(56)는 인터커넥트 구조물(54)의 상부 금속화 층의 일부일 수 있다. 다이 커넥터(56)는 구리, 알루미늄 등과 같은 금속으로 형성될 수 있고, 예를 들어, 도금 등에 의해 형성될 수 있다.
선택적으로, 솔더 영역(별도로 도시되지 않음)은 집적 회로 다이(50)의 형성 동안 다이 커넥터(56) 상에 배치될 수 있다. 솔더 영역은 집적 회로 다이(50)에 대한 칩 프로브(chip probe)(CP) 테스팅을 수행하는 데 사용될 수 있다. 예를 들어, 솔더 영역은, 칩 프로브를 다이 커넥터(56)에 부착하는 데 사용되는 솔더 볼, 솔더 범프 등일 수 있다. 칩 프로브 테스팅은 집적 회로 다이(50)가 알려진 양호한 다이(known good die)(KGD)인지 여부를 확인하기 위해 집적 회로 다이(50)에 대해 수행될 수 있다. 따라서, 후속 공정을 거친 KGD인 집적 회로 다이(50)만이 패키징되고, 칩 프로브 테스팅에 실패한 다이는 패키징되지 않는다. 테스팅 후, 솔더 영역은 후속 공정 단계에서 제거될 수 있다.
유전체 층(58)은 집적 회로 다이(50)의 전면 측(50F)에 존재한다. 유전체 층(58)은 인터커넥트 구조물(54) 내에 및/또는 인터커넥트 구조물(54) 상에 존재한다. 예를 들어, 유전체 층(58)은 인터커넥트 구조물(54)의 상부 유전체 층일 수 있다. 유전체 층(58)은 다이 커넥터(56)를 측방향으로 봉지한다. 유전체 층(58)은 산화물, 질화물, 탄화물, 폴리머 등, 또는 이들의 조합일 수 있다. 유전체 층(58)은, 예를 들어, 스핀 코팅(spin coating), 라미네이션(lamination), 화학 기상 증착(chemical vapor deposition)(CVD) 등에 의해 형성될 수 있다. 초기에, 유전체 층(58)은, 유전체 층(58)의 상단 표면이 다이 커넥터(56)의 상단 표면 위에 있도록 다이 커넥터(56)를 매립할 수 있다. 다이 커넥터(56)는 집적 회로 다이(50)의 형성 동안 유전체 층(58)을 관통하여 노출된다. 다이 커넥터(56)를 노출시키면 다이 커넥터(56) 상에 존재할 수 있는 임의의 솔더 영역이 제거될 수 있다. 다이 커넥터(56) 위의 과잉 재료를 제거하기 위한 제거 공정이 다양한 층에 적용될 수 있다. 제거 공정은 화학 기계적 연마(chemical mechanical polish)(CMP), 에치백(etch-back), 이들의 조합 등과 같은 평탄화 공정일 수 있다. 평탄화 공정 후에, 다이 커넥터(56) 및 유전체 층(58)의 상단 표면들은 (공정 변동 내에서) 실질적으로 동일 평면 상에 존재하고, 집적 회로 다이(50)의 전면 측(50F)에서 노출된다.
일부 실시예에서, 집적 회로 다이(50)는 다수의 반도체 기판(52)을 포함하는 적층된 디바이스이다. 예를 들어, 집적 회로 다이(50)는 하이브리드 메모리 큐브(hybrid memory cube)(HMC) 디바이스, 고대역폭 메모리(high bandwidth memory)(HBM) 디바이스 등과 같은 다중 메모리 다이를 포함하는 메모리 디바이스일 수 있다. 그러한 실시예에서, 집적 회로 다이(50)는 실리콘 관통 비아(through-silicon via)와 같은 기판 관통 비아(through-substrate via)(TSV)에 의해 상호 연결된 다중 반도체 기판(52)을 포함한다. 반도체 기판(52)의 각각은 별도의 인터커넥트 구조물(54)을 가질 수 있다(또는 갖지 않을 수 있다).
도 2 내지 도 10은 일부 실시예에 따른 집적 회로 패키지(100)의 제조 시의 중간 스테이지의 단면도이다. 구체적으로, 집적 회로 패키지(100)는 패키지 영역(102A) 내의 하나 이상의 집적 회로 다이(50)를 패키징함으로써 형성된다. 하나의 패키지 영역(102A)의 공정이 도시되어 있지만, 임의의 수의 패키지 영역(102A)이 동시에 처리될 수 있음을 이해해야 한다. 패키지 영역(102A)은 집적 회로 패키지(100)를 형성하기 위해 후속 공정에서 싱귤레이팅될 것이다.
도 2에서, 캐리어 기판(carrier substrate)(102)이 제공되고, 방출 층(release layer)(104)이 캐리어 기판(102) 상에 형성된다. 캐리어 기판(102)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(102)은 웨이퍼일 수 있어서, 캐리어 기판(102) 상에 다중 패키지가 동시에 형성될 수 있게 된다. 방출 층(104)은 폴리머 기반 재료로 형성될 수 있으며, 이는 후속 단계에서 형성될 상부 구조물로부터 캐리어 기판(102)과 함께 제거될 수 있다. 일부 실시예에서, 방출 층(104)은, 가열시, 접착성 특성을 상실하는 에폭시 기반 열 방출 재료, 예를 들어, 광-열 변환(light-to-heat-conversion)(LTHC) 방출 코팅이다. 다른 실시예에서, 방출 층(104)은 자외선(UV) 광에 노출시 접착성 특성을 상실하는 자외선(UV) 접착제(glue)일 수 있다. 방출 층(104)은 액체로서 디스펜싱되어 경화될 수 있거나, 캐리어 기판(102) 상에 라미네이트된 라미네이트 필름일 수 있거나, 또는 이와 유사한 것일 수 있다. 방출 층(104)의 상단 표면은 평탄화될 수 있고, 높은 평탄도를 가질 수 있다.
집적 회로 다이(50)(예컨대, 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B))와 같은 반도체 다이는 방출 층(104) 상에 배치된다. 원하는 타입 및 수량의 집적 회로 다이(50)가 각 패키지 영역(102A)에 배치된다. 집적 회로 다이(50)는, 예컨대, 픽 앤 플레이스(pick-and-place) 공정에 의해 배치될 수 있다. 도시된 실시예에서, 각 패키지 영역(102A) 내의 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)를 포함하는 다수의 집적 회로 다이(50)가 서로 인접하게 배치된다. 제1 집적 회로 다이(50A)는 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 시스템 온 칩(SoC), 마이크로컨트롤러 등과 같은 로직 디바이스일 수 있다. 제2 집적 회로 다이(50B)는 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이, 하이브리드 메모리 큐브(HMC) 모듈, 고대역폭 메모리(HBM) 모듈, 등과 같은 메모리 디바이스일 수 있다. 일부 실시예에서, 집적 회로 다이(50A, 50B)는 SoC 다이와 같은 동일한 타입의 다이일 수 있다. 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)는 동일한 기술 노드의 공정에서 형성될 수 있거나, 서로 다른 기술 노드의 공정에서 형성될 수 있다. 예를 들어, 제1 집적 회로 다이(50A)는 제2 집적 회로 다이(50B)보다 더 진보된 공정 노드일 수 있다. 집적 회로 다이(50A, 50B)는 서로 다른 사이즈(예컨대, 상이한 높이 및/또는 표면적)를 가질 수 있거나, 동일한 사이즈(예컨대, 동일한 높이 및/또는 표면적)를 가질 수 있다.
도 3에서, 봉지재(108)는 집적 회로 다이(50) 주위와 방출 층(104) 상에 형성된다. 형성 후에, 봉지재(108)는 집적 회로 다이(50)를 봉지한다. 봉지재(108)는 몰딩 화합물, 에폭시 등일 수 있다. 일부 실시예에서, 봉지재(108)는 내부에 충전재를 배치한 폴리머 수지를 포함한다. 봉지재(108)는 압축 몰딩, 전사 몰딩 등에 의해 도포될 수 있고, 집적 회로 다이(50)가 매립되거나 덮이도록 캐리어 기판(102) 위에 디스펜싱될 수 있다. 봉지재(108)는 집적 회로 다이(50) 사이의 갭 영역에 더 디스펜싱된다. 봉지재(108)는 액체 또는 반 액체 형태로 도포된 후 경화될 수 있다. 집적 회로 다이(50)의 다이 커넥터(56)를 노출시키기 위해 봉지재(108)에 대해 평탄화 공정이 수행될 수 있다. 평탄화 공정은 다이 커넥터(56)가 노출될 때까지 봉지재(108) 및 집적 회로 다이(50)(예컨대, 다이 커넥터(56) 및 유전체 층(58))의 재료를 제거할 수 있다. 평탄화 공정 후에, 봉지재(108) 및 집적 회로 다이(50)(예컨대, 다이 커넥터(56) 및 유전체 층(58))의 상단 표면들은 (공정 변동 내에서) 실질적으로 동일 평면 상에 존재한다. 평탄화 공정은, 예를 들어, 화학 기계적 연마(CMP), 연삭 공정 등일 수 있다. 일부 실시예에서, 예를 들어, 다이 커넥터(56)가 이미 노출된 경우 평탄화 공정은 생략될 수 있다.
그 후, 유전체 층(110)이 봉지재(108) 및 집적 회로 다이(50) 상에 (예컨대, 다이 커넥터(56) 및 유전체 층(58) 상에) 퇴적된다. 유전체 층(110)은 스핀 코팅, 라미네이션, CVD 등에 의해 형성될 수 있는 PBO, 폴리이미드, BCB 기반 폴리머, 환형 올레핀 코폴리머, 아크릴 기반 코폴리머 등과 같은 리소그래피 마스크를 사용하여 패터닝될 수 있는 감광성 재료로 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 허용 가능한 유전체 재료가 사용될 수 있다. 이어서, 유전체 층(110)이 패터닝된다. 패터닝은 유전체 층(110) 내에 개구부(112)를 형성하여 다이 커넥터(56)의 부분을 노출시킨다. 패터닝은 유전체 층(110)이 감광성 재료인 경우 유전체 층(110)을 노광 및 현상하거나, 예를 들어 이방성 에칭을 사용하는 에칭과 같은 허용 가능한 공정에 의해 수행될 수 있다.
도 4에서, 언더 범프 야금 층(under-bump metallurgy layer)(UBML)(114)이 개구부(112) 내에 형성된다. UBML(114)은 유전체 층(110)의 주 표면 상의 그리고 이를 따라 연장되는 라인 부분(line portion), 및 유전체 층(110)을 관통하여 연장되어 UBML(114)을 집적 회로 다이(50)의 다이 커넥터(56)에 물리적 및 전기적으로 연결시키는 비아 부분(via portion)을 갖는다. 관통 비아(116)는 UBML(114)의 라인 부분 상에 형성되고, 일부 UBML(114)은 관통 비아(116)가 없는 상태로 남아 있다. UBML(114) 및 관통 비아(116)는 집적 회로 패키지(100)의 상위 층에 연결하기 위해 사용될 것이다.
UBML(114) 및 관통 비아(116)를 형성하기 위한 일 예로서, 시드 층(122)이 유전체 층(110) 위에 그리고 개구부(112)에 형성된다. 일부 실시예에서, 시드 층(122)은 금속 층이며, 이는 단일 층 또는 서로 다른 재료로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있다. 일부 실시예에서, 시드 층(122)은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층(122)은, 예를 들어, PVD 등을 사용하여 형성될 수 있다. 그 후, 시드 층(122) 상에 제1 포토레지스트가 형성되고 패터닝된다. 제1 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 노광될 수 있다. 제1 포토레지스트의 패턴은 UBML(114)에 해당한다. 패터닝은 시드 층(122)을 노출시키기 위해 제1 포토레지스트를 관통하는 개구부를 형성한다. 그 후, 제1 포토레지스트의 개구부 내 및 시드 층(122)의 노출된 부분 상에 금속(124)이 형성된다. 금속(124)은 도금에 의해, 예를 들어, 무전해 도금 또는 시드 층(122)으로부터의 전기 도금, 등에 의해 형성될 수 있다. 금속(124)은 구리, 티타늄, 텅스텐, 알루미늄 등으로 형성될 수 있다. 제1 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 그 후, 시드 층(122) 및 금속(124) 상에 제2 포토레지스트가 형성되고 패터닝된다. 제2 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 노광될 수 있다. 제2 포토레지스트의 패턴은 관통 비아(116)에 해당한다. 그 후, 금속(124)의 추가 부분이 제2 포토레지스트의 개구부에 형성된다. 금속(124)의 추가 부분은 도금에 의해, 예를 들어, 무전해 도금 또는 시드 층(122)으로부터 도금된 금속(124)의 원래 부분으로부터의 전기 도금, 등에 의해 형성될 수 있다. 일부 실시예에서, 금속(124)이 단일 연속 금속 층이 되도록 금속(124)의 다양한 부분 사이에는 시드 층이 형성되지 않는다. 제2 포토레지스트 및 상부에 금속(124)이 형성되어 있지 않은 시드 층(122)의 부분은 제거된다. 제2 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 제2 포토레지스트가 제거된 후, 시드 층(122)의 노출된 부분은, 예를 들어, 허용 가능한 에칭 공정을 사용하여, 예를 들어, 습식 또는 건식 에칭에 의해 제거된다. 시드 층(122) 및 금속(124)의 나머지 부분은 전도성 피처(126)를 형성한다. 전도성 피처(126)는 (관통 비아(116)에 해당하는) 상부 비아 부분(126VU), (UBML(114)의 라인 부분에 해당하는) 라인 부분(126L), 및 (UBML(114)의 비아 부분에 해당하는) 하부 비아 부분(126VL)을 갖는다. 상부 비아 부분(126VU)은 하부 비아 부분(126VL)으로부터 측방향으로 오프셋될 수 있다.
도 5에서, 인터커넥션 다이(interconnection die)(130)와 같은 반도체 다이가 UBML(114)에 부착된다. 인터커넥션 다이(130)는 로컬 실리콘 인터커넥트(local silicon interconnect)(LSI), 대규모 통합 패키지, 인터포저 다이 등일 수 있다. 인터커넥션 다이(130)는 기판(132)을 포함하며, 기판(132) 내 및/또는 기판(132) 상에는 전도성 피처가 형성된다. 기판(132)은 반도체 기판, 유전체 층 등일 수 있다. 인터커넥션 다이(130)는 인터커넥션 다이(130)의 전면 측에 배치된 다이 커넥터(134)를 사용하여 UBML(114)에 연결된다. 다이 커넥터(134) 중 일부는 기판(132) 내로 또는 기판(132)을 관통하여 연장되는 기판 관통 비아(TSV)(136)를 사용하여 인터커넥션 다이(130)의 후면 측에 전기적으로 연결될 수 있다. 도시된 실시예에서, TSV(136)는 그들이 인터커넥션 다이(130)의 후면 측에서 노출되도록 기판(132)을 관통하여 연장된다. 다른 실시예에서, 인터커넥션 다이(130)의 재료(예컨대, 유전체 재료 또는 반도체 재료)가 TSV(136)를 덮을 수 있다.
인터커넥션 다이(130)가 LSI인 실시예에서, 인터커넥션 다이(130)는 다이 브리지(die bridge)(138)를 포함하는 브리지 구조물일 수 있다. 다이 브리지(138)는, 예컨대, 기판(132) 내 및/또는 기판(132) 상에 형성된 금속화 층일 수 있고, 각 다이 커넥터(134)를 다른 다이 커넥터(134)에 상호 연결하도록 기능한다. 따라서, LSI는 집적 회로 다이(50)(예컨대, 집적 회로 다이(50A, 50B)(도 2 참조)를 직접 연결하고 통신을 가능하게 하는 데 사용될 수 있다. 그러한 실시예에서, 인터커넥션 다이(130)는 각 인터커넥션 다이(130)가 하부의 집적 회로 다이(50)와 중첩하도록 집적 회로 다이(50) 간에 배치된 영역 위에 배치될 수 있다. 일부 실시예에서, 인터커넥션 다이(130)는 로직 디바이스 및/또는 메모리 디바이스를 더 포함할 수 있다.
전도성 커넥터(140)는 UBML(114) 및/또는 다이 커넥터(134) 주위에 형성된다. 전도성 커넥터(140)는 볼 그리드 어레이(ball grid array)(BGA) 커넥터, 솔더 볼, 금속 기둥, 제어형 붕괴 칩 연결(controlled collapse chip connection)(C4) 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-침지 금 기법(electroless nickel-electroless palladium-immersion gold technique)(ENEPIG)으로 형성된 범프 등일 수 있다. 전도성 커넥터(140)는 전도성 재료, 예를 들어, 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석, 등 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 전도성 커넥터(140)는 증발(evaporation), 전기 도금(electroplating), 인쇄(printing), 솔더 전사(solder transfer), 볼 배치(ball placement) 등을 통해 솔더 층을 초기에 형성함으로써 형성된다. 일단 솔더 층이 구조물 상에 형성되었다면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우(reflow)가 수행될 수 있다. 인터커넥션 다이(130)는 전도성 커넥터(140)를 사용하여 UBML(114)에 연결된다. 인터커넥션 다이(130)를 연결하는 것은 인터커넥션 다이(130)를 배치하고 전도성 커넥터(140)를 리플로우하여 다이 커넥터(134)를 하부의 UBML(114)에 물리적으로 그리고 전기적으로 연결하는 것을 포함할 수 있다.
일부 실시예에서, 언더필(underfill)(142)은 전도성 커넥터(140) 주위에 그리고 유전체 층(110)과 인터커넥션 다이(130) 사이에 형성된다. 언더필(142)은 전도성 커넥터(140)의 리플로우로 인해 발생되는 응력을 감소시킬 수 있고, 조인트(joint)를 보호할 수 있다. 언더필(142)은 또한 인터커넥션 다이(130)를 유전체 층(110)에 단단히 접합하고, 구조적 지지 및 환경 보호를 제공하기 위해 포함될 수 있다. 언더필(142)은 몰딩 화합물, 에폭시 등으로 형성될 수 있다. 언더필(142)은 인터커넥션 다이(130)가 부착된 후 모세관 흐름(capillary flow) 공정에 의해 형성될 수 있거나, 인터커넥션 다이(130)가 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수 있다. 언더필(142)은 액체 또는 반액체 형태로 도포된 후 경화될 수 있다.
도 6에서, 접착 층(152)은 전도성 피처(126)(예컨대, UBML(114) 및 관통 비아(116))의 상단 표면 및 측벽 상에 컨포멀하게(conformally) 형성된다. 접착 층(152)은 또한 (만약 TSV(136)가 인터커넥션 다이(130)의 후면 측에서 노출되는 경우) TSV(136)의 상단 표면 상에 형성될 수 있다. 그 후, 봉지재(154)가 전도성 피처(126) 및 인터커넥션 다이(130) 주위에 형성되므로, 접착 층(152)은 봉지재(154)와 전도성 피처(126) 사이에 배치된다. 접착 층(152) 및 봉지재(154)의 조성 및 형성 방법은 이어서 도 7a 내지 도 7d에 대해 더 상세히 설명될 것이다. 형성 후에, 봉지재(154)는 전도성 피처(126)/접착 층(152) 및 인터커넥션 다이(130)를 봉지한다. 봉지재(154)는 전도성 피처(126)/접착 층(152) 및 인터커넥션 다이(130)가 매립되거나 덮이도록 캐리어 기판(102) 위에 디스펜싱될 수 있고, 전도성 피처(126)/접착 층(152)과 인터커넥션 다이(130) 사이의 갭 영역에 디스펜싱될 수 있다.
이어서 상세히 기술되는 바와 같이, 봉지재(154)는 폴리머 수지를 포함하는 재료로 형성되고, 접착 층(152)은 봉지재(154)의 폴리머 수지 및 전도성 피처(126)의 금속 모두에 화학적으로 결합되는 접착제 화합물로 형성된다. 따라서, 전도성 피처(126)와 봉지재(154) 간의 접착 강도가 개선될 수 있다. 접착 층(152)은 전도성 피처(126)와 봉지재(154) 간의 접착 강도의 원하는 개선을 허용할 정도로 충분한 두께로 형성된다. 예를 들어, 접착 층(152)은 5nm 내지 1000nm의 범위의 두께 T1로, 예컨대, 30nm 내지 300nm 범위의 두께로 형성될 수 있다. 전도성 피처(126)와 봉지재(154) 간의 접착 강도를 개선하게 되면, 특히 신뢰성 테스팅과 같은 후속 공정 동안 전도성 피처(126)로부터 봉지재(154)의 박리를 방지하는 데 도움이 될 수 있으며, 이에 의해 집적 회로 패키지(100)의 제조 수율 및 신뢰성을 개선할 수 있다.
도 7a 내지 도 7d는 접착 층(152) 및 봉지재(154)의 형성 시의 중간 스테이지의 단면도이다. 하나의 전도성 피처(126)에 대한 공정이 도시되고 설명되지만, 임의의 수의 전도성 피처(126) 및 TSV(136)가 (그들이 인터커넥션 다이(130)의 후면 측에서 노출되는 경우) 동시에 처리될 수 있음을 이해해야 한다.
도 7a에서, 전도성 피처(126)는 선택적으로 세정 공정(150)에 의해 미리 세정된다. 세정 공정(150)은 전도성 피처(126)로부터 천연 산화물 및/또는 잔류물을 제거하도록 수행될 수 있다. 잔류물은 전도성 피처(126)의 형성으로부터(예컨대, 시드 층(122)의 에칭으로부터, 도 4 참조)의 에칭 부산물일 수 있다. 일부 실시예에서, 세정 공정(150)은 시트르산, 염산, 황산 등과 같은 하나 이상의 산(들)을 포함하는 세정 용액에 전도성 피처(126)를 침지하는 것을 포함한다. 전도성 피처(126)는 이들을 세정 용액에 담그거나, 세정 용액으로 분무하는 등에 의해, 세정 용액에 침지될 수 있다. 전도성 피처(126)는 5초 내지 10분의 범위의 지속 기간 동안 세정 용액에 침지될 수 있다. 침지 동안, 세정 용액은 실온(예컨대, 약 20℃)에 있을 수 있다. 일부 실시예에서, 세정 공정(150)은 침지 후에 세정 용액을 제거하기 위해 전도성 피처(126)를 세척(rinsing)하는 것을 더 포함한다. 전도성 피처(126)는 5초 내지 3분의 범위의 지속 기간 동안 탈이온수(DI water)와 같은 물로 세척될 수 있다. 세척 동안, 물은 실온일 수 있다. 일부 실시예에서, 세정 공정(150)은 세척 후 물을 제거하기 위해 전도성 피처(126)를 건조시키는 것을 더 포함한다. 전도성 피처(126)는 10초 내지 10분의 범위의 지속 기간 동안 질소와 같은 불활성 가스를 함유하는 환경에 노출시킴으로써 건조될 수 있다. 건조 동안, 환경의 온도는 실온 내지 80℃의 범위의 온도일 수 있다.
도 7b에서, 접착 층(152)은 전도성 피처(126)의 상단 표면 및 측벽 상에 컨포멀하게 형성된다. 접착 층(152)은 접착제 화합물의 하나 이상의 일분자층(monolayer)을 포함한다. 다양한 실시예에서: 접착 층(152)은 단일 접착제 화합물의 복수의 일분자층을 포함하고; 접착 층(152)은 서로 다른 접착제 화합물의 복수의 일분자층을 포함하고; 접착제 화합물(들)의 일부 또는 전부는 유기 화합물이고; 접착제 화합물(들)의 일부 또는 전부는 무기 화합물이다. 접착 층(152)은 금속 표면에 접착제 화합물을 선택적으로 퇴적하는 퇴적 공정에 의해 형성되며, 반도체 표면이나 유전체 표면 상에 접착제 화합물을 퇴적하지는 않는다.
도시된 실시예에서, 접착 층(152)은 유기 화합물인 접착제 화합물(152A)을 포함한다. 설명의 명확성을 위해 접착제 화합물(152A)의 하나의 일분자층이 도시되지만, 접착제 화합물(152A)의 복수의 일분자층이 형성될 수 있음을 이해해야 한다. 접착제 화합물(152A)의 각 분자는 선두 기(head group) 및 말단 기(end group)를 포함한다. 선두 기는 전도성 피처(126)의 금속(예컨대, 구리)에 결합되는 질소 함유 방향족 화합물(예컨대, 적어도 하나의 질소 원자를 갖는 방향족 화합물)이다. 방향족 화합물은 배위 공유 결합(coordinate covalent bond)을 형성하기 위해 금속(예컨대, 전도성 피처(126))과 선택적으로 반응하는 화합물이고, 결합을 형성하기 위해 반도체 또는 유전체와 반응하지는 않는다. 다시 말해서, 접착제 화합물(152A)은, 예컨대, 유전체 층(110) 및 기판(132)(도 6 참조)의 재료에 대해 화학적으로 불활성이어서, 접착제 화합물(152A)은 유전체 층(110)의 유전체 재료 또는 기판(132)의 반도체 재료에는 결합되지 않는다. 일부 실시예에서, 방향족 화합물은 트리아졸(triazole) 또는 티아졸(thiazole)과 같은 아졸(azole) 화합물(예컨대, 질소 함유 헤테로사이클릭 고리)이다. 다른 허용 가능한 방향족 화합물이 사용될 수 있다. 말단 기는 봉지재(154)의 재료(예컨대, 폴리머 수지)에 결합되는 아민(amine)이며, 이는 이후에 더 자세히 설명될 것이다. 일부 실시예에서, 아민은 아미노기(NH2)이다. 일부 실시예에서, 말단 기는 선두 기에 또한 결합될 수 있는 화합물이고, 이에 따라 접착제 화합물(152A)의 다중 층이 형성될 수 있다.
접착제 화합물(152A)은 물 및/또는 유기 용매 내에 접착제 함유 전구체를 포함하는 접착제 용액에 전도성 피처(126)를 침지하는 것을 포함하는 퇴적 공정에 의해 형성될 수 있다. 전도성 피처(126)는 접착제 용액에 담그거나, 접착제 용액으로 분무하는 등에 의해 접착제 용액에 침지될 수 있다. 접착제 함유 전구체는 접착제 화합물(152A)을 함유한다. 접착제 화합물(152A)이 아졸 화합물을 포함하는 실시예에서, 접착제 함유 전구체는 아래의 화학식 1로 표현되는 아졸 실란 화합물일 수 있으며, 여기서, X는 ―NH2를 나타내고; Y는 ―NH― 또는 ―S―를 나타내고; R은 ―CH3 또는 ―CH2CH3을 나타내고; m은 1 내지 12 범위의 정수를 나타내고; n은 0 또는 1 내지 3의 범위의 정수를 나타낸다.
이러한 아졸 실란 화합물은 실란 화합물에 결합된 아졸 화합물(예컨대, 접착제 화합물(152A))을 함유하고 있다. 적합한 아졸 실란 화합물의 일 예는 미국 특허 제9,688,704호에 기재되어 있으며, 이는 그 전체가 본원에 참고로 포함된다. 접착제 용액 내 접착제 함유 전구체는 0.01 중량% 내지 100 중량%의 범위의 농도를 가질 수 있다. 접착제 용액은 5 내지 12의 범위의 pH를 갖는 산성 또는 염기성일 수 있다. 침지 동안, 접착제 화합물(152A)은 접착제 함유 전구체로부터 해리되고 전도성 피처(126)의 상단 표면 및 측벽과 같은 노출된 금속 표면에 결합된다. 접착제 함유 전구체가 아졸 실란 화합물인 이전 예를 계속하면, 아졸 화합물에서 질소와의 탄소 이중 결합 중 하나가 끊어져 질소가 전도성 피처(126)의 금속(예컨대, 구리)에 결합될 수 있다. 이전에 설명된 바와 같이, 접착제 화합물(152A)은 반도체 표면 또는 유전체 표면에 결합되지 않으며, 따라서 이들 표면은 또한 이들 표면 상에 접착제 화합물(152A)을 퇴적시킬 위험 없이 접착제 용액에 침지될 수 있다. 침지 동안, 접착제 용액의 온도는 실온 내지 80℃의 범위의 온도일 수 있다. 전도성 피처(126)는 5초 내지 10분의 범위의 지속 기간 동안 접착제 용액에 침지될 수 있다. 이러한 범위의 파라미터로 침지를 수행하면 접착 층(152)은 원하는 두께(이전에 설명됨)로 형성될 수 있다. 이들 범위 밖의 파라미터로 침지를 수행하면 접착 층(152)은 원하는 두께로 형성되지 않을 수 있다.
일부 실시예에서, 퇴적 공정은 침지 후에 접착제 용액을 제거하기 위해 전도성 피처(126)를 세척하는 것을 더 포함한다. 전도성 피처(126)는 5초 내지 3분의 범위의 지속 기간 동안 탈이온수(DI water)와 같은 물로 세척될 수 있다. 세척 동안, 물은 실온일 수 있다. 일부 실시예에서, 퇴적 공정은 세척 후 물을 제거하기 위해 전도성 피처(126)를 건조시키는 것을 더 포함한다. 전도성 피처(126)는 10초 내지 10분의 범위의 지속 기간 동안 공기를 포함하는 환경에 노출됨으로써 건조될 수 있다. 건조 동안, 환경의 온도는 실온 내지 80℃의 범위의 온도일 수 있다.
도 7c에서, 봉지재(154)는 전도성 피처(126) 주위에 디스펜싱된다. 봉지재(154)는 몰딩 화합물, 에폭시 등으로 형성될 수 있으며, 이는 압축 몰딩, 전사 몰딩 등으로 도포될 수 있다. 봉지재(108)와 봉지재(154)는 동일한 재료로 형성될 수 있거나, 서로 다른 재료를 포함할 수 있다. 도시된 실시예에서, 봉지재(154)는 내부에 충전재(154B)가 배치된 폴리머 수지(154A)를 포함한다. 폴리머 수지(154A)는 에폭시 수지, 아크릴레이트 수지, 폴리이미드 수지 등일 수 있다. 충전재(154B)는 실리카, 황산 바륨 등으로 형성될 수 있다. 다른 허용 가능한 수지/충전재가 사용될 수 있다. 접착제 화합물(152A)이 아졸 화합물을 포함하는 일부 실시예에서, 봉지재(154)는 에폭시이고, 폴리머 수지(154A)는 에폭시 수지이다. 봉지재(154)는 액체 또는 반 액체 형태로 도포된 후 경화될 수 있다. 폴리머 수지(154A)의 각 분자는 말단 기를 갖는다. 일부 실시예에서, 말단 기는 에틸렌 옥사이드이며, 이는 이후에 보다 상세하게 설명되는 바와 같이, 접착제 화합물(152A)의 말단 기(예컨대, 아미노기)와 공유 결합을 형성할 수 있다.
도 7d에서, 봉지재(154)의 재료와 접착 층(152)의 재료 사이에는 결합이 형성된다. 이러한 결합은, 예컨대, 봉지재(154)를 경화시키는 공정 동안 형성될 수 있다. 다시 말해서, 봉지재(154)를 경화함과 동시에 봉지재(154)를 접착 층(152)에 결합시키는 경화 공정이 수행될 수 있다. 경화 공정은, 예컨대, 150℃ 내지 250℃의 범위의 온도에서 봉지재(154)를 어닐링함으로써 수행될 수 있다.
접착제 화합물(152A)이 아미노의 말단 기를 포함하고 폴리머 수지(154A)가 에틸렌 산화물의 말단 기를 포함하는 이전의 예를 계속하면, 경화 공정은 접착제 화합물(152A)에서 NH 기와 수소 간의 결합을 끊고, 폴리머 수지(154A)에서 산소와 탄소 간의 결합을 끊는다. 폴리머 수지(154A)로부터의 탄소는 그 후 접착제 화합물(152A) 내의 NH 기에 결합될 수 있고, 따라서 접착제 화합물(152A)과 폴리머 수지(154A) 간의 공유 결합을 형성할 수 있게 된다. 폴리머 수지(154A)로부터의 산소는 또한 접착제 화합물(152A)로부터의 수소에 결합될 수 있고, 따라서 OH 기를 형성할 수 있게 된다. 접착제 화합물(152A)과 폴리머 수지(154A) 간의 공유 결합은 강력하고, 전도성 피처(126)를 봉지재(154)에 화학적으로 결합시킨다. 따라서, 전도성 피처(126)와 봉지재(154) 간의 접착 강도는 개선될 수 있다.
도 7a 내지 도 7d가 하나의 전도성 피처(126)에 대한 공정을 도시하고 설명하지만, 동일한 공정이 또한 (만약 TSV(136)가 인터커넥션 다이(130)의 후면 측에서 노출되는 경우, 도 6 참조) TSV(136)의 상단 표면 상에 접착 층(152)을 형성할 수 있음을 이해해야 한다. 이전에 설명된 바와 같이, 접착제 화합물(152A)은 반도체 표면 또는 유전체 표면에 결합되지 않으며, 따라서 기판(132)의 표면은 또한 이들 표면 상에 접착제 화합물(152A)을 퇴적시킬 위험 없이 접착제 용액에 침지될 수 있다.
도 8에서, 전도성 피처(126) 및 TSV(136)를 노출시키기 위해 봉지재(154)에 대해 제거 공정이 수행될 수 있다. 제거 공정은 전도성 피처(126) 및 TSV(136)가 노출될 때까지 봉지재(154), 접착 층(152), TSV(136), 기판(132), 및 전도성 피처(126)의 재료를 제거할 수 있다. 제거 공정은 화학 기계적 연마(CMP), 에치백, 이들의 조합 등과 같은 평탄화 공정일 수 있다. 평탄화 공정 후에, 봉지재(154), 접착 층(152), 및 인터커넥션 다이(130)(예컨대, 기판(132) 및 TSV(136))의 상단 표면들은 (공정 변동 내에서) 실질적으로 동일 평면 상에 존재한다. 이후에 더 상세히 설명되는 바와 같이, 평탄화 공정 후에, 봉지재(154) 및 전도성 피처(126)(예컨대, 관통 비아(116))의 상단 표면들은 (공정 변동 내에서) 동일 평면 상에 존재할 수도 있고 아닐 수도 있다. 일부 실시예에서, 예를 들어, 전도성 피처(126) 및 TSV(136)가 이미 노출된 경우 평탄화 공정이 생략될 수 있다.
도 9에서, 재배선 구조물(160)은 봉지재(154), 접착 층(152), 전도성 피처(126)(예컨대, 관통 비아(116)), 및 인터커넥션 다이(130)(예컨대, 기판(132) 및 TSV(136))의 상단 표면들 상에 형성된다. 재배선 구조물(160)은 유전체 층(162), 및 유전체 층(162) 간의 금속화 층(164)(때때로 재배선 층 또는 재배선 라인으로 지칭됨)을 포함한다. 예를 들어, 재배선 구조물(160)은 제각기의 유전체 층(162)에 의해 서로 분리된 복수의 금속화 층(164)을 포함할 수 있다. 재배선 구조물(160)의 금속화 층(164)은 전도성 피처(126)(예컨대, 관통 비아(116)) 및 인터커넥션 다이(130)(예컨대, TSV(136))에 연결된다. 구체적으로, 금속화 층(164)은 전도성 피처(126) 및 TSV(136)에 의해 집적 회로 다이(50)에 연결된다.
일부 실시예에서, 유전체 층(162)은, 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 기반 폴리머 등과 같은 감광성 재료일 수 있는 폴리머로 형성된다. 다른 실시예에서, 유전체 층(162)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물; 등으로 형성된다. 유전체 층(162)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 각 유전체 층(162)이 형성된 후, 하부 전도성 피처(126), TSV(136), 또는 금속화 층(164)의 부분들과 같은 하부 전도성 피처를 노출시키도록 패터닝된다. 패터닝은 허용 가능한 공정에 의해, 예를 들어, 유전체 층(162)이 감광성 재료일 때 유전체 층(224)을 광에 노출시키는 것에 의해, 또는 예를 들어, 이방성 에칭을 사용하는 에칭에 의해 형성될 수 있다. 유전체 층(162)이 감광성 재료인 경우, 유전체 층(162)은 노광 후에 현상될 수 있다.
금속화 층(164)의 각각은 전도성 비아 및/또는 전도성 라인을 포함한다. 전도성 비아는 유전체 층(162)을 관통하여 연장되고, 전도성 라인은 유전체 층(162)을 따라 연장된다. 금속화 층을 형성하기 위한 일 예로서, 시드 층(도시되지 않음)이 제각기의 하부 피처 위에 형성된다. 예를 들어, 시드 층은 제각기의 유전체 층(162) 상에 그리고 제각기의 유전체 층(162)을 관통하는 개구부 내에 형성될 수 있다. 일부 실시예에서, 시드 층은 금속 층이며, 이는 단일 층 또는 서로 다른 재료로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 PVD 등의 퇴적 공정을 사용하여 형성될 수 있다. 그 후, 시드 층 상에는 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 층에 해당한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트를 관통하는 개구부를 형성한다. 포토레지스트의 개구부 내 및 시드 층의 노출된 부분 상에는 전도성 재료가 형성된다. 전도성 재료는 도금에 의해, 예를 들어, 무전해 도금 또는 시드 층으로부터의 전기 도금, 등에 의해 형성될 수 있다. 전도성 재료는 금속 또는 금속 합금, 예를 들어, 구리, 티타늄, 텅스텐, 알루미늄, 등 또는 이들의 조합을 포함할 수 있다. 그 후, 포토레지스트 및 상부에 전도성 재료가 형성되어 있지 않은 시드 층의 부분은 제거된다. 포토레지스트는 허용 가능한 애싱 또는 스트리핑 공정에 의해, 예를 들어, 산소 플라즈마 등을 사용하여 제거될 수 있다. 일단 포토레지스트가 제거되면, 시드 층의 노출된 부분은, 예를 들어, 허용 가능한 에칭 공정을 사용하여, 예를 들어, 습식 또는 건식 에칭에 의해 제거된다. 시드 층 및 전도성 재료의 나머지 부분은 재배선 구조물(160)의 한 레벨에 대한 금속화 층을 형성한다.
재배선 구조물(160)은 일 예로서 도시되어 있다. 도시된 것보다 더 많거나 더 적은 수의 유전체 층(162) 및 금속화 층(164)이 이전에 설명된 단계를 반복하거나 생략함으로써 재배선 구조물(160) 내에 형성될 수 있다.
언더 범프 금속화(under-bump metallization)(UBM)(166)는 전면 측 재배선 구조물(160)에 대한 외부 연결을 위해 형성된다. UBM(166)은 재배선 구조물(160)의 상부 유전체 층(162U)의 주 표면 상의 그리고 이를 따라 연장되는 범프 부분, 및 재배선 구조물(160)의 상부 금속화 층(164U)과 물리적으로 그리고 전기적으로 연결하기 위해 재배선 구조물(160)의 상부 유전체 층(162U)을 관통하여 연장되는 비아 부분을 갖는다. 그 결과, UBM(166)은 전도성 피처(126)(예컨대, 관통 비아(116)) 및 인터커넥션 다이(130)(예컨대, TSV(136))에 전기적으로 연결된다. UBM(166)은 금속화 층(164)과 동일한 재료로 형성될 수 있고, 금속화 층(164)과 유사한 공정에 의해 형성될 수 있다. 일부 실시예에서, UBM(166)은 금속화 층(164)과는 상이한 사이즈를 갖는다.
전도성 커넥터(168)는 UBM(166) 상에 형성된다. 전도성 커넥터(168)는 볼 그리드 어레이(BGA) 커넥터, 솔더 볼, 금속 기둥, 제어형 붕괴 칩 연결(C4) 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-침지 금 기법(ENEPIG)으로 형성된 범프 등일 수 있다. 전도성 커넥터(168)는 전도성 재료, 예를 들어, 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석, 등 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 전도성 커넥터(168)는 증발, 전기 도금, 인쇄, 솔더 전사, 볼 배치 등을 통해 솔더 층을 초기에 형성함으로써 형성된다. 일단 솔더 층이 구조물 상에 형성되었다면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수 있다. 다른 실시예에서, 전도성 커넥터(168)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 기둥(예를 들어, 구리 기둥)을 포함한다. 금속 기둥은 솔더가 없을 수 있고, 실질적으로 수직 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡 층이 금속 기둥의 상단 상에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금, 등 또는 이들의 조합을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다.
도 10에서, 캐리어 기판 디본딩(carrier substrate debonding)은 집적 회로 다이(50) 및 봉지재(108)로부터 캐리어 기판(102)을 분리(또는 "디본딩")하기 위해 수행된다. 일부 실시예에서, 이러한 디본딩은, 방출 층(104)이 광의 열로 분해되고 캐리어 기판(102)이 제거될 수 있도록, 방출 층(104) 상에 레이저 광 또는 UV 광과 같은 광을 투사하는 것을 포함한다.
집적 회로 패키지(100)의 형성을 완료하기 위해 추가 공정이 수행될 수 있다. 예를 들어, 패키지 영역(102A)은 복수의 집적 회로 패키지(100)를 형성하기 위해 싱귤레이팅될 수 있다. 싱귤레이션 공정(singulation process)은, 예컨대, 패키지 영역(102A) 간의 스크라이브 라인 영역을 따라 소잉(sawing)하는 것을 포함할 수 있다. 소잉은 패키지 영역(102A)을 서로 싱귤레이팅하고, 결과적인 집적 회로 패키지(100)는 제각기의 패키지 영역(102A)으로부터 생성된다.
도 11a 및 도 11b는 일부 실시예에 따른 집적 회로 패키지(100)의 단면도이다. 도 10으로부터의 영역(11)의 상세도가 도시되어 있다. 보다 명확하게 도시된 바와 같이, 접착 층(152)은 시드 층(122)의 측벽을 따라 그리고 해당 전도성 피처(126)의 금속(124)의 상단 표면 및 측벽을 따라 연장된다. 구체적으로, 접착 층(152)은 관통 비아(116) 및 UBML(114) 모두의 측벽을 따라 그리고 UBML(114)의 상단 표면을 따라 연장된다.
앞서 설명된 바와 같이, 전도성 피처(126)를 노출시키기 위해 봉지재(154)에 대해 평탄화 공정이 수행될 수 있다. 일부 실시예에서, 평탄화 공정 동안 스미어링(smearing)이 발생하지 않으므로, 도 11a에 도시된 바와 같이, 전도성 피처(126), 봉지재(154), 및 접착 층(152)의 상단 표면들은 실질적으로 동일 평면 상에 존재하게 된다. 일부 실시예에서, 평탄화 공정 동안 스미어링이 발생하므로, 도 11b에 도시된 바와 같이, 전도성 피처(126)의 상단 표면은 봉지재(154) 및 접착 층(152)의 상단 표면들 아래로 리세싱된다. 예를 들어, 전도성 피처(126)의 상단 표면은 봉지재(154) 및 접착 층(152)의 상단 표면 아래로 0.1㎛ 내지 1㎛의 범위의 거리 D1만큼 리세싱될 수 있다. 스미어링은 평탄화 공정 동안 봉지재(154), 접착 층(152), 및 전도성 피처(126)의 재료들의 제거 레이트를 제어함으로써 유발 또는 방지될 수 있다. 스미어링이 발생할 경우, 재배선 구조물(160)의 하부 유전체 층(162L) 및 재배선 구조물(160)의 하부 금속화 층(164L)은 전도성 피처(126) 위의 리세스 내로 연장되게 형성되므로, 하부 유전체 층(162L) 및 하부 금속화 층(164L)의 하단 표면들은 접착 층(152) 및 봉지재(154)의 상단 표면들보다 유전체 층(110)에 더 가깝게 배치된다. 따라서, 하부 유전체 층(162L)의 부분은 접착 층(152)의 측벽을 따라 접촉 및 연장한다.
도 12는 일부 실시예에 따른 집적 회로 디바이스(300)의 단면도이다. 집적 회로 디바이스(300)는 집적 회로 패키지(100)를 패키지 기판(200)에 본딩함으로써 형성된다. 이러한 본딩 공정은, 예컨대, 플립칩 본딩 공정일 수 있다.
집적 회로 패키지(100)가 형성된 후, 이는 뒤집혀 전도성 커넥터(168)를 사용하여 패키지 기판(200)에 부착된다. 패키지 기판(200)은 인터포저, 인쇄 회로 보드(PCB) 등일 수 있다. 패키지 기판(200)은 기판 코어(202) 및 기판 코어(202) 위의 본드 패드(204)를 포함한다. 기판 코어(202)는 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 형성될 수 있다. 대안적으로, 화합물 재료, 예를 들어, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 및 이들의 조합 등이 또한 사용될 수 있다. 추가적으로, 기판 코어(202)는 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 기판 코어(202)는, 하나의 대안적인 실시예에서, 섬유유리 강화 수지 코어와 같은 절연 코어에 기반하고 있다. 일 예의 코어 재료는 FR4와 같은 섬유유리 수지이다. 코어 재료의 대안은 비스말레이미드-트리아진(bismaleimide-triazine)(BT) 수지 또는 다른 PCB 재료 또는 필름을 포함한다. 아지노모토 빌드업 필름(Ajinomoto build-up film)(ABF) 또는 다른 라미네이트와 같은 빌드업 필름이 기판 코어(202) 용으로 사용될 수 있다.
기판 코어(202)는 능동 및/또는 수동 디바이스(별도로 도시되지 않음)를 포함할 수 있다. 트랜지스터, 캐패시터, 저항기, 이들의 조합 등과 같은 폭넓은 다양한 디바이스는 디바이스 스택에 대한 구조적 및 기능적 설계물을 생성하는 데 사용될 수 있다. 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다.
기판 코어(202)는 또한 금속화 층 및 비아를 포함할 수 있으며, 본드 패드(204)는 금속화 층 및 비아에 물리적으로 및/또는 전기적으로 연결된다. 금속화 층은 능동 및 수동 디바이스 위에 형성될 수 있고, 다양한 디바이스들을 연결하여 기능 회로부를 형성하도록 설계된다. 금속화 층은 전도성 재료의 층들을 상호 연결하는 비아와 함께 유전체(예컨대, 로우 k 유전체 재료) 및 전도성 재료(예컨대, 구리)의 교번 층으로 형성될 수 있으며, 임의의 적합한 공정(예를 들어, 퇴적, 다마신, 이중 다마신 등)을 통해 형성될 수 있다. 일부 실시예에서, 기판 코어(202)에는 능동 및 수동 디바이스가 실질적으로 존재하지 않는다.
일부 실시예에서, 전도성 커넥터(168)는 UBM(166)을 본드 패드(204)에 부착하도록 리플로우된다. 전도성 커넥터(168)는 기판 코어(202) 내의 금속화 층을 포함하는 패키지 기판(200)을 재배선 구조물(160) 내의 금속화 층을 포함하는 집적 회로 패키지(100)에 전기적으로 및/또는 물리적으로 연결한다. 일부 실시예에서, 솔더 레지스트는 기판 코어(202) 상에 형성된다. 전도성 커넥터(168)는 솔더 레지스트의 개구부 내에 배치되어 본드 패드(204)에 전기적으로 그리고 기계적으로 연결될 수 있다. 솔더 레지스트는 패키지 기판(200)의 구역을 외부 손상으로부터 보호하는 데 사용될 수 있다.
언더필(206)은 집적 회로 패키지(100)와 패키지 기판(200) 사이에서 전도성 커넥터(168) 주위에 형성되어, 전도성 커넥터(168)의 리플로우로 인해 발생되는 응력을 감소시키고 조인트를 보호할 수 있다. 일부 실시예에서, 언더필(206)은 집적 회로 패키지(100)가 부착된 후에 모세관 흐름 공정에 의해 형성되거나 집적 회로 패키지(100)가 부착되기 전에 적합한 퇴적 방법에 의해 형성된다. 일부 실시예에서, 전도성 커넥터(168)는 리플로우되기 전에 상부에 에폭시 플럭스(도시되지 않음)를 형성하며, 에폭시 플럭스 중 에폭시 부분의 적어도 일부는 집적 회로 패키지(100)가 패키지 기판(200)에 부착된 후에 잔류하게 된다. 이 잔류하는 에폭시 부분은 언더필(206)로서 기능할 수 있다.
일부 실시예에서, 수동 디바이스(예컨대, 표면 실장 디바이스(SMD), 별도로 도시되지 않음)는 또한 집적 회로 패키지(100)(예컨대, UBM(166))에 또는 패키지 기판(200)(예컨대, 본드 패드(204))에 부착될 수 있다. 예를 들어, 수동 디바이스는 전도성 커넥터(168)와 동일한 집적 회로 패키지(100) 또는 패키지 기판(200)의 표면에 본딩될 수 있다. 수동디바이스는 집적 회로 패키지(100)를 패키지 기판(200)에 실장하기 전에 집적 회로 패키지(100)에 부착될 수 있거나, 집적 회로 패키지(100)를 패키지 기판(200)에 실장한 후에 패키지 기판(200)에 부착될 수 있다.
다른 피처 및 공정이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스팅을 지원하기 위한 테스팅 구조물이 포함될 수 있다. 테스팅 구조물은, 예를 들어, 재배선 층 내 또는 기판 상에 형성된 테스트 패드를 포함하여, 3D 패키징 또는 3DIC의 테스팅, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 할 수 있다. 검증 테스팅은 최종 구조물뿐만 아니라 중간 구조물에 대해서도 수행될 수 있다. 추가적으로, 본원에 개시된 구조물 및 방법은 알려진 양호한 다이의 중간 검증을 포함하는 테스팅 방법과 함께 사용되어, 수율을 증가시키고 비용을 감소시킬 수 있다.
도 13 내지 도 17은 일부 실시예에 따른 집적 회로 패키지(400)의 제조 시의 중간 스테이지의 단면도이다. 구체적으로, 집적 회로 패키지(400)는 패키지 영역(102A) 내의 하나 이상의 집적 회로 다이(50)를 패키징함으로써 형성된다. 하나의 패키지 영역(102A)의 공정이 도시되어 있지만, 임의의 수의 패키지 영역(102A)이 동시에 처리될 수 있음을 이해해야 한다. 패키지 영역(102A)은 집적 회로 패키지(400)를 형성하기 위해 후속 공정에서 싱귤레이팅될 것이다. 싱귤레이팅된 집적 회로 패키지(400)는 집적된 팬아웃(InFO) 패키지와 같은 팬아웃 패키지일 수 있다.
도 13에서, 캐리어 기판(102)이 제공되고, 캐리어 기판(102) 상에는 방출 층(104)이 형성된다. 캐리어 기판(102) 및 방출 층(104)은 도 2에 대해 설명된 것과 유사할 수 있고, 유사한 공정에 의해 형성될 수 있다.
관통 비아(116)는 방출 층(104) 상에 형성된다. 관통 비아(116)를 형성하기 위한 일 예로서, 시드 층(122)이 방출 층(104) 위에 형성된다. 시드 층(122)은 도 4에 대해 설명된 것과 유사할 수 있고, 유사한 공정에 의해 형성될 수 있다. 시드 층 상에는 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 관통 비아(116)에 해당한다. 패터닝은 시드 층(122)을 노출시키기 위해 포토레지스트를 관통하는 개구부를 형성한다. 그 후, 포토레지스트의 개구부 내 및 시드 층(122)의 노출된 부분 상에 금속(124)이 형성된다. 금속(124)은 도 4에 대해 설명된 것과 유사할 수 있고 유사한 공정에 의해 형성될 수 있다. 포토레지스트 및 상부에 금속(124)이 형성되어 있지 않은 시드 층(122) 부분은 제거된다. 포토레지스트는 허용 가능한 애싱 또는 스트리핑 공정에 의해, 예를 들어, 산소 플라즈마 등을 사용하여 제거될 수 있다. 일단 포토레지스트가 제거되면, 시드 층의 노출된 부분은, 예를 들어, 허용 가능한 에칭 공정을 사용하여, 예를 들어, 습식 또는 건식 에칭에 의해 제거된다. 시드 층(122) 및 금속(124)의 나머지 부분은 (관통 비아(116)에 해당하는) 전도성 피처(126)를 형성한다.
집적 회로 다이(50)(예컨대, 제1 집적 회로 다이(50A))는 방출 층(104) 상에 배치된다. 집적 회로 다이(50)는 방출 층(104) 상의 전도성 피처(126)에 인접해 있다. 원하는 타입 및 수량의 집적 회로 다이(50)가 도 2에 대해 설명된 것과 유사한 방식으로 각 패키지 영역(102A)에 배치된다.
도 14에서, 접착 층(152)은 전도성 피처(126)(예컨대, 관통 비아(116))의 상단 표면 및 측벽 상에 컨포멀하게 형성된다. 접착 층(152)은 또한 (다이 커넥터(56)가 집적 회로 다이(50)의 전면 측에서 노출되는 경우) 다이 커넥터(56)의 상단 표면 상에 형성될 수 있다. 그 후, 봉지재(154)가 전도성 피처(126) 및 집적 회로 다이(50) 주위에 형성되므로, 접착 층(152)은 봉지재(154)와 전도성 피처(126) 사이에 배치된다. 접착 층(152) 및 봉지재(154)는 도 6 내지 도 7d에 대해 설명된 것과 유사할 수 있고, 유사한 공정에 의해 형성될 수 있다. 구체적으로, 접착 층(152)은, 예컨대, 방출 층(104), 반도체 기판(52), 및 유전체 층(58)의 재료들에 화학적으로 불활성인 접착제 화합물을 선택적으로 퇴적함으로써 형성된다.
도 15에서, 전도성 피처(126)(예컨대, 관통 비아(116)) 및 집적 회로 다이(50)(예컨대, 다이 커넥터(56) 및 유전체 층(58))를 노출시키기 위해 봉지재(154)에 대해 제거 공정이 수행될 수 있다. 제거 공정은 화학 기계적 연마(CMP), 에치백, 이들의 조합 등과 같은 평탄화 공정일 수 있다. 평탄화 공정 후에, 봉지재(154), 접착 층(152), 및 집적 회로 다이(50)(예컨대, 다이 커넥터(56) 및 유전체 층(58))의 상단 표면들은 (공정 변동 내에서) 실질적으로 동일 평면 상에 존재한다. 이후에 더 상세히 설명되는 바와 같이, 평탄화 공정 후에, 봉지재(154) 및 전도성 피처(126)의 상단 표면들은 (공정 변동 내에서) 동일 평면 상에 존재할 수도 있고 아닐 수도 있다. 일부 실시예에서, 예를 들어, 전도성 피처(126) 및 다이 커넥터(56)가 이미 노출된 경우 평탄화 공정이 생략될 수 있다.
도 16에서, 재배선 구조물(160)은 봉지재(154), 접착 층(152), 전도성 피처(126)(예컨대, 관통 비아(116)), 및 집적 회로 다이(50)(예컨대, 다이 커넥터(56) 및 유전체 층(58))의 상단 표면들 상에 형성된다. 재배선 구조물(160)은 유전체 층(162), 및 유전체 층(162) 간의 금속화 층(164)(때때로 재배선 층 또는 재배선 라인으로 지칭됨)을 포함한다. 재배선 구조물(160)(유전체 층(162) 및 금속화 층(164)을 포함함)은 도 9에 대해 설명된 것과 유사할 수 있고, 유사한 공정에 의해 형성될 수 있다. 재배선 구조물(160)의 금속화 층(164)은 전도성 피처(126) 및 집적 회로 다이(50)에 연결된다.
언더 범프 금속화(UBM)(166)는 전면 측 재배선 구조물(160)에 대한 외부 연결을 위해 형성된다. 전도성 커넥터(168)는 UBM(166) 상에 형성된다. UBM(166) 및 전도성 커넥터(168)는 도 9에 대해 설명된 것과 유사할 수 있고, 유사한 공정에 의해 형성될 수 있다.
도 17에서, 캐리어 기판 디본딩은 집적 회로 다이(50) 및 봉지재(154)로부터 캐리어 기판(102)을 분리(또는 "디본딩")하기 위해 수행된다. 집적 회로 패키지(400)의 형성을 완료하기 위해 추가 공정이 수행될 수 있다. 예를 들어, 패키지 영역(102A)은 복수의 집적 회로 패키지(400)를 형성하기 위해 싱귤레이팅될 수 있다. 디본딩 및 싱귤레이션 공정은 도 10에 대해 설명된 것과 유사할 수 있다.
도 18a 및 도 18b는 일부 실시예에 따른 집적 회로 패키지(400)의 단면도이다. 도 17로부터의 영역(18)의 상세도가 도시되어 있다. 보다 명확하게 도시된 바와 같이, 접착 층(152)은 시드 층(122)의 측벽을 따라 그리고 해당 전도성 피처(126)의 금속(124)의 상단 표면 및 측벽을 따라 연장된다. 구체적으로, 접착 층(152)은 관통 비아(116)의 측벽을 따라 연장된다.
앞서 설명된 바와 같이, 전도성 피처(126)를 노출시키기 위해 봉지재(154)에 대해 평탄화 공정이 수행될 수 있다. 일부 실시예에서, 평탄화 공정 동안 스미어링이 발생하지 않으므로, 도 18a에 도시된 바와 같이, 전도성 피처(126), 봉지재(154), 및 접착 층(152)의 상단 표면들은 실질적으로 동일 평면 상에 존재하게 된다. 일부 실시예에서, 평탄화 공정 동안 스미어링이 발생하므로, 도 18b에 도시된 바와 같이, 전도성 피처(126)의 상단 표면은 봉지재(154) 및 접착 층(152)의 상단 표면들 아래로 리세싱된다. 예를 들어, 전도성 피처(126)의 상단 표면은 봉지재(154) 및 접착 층(152)의 상단 표면 아래로 0.1㎛ 내지 1㎛의 범위의 거리 D2만큼 리세싱될 수 있다. 스미어링은 평탄화 공정 동안 봉지재(154), 접착 층(152), 및 전도성 피처(126)의 재료들의 제거 레이트를 제어함으로써 유발 또는 방지될 수 있다. 스미어링이 발생할 경우, 재배선 구조물(160)의 하부 유전체 층(162L) 및 재배선 구조물(160)의 하부 금속화 층(164L)은 전도성 피처(126) 위의 리세스 내로 연장되게 형성되므로, 하부 유전체 층(162L) 및 하부 금속화 층(164L)의 하단 표면들은 접착 층(152) 및 봉지재(154)의 상단 표면들보다 방출 층(104)(존재하는 경우, 도 16 참조)에 더 가깝게 배치된다. 따라서, 하부 유전체 층(162L)의 부분은 접착 층(152)의 측벽을 따라 접촉 및 연장한다.
도 19는 일부 실시예에 따른 집적 회로 디바이스(600)의 단면도이다. 집적 회로 디바이스(600)는 집적 회로 패키지(400)를 패키지 기판(200)에 본딩함으로써 형성된다. 본딩 공정은 도 12에 대해 설명된 것과 유사할 수 있다.
일부 실시예에서, 집적 회로 패키지(500)는 집적 회로 패키지(400)에 본딩되어, 패키지-온-패키지(package-on-package)(PoP) 디바이스를 형성하게 된다. 집적 회로 패키지(500)는 집적 회로 패키지(400)와 유사할 수 있다(예컨대, 봉지재, 봉지재 내에 매립된 집적 회로 디바이스, 및 집적 회로 디바이스 및 봉지재 상의 재배선 구조물을 포함할 수 있다). 집적 회로 패키지(500)는 전도성 커넥터(502)를 이용하여 집적 회로 패키지(400)의 전도성 피처(126)에 본딩될 수 있다. 전도성 커넥터(502)는 도 9에 대해 설명된 전도성 커넥터(168)와 유사할 수 있고, 유사한 공정에 의해 형성될 수 있다.
일부 실시예는 다른 상황에서 전도성 피처 주위에서 접착 층(152)을 사용할 것을 고려한다. 접착 층(152)은 금속과, 폴리머 수지를 포함하는 임의의 주위의 재료 간의 접착 강도를 개선하는 데 사용될 수 있음을 이해해야 한다. 예를 들어, 도 20에 도시된 바와 같이, 접착 층(152)은 집적 회로 패키지 용 재배선 구조물(160)의 금속화 층(164) 주위에 형성될 수 있다. 구체적으로, 접착 층(152)은 상부 유전체층(162)이 형성되기 전에, 각 금속화 층(164)의 노출된 표면(예컨대, 측벽 및/또는 상단 표면) 상에 형성되어, 접착 층(152)과 금속화 층(164)의 재료들 간의 공유 결합을 형성할 수 있게 된다. 유전체 층(162)이 폴리머 수지를 포함하는 재료로 형성되는 경우, 유전체 층(162)의 폴리머 수지는 접착 층(152)과 결합하여, 접착 층(152)과 유전체 층(162)의 재료들 간의 공유 결합을 형성하게 된다.
실시예는 이점을 달성할 수 있다. 접착 층(152)을 형성하면 전도성 피처(126)와 봉지재(154) 간의 접착 강도를 개선시킨다. 전도성 피처(126)와 봉지재(154) 간의 접착 강도를 개선하게 되면, 특히 신뢰성 테스팅과 같은 후속 공정 동안 전도성 피처(126)로부터 봉지재(154)의 박리를 방지하는 데 도움이 될 수 있으며, 이에 의해 집적 회로 패키지(100)의 제조 수율 및 신뢰성을 개선할 수 있다.
일 실시예에서, 디바이스는: 반도체 재료를 포함하는 반도체 다이; 상기 반도체 다이에 인접하고, 금속을 포함하는 관통 비아; 상기 관통 비아 및 상기 반도체 다이 주위의 봉지재 ― 상기 봉지재는 폴리머 수지를 포함함 ―; 및 상기 봉지재와 상기 관통 비아 간의 접착 층을 포함하고, 상기 접착 층은 방향족 화합물과 아미노기를 갖는 접착제 화합물을 포함하고, 상기 아미노기는 상기 봉지재의 폴리머 수지에 결합되고, 상기 방향족 화합물은 상기 관통 비아의 금속에 결합되며, 상기 방향족 화합물은 상기 반도체 다이의 반도체 재료에 대해 화학적으로 불활성이다. 디바이스의 일부 실시예에서, 상기 방향족 화합물은 아졸 화합물이고, 상기 폴리머 수지는 에폭시 수지이다. 일부 실시예에서, 디바이스는: 유전체 재료를 포함하는 유전체 층 ― 상기 방향족 화합물은 상기 유전체 층의 유전체 재료에 대해 화학적으로 불활성임 ―; 및 상기 유전체 층 상의 라인 부분 및 상기 유전체 층을 관통하여 연장되는 비아 부분을 갖는 언더 범프 야금 층(under-bump metallurgy layer)(UBML)을 더 포함하고, 상기 관통 비아는 상기 UBML의 라인 부분 상에 배치된다. 디바이스의 일부 실시예에서, 상기 반도체 다이는 집적 회로 다이이다. 디바이스의 일부 실시예에서, 상기 반도체 다이는 인터커넥션 다이이다.
일 실시예에서, 디바이스는: 다이 커넥터를 포함하는 제1 집적 회로 다이; 상기 제1 집적 회로 다이 주위의 제1 봉지재; 상기 제1 봉지재 및 상기 제1 집적 회로 다이 상의 제1 유전체 층; 하부 비아 부분, 라인 부분, 및 상부 비아 부분을 갖는 금속 층을 포함하는 전도성 피처 ― 상기 하부 비아 부분은 상기 제1 집적 회로 다이의 다이 커넥터에 연결되도록 상기 제1 유전체 층을 관통하여 연장되고, 상기 라인 부분은 상기 제1 유전체 층을 따라 연장되며, 상기 상부 비아 부분은 상기 라인 부분 상에 배치되고, 상기 상부 비아 부분은 상기 하부 비아 부분으로부터 측방향으로 오프셋됨 ―; 상기 전도성 피처의 상기 라인 부분 및 상기 상부 비아 부분의 측벽들을 따라 연장되는 제1 접착 층 ― 상기 제1 접착 층의 재료는 상기 전도성 피처의 재료에 결합됨 ―; 및 상기 제1 접착 층 주위의 제2 봉지재 ― 상기 제2 봉지재의 재료는 상기 제1 접착 층의 재료에 결합됨 ―를 포함한다. 일부 실시예에서, 디바이스는: 제2 집적 회로 다이 ― 상기 제1 봉지재는 상기 제2 집적 회로 다이 주위에 배치됨 ―; 및 인터커넥션 다이 ― 상기 제2 봉지재는 상기 인터커넥션 다이 주위에 배치되고, 상기 인터커넥션 다이는 상기 제1 집적 회로 다이를 상기 제2 집적 회로 다이에 연결함 ―를 더 포함한다. 일부 실시예에서, 디바이스는: 상기 제2 봉지재, 상기 제1 접착 층, 및 상기 전도성 피처 상의 재배선 구조물 ― 상기 재배선 구조물은 상기 전도성 피처에 연결된 재배선 라인을 포함함 ―; 및 상기 재배선 구조물의 재배선 라인과 연결되는 패키지 기판을 더 포함한다. 디바이스의 일부 실시예에서, 상기 재배선 구조물은: 상기 재배선 라인의 표면 상의 제2 접착 층 ― 상기 제2 접착 층의 재료는 상기 재배선 라인의 재료에 결합됨 ―; 및 상기 제2 접착 층 주위의 제2 유전체 층 ― 상기 제2 유전체 층의 재료는 상기 제2 접착 층의 재료에 결합됨 ―을 더 포함한다. 디바이스의 일부 실시예에서, 상기 제2 봉지재, 상기 제1 접착 층, 및 상기 전도성 피처의 상단 표면들은 실질적으로 동일 평면 상에 존재한다. 디바이스의 일부 실시예에서, 상기 제2 봉지재 및 상기 제1 접착 층의 상단 표면들은 실질적으로 동일 평면 상에 존재하고, 상기 전도성 피처의 상단 표면은 상기 제2 봉지재 및 상기 제1 접착 층의 상단 표면들로부터 리세싱된다.
일 실시예에서, 방법은 관통 비아에 인접하게 반도체 다이를 배치하는 단계 ― 상기 관통 비아는 금속을 포함하고, 상기 반도체 다이는 반도체 재료를 포함함 ―; 상기 반도체 다이 및 상기 관통 비아를 접착제 함유 전구체 내에 침지하는 단계 ― 상기 접착제 함유 전구체는 접착제 화합물을 포함하고, 상기 접착제 화합물은 상기 관통 비아의 금속에 결합되어, 상기 관통 비아 상에 접착 층을 형성하고, 상기 접착제 화합물은 상기 반도체 다이의 반도체 재료에는 결합되지 않음 ―; 상기 반도체 다이 및 상기 접착 층 주위에 봉지재를 디스펜싱하는 단계 ― 상기 봉지재는 폴리머 수지를 포함함 ―; 및 상기 봉지재의 폴리머 수지와 상기 접착 층의 접착제 화합물 간의 공유 결합을 형성하는 단계를 포함한다. 방법의 일부 실시예에서, 상기 공유 결합을 형성하는 단계는 상기 봉지재를 경화시키는 단계를 포함한다. 방법의 일부 실시예에서, 상기 반도체 다이 및 상기 관통 비아를 접착제 함유 전구체 내에 침지하는 단계는 상기 반도체 다이 및 상기 관통 비아를 물 내에 상기 접착제 함유 전구체를 포함하는 접착제 용액 내에 침지하는 단계를 포함하고, 상기 접착제 용액은 5 내지 12의 범위의 pH를 가지며, 상기 접착제 용액의 온도는 20℃ 내지 80℃의 범위의 온도이고, 상기 반도체 다이 및 상기 관통 비아는 5초 내지 10분의 범위의 지속 기간 동안 상기 접착제 용액 내에 침지된다. 방법의 일부 실시예에서, 상기 접착 층은 상기 접착제 화합물의 하나의 일분자층을 포함한다. 방법의 일부 실시예에서, 상기 접착 층은 상기 접착제 화합물의 다중 층을 포함한다. 방법의 일부 실시예에서, 상기 반도체 다이는 기판 관통 비아(through-substrate via)(TSV)를 포함하며, 상기 접착제 화합물은 상기 TSV의 재료에 결합된다. 일부 실시예에서, 방법은 상기 TSV 및 상기 관통 비아의 상단 표면들 상의 상기 접착 층의 부분을 제거하기 위해 상기 봉지재 및 상기 접착 층을 평탄화하는 단계를 더 포함한다. 방법의 일부 실시예에서, 상기 접착제 함유 전구체는 아졸 실란 화합물이고, 상기 접착제 화합물은 아졸 화합물 및 아미노기를 포함하고, 상기 아졸 화합물은 상기 관통 비아의 금속에 결합되고, 상기 아미노기는 상기 봉지재의 폴리머 수지에 결합된다. 방법의 일부 실시예에서, 상기 아졸 화합물은 트리아졸 또는 티아졸이다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예와 동일한 목적을 수행하고/하거나 동일한 효과를 달성하는 다른 공정 및 구조물을 설계하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예
실시예 1. 디바이스에 있어서,
반도체 재료를 포함하는 반도체 다이;
상기 반도체 다이에 인접하고, 금속을 포함하는 관통 비아;
상기 관통 비아 및 상기 반도체 다이 주위의 봉지재 ― 상기 봉지재는 폴리머 수지를 포함함 ―; 및
상기 봉지재와 상기 관통 비아 간의 접착 층 ― 상기 접착 층은 방향족 화합물과 아미노기를 갖는 접착제 화합물을 포함하고, 상기 아미노기는 상기 봉지재의 폴리머 수지에 결합되고, 상기 방향족 화합물은 상기 관통 비아의 금속에 결합되며, 상기 방향족 화합물은 상기 반도체 다이의 반도체 재료에 대해 화학적으로 불활성임 ―
을 포함하는, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 방향족 화합물은 아졸 화합물이고, 상기 폴리머 수지는 에폭시 수지인 것인, 디바이스.
실시예 3. 실시예 1에 있어서,
유전체 재료를 포함하는 유전체 층 ― 상기 방향족 화합물은 상기 유전체 층의 유전체 재료에 대해 화학적으로 불활성임 ―; 및
상기 유전체 층 상의 라인 부분 및 상기 유전체 층을 관통하여 연장되는 비아 부분을 갖는 언더 범프 야금 층(under-bump metallurgy layer)(UBML)
을 더 포함하고,
상기 관통 비아는 상기 UBML의 라인 부분 상에 배치되는 것인, 디바이스.
실시예 4. 실시예 1에 있어서,
상기 반도체 다이는 집적 회로 다이인 것인, 디바이스.
실시예 5. 실시예 1에 있어서,
상기 반도체 다이는 인터커넥션 다이인 것인, 디바이스.
실시예 6. 디바이스에 있어서,
다이 커넥터를 포함하는 제1 집적 회로 다이;
상기 제1 집적 회로 다이 주위의 제1 봉지재;
상기 제1 봉지재 및 상기 제1 집적 회로 다이 상의 제1 유전체 층;
하부 비아 부분, 라인 부분, 및 상부 비아 부분을 갖는 금속 층을 포함하는 전도성 피처 ― 상기 하부 비아 부분은 상기 제1 집적 회로 다이의 다이 커넥터에 연결되도록 상기 제1 유전체 층을 관통하여 연장되고, 상기 라인 부분은 상기 제1 유전체 층을 따라 연장되며, 상기 상부 비아 부분은 상기 라인 부분 상에 배치되고, 상기 상부 비아 부분은 상기 하부 비아 부분으로부터 측방향으로 오프셋됨 ―;
상기 전도성 피처의 상기 라인 부분 및 상기 상부 비아 부분의 측벽들을 따라 연장되는 제1 접착 층 ― 상기 제1 접착 층의 재료는 상기 전도성 피처의 재료에 결합됨 ―; 및
상기 제1 접착 층 주위의 제2 봉지재 ― 상기 제2 봉지재의 재료는 상기 제1 접착 층의 재료에 결합됨 ―
를 포함하는, 디바이스.
실시예 7. 실시예 6에 있어서,
제2 집적 회로 다이 ― 상기 제1 봉지재는 상기 제2 집적 회로 다이 주위에 배치됨 ―; 및
인터커넥션 다이 ― 상기 제2 봉지재는 상기 인터커넥션 다이 주위에 배치되고, 상기 인터커넥션 다이는 상기 제1 집적 회로 다이를 상기 제2 집적 회로 다이에 연결함 ―
를 더 포함하는, 디바이스.
실시예 8. 실시예 6에 있어서,
상기 제2 봉지재, 상기 제1 접착 층, 및 상기 전도성 피처 상의 재배선 구조물 ― 상기 재배선 구조물은 상기 전도성 피처에 연결된 재배선 라인을 포함함 ―; 및
상기 재배선 구조물의 재배선 라인에 연결되는 패키지 기판
을 더 포함하는, 디바이스.
실시예 9. 실시예 8에 있어서,
상기 재배선 구조물은:
상기 재배선 라인의 표면 상의 제2 접착 층 ― 상기 제2 접착 층의 재료는 상기 재배선 라인의 재료에 결합됨 ―; 및
상기 제2 접착 층 주위의 제2 유전체 층 ― 상기 제2 유전체 층의 재료는 상기 제2 접착 층의 재료에 결합됨 ―
을 더 포함하는 것인, 디바이스.
실시예 10. 실시예 6에 있어서,
상기 제2 봉지재, 상기 제1 접착 층, 및 상기 전도성 피처의 상단 표면들은 실질적으로 동일 평면 상에 존재하는 것인, 디바이스.
실시예 11. 실시예 6에 있어서,
상기 제2 봉지재 및 상기 제1 접착 층의 상단 표면들은 실질적으로 동일 평면 상에 존재하고, 상기 전도성 피처의 상단 표면은 상기 제2 봉지재 및 상기 제1 접착 층의 상단 표면들로부터 리세싱되는 것인, 디바이스.
실시예 12. 방법에 있어서,
관통 비아에 인접하게 반도체 다이를 배치하는 단계 ― 상기 관통 비아는 금속을 포함하고, 상기 반도체 다이는 반도체 재료를 포함함 ―;
상기 반도체 다이 및 상기 관통 비아를 접착제 함유 전구체 내에 침지하는 단계 ― 상기 접착제 함유 전구체는 접착제 화합물을 포함하고, 상기 접착제 화합물은 상기 관통 비아의 금속에 결합되어, 상기 관통 비아 상에 접착 층을 형성하고, 상기 접착제 화합물은 상기 반도체 다이의 반도체 재료에는 결합되지 않음 ―;
상기 반도체 다이 및 상기 접착 층 주위에 봉지재를 디스펜싱하는 단계 ― 상기 봉지재는 폴리머 수지를 포함함 ―; 및
상기 봉지재의 폴리머 수지와 상기 접착 층의 접착제 화합물 간의 공유 결합을 형성하는 단계
를 포함하는, 방법.
실시예 13. 실시예 12에 있어서,
상기 공유 결합을 형성하는 단계는 상기 봉지재를 경화시키는 단계를 포함하는 것인, 방법.
실시예 14. 실시예 12에 있어서,
상기 반도체 다이 및 상기 관통 비아를 접착제 함유 전구체 내에 침지하는 단계는 상기 반도체 다이 및 상기 관통 비아를 물 내에 상기 접착제 함유 전구체를 포함하는 접착제 용액 내에 침지하는 단계를 포함하고, 상기 접착제 용액은 5 내지 12의 범위의 pH를 가지며, 상기 접착제 용액의 온도는 20℃ 내지 80℃의 범위의 온도이고, 상기 반도체 다이 및 상기 관통 비아는 5초 내지 10분의 범위의 지속 기간 동안 상기 접착제 용액 내에 침지되는 것인, 방법.
실시예 15. 실시예 12에 있어서,
상기 접착 층은 상기 접착제 화합물의 하나의 일분자층을 포함하는 것인, 방법.
실시예 16. 실시예 12에 있어서,
상기 접착 층은 상기 접착제 화합물의 다중 층을 포함하는 것인, 방법.
실시예 17. 실시예 12에 있어서,
상기 반도체 다이는 기판 관통 비아(through-substrate via)(TSV)를 포함하며, 상기 접착제 화합물은 상기 TSV의 재료에 결합되는 것인, 방법.
실시예 18. 실시예 17에 있어서,
상기 TSV 및 상기 관통 비아의 상단 표면들 상의 상기 접착 층의 부분을 제거하기 위해 상기 봉지재 및 상기 접착 층을 평탄화하는 단계를 더 포함하는, 방법.
실시예 19. 실시예 12에 있어서,
상기 접착제 함유 전구체는 아졸 실란 화합물이고, 상기 접착제 화합물은 아졸 화합물 및 아미노기를 포함하고, 상기 아졸 화합물은 상기 관통 비아의 금속에 결합되고, 상기 아미노기는 상기 봉지재의 폴리머 수지에 결합되는 것인, 방법.
실시예 20. 실시예 19에 있어서,
상기 아졸 화합물은 트리아졸 또는 티아졸인 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    반도체 재료를 포함하는 반도체 다이;
    상기 반도체 다이에 인접하고, 금속을 포함하는 관통 비아;
    상기 관통 비아 및 상기 반도체 다이 주위의 봉지재 ― 상기 봉지재는 폴리머 수지를 포함함 ―;
    상기 봉지재와 상기 관통 비아 간의 접착 층 ― 상기 접착 층은 아졸 화합물과 아미노기를 갖는 접착제 화합물을 포함하고, 상기 아미노기는 상기 봉지재의 폴리머 수지에 결합되고, 상기 아졸 화합물은 상기 관통 비아의 금속에 결합되며, 상기 아졸 화합물은 상기 반도체 다이의 반도체 재료에 대해 화학적으로 불활성임 ―;
    유전체 재료를 포함하는 유전체 층 ― 상기 아졸 화합물은 상기 유전체 층의 상기 유전체 재료에 대해 화학적으로 불활성임 ―; 및
    상기 유전체 층 상의 라인 부분 및 상기 유전체 층을 관통하여 연장되는 비아 부분을 갖는 언더 범프 야금 층(UBML; under-bump metallurgy layer) ― 상기 관통 비아는 상기 UBML의 라인 부분 상에 배치됨 ―
    을 포함하는, 디바이스.
  2. 청구항 1에 있어서,
    상기 폴리머 수지는 에폭시 수지이고, 상기 아졸 화합물은 트리아졸(triazole) 또는 티아졸(thiazole)인 것인, 디바이스.
  3. 청구항 1에 있어서,
    상기 반도체 다이는 집적 회로 다이 또는 인터커넥션 다이인 것인, 디바이스.
  4. 디바이스에 있어서,
    다이 커넥터를 포함하는 제1 집적 회로 다이;
    상기 제1 집적 회로 다이 주위의 제1 봉지재;
    상기 제1 봉지재 및 상기 제1 집적 회로 다이 상의 제1 유전체 층;
    언더 범프 야금 층(UBML) 및 상부 비아 부분을 갖는 금속 층을 포함하는 전도성 피처 - 상기 UBML은 상기 제1 집적 회로 다이의 다이 커넥터에 연결되도록 상기 제1 유전체 층을 관통하여 연장되는 하부 비아 부분과, 상기 제1 유전체 층을 따라 연장되는 라인 부분을 포함하며, 상기 상부 비아 부분은 상기 라인 부분 상에 배치되고, 상기 상부 비아 부분은 상기 하부 비아 부분으로부터 측방향으로 오프셋됨 -;
    상기 전도성 피처의 상기 라인 부분 및 상기 상부 비아 부분의 측벽들을 따라 연장되는 제1 접착 층 - 상기 제1 접착 층은 아졸 화합물과 아미노기를 갖는 접착제 화합물을 포함함 -; 및
    상기 제1 접착 층 주위의 제2 봉지재 - 상기 제2 봉지재는 상기 제1 접착 층의 재료에 결합된 폴리머 수지를 포함함 -
    를 포함하고,
    상기 아미노기는 상기 제2 봉지재의 폴리머 수지에 결합되고, 상기 아졸 화합물은 상기 전도성 피처의 재료에 결합되고, 상기 아졸 화합물은 상기 제1 집적 회로 다이의 반도체 재료 및 상기 제1 유전체 층의 유전체 재료에 대해 화학적으로 불활성인 것인, 디바이스.
  5. 청구항 4에 있어서,
    제2 집적 회로 다이 ― 상기 제1 봉지재는 상기 제2 집적 회로 다이 주위에 배치됨 ―; 및
    인터커넥션 다이 ― 상기 제2 봉지재는 상기 인터커넥션 다이 주위에 배치되고, 상기 인터커넥션 다이는 상기 제1 집적 회로 다이를 상기 제2 집적 회로 다이에 연결함 ―
    를 더 포함하는, 디바이스.
  6. 청구항 4에 있어서,
    상기 제2 봉지재, 상기 제1 접착 층, 및 상기 전도성 피처 상의 재배선 구조물 ― 상기 재배선 구조물은 상기 전도성 피처에 연결된 재배선 라인을 포함함 ―; 및
    상기 재배선 구조물의 재배선 라인에 연결되는 패키지 기판
    을 더 포함하는, 디바이스.
  7. 청구항 6에 있어서,
    상기 재배선 구조물은:
    상기 재배선 라인의 표면 상의 제2 접착 층 ― 상기 제2 접착 층의 재료는 상기 재배선 라인의 재료에 결합됨 ―; 및
    상기 제2 접착 층 주위의 제2 유전체 층 ― 상기 제2 유전체 층의 재료는 상기 제2 접착 층의 재료에 결합됨 ―
    을 더 포함하는 것인, 디바이스.
  8. 청구항 4에 있어서,
    상기 제2 봉지재, 상기 제1 접착 층, 및 상기 전도성 피처의 상단 표면들은 동일 평면 상에 존재하는 것인, 디바이스.
  9. 청구항 4에 있어서,
    상기 제2 봉지재 및 상기 제1 접착 층의 상단 표면들은 동일 평면 상에 존재하고, 상기 전도성 피처의 상단 표면은 상기 제2 봉지재 및 상기 제1 접착 층의 상단 표면들로부터 리세싱되는 것인, 디바이스.
  10. 방법에 있어서,
    관통 비아에 인접하게 반도체 다이를 배치하는 단계 ― 상기 관통 비아는 금속을 포함하고, 상기 반도체 다이는 반도체 재료를 포함함 ―;
    유전체 재료를 포함하는 유전체 층을 형성하는 단계;
    상기 유전체 층 상의 라인 부분 및 상기 유전체 층을 관통하여 연장되는 비아 부분을 갖는 언더 범프 야금 층(UBML)을 형성하는 단계 ― 상기 관통 비아는 상기 UBML의 상기 라인 부분 상에 배치됨 ―;
    상기 반도체 다이 및 상기 관통 비아를 접착제 함유 전구체 내에 침지하는 단계 ― 상기 접착제 함유 전구체는 아졸 화합물을 포함하고, 상기 아졸 화합물은 상기 관통 비아의 금속에 결합되어, 상기 관통 비아 상에 접착 층을 형성하고, 상기 아졸 화합물은 상기 반도체 다이의 반도체 재료에는 결합되지 않고, 상기 아졸 화합물은 상기 유전체 층의 상기 유전체 재료에는 결합되지 않음 ―;
    상기 반도체 다이 및 상기 접착 층 주위에 봉지재를 디스펜싱하는 단계 ― 상기 봉지재는 폴리머 수지를 포함함 ―; 및
    상기 봉지재의 폴리머 수지와 상기 접착 층의 상기 아졸 화합물 간의 공유 결합을 형성하는 단계
    를 포함하는, 방법.
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