TW202409819A - 應用於記憶體的寫調平電路及其控制方法與控制裝置 - Google Patents

Abstract

本公開提供一種應用於記憶體的寫調平電路及其控制方法與控制裝置。寫調平電路包括：寫信號生成單元，用於根據接收到的第一時鐘信號對第一寫信號進行延遲處理，輸出第二寫信號；延時單元，用於對接收到的第一資料選通信號進行延遲處理，輸出第二資料選通信號；採樣單元，分別與延時單元、寫信號生成單元連接，用於根據接收到的第二資料選通信號和第二寫信號，輸出第一採樣信號；採樣單元還用於接收第一資料選通信號，並根據第一資料選通信號和第二寫信號，輸出第二採樣信號。進而，記憶體外部所對應的控制器可以基於寫調平電路中輸出的第一採樣信號以及第二採樣信號，對控制器發送至記憶體的信號進行調整，以便記憶體可以正確寫入資料。

Description

應用於記憶體的寫調平電路及其控制方法與控制裝置

本公開是有關於一種記憶體技術，且特別是有關於一種應用於記憶體的寫調平電路及其控制方法與控制裝置。

目前，記憶體在各類電子設備中具有非常重要的作用。在記憶體中寫入資料時，通常會基於資料選通信號（Data Strobe Signal，簡稱DQS），確定在時鐘信號的哪一個週期進行資料的寫入。當電子設備中的動態隨機存取記憶體（Dynamic Random Access Memory，簡稱DRAM）與記憶體的控制器之間的走線採用fly-by的拓撲結構時，電子設備中的每一DRAM所接收到的時鐘信號與資料選通信號之間會存在偏差，因此，需要對記憶體的接收到的資料選通信號進行調整，以便資料可以正確的寫入記憶體。

如何設計一種寫調平（Write Leveling）電路，以便於通過控制該寫調平電路來對記憶體接收到的資料選通信號進行調整是一種急需解決的問題。

本公開提供一種應用於記憶體的寫調平電路及其控制方法、控制裝置，用以解決如何對記憶體的進行寫調平調整的問題。

第一方面，本公開提供一種應用於記憶體的寫調平電路。寫調平電路包括：寫信號生成單元，用於根據接收到的第一時鐘信號對第一寫信號進行延遲處理，輸出第二寫信號；延時單元，用於對接收到的第一資料選通信號進行延遲處理，輸出第二資料選通信號；採樣單元，分別與所述延時單元、所述寫信號生成單元連接，用於接收所述延時單元輸出的所述第二資料選通信號和所述寫信號生成單元輸出的第二寫信號，並根據所述第二資料選通信號和所述第二寫信號，輸出第一採樣信號；所述採樣單元還用於接收所述第一資料選通信號和所述寫信號生成單元輸出的第二寫信號，並根據所述第一資料選通信號和所述第二寫信號，輸出第二採樣信號。

在本公開的一實施例中，所述寫信號生成單元，包括：解碼器，用於對接收到的寫指令進行解碼處理，輸出所述第一寫信號；第一延時模組，與所述解碼器連接，用於基於接收到的所述第一時鐘信號，對所述第一寫信號進行延遲處理，輸出所述第二寫信號。

在本公開的一實施例中，所述第一延時模組，用於：基於接收到的所述第一時鐘信號、所述記憶體的列寫入延遲期以及第一指示信號，對所述第一寫信號進行延遲處理，輸出所述第二寫信號，其中，所述第一指示信號用於指示記憶體的列寫入延遲週期的縮短時間。

在本公開的一實施例中，所述寫信號生成單元，還包括：信號轉換模組；所述解碼器通過所述信號轉換模組與所述第一延時模組連接；所述信號轉換模組，用於對所述解碼器輸出的第一寫信號，進行脈衝展寬處理，輸出展寬後的寫信號至所述第一延時模組。

在本公開的一實施例中，所述採樣單元，包括：第一觸發器、第二觸發器、資料選擇器；所述第一觸發器的資料端與所述寫信號生成單元連接，用於接收所述寫信號生成單元輸出的第二寫信號；所述第一觸發器的時鐘端與所述延時單元的輸出端連接，用於接收所述延時單元輸出的第二資料選通信號；所述第一觸發器用於基於所述第二寫信號與所述第二資料選通信號，輸出第一採樣信號；所述第二觸發器的資料端與所述寫信號生成單元連接，用於接收所述寫信號生成單元輸出的第二寫信號；所述第二觸發器的時鐘端用於接收所述第一資料選通信號，所述第二觸發器用於基於所述第二寫信號與所述第一資料選通信號，輸出第二採樣信號；所述第一觸發器的輸出端與所述資料選擇器的第一端連接，所述第二觸發器的輸出端與所述資料選擇器的第二端連接。

在本公開的一實施例中，所述寫調平電路還包括：第一轉換器，分別與所述延時單元和所述採樣單元連接，用於對接收到的第三資料選通信號進行邏輯電壓轉換處理，得到所述第一資料選通信號；其中，所述第三資料選通信號的電壓為電流模式邏輯電壓；所述第一資料選通信號的電壓為CMOS電壓。

在本公開的一實施例中，所述寫調平電路還包括：第二轉換器，與所述寫信號生成單元連接，用於對接收到的第二時鐘信號進行邏輯電壓轉換處理，得到所述第一時鐘信號；其中，所述第二時鐘信號的電壓為電流模式邏輯電壓；所述第一時鐘信號的電壓為CMOS電壓。

在本公開的一實施例中，所述第一採樣信號表示所述第一時鐘信號的有效邊緣與所述第一資料選通信號的有效邊緣是否對齊。

在本公開的一實施例中，所述第一採樣信號具體用於在所述第一採樣信號表示所述第一時鐘信號的有效邊緣與所述第一資料選通信號的有效邊緣未對齊時，指示調整所述第一資料選通信號的時間延遲。

在本公開的一實施例中，所述第二採樣信號表示所述第一資料選通信號的有效邊緣與所述第二寫信號的有效邊緣是否對齊。

第二方面，本公開提供一種應用於記憶體的寫調平電路的控制方法，所述控制方法應用於上述的寫調平電路，所述控制方法包括：重複以下步驟，直至基於所述採樣單元輸出的第一採樣信號確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣對齊：若確定所述第一採樣信號表示所述第一時鐘信號的有效邊緣與所述第一資料選通信號的有效邊緣未對齊，則調整所述第一資料選通信號的時間延遲；若確定所述第一採樣信號表示所述第一時鐘信號的有效邊緣與所述第一資料選通信號的有效邊緣對齊，則控制所述第一資料選通信號的時間延遲減少第一預設時段，將減少後的信號作為所述採樣單元當前接收到的第一資料選通信號；重複以下步驟，直至基於所述採樣單元輸出的第二採樣信號確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊：若確定所述第二採樣信號表示第一資料選通信號的有效邊緣與第二寫信號的有效邊緣未對齊，則調整第一資料選通信號的時間延遲或者所述第一寫信號的時間延遲。

在本公開的一實施例中，所述方法還包括：當第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊時，將所述第一資料選通信號的時間延遲延長第二預設時段，並將延長後的信號確定為所述記憶體進行寫操作時所接收到的資料選通信號。

在本公開的一實施例中，基於所述採樣單元輸出的第一採樣信號確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣對齊，包括：若所述採樣單元輸出的第一採樣信號的電壓值從第一電壓值變化至第二電壓值，則確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣對齊。

在本公開的一實施例中，基於所述採樣單元輸出的第二採樣信號確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊，包括：若所述採樣單元輸出的第二採樣信號的電壓值從所述第二電壓值變化至所述第一電壓值，則確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊。

在本公開的一實施例中，所述寫信號生成單元，包括：解碼器，用於對接收到的寫指令進行解碼處理，輸出所述第一寫信號；第一延時模組，與所述解碼器連接，用於基於接收到的所述第一時鐘信號，對所述第一寫信號進行延遲處理，輸出所述第二寫信號；所述第一延時模組，用於，基於接收到的所述第一時鐘信號、所述記憶體的列寫入延遲期、第一指示信號，對所述第一寫信號進行延遲處理，輸出所述第二寫信號，其中，所述第一指示信號用於指示記憶體的列寫入延遲週期的縮短時間；所述重複以下步驟，直至基於所述採樣單元輸出的第二採樣信號確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊：若確定所述第二採樣信號表示第一資料選通信號的有效邊緣與第二寫信號的有效邊緣未對齊，則調整第一資料選通信號的時間延遲或者所述第一寫信號的時間延遲，包括：重複以下步驟，直至所述採樣單元輸出的第二採樣信號的電壓值從所述第一電壓值切換至所述第二電壓值：若確定所述採樣單元輸出的第二採樣信號的電壓值為所述第一電壓值，則調整所述第一延時模組接收到的第一指示信號，以增大所述第一指示信號所指示的記憶體的列寫入延遲期的縮短時間；向所述解碼器下發寫指令以及向所述第一延時模組下發調整後的第一指示信號；重複以下步驟，直至所述採樣單元輸出的第二採樣信號的電壓值從所述第二電壓值切換至所述第一電壓值：減小所述採樣單元接收到的第一資料選通信號的時間延遲，並向所述解碼器下發寫指令，向所述第一延時模組下發延時信號，其中，所述延時信號為所述採樣單元輸出的第二採樣信號從第一電壓值切換至第二電壓值時，所述第一延時模組接收到的第一指示信號。

在本公開的一實施例中，所述採樣單元，包括：第一觸發器、第二觸發器、資料選擇器；所述第一觸發器的資料端與所述寫信號生成單元連接，用於接收所述寫信號生成單元輸出的第二寫信號；所述第一觸發器的時鐘端與所述延時單元的輸出端連接，用於接收所述延時單元輸出的第二資料選通信號；所述第一觸發器用於基於所述第二寫信號與所述第二資料選通信號，輸出第一採樣信號；所述第二觸發器的資料端與所述寫信號生成單元連接，用於接收所述寫信號生成單元輸出的第二寫信號；所述第二觸發器的時鐘端用於接收所述第一資料選通信號，所述第二觸發器用於基於所述第二寫信號與所述第一資料選通信號，輸出第二採樣信號；所述第一觸發器的輸出端與所述資料選擇器的第一端連接，所述第二觸發器的輸出端與所述資料選擇器的第二端連接；若確定所述第一採樣信號表示所述第一時鐘信號的有效邊緣與所述第一資料選通信號的有效邊緣未對齊，則調整所述第一資料選通信號的時間延遲之前，所述方法還包括：向所述資料選擇器發送第一控制信號，所述第一控制信號用於指示所述資料選擇器輸出第一採樣信號；基於所述採樣單元輸出的第一採樣信號確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣對齊之後，所述方法還包括：向所述資料選擇器發送第二控制信號，所述第二控制信號用於指示所述資料選擇器輸出第二採樣信號。

第三方面，本公開提供一種應用於記憶體的寫調平電路的控制裝置，所述控制裝置應用於上述寫調平電路，所述控制裝置包括：第一調整單元，用於若確定所述第一採樣信號表示所述第一時鐘信號的有效邊緣與所述第一資料選通信號的有效邊緣未對齊，則調整所述第一資料選通信號的時間延遲；重複執行所述第一調整單元，直至所述第一調整單元基於所述採樣單元輸出的第一採樣信號確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣對齊。第一控制單元，用於若確定所述第一採樣信號表示所述第一時鐘信號與所述第一資料選通信號對齊，則控制所述第一資料選通信號的時間延遲減少第一預設時段，將減少後的信號作為所述採樣單元當前接收到的第一資料選通信號；第二調整單元，用於若確定所述第二採樣信號表示第一資料選通信號的有效邊緣與第二寫信號的有效邊緣未對齊，則調整第一資料選通信號的時間延遲或者所述第一寫信號的時間延遲，重複執行所述第二調整單元，直至所述第二調整單元基於所述採樣單元輸出的第二採樣信號確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊。

在本公開的一實施例中，所述控制裝置還包括：延長單元，用於確定當第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊時，將所述第一資料選通信號的時間延遲延長第二預設時段，並將延長後的信號確定為所述記憶體進行寫操作時所接收到的資料選通信號。

在本公開的一實施例中，所述第一調整單元基於所述採樣單元輸出的第一採樣信號確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣對齊時，具體用於若所述採樣單元輸出的第一採樣信號的電壓值從第一電壓值變化至第二電壓值，則確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣對齊。

在本公開的一實施例中，所述第二調整單元基於所述採樣單元輸出的第二採樣信號確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊時，具體用於若所述採樣單元輸出的第二採樣信號的電壓值從所述第二電壓值變化至所述第一電壓值，則確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊。

在本公開的一實施例中，所述寫信號生成單元，包括：解碼器，用於對接收到的寫指令進行解碼處理，輸出所述第一寫信號；第一延時模組，與所述解碼器連接，用於基於接收到的所述第一時鐘信號，對所述第一寫信號進行延遲處理，輸出所述第二寫信號；所述第一延時模組，用於，基於接收到的所述第一時鐘信號、所述記憶體的列寫入延遲期、第一指示信號，對所述第一寫信號進行延遲處理，輸出所述第二寫信號，其中，所述第一指示信號用於指示記憶體的列寫入延遲週期的縮短時間；所述第一調整單元包括：第一調整模組，用於若確定所述採樣單元輸出的第二採樣信號的電壓值為所述第一電壓值，則調整所述第一延時模組接收到的第一指示信號，以增大所述第一指示信號所指示的記憶體的列寫入延遲期的縮短時間；第一發送模組，用於向所述解碼器下發寫指令以及向所述第一延時模組下發調整後的第一指示信號；重複第一調整模組以及第一發送模組，直至所述採樣單元輸出的第二採樣信號的電壓值從所述第一電壓值切換至所述第二電壓值：第二調整模組，用於減小所述採樣單元接收到的第一資料選通信號的時間延遲；第二發送模組，用於向所述解碼器下發寫指令，以及向所述第一延時模組下發延時信號，其中，所述延時信號為所述採樣單元輸出的第二採樣信號從第一電壓值切換至第二電壓值時，所述第一延時模組接收到的第一指示信號；重複第二調整模組以及第二發送模組，直至所述採樣單元輸出的第二採樣信號的電壓值從所述第二電壓值切換至所述第一電壓值。

在本公開的一實施例中，所述採樣單元，包括：第一觸發器、第二觸發器、資料選擇器；所述第一觸發器的資料端與所述寫信號生成單元連接，用於接收所述寫信號生成單元輸出的第二寫信號；所述第一觸發器的時鐘端與所述延時單元的輸出端連接，用於接收所述延時單元輸出的第二資料選通信號；所述第一觸發器用於基於所述第二寫信號與所述第二資料選通信號，輸出第一採樣信號；所述第二觸發器的資料端與所述寫信號生成單元連接，用於接收所述寫信號生成單元輸出的第二寫信號；所述第二觸發器的時鐘端用於接收所述第一資料選通信號，所述第二觸發器用於基於所述第二寫信號與所述第一資料選通信號，輸出第二採樣信號；所述第一觸發器的輸出端與所述資料選擇器的第一端連接，所述第二觸發器的輸出端與所述資料選擇器的第二端連接；所述控制裝置還包括：第一發送單元，用於在所述第一調整單元確定所述第一採樣信號表示所述第一時鐘信號的有效邊緣與所述第一資料選通信號的有效邊緣未對齊，則調整所述第一資料選通信號的時間延遲之前，向所述資料選擇器發送第一控制信號，所述第一控制信號用於指示所述資料選擇器輸出第一採樣信號；第二發送單元，用於在所述第一調整單元基於所述採樣單元輸出的第一採樣信號確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣對齊之後，向所述資料選擇器發送第二控制信號，所述第二控制信號用於指示所述資料選擇器輸出第二採樣信號。

第四方面，本公開提供一種記憶體，所述記憶體包括上述第一方面中任一項所述的寫調平電路。

第五方面，本公開提供一種電子設備，包括：處理器，以及與所述處理器通信連接的記憶體；所述記憶體存儲計算機執行指令；所述處理器執行所述記憶體存儲的計算機執行指令，以實現上述第二方面中任一項所述的控制方法。

第六方面，本公開提供一種計算機可讀存儲介質，所述計算機可讀存儲介質中存儲有計算機執行指令，所述計算機執行指令被處理器執行時用於實現上述第二方面中任一項所述的控制方法。

第七方面，本公開提供一種計算機程序產品，包括計算機程序，該計算機程序被處理器執行時實現上述第二方面中任一項所述的控制方法。

基於上述，本公開提供了應用於記憶體的寫調平電路及其控制方法與控制裝置。所述寫調平電路包括：寫信號生成單元，用於根據接收到的第一時鐘信號對第一寫信號進行延遲處理，輸出第二寫信號；延時單元，用於對接收到的第一資料選通信號進行延遲處理，輸出第二資料選通信號；採樣單元，分別與所述延時單元、所述寫信號生成單元連接，用於接收所述延時單元輸出的所述第二資料選通信號和所述寫信號生成單元輸出的第二寫信號，並根據所述第二資料選通信號和所述第二寫信號，輸出第一採樣信號；所述採樣單元還用於接收所述第一資料選通信號和所述寫信號生成單元輸出的第二寫信號，並根據所述第一資料選通信號和所述第二寫信號，輸出第二採樣信號。進而，記憶體外部所對應的控制器可以基於寫調平電路中的採樣單元輸出的第一採樣信號以及第二採樣信號，對控制器發送至該記憶體的信號進行調整，使得記憶體所接收到的資料選通信號的有效邊緣以及時鐘信號的有效邊緣之間的時間差值符合記憶體的規格要求，進而使得記憶體可以正確寫入資料。

這裡將詳細地對示例性實施例進行說明，其示例表示在圖式中。下面的描述涉及圖式時，除非另有表示，不同圖式中的相同數字表示相同或相似的要素。以下示例性實施例中所描述的實施方式並不代表與本公開相一致的所有實施方式。相反，它們僅是與如所附申請專利範圍中所詳述的、本公開的一些方面相一致的裝置和方法的例子。

目前，在電子設備中，為了減少電子設備中的動態隨機存取記憶體（Dynamic Random Access Memory，簡稱DRAM）與記憶體的控制器之間的走線，當電子設備中包括多個DRAM時，通常會採用fly-by的走線拓撲結構。如圖1所示，圖1為一種記憶體的走線佈局示意圖，其中，各個DRAM對應的控制器中的時鐘信號輸出端口與多個串聯的DRAM (DRAM 1~DRAM n)中的第一個DRAM連接，用於向第一個DRAM傳輸時鐘信號。多個串聯的DRAM中的其餘DRAM所接收到的時鐘信號是由與其串聯連接的前一DRAM輸出的。此外，多個DRAM中的每一DRAM的資料端，分別與控制器直接連接，用於接收控制器發出的資料選通信號，且各個DRAM與控制器之間用於傳輸資料選通信號的走線長度相同。

當採用上述走線拓撲結構連接控制器與多個DRAM時，資料選通信號到達每一DRAM的時間是相同的，但各DRAM接收到的時鐘信號的時間會存在偏差，各DRAM所接收到的時鐘信號的時間以及資料選通信號的時間之間具有不同的偏差。因此，針對每一DRAM都需要對其接收到的DQS信號的時間延遲進行不斷調整，進而使得每一DRAM上所接收到的DQS信號的有效邊緣與時鐘信號的有效邊緣之間的時間差值滿足記憶體規格的要求，例如，時間差值位於[-0.5tck,0.5tck]之間時，都可以認為此時控制器所發送的DQS信號滿足該DRAM的規格要求，以確保資料可以正確寫入該DRAM，其中，tck用於表示時鐘信號的時鐘週期。

一個示例中，為了確保記憶體接收到的資料選通信號的有效邊緣與時鐘信號的有效邊緣為對齊的，在記憶體中可以設置一種寫調平電路。該寫調平電路中設置有第一接收器以及第二接收器，用於分別接收記憶體引腳處輸入的時鐘信號以及資料選通信號。此外，在第一接收器之後，還設置有延時模組，用於對第一接收器輸出的資料選通信號進行延遲處理之後，將延遲處理後的信號輸出至觸發器的一端。寫調平電路中還包括寫信號生成單元，寫信號生成單元，基於第二接收器輸出的時鐘信號，生成寫信號，並將生成的寫信號輸出至觸發器的另一端，以便觸發器可以用於比較器接收到的寫信號生成單元輸出的寫信號的有效邊緣以及延時模組輸出的延時後的信號的有效邊緣是否對齊，進而確定出記憶體接收到的時鐘信號的有效邊緣以及資料選通信號的有效邊緣是否對齊。

當信號（例如，資料選通信號、寫信號）在記憶體內部傳輸時的時間延遲較大時，隨著記憶體的讀寫速率的不斷提高，信號在記憶體中傳輸時所造成的功耗以及信號抖動也就越大。

因此，如何設計一種新的寫調平（Write Leveling）電路，以便於通過控制該寫調平電路來對記憶體接收到的資料選通信號進行調整是一種急需解決的問題。

本公開提供的應用於記憶體的寫調平電路及其控制方法、控制裝置，旨在解決現有技術的如上技術問題。

下面以具體地實施例對本公開的技術方案以及本公開的技術方案如何解決上述技術問題進行詳細說明。下面這幾個具體的實施例可以相互結合，對於相同或相似的概念或過程可能在某些實施例中不再贅述。下面將結合附圖，對本公開的實施例進行描述。

圖2為本公開實施例提供的一種應用於記憶體的寫調平電路的結構示意圖，如圖2所示，該寫調平電路包括：寫信號生成單元21，用於根據接收到的第一時鐘信號對第一寫信號進行延遲處理，輸出第二寫信號；延時單元22，用於對接收到的第一資料選通信號進行延遲處理，輸出第二資料選通信號；採樣單元23，分別與延時單元22、寫信號生成單元21連接，用於接收延時單元22輸出的第二資料選通信號和寫信號生成單元21輸出的第二寫信號，並根據第二資料選通信號和第二寫信號，輸出第一採樣信號；採樣單元23還用於接收第一資料選通信號和寫信號生成單元21輸出的第二寫信號，並根據第一資料選通信號和第二寫信號，輸出第二採樣信號。

示例性地，本實施例中，在寫調平電路中包括有寫信號生成單元21、延時單元22以及採樣單元23。其中，寫信號生成單元21用於基於其接收到的第一時鐘信號，對寫信號生成單元21所產生的第一寫信號進行延遲處理，得到第二寫信號，並將得到的第二寫信號輸出至與寫信號生成單元21連接的採樣單元23。

此外，寫調平電路中還設置有延時單元22，該延時單元22可用於將其接收到的第一資料選通信號進行延遲處理，進而得到第二資料選通信號，並將第二資料選通信號發送至與延時單元22連接的採樣單元23。其中，當該寫調平電路設置在記憶體內部時，此時，延時單元22接收到的第一資料選通信號可以認為是記憶體內部傳輸的資料選通信號，該信號可以由記憶體引腳處所接收到的資料選通信號轉換得到。寫信號生成單元21所接收到的第一時鐘信號可以認為是記憶體的內部傳輸的時鐘信號，該信號可以由記憶體引腳處所接收到的時鐘信號轉換得到。需要說明的是，本公開中對記憶體的內存規格不做具體限制，可以為DDR5內存規格的記憶體，也可以為其餘內存規格的記憶體。

並且，本實施例中的採樣單元23，用於基於與其連接的寫信號生成單元21輸出的第二寫信號以及與其連接的延時單元22輸出的第二資料選通信號，生成第一採樣信號。此外，該採樣單元23還用於接收第一資料選通信號，並基於接收到第一資料選通信號以及與其連接的寫信號生成單元21輸出的第二寫信號，生成第二採樣信號。

在寫調平電路中的採樣單元23生成第一採樣信號以及第二採樣信號後，在一些實施例中，記憶體中的寫調平電路會將第一採樣信號以及第二採樣信號同時輸出至該記憶體對應的控制器，以使控制器可以基於接收到的第一採樣信號以及第二採樣信號，對控制器向記憶體發送的信號進行調整，進而確保記憶體接收到的資料選通信號的有效邊緣以及時鐘信號的有效邊緣之間的時間差值滿足記憶體所規定的時間差值範圍。其中，控制器在調整向記憶體發送的信號時，可以對發送至記憶體的資料選通信號的時間延遲進行調整，此處不做具體限制。此外，本公開中所提及的信號的有效邊緣，可以為該信號的上升邊緣，也可以為該信號的下降邊緣。

本實施例中，提供了一種可應用於記憶體的寫調平電路，通過在寫調平電路中設置採樣單元23、延時單元22以及寫信號生成單元21，以便採樣單元23可以基於延時單元22輸出的第二資料選通信號以及寫信號生成單元21輸出的第二寫信號，輸出第一採樣信號，並且採樣單元23還可以基於其接收到的第一資料選通信號以及寫信號生成單元21輸出的第二寫信號，輸出第二採樣信號，進而使得記憶體外部所對應的控制器可以基於寫調平電路中的採樣單元23輸出的第一採樣信號以及第二採樣信號，對控制器發送至該記憶體的信號進行調整，使得記憶體所接收到的資料選通信號的有效邊緣以及時鐘信號的有效邊緣之間的時間差值符合記憶體的規格要求，確保記憶體可以正確寫入資料。

在一些實施例中，圖3為本公開實施例提供的又一種應用於記憶體的寫調平電路的結構示意圖，在圖2所示的裝置的結構的基礎上，本實施例中的寫信號生成單元，包括：解碼器211，用於對接收到的寫指令進行解碼處理，輸出第一寫信號；第一延時模組212，與解碼器211連接，用於基於接收到的第一時鐘信號，對第一寫信號進行延遲處理，輸出第二寫信號。

示例性地，如圖3所示，本實施例中的寫信號生成單元包括有解碼器211以及第一延時模組212。其中，解碼器211所接收到的寫指令，可以看作是內部包含有該寫信號生成單元的記憶體，其外部所對應的控制器所發送的寫指令，即控制器發送至記憶體引腳處的寫指令，用於指示記憶體當前需要進行寫操作。

寫信號生成單元中的解碼器211當接收到寫指令之後，可以對寫指令進行解碼處理，進而得到記憶體內部的器件所能識別的用於表示當前需要進行寫操作的第一寫信號，之後，解碼器211將得到的第一寫信號發送至與解碼器211連接的第一延時模組212，由第一延時模組212基於第一時鐘信號對其接收到的第一寫信號進行延遲處理，進而得到第二寫信號，並將第二寫信號輸出至與第一延時模組212連接的採樣單元23。

可以理解的是，本實施例中通過在寫信號生成單元21中設置解碼器211，對解碼器211接收到的寫指令進行解碼處理，以便記憶體中的器件可以準確確定出當前需要記憶體需要進行寫操作。此外，後續在基於該寫調平電路進行信號調整時，控制器可以得到更為準確的確定出該記憶體需要的資料選通信號，提高記憶體資料寫入的準確度。

在一些實施例中，在圖3所示的結構的基礎上，本實施例中寫信號生成單元21中的第一延時模組212，具體用於：基於接收到的第一時鐘信號、記憶體的列寫入延遲期以及第一指示信號，對第一寫信號進行延遲處理，輸出第二寫信號，其中，第一指示信號用於指示記憶體的列寫入延遲週期的縮短時間。

示例性地，本實施例中的第一延時模組212在對解碼器211輸出的第一寫信號進行延遲處理以得到第二寫信號的處理過程中，具體地，第一延時模組212，可以基於接收到的第一指示信號所指示的記憶體的列寫入延遲週期（Column Address Strobe Write Latency，簡稱CWL）的縮短時間、第一時鐘信號，以及記憶體的列寫入延遲週期，對第一寫信號進行延遲處理。

舉例來說，在一種可能的實現方式中，第一延時模組212可以將記憶體的列寫入延遲週期與第一指示信號所指示的縮短時間進行求差處理，將求差處理後的結果所指示的延時時間作為第一延時單元22在對第一寫信號進行延遲處理時，第一寫信號與第二寫信號之間的時間差值。其中，第一時鐘信號的時鐘週期可以作為求差處理後所指示的延時時間的時間基準，例如，求差結果為0.5tck，則所得到的第一寫信號與第二寫信號之間的延時時間為0.5*第一時鐘信號的時鐘週期後的結果。

需要說明的是，第一延時模組212所獲取的記憶體的列寫入延遲週期可以為預先存儲在第一延時模組212中，也可以是第一延時模組212通過接收到的第三指示信號所確定得到的，其中，第三指示信號可用於指示記憶體當前所要求的列寫入延遲週期。此外，記憶體的列寫入延遲週期也可以基於用戶所希望的記憶體的讀寫速度來不斷調整。例如，控制器可以基於所要求的記憶體的讀寫速度，查找到與該讀寫速度所對應的列寫入延遲週期的指示信號，並將該指示信號發送至記憶體內部的第一延時模組212，以便第一延時模組212可以進行對其接收到的第一寫信號進行延遲處理。

此外，在一種可能的實現方式中，寫信號生成單元21中的第一寫信號與寫信號生成單元21輸出的第二寫信號之間的時間延遲不僅包括記憶體的列寫入延遲週期與第一指示信號所指示的縮短時間的差值，還包括有在第一寫信號在進行延遲處理後，並傳輸至採樣單元23的傳輸過程中，為提高信號傳輸質量所添加的反相器等電子器件造成的信號的時間延遲。

可以理解的是，本實施例中，第一延時模組212在對解碼器211輸出的第一寫信號進行延遲處理時，考慮了記憶體的列寫入延遲週期，以及第一指示信號所指示的列寫入延遲週期的縮短時間，來對第一寫信號進行延遲處理。進而，當包含該寫調平電路的記憶體外部的控制器在通過寫調平電路確定該記憶體需要接收到的資料選通信號時，可以通過調整第一指示信號所指示的縮短時間，使得記憶體內部所接收到的第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊。

在一些實施例中，圖4為本公開實施例提供的另一種應用於記憶體的寫調平電路的結構示意圖。在圖3所示的裝置結構的基礎上，本實施例中，在寫信號生成單元21中還包括：信號轉換模組213；解碼器211通過信號轉換模組213與第一延時模組212連接；信號轉換模組213，用於對解碼器211輸出的第一寫信號，進行脈衝展寬處理，輸出展寬後的寫信號至第一延時模組212。

示例性地，如圖4所示，本實施例中，在寫調平電路中的寫信號生成單元21中包括有解碼器211、信號轉換模組213以及第一延時模組212。其中，解碼器211用於接收寫指令，並對寫指令進行解碼處理，並將解碼處理後的信號發送至與解碼器211連接的信號轉換模組213。之後，信號轉換模組213，對解碼器211輸出的解碼處理後的信號進行脈衝展寬處理，並將脈衝展寬處理後的信號作為第一寫信號輸出至與其連接的第一延時模組212，以便第一延時模組212可以對其接收到的第一寫信號進行延遲處理，進而得到第二寫信號。

可以理解的是，本實施例中寫信號生成單元21中的信號轉換模組213，通過對解碼器211輸出至信號轉換模組213的信號進行脈衝展寬處理，以便滿足記憶體對應的規格要求（例如，記憶體規格書的要求）。

在上述任一實施例的基礎上，本實施例所提供的寫調平電路中的採樣單元23中包括：第一觸發器231、第二觸發器232、資料選擇器233；第一觸發器231的資料端與寫信號生成單元21連接，用於接收寫信號生成單元21輸出的第二寫信號；第一觸發器231的時鐘端與延時單元22的輸出端連接，用於接收延時單元22輸出的第二資料選通信號；第一觸發器231用於基於第二寫信號與第二資料選通信號，輸出第一採樣信號；第二觸發器232的資料端與寫信號生成單元21連接，用於接收寫信號生成單元21輸出的第二寫信號；第二觸發器232的時鐘端用於接收第一資料選通信號，第二觸發器232用於基於第二寫信號與第一資料選通信號，輸出第二採樣信號；第一觸發器231的輸出端與資料選擇器233的第一端連接，第二觸發器232的輸出端與資料選擇器233的第二端連接。

示例性地，如圖5所示，圖5為本公開實施例提供的另一種應用於記憶體的寫調平電路的結構示意圖，在圖2所示的結構的基礎上，本實施例中的寫調平電路中包括有第一觸發器231、第二觸發器232以及資料選擇器233。其中，第一觸發器231的時鐘端與資料端，分別與延時單元22和寫信號生成單元21連接，進而第一觸發器231基於其時鐘端所接收到的與其連接的延時單元22發送的第二資料選通信號的有效邊緣，對第一觸發器231的資料端所接收到的與其連接的寫信號生成單元21輸出的第二寫信號進行採樣，並將採樣結果作為第一採樣信號，輸出至與第一觸發器231連接的資料選擇器233。

此外，第二觸發器232時鐘端用於接收第一資料選通信號，第二觸發器232的資料端與寫信號生成單元21連接，用於接收寫信號生成單元21輸出的第二寫信號，之後，第二觸發器232基於接收到的第一資料選通信號的有效邊緣，對第二觸發器232所接收到的第二寫信號進行採樣，並將採樣結果作為第二採樣信號，輸出至與第二觸發器232連接的資料選擇器233。

資料選擇器233在接收到與其連接的第一觸發器231發送的第一採樣信號以及與其連接的第二觸發器232發送的第二採樣信號之後，會選擇在其中選擇一個採樣信號輸出，以便記憶體外的控制器可以基於接收到的第一採樣信號或者第二採樣信號進行調整控制器發送至該記憶體的信號。

可以理解的是，本實施例中通過在採樣單元23中設置第一觸發器231、第二觸發器232以及資料選擇器233，相比於同時將第一採樣信號以及第二採樣信號同時發送至控制器，本實施例中所提供的採樣單元23的裝置，可以減少控制器上資料接收端口的佔用，當寫調平電路封裝在記憶體中時，還可以減少記憶體上引腳的佔用。

在上述任一所提供的應用於記憶體的寫調平電路的結構的基礎上，本實施例中，寫調平電路還包括：第一轉換器24，分別與延時單元22和採樣單元23連接，用於對接收到的第三資料選通信號進行邏輯電壓轉換處理，得到第一資料選通信號；其中，第三資料選通信號的電壓為電流模式邏輯電壓；第一資料選通信號的電壓為互補金屬氧化物半導體（Complementary Metal Oxide Semiconductor，簡稱CMOS）電壓。

示例性地，在本實施例所提供的寫調平電路中還包括有第一轉換器24。其中，第一轉換器24所接收到的第三資料選通信號，在實際應用中可以認為是記憶體外部的控制器發送至記憶體的引腳處的資料選通信號。而在控制器向記憶體發送第三資料選通信號時，為了提高信號的傳輸效率，通常採用電流模式邏輯（Current Model Logic，簡稱CML）電壓的傳輸形式。而在記憶體內部通常採用CMOS電壓的傳輸形式進行信號傳輸。因此，在寫調平電路中的第一轉換器24在引腳處獲取到第三資料選通信號之後，會將採用CML電壓傳輸形式傳輸的第三資料選通信號轉換為採用CMOS電壓傳輸形式傳輸的第一資料選通信號，以便記憶體中的寫調平電路中的各個器件可以準確識別該第一資料選通信號。

在上述任一所提供的應用於記憶體的寫調平電路的結構的基礎上，本實施例中，寫調平電路還包括：第二轉換器25，與寫信號生成單元21連接，用於對接收到的第二時鐘信號進行邏輯電壓轉換處理，得到第一時鐘信號；其中，第二時鐘信號的電壓為電流模式邏輯電壓；第一時鐘信號的電壓為CMOS電壓。

示例性地，本實施例中，在本實施例所提供的寫調平電路中還包括有第二轉換器25。其中，第二轉換器25所接收到的第二時鐘信號，在實際應用中可以認為是記憶體外部的控制器或者與其串聯的前一記憶體發送至該記憶體的引腳處的時鐘信號。而在控制器向記憶體發送時鐘信號或者記憶體之間發送時鐘信號時，為了提高信號的傳輸效率，通常採用電流模式邏輯（CML）電壓的傳輸形式。而在記憶體內部通常採用CMOS電壓的傳輸形式進行信號傳輸。因此，在寫調平電路中的第二轉換器25在引腳處獲取到第二時鐘信號之後，會將採用CML電壓傳輸形式傳輸的第二時鐘信號轉換為採用CMOS電壓傳輸形式傳輸的第一時鐘信號，以便記憶體中的寫調平電路中的各個器件可以準確識別該第一時鐘信號。

圖6為本公開實施例提供的再一種應用於記憶體的寫調平電路的結構示意圖。如圖所示，本實施例中，當寫調平電路設置在記憶體內部，且記憶體分別設置有高位元資料選通信號接收引腳以及低位資料選通信號接收引腳時，此時，寫調平電路中的第一轉換器24可以用於接收從記憶體的低位資料選通信號接收引腳處傳入的第三資料選通信號，並對該第三資料選通信號進行邏輯電壓轉換處理，進而得到第一資料選通信號分別傳輸至與第一轉換器24連接的延時單元22以及採樣單元23中的第二觸發器232。

延時單元22在接收到第一資料選通信號之後，會對第一資料選通信號進行延遲處理，之後將延遲處理得到的第二資料選通信號傳輸至與延時單元22連接的採樣單元23中的第一觸發器231。

此外，在寫調平電路中還包括有第二轉換器25，其中，第二轉換器25用於接收記憶體引腳處傳入的第二時鐘信號，對第二時鐘信號進行邏輯電壓轉換處理，之後將處理得到的第一時鐘信號傳輸至與第二轉換器25連接的寫信號生成單元21中的信號轉換模組213。

寫信號生成單元21中的解碼器211用於基於接收到的寫指令，生成第一寫信號，之後，將生成的第一寫信號傳輸至與解碼器211連接的信號轉換模組213。信號轉換模組213在接收到第一寫信號之後，會對其進行脈衝展寬處理，並將展寬處理後的信號發送至與信號轉換模組213連接的第一延時模組212，由第一延時模組212對展寬後的信號進行延遲處理，得到第二寫信號。之後，第一延時模組212會將得到的第二寫信號，分別傳輸至與第一延時模組212連接的第一觸發器231以及第二觸發器232。

在採樣單元23中，第一觸發器231基於其資料端接收到的第一延時模組212輸出的第二寫信號以及其時鐘端接收到的延時單元22輸出的第二資料選通信號，進行採樣，生成第一採樣信號，輸出至與第一觸發器231連接的資料選擇器233。同樣，第二觸發器232基於其資料端接收到的第一延時模組212輸出的第二寫信號以及其時鐘端接收到第一接收器24輸出的第一資料選通信號，進行採樣，生成第二採樣信號，輸出至與第二觸發器232連接的資料選擇器233。

可以理解的是，當上述第一轉換器24所接收到的第三資料選通信號為低位資料選通信號，且記憶體的引腳中還包括有高位元資料選通信號接收引腳時，此時，在寫調平電路中還可以設置有第三轉換器26，其中，第三轉換器26用於對接收到的高位元資料選通信號進行邏輯電壓轉換處理，並將邏輯電壓轉換後的信號分別發送至與第三轉換器26連接的高位元延時單元27以及與第三轉換器26連接的第四觸發器282。本實施例中的高位元延時單元27的功能與延時單元22一致，用於對接收到的資料選通信號進行延遲處理，並將延遲處理後的信號發送至與高位元延時單元27連接的第三觸發器281。

此外，寫調平電路中還設置有第二延時模組214，第二延時模組214用於對與其連接的信號轉換模組213輸出的脈衝展寬處理後的信號進行延遲處理，並將延遲處理後的信號分別發送至與第二延時模組214連接的第三觸發器281以及第四觸發器282。

在高位元採樣單元28中，第三觸發器281基於其資料端接收到的第二延時模組214輸出的信號以及其時鐘端接收到的高位元延時單元27輸出的信號，進行採樣，生成第三採樣信號，並輸出至與第三觸發器28連接的高位元資料選擇器283。同樣地，第四觸發器282基於其資料端接收到的第二延時模組214輸出的信號以及其時鐘端接收到第三接收器26輸出的信號，進行採樣，生成第四採樣信號，並輸出至與第四觸發器282連接的高位元資料選擇器283。

可以理解的是，當記憶體包括有低位資料選通信號接收引腳以及高位元資料選通信號接收引腳時，此時，則需要保證其接收到的低位資料選通信號的有效邊緣與時鐘信號的有效邊緣的時間差值滿足記憶體的規格設置，並且，還需要保證其接收到的高位元資料選通信號的有效邊緣與時鐘信號的有效邊緣的時間差值滿足記憶體的規格設置。因此，記憶體中的寫調平電路中可以設置有兩個用於對接收到的資料選通信號進行邏輯電壓轉換處理的轉換器（即，圖中的第一轉換器24以及第三轉換器26），兩個延時單元（即，圖中的延時單元22以及延時單元27）以及兩個採樣單元（即，圖中的採樣單元23以及高位元採樣單元28）。通過上述寫調平電路的設計，可以在記憶體外部的控制器對發送至記憶體的信號進行調整之後，確保記憶體接收到的低位資料選通信號的有效邊緣與時鐘信號的有效邊緣的時間差值滿足記憶體的規格設置，並且記憶體接收到的高位元資料選通信號的有效邊緣與時鐘信號的有效邊緣的時間差值滿足記憶體的規格設置，提高記憶體寫入資料的準確性。舉例來說，控制器可以調整第一轉換器24所接收到的資料選通信號，或者第一延時模組進行延遲處理時的時間延遲以確保記憶體接收到的低位資料選通信號的有效邊緣與時鐘信號的有效邊緣的時間差值滿足記憶體的規格設置。並且，控制器還可以調整第三轉換器26所接收到的資料選通信號，或者第二延時模組進行延遲處理時的時間延遲以確保記憶體接收到的高位元資料選通信號的有效邊緣與時鐘信號的有效邊緣的時間差值滿足記憶體的規格設置。

在上述任一實施例的基礎上，本實施例中的第一採樣信號表示第一時鐘信號的有效邊緣與第一資料選通信號的有效邊緣是否對齊。

示例性地，由於通常在對記憶體進行寫調平的過程中，通常會分為外部寫調平以及內部寫調平，其中，外部寫調平用於對齊記憶體引腳處接收到的資料選通信號以及時鐘信號。本實施例中為了使得採樣單元23輸出的第一採樣信號可以表示出第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣是否對齊，通過令延時單元22對第一資料選通信號的延遲處理時的時間延遲，等效於寫信號生成單元21在接收到第一時鐘信號時對第一寫信號進行延遲處理得到第二寫信號的時間延遲，進而當採樣單元23輸出的第一採樣信號所表示的接收到的第二資料選通信號的有效邊緣與第二寫信號的有效邊緣是否對齊的結果，與第一資料選通信號的有效邊緣和第一時鐘信號的有效邊緣是否對齊的結果始終保持一致。通過上述對延時單元22的時間延遲的設置，使得可以基於採樣單元23輸出的第一採樣信號來確定是否達到記憶體的外部寫調平的目的。

在一些實施例中，在上述任一實施例的基礎上，當第一採樣信號具體用於在第一採樣信號表示第一時鐘信號的有效邊緣與第一資料選通信號的有效邊緣未對齊時，指示調整第一資料選通信號的時間延遲。

示例性地，本實施例中，為了實現對記憶體外部寫調平的訓練，當記憶體外部的控制器確定出第一採樣信號表示第一時鐘信號的有效邊緣與第一資料選通信號的有效邊緣未對齊時，此時，控制器可以不斷調整向記憶體發送的資料選通信號的時間延遲，即不斷調整第一資料選通信號的時間延遲，以便達到第一時鐘信號的有效邊緣與第一資料選通信號的有效邊緣對齊。

需要說明的是，本公開中的判斷兩個信號的有效邊緣是否對齊，可以通過判斷兩個信號的有效邊緣所對應的時間之間的時間差值是否在預設差值範圍內來確定，若時間差值位於預設差值內，則表示兩個信號的有效邊緣對齊。

在一些實施例中，第二採樣信號表示第一資料選通信號的有效邊緣與第二寫信號的有效邊緣是否對齊。

示例性地，在對記憶體進行寫調平的過程中，還包括有內部寫調平，設置內部寫調平主要目的是為了在減少資料選通信號在記憶體內部進行傳輸的傳輸路徑的基礎上，確保記憶體內部所接收到的第一資料選通信號的有效邊緣與第二寫信號的有效邊緣是否對齊。

在外部調平過程中，記憶體中設置有延時單元22，對接收到的第一資料選通信號進行延遲處理，然而若延時單元22進行延遲處理所對應的時間延遲越長，此時寫調平電路中的功耗以及抖動也就越多，因此，為了減少資料選通信號在記憶體內部的傳輸路徑，在內部寫調平過程中，採樣單元23直接基於第一資料選通信號以及與採樣單元連接的寫信號生成單元生成的第二寫信號，輸出第二採樣信號，以便通過第二採樣信號，確定出第一資料選通信號的有效邊緣與第二寫信號的有效邊緣是否對齊。例如，採樣單元23，可以通過將第一資料選通信號的各個有效邊緣對應的時間與第二寫信號的各個有效邊緣所對應的時間進行求差處理，以便確定出第一資料選通信號的有效邊緣與第二寫信號的有效邊緣是否對齊。

在一些實施例中，第二採樣信號具體用於在第一採樣信號表示第一時鐘信號的有效邊緣與第一資料選通信號的有效邊緣對齊，且第一資料選通信號的有效邊緣與第二寫信號的有效邊緣未對齊時，指示調整第一寫信號的時間延遲或者第一資料選通信號的時間延遲。

示例性地，在內部寫調平過程中，為了避免記憶體內部信號傳輸時消耗的功率較大的問題，可採用以下方式進行調整。本實施例中，當外部寫調平過程結束之後，即當在第一採樣信號表示第一時鐘信號的有效邊緣與第一資料選通信號的有效邊緣對齊後，並且第二採樣信號表示第一資料選通信號的有效邊緣與第二寫信號的有效邊緣未對齊時，此時，可以通過調整第一寫信號的時間延遲或者第一資料選通信號的時間延遲，以便達到第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊的目的。

可以理解的是，相比於外部寫調平過程中第一資料選通信號需要通過延時單元的延遲處理後再輸出的方式，在內部寫調平過程中，無需對第一資料選通信號進行延遲處理，相當於減少了第一資料選通信號在記憶體內部傳輸時的時間延遲，並且之後還可以通過調整第一寫信號的時間延遲，減少第一寫信號在傳輸過程中所造成的功耗，之後，再不斷調整第一寫信號的時間延遲或者第一資料選通信號的時間延遲過程中，以確保達到內部寫調平的目的。

圖7為本公開實施例提供的一種應用於記憶體的寫調平電路的控制方法的流程示意圖，本實施例所提供的方法應用於圖2所示的寫調平電路中，該方法包括以下步驟：S701、若確定第一採樣信號表示第一時鐘信號的有效邊緣與第一資料選通信號的有效邊緣未對齊，則調整第一資料選通信號的時間延遲。

重複執行步驟S701，直至基於採樣單元輸出的第一採樣信號確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣對齊。

示例性地，本實施例的執行主體可以為記憶體外部的控制器或者其餘電子設備，本公開不做具體限制。下面以控制器為本公開的執行主體為例描述。

在對記憶體進行寫調平的過程中，首先，控制器接收寫調平電路輸出的第一採樣信號，若控制器基於第一採樣信號確定第一時鐘信號的有效邊緣與第一資料選通信號的有效邊緣未對齊時，此時，控制器則不斷調整向記憶體發送的資料選通信號的時間延遲，即不斷改變第一資料選通信號的時間延遲，以便第一資料選通信號與第一時鐘信號對齊。需要說明的是，本實施例中，控制器每次調整資料選通信號的時間延遲的大小可以為相同的取值，也可以為不同取值，本實施例不做具體限制。

此外，需要說明的是，本實施例中，第一採樣信號是寫調平電路中的採樣單元通過比較延遲單元輸出的第二資料選通信號有效邊緣與第二寫信號的有效邊緣是否對齊所生成的，並且，由於延時單元對第一資料選通信號的延遲處理時的時間延遲，等效於寫信號生成單元在接收到第一時鐘信號時對第一寫信號進行延遲處理得到第二寫信號的時間延遲，因此，通過比較第二資料選通信號有效邊緣與第二寫信號的有效邊緣是否對齊所生成的第一採樣信號可以表示第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣是否對齊。

一個示例中，第一採樣信號可以為採樣單元接收到第二資料選通信號有效邊緣與採樣單元接收到第二寫信號的有效邊緣的時間差值，控制器通過比較該時間差值與預設時間差值範圍來確定兩個信號的有效邊緣是否對齊。

S702、若確定第一採樣信號表示第一時鐘信號的有效邊緣與第一資料選通信號的有效邊緣對齊，則控制第一資料選通信號的時間延遲減少第一預設時段，將減少後的信號作為採樣單元當前接收到的第一資料選通信號。

示例性地，當控制器基於第一採樣信號確定出第一時鐘信號與第一資料選通信號對齊，即表示完成了記憶體寫調平過程中的外部寫調平過程。之後，控制器將對齊時的第一資料選通信號的時間延遲減少第一預設時段，之後，將時間延遲減少第一預設時段的第一資料選通信號，作為記憶體進行內部寫調平過程時，首次輸入至寫調平電路中的採樣單元的第一資料選通信號。

需要說明的是，本實施例中的第一預設時間，可以基於寫入前導碼（write preamble）信號以及寫入前導碼信號和第一預設時長之間的對應關係確定的。

S703、若確定第二採樣信號表示第一資料選通信號的有效邊緣與第二寫信號的有效邊緣未對齊，則調整第一資料選通信號的時間延遲或者第一寫信號的時間延遲。

重複步驟S703，直至基於採樣單元輸出的第二採樣信號確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊。

示例性地，在對記憶體進行內部寫調平時，首先當控制器基於第二採樣信號確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣未對齊時，此時，控制器可以通過調整第一資料選通信號以及第一寫信號的時間延遲來確保第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊，即確保記憶體內部的存儲單元部分所接收到的資料選通信號以及寫信號是對齊的。

可以理解的是，本實施例中提供了一種應用於記憶體的寫調平電路的控制方法，控制器可以通過基於寫調平電路輸出的第一採樣信號以及第二採樣信號，對寫調平電路進行控制，以便完成記憶體的寫調平的目的。此外，在控制過程中，首先可以控制器可以基於第一採樣信號所表示的信號的有效邊緣是否對齊，來確定是否對第一資料選通信號的時間延遲進行調整，以便完成記憶體的外部寫調平過程。並且，為了減少資料選通信號以及寫信號在記憶體內部傳輸時所造成的功耗和延時，在內部寫調平過程中，控制器還會基於所接收到的第二採樣信號來不斷調整第一資料選通信號的時間延遲或者第一寫信號的時間延遲，以便使得最終完成對記憶體的寫調平過程，使得記憶體可以準確的寫入資料。

在一些實施例中，在圖7所示的方法的基礎上，當確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊時，將第一資料選通信號的時間延遲延長第二預設時段，並將延長後的信號確定為記憶體進行寫操作時所接收到的資料選通信號。

示例性地，本實施例中，在上述圖7所示的寫調平電路的控制方法基礎上，為了進一步確保記憶體引腳處所接收到的資料選通信號的有效邊緣與引腳處接收到的時鐘信號的有效邊緣之間的時間差值滿足記憶體的規格要求，本實施例中，控制器在確定第二採樣信號表示第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊時，此時，可以將對齊時的第一資料選通信號的時間延遲延長第二預設時段，並將時間延遲延長後的資料選通信號作為記憶體在進行寫操作時所接收到的第一資料選通信號。並且，此時間延遲長第二預設時段後的第一資料選通信號有效邊緣，相比於對齊時的記憶體引腳處接收到的第一時鐘信號的有效邊緣，兩個有效邊緣之間的時間差值符合記憶體規格所要求的時間差值（例如，記憶體的tDQSoffset）。

需要說明的是，本公開中的第二預設時段，可以通過基於寫入前導碼（write preamble）信號以及寫入前導碼信號和第二預設時長之間的對應關係確定的。

可以理解的是，本實施例中，通過對第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊時的第一資料選通信號的時間延遲延長第二預設時段，進而確定出記憶體引腳端最終需要接收到的資料選通信號，以便記憶體可以準確的寫入資料。

在一些實施例中，基於採樣單元輸出的第一採樣信號確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣對齊，包括：若採樣單元輸出的第一採樣信號的電壓值從第一電壓值變化至第二電壓值，則確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣對齊。

示例性地，本實施例中，在基於寫調平電路中的採樣單元所產生的第一採樣信號來確定第一資料選通信號的有效邊緣以及第一時鐘信號的有效邊緣是否對齊時，可以通過檢測第一採樣信號的電壓值來確定。具體地，在本實施例中，當延時單元對第一資料選通信號的延遲處理時的時間延遲，等效於寫信號生成單元在接收到第一時鐘信號時對第一寫信號進行延遲處理得到第二寫信號的時間延遲時，此時，第二資料選通信號的有效邊緣與第二寫信號的有效邊緣是否對齊的結果，與第一資料選通信號的有效邊緣和第一時鐘信號的有效邊緣是否對齊的結果始終保持一致。此時，採樣單元可以通過在第二資料選通信號的有效邊緣處對第二寫信號的電壓值進行採樣，並將採樣後的結果作為第一採樣信號輸出，當控制器確定輸出的第一採樣信號的電壓值從第一電壓值切換至第二電壓值時，則表示第二資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊，同樣地，此時，第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣處於對齊狀態。

可以理解的是，本實施例中，當採樣單元輸出的第一採樣信號可以表示第二資料選通信號的有效邊緣與第二寫信號的有效邊緣是否對齊，並且該對齊結果和第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣是否對齊的對齊結果相同時，可以通過檢測第一採樣信號輸出的信號電壓值的是否從第一電壓值切換至第二電壓值，來確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣是否對齊。本實施例提供的方法簡單，容易實現，無需多次重複計算信號有效邊緣之間的時間差值。

在一些實施例中，在上述實施例的基礎上，基於採樣單元輸出的第二採樣信號確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊，包括：若採樣單元輸出的第二採樣信號的電壓值從第二電壓值變化至第一電壓值，則確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊。

示例性地，本實施例中，在採樣單元基於接收到的第一資料選通信號以及接收到的寫信號生成單元輸出的第二寫信號之後，為了確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣是否對齊，可以通過在第一資料選通信號的有效邊緣處對第二寫信號的電壓值進行採樣，並將採樣結果作為採樣單元輸出的第二採樣信號，進而可以通過不斷監測第二採樣信號的電壓值的變化，當第二採樣信號的電壓值從第二電壓值切換至第一電壓值時，此時，表示第二寫信號的有效邊緣與第一資料選通信號的有效邊緣對齊。

可以理解的是，本實施例中，可以通過檢測第二採樣信號的電壓值變化是否從第二電壓值切換至第一電壓值，來確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣是否對齊。本實施例提供的方法簡單，容易實現，無需多次重複計算信號有效邊緣之間的時間差值。

圖8為本公開實施例提供的又一種應用於記憶體的寫調平電路的控制方法的流程示意圖，本實施例所提供的方法應用於圖3所示的寫調平電路中，其中，寫調平電路中的寫信號生成單元，包括：解碼器，用於對接收到的寫指令進行解碼處理，輸出第一寫信號；第一延時模組，與解碼器連接，用於基於接收到的第一時鐘信號，對第一寫信號進行延遲處理，輸出第二寫信號；第一延時模組，具體用於，基於接收到的第一時鐘信號、記憶體的列寫入延遲期、第一指示信號，對第一寫信號進行延遲處理，輸出第二寫信號，其中，第一指示信號用於指示記憶體的列寫入延遲週期的縮短時間。在上述實施例的基礎上，該方法包括以下步驟：S801、若確定採樣單元輸出的第一採樣信號的電壓值未發生從第一電壓值變化至第二電壓值的變化，則確定第一時鐘信號的有效邊緣與第一資料選通信號的有效邊緣未對齊，並調整第一資料選通信號的時間延遲。

重複執行步驟S801，直至基於採樣單元輸出的第一採樣信號的電壓值從第一電壓值變化至第二電壓值，則確定第一時鐘信號的有效邊緣與第一資料選通信號的有效邊緣對齊。

示例性地，步驟S801的具體原理可以參見步驟S701與上述實施例中的具體原理，此處不再贅述。

S802、若確定採樣單元輸出的第一採樣信號的電壓值從第一電壓值變化至第二電壓值，則確定第一時鐘信號的有效邊緣與第一資料選通信號的有效邊緣對齊，並控制第一資料選通信號的時間延遲減少第一預設時段，將減少後的信號作為採樣單元當前接收到的第一資料選通信號。

示例性地，步驟S802的具體原理可以參見步驟S702與上述實施例中的具體原理，此處不再贅述。

S803、若確定採樣單元輸出的第二採樣信號的電壓值為第一電壓值，則調整第一延時模組接收到的第一指示信號，以增大第一指示信號所指示的記憶體的列寫入延遲期的縮短時間；向解碼器下發寫指令以及向第一延時模組下發調整後的第一指示信號。

重複執行步驟S803，直至採樣單元輸出的第二採樣信號的電壓值從第一電壓值切換至第二電壓值。

示例性地，本實施例中，在通過步驟S801完成記憶體的外部寫調平之後，為了減少資料選通信號以及寫信號在記憶體內部傳輸時所造成的功耗，在外部寫調平之後，還會繼續進行記憶體內部寫調平的調整過程。首先，在內部寫調平時，會將第一時鐘信號的有效邊緣與第一資料選通信號的有效邊緣對齊時的第一資料選通信號的時間延遲減少第一預設時段。當第一資料選通信號發生變化之後，此時，需要不斷調整寫信號生成單元中第一延時模組對解碼器輸出的第一寫信號的時間延遲進行不斷縮短，以便第一資料選通信號的有效邊緣和寫信號生成單元輸出的第二寫信號的有效邊緣在記憶體內部可以實現對齊。

在控制第一寫信號的時間延遲縮短時，本實施例中可以通過增大向第一延時模組發送的第一指示信號所指示列寫入延遲週期的縮短時間，隨著縮短時間的不斷增加，列寫入延遲週期與縮短時間之間的差值（即，第一延時模組對第一寫信號延遲處理時的時間延遲）也就不斷減少。

也就是說，在內部寫調平過程中，首先每次調整時，向寫調平電路中的解碼器下發寫指令，並且，向第一延遲模組發送調整後的第一指示信號，同時確保第一資料選通信號不變（此時的第一資料選通信號為將第一時鐘信號的有效邊緣與第一資料選通信號的有效邊緣對齊時的第一資料選通信號的時間延遲減少第一預設時段時所對應的資料選通信號）的情況下，獲取採樣單元輸出的第二採樣信號，當第二採樣信號所表示的電壓值為第一電壓值時，則表明此時仍需要縮短第一寫信號的時間延遲。

需要說明的是，受記憶體中的寄存器的限制，在調整第一指示信號所指示的列寫入延遲週期的縮短時間時，列寫入延遲週期的縮短時間只能取整數倍的第一時鐘信號的時間週期的取值，因此，導致在調整第一寫信號的時間延遲時，每次時間延遲的改變值只能為時間週期的整數倍，當第二採樣信號的輸出的採樣值從第一電壓值切換到第二電壓值時，此時，第一資料選通信號的有效邊緣與第二寫信號的有效邊緣可能並未對齊，會出現第一資料選通信號的有效邊緣所對應的時間晚於第二寫信號的有效邊緣所對應的時間的現象，因此，還需要調整第一資料選通信號的時間延遲。

S804、減小採樣單元接收到的第一資料選通信號的時間延遲，並向解碼器下發寫指令，向第一延時模組下發延時信號，其中，延時信號為採樣單元輸出的第二採樣信號從第一電壓值切換至第二電壓值時，第一延時模組接收到的第一指示信號。

重複步驟S804，直至採樣單元輸出的第二採樣信號的電壓值從第二電壓值切換至第一電壓值。

示例性地，在完成上述步驟S803中的調整之後，為了確保第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊，在本步驟中，還會對第一資料選通信號的時間延遲進行調整。由於第一資料選通信號的時間延遲不受記憶體規格的限制，每次時間延遲的調整的變化量無需為第一時鐘信號的時鐘週期的整數倍，因此，本步驟中，可以通過對第一資料選通信號的時間延遲不斷調整，通過不斷減少第一資料選通信號的時間延遲，使得第一資料選通信號的有效邊緣與第二資料選通信號的有效邊緣對齊。並且，在每次調整過程中，還需要向解碼器發送寫指令，並且向第一延時模組下發延時信號，以便解碼器可以輸出第一寫信號，第一延時模組可以對與其連接的解碼器輸出的第一寫信號進行延遲處理，延遲處理的時長由第一延時模組所接收到的延時信號確定，並且，此時的延時信號為第二採樣信號從第一電壓值切換至第二電壓值時，第一延時模組所接收到的第一指示信號，即步驟S803循環執行結束時，第一延時模組所接收到的第一指示信號。

可以理解的是，本實施例中，在進行記憶體的內部調整的過程中，首先會通過減少第一寫信號延遲處理時的時間延遲，來減少第一寫信號在傳輸過程中的功耗和延時。之後，在通過調整第一資料選通信號的時間延遲，以便第一資料選通信號以及第二寫信號的有效邊緣可以實現對齊，進而使得記憶體在進行寫操作時，可以實現資料的準確寫入，並且還降低了寫操作過程中，記憶體內部信號傳輸時的功耗。

在一些實施例中，當寫調平電路中的採樣單元，包括：第一觸發器、第二觸發器、資料選擇器；第一觸發器的資料端與寫信號生成單元連接，用於接收寫信號生成單元輸出的第二寫信號；第一觸發器的時鐘端與延時單元的輸出端連接，用於接收延時單元輸出的第二資料選通信號；第一觸發器用於基於第二寫信號與第二資料選通信號，輸出第一採樣信號；第二觸發器的資料端與寫信號生成單元連接，用於接收寫信號生成單元輸出的第二寫信號；第二觸發器的時鐘端用於接收第一資料選通信號，第二觸發器用於基於第二寫信號與第一資料選通信號，輸出第二採樣信號；第一觸發器的輸出端與資料選擇器的第一端連接，第二觸發器的輸出端與資料選擇器的第二端連接。

此時，在控制該寫調平電路時，若確定第一採樣信號表示第一時鐘信號的有效邊緣與第一資料選通信號的有效邊緣未對齊，則調整第一資料選通信號的時間延遲之前，寫調平電路的控制方法中還包括：向資料選擇器發送第一控制信號，第一控制信號用於指示資料選擇器輸出第一採樣信號；接收資料選擇器輸出的第一採樣信號。

基於採樣單元輸出的第一採樣信號確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣對齊之後，方法還包括：向資料選擇器發送第二控制信號，第二控制信號用於指示資料選擇器輸出第二採樣信號。

示例性地，本實施例的執行主體可以為記憶體外部的控制器或者其餘電子設備，本公開不做具體限制。下面以控制器為本公開的執行主體為例描述。

當寫調平電路中的採樣單元中包括有第一觸發器、第二觸發器以及資料選擇器時，此時，此時，在寫調平過程中，控制器還需要向資料選擇器下發控制信號，以便資料選擇器可以在與其連接的第一觸發器輸出的第一採樣信號以及第二觸發器輸出的第二採樣信號中選擇出當前需要的採樣信號。

首先，在寫調平過程中，首先，控制器需要向資料選擇器發送第一控制信號，以便資料選擇器可以輸出第一採樣信號至控制器，直到控制器基於第一採樣信號確定出第一時鐘信號的有效邊緣與第一資料選通信號的有效邊緣對齊，此時，寫調平過程中的外部寫調平過程結束。

此外，在控制器確定出第一時鐘信號的有效邊緣與第一資料選通信號的有效邊緣對齊時，此時，控制器可以將向資料選擇器發送的第一控制信號切換為第二控制信號，以便資料選擇器在接收到第二控制信號之後，可以基於輸出與其連接的第二觸發器所生成的第二採樣信號。

可以理解的是，當寫調平電路中的採樣單元中包括第一觸發器、第二觸發器以及資料選擇器時，此時，控制器可以通過改變向資料選擇器發送的控制信號，來改變資料選擇器輸出的採樣信號，以便在外部寫調平以及內部寫調平時，控制器都可以準確的接收到所需要的第一採樣信號或者第二採樣信號。

圖9為本公開實施例提供的一種信號變化示意圖。圖9所示的信號變化示意圖用於表示在控制寫調平電路進行寫調平過程中資料選通信號以及寫信號的變化示意圖。本實施例中將結合圖6所示的寫調平電路進行說明。

示例性地，本實施例中，圖9中的第二時鐘信號為寫調平電路中的第二轉換器25處接收到的時鐘信號。指令信號中所對應的寫指令，圖6中寫調平電路中的解碼器211所接收到的寫指令。在解碼器211接收到寫指令之後，會生成第一寫信號，並且將第一寫信號發送至與解碼器211連接的信號轉換模組213，由信號轉換模組213對接收到的第一寫信號進行脈衝展寬處理，進而得到脈衝展寬處理後的第一寫信號（即，圖9中的脈衝展寬後的第一寫信號）。信號轉換模組213將脈衝展寬後的第一寫信號發送至與信號轉換模組213連接的第一延時模組212，並由第一延時模組212對脈衝展寬處理後的第一寫信號進行延遲處理，進而得到第二寫信號（即，圖中外部寫調平階段中的第二寫信號），輸入至分別與第一延時模組212連接的第一觸發器231以及第二觸發器232。並且，從圖中可以看出，在外部寫調平過程中，脈衝展寬處理後的第一寫信號與第二寫信號之間的時間延遲，為列寫入延遲週期和絕對時間延遲之和，其中，絕對時間延遲為信號傳輸過程中所造成的時間延遲。

此外，圖9中外部寫調平過程中的第三資料選通信號為當外部寫調平過程結束時，此時，寫調平電路中的第一轉換器24所接收到的資料選通信號。圖9中外部寫調平過程中的第二資料選通信號，為第一轉換器24對外部寫調平過程中的第三資料選通信號進行電壓轉換後輸出至與第一轉換器24連接的延時單元22，並由延時單元22對第一轉換器24輸入至延時單元22的信號進行延遲處理後所得到的。因此，圖9中的外部寫調平過程中的第三資料選通信號與外部寫調平過程中的第二資料選通信號之間的時間延遲為延時單元22所造成的時間延遲與第一轉換器24所造成的時間延遲之和。並且，在圖中可以看出在外部寫調平過程結束之後，外部寫調平中所包含的第二寫信號的有效邊緣（即，第二寫信號的上升邊緣）與第二資料選通信號的有效邊緣（即，第二資料選通信號的上升邊緣）處於對齊狀態。

在外部寫調平結束之後，會將第一資料選通信號的時間延遲縮短第一預設時長，由於第一資料選通信號為寫調平電路中第一轉換器24基於其接收到的第三資料選通信號進行電壓轉換處理得到的，因此，第一資料選通信號與第三資料選通信號之間的時間延遲為由第一轉換器所造成的固定的時間延遲，將第一資料選通信號的時間延遲縮短第一預設時長，即，需要將第三資料選通信號的時間延遲縮短第一預設時長。即，將外部寫調平中的第三資料選通信號向前移動第一預設時長之後，得到圖9中的中間過程的第三資料選通信號，並將該中間過程的第三資料選通信號，作為寫調平過程中的內部寫調平中，第一轉換器24首次接收到的第三資料選通信號。

圖9中的內部寫調平過程中的第二寫信號，為內部寫調平過程結束時的寫調平電路中的寫信號生成單元21輸出的信號。內部寫調平過程中的第一資料選通信號為圖中的中間過程的第三資料選通信號通過第一轉換器24之後所生成的信號。從圖9中可以看出，在內部寫調平過程中，寫信號生成單元21輸出的第二寫信號相比於外部寫調平過程中的第二寫信號會向前移動，即時間延遲會縮短，由於第二寫信號只能正數倍時鐘週期的向前移動，因此，會出現圖中在內部寫調平過程中，第二寫信號的有效邊緣（即其上升邊緣）位於內部寫調平過程中的第一資料選通信號的有效邊緣（即其上升邊緣）之前，因此，在內部寫調平過程中，還需要將第一轉換器24輸出的第一資料選通信號向前移動，以便第一資料選通信號的有效邊緣與第二寫信號的有效邊緣可以對齊。

圖9中，內部寫調平過程中的第三資料選通信號為內部寫調平過程中的第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊時，第一轉換器24輸入的信號。之後，將第三資料選通信號向後移動第二預設時段，進而得到圖9中的最終的第三資料選通信號。之後， 在向記憶體進行寫操作時，可以將寫調平過程中確定出的最終的第三資料選通信號作為控制器向記憶體引腳處發送的資料選通信號，以便記憶體可以準確的寫入資料。

圖10為本公開實施例提供的另一種信號變化示意圖。圖10所示的信號變化示意圖用於表示在控制寫調平電路進行寫調平過程中資料選通信號以及寫信號的變化示意圖。本實施例中將結合圖6所示的寫調平電路進行說明。

示例性地，本實施例中，圖10中的第二時鐘信號為寫調平電路中的第二轉換器25處接收到的時鐘信號。指令信號中所對應的寫指令，圖6中寫調平電路中的解碼器211所接收到的寫指令。

圖10中外部寫調平過程中的第二寫信號與第二資料選通信號分別為在外部寫調平結束時，寫信號生成單元21與延時單元22輸出的信號。圖10中外部寫調平過程中的第三資料選通信號為外部寫調平過程結束時，第一轉換器24所接收到的資料選通信號。在外部寫調平過程結束之後，需要對第一轉換器24輸出的第一資料選通信號向前移動第一預設時長，由於輸入第一轉換器24的第三資料選通信號與第一轉換器24輸出的第一資料選通信號之間的時間延遲為固定的，因此，將第一資料選通信號向前移動第一預設時長相當於將第一轉換器24輸入的第三資料選通信號向前移動第一預設時長（即圖中的1.25tck），進而得到了圖中的中間過程的第三資料選通信號。

在內部寫調平過程中，會通過將外部寫調平過程中結束時的寫信號生成單元21輸出的第二寫信號（即圖10中內部寫調平過程中的初始第二寫信號）向前移動，並且還需要對輸入第一轉換器24的第三資料選通信號的時間延遲進行調整，以便寫信號生成單元21輸出的第二寫信號的有效邊緣與第一轉換器24輸出的第一資料選通信號的有效邊緣對齊。

圖10中，當在移動初始第二寫信號之後，確定寫信號生成單元21輸出的第二寫信號的有效邊緣與第一轉換器24輸出的第一資料選通信號的有效邊緣對齊時，則此時無需調整輸入至第一轉換器24的資料選通信號（即，圖中的中間過程的資料選通信號）的時間延遲。

在內部寫調平過程結束之後，將該過程結束時的第一轉換器24輸入的第三資料選通信號，即圖中的中間過程的第三資料選通信號向後移動第二預設時長（即圖10中的1.75tck），進而得到最終的第三資料選通信號。圖中，在圖中的最終的第三資料選通信號中示出了該信號中的兩個上升邊緣，即圖中兩個虛線箭頭所指示的信號的邊沿，從圖中可以看出，這兩個上升邊緣與第二時鐘信號的有效邊緣（即上升邊緣）之間的時間延遲分別為-0.5tck以及0.5tck，該時間延遲差值符合該記憶體規格所要求的時間差值（例如，該時間差值在實際應用中可以為記憶體所要求的tDQSoffest參數）。因此，後續在向記憶體發送待寫入的資料時，可以基於圖10中所示的最終的第三資料選通信號的兩個上升邊緣中的任一上升邊緣所對應的時間，向記憶體發送待寫入的資料。

圖11為本公開提供一種應用於記憶體的寫調平電路的控制裝置的結構示意圖，該控制裝置應用於圖2至圖6任一實施例所提供的電路，該控制裝置包括：第一調整單元1101，用於若確定第一採樣信號表示第一時鐘信號的有效邊緣與第一資料選通信號的有效邊緣未對齊，則調整第一資料選通信號的時間延遲；重複執行第一調整單元，直至第一調整單元基於採樣單元輸出的第一採樣信號確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣對齊。第一控制單元1102，用於若確定第一採樣信號表示第一時鐘信號的有效邊緣與第一資料選通信號的有效邊緣對齊，則控制第一資料選通信號的時間延遲減少第一預設時段，將減少後的信號作為採樣單元當前接收到的第一資料選通信號；第二調整單元1103，用於若確定第二採樣信號表示第一資料選通信號的有效邊緣與第二寫信號的有效邊緣未對齊，則調整第一資料選通信號的時間延遲或者第一寫信號的時間延遲，重複執行第二調整單元，直至第二調整單元基於採樣單元輸出的第二採樣信號確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊。

本實施例提供的裝置，用於實現上述方法提供的技術方案，其實現原理和技術效果類似，不再贅述。

圖12為本公開提供的又一種應用於記憶體的寫調平電路的控制裝置的結構示意圖，該裝置還包括：延長單元1104，用於確定當第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊時，將第一資料選通信號的時間延遲延長第二預設時段，並將延長後的信號確定為記憶體進行寫操作時所接收到的資料選通信號。

在一些實施例中，第一調整單元1101基於採樣單元輸出的第一採樣信號確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣對齊時，具體用於若採樣單元輸出的第一採樣信號的電壓值從第一電壓值變化至第二電壓值，則確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣對齊。

在一些實施例中，第二調整單元1103基於採樣單元輸出的第二採樣信號確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊時，具體用於若採樣單元輸出的第二採樣信號的電壓值從第二電壓值變化至第一電壓值，則確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊。

在一些實施例中，寫信號生成單元，包括：解碼器，用於對接收到的寫指令進行解碼處理，輸出第一寫信號；第一延時模組，與解碼器連接，用於基於接收到的第一時鐘信號，對第一寫信號進行延遲處理，輸出第二寫信號；第一延時模組，具體用於，基於接收到的第一時鐘信號、記憶體的列寫入延遲期、第一指示信號，對第一寫信號進行延遲處理，輸出第二寫信號，其中，第一指示信號用於指示記憶體的列寫入延遲週期的縮短時間。

第一調整單元1101包括：第一調整模組11011，用於若確定採樣單元輸出的第二採樣信號的電壓值為第一電壓值，則調整第一延時模組接收到的第一指示信號，以增大第一指示信號所指示的記憶體的列寫入延遲期的縮短時間。第一發送模組11012，用於向解碼器下發寫指令以及向第一延時模組下發調整後的第一指示信號。重複第一調整模組11011以及第一發送模組11012，直至採樣單元輸出的第二採樣信號的電壓值從第一電壓值切換至第二電壓值。第二調整模組11013，用於減小採樣單元接收到的第一資料選通信號的時間延遲。第二發送模組11014，用於向解碼器下發寫指令，以及向第一延時模組下發延時信號，其中，延時信號為採樣單元輸出的第二採樣信號從第一電壓值切換至第二電壓值時，第一延時模組接收到的第一指示信號。重複第二調整模組11013以及第二發送模組11014，直至採樣單元輸出的第二採樣信號的電壓值從第二電壓值切換至第一電壓值。

在一些實施例中，採樣單元，包括：第一觸發器、第二觸發器、資料選擇器；第一觸發器的資料端與寫信號生成單元連接，用於接收寫信號生成單元輸出的第二寫信號；第一觸發器的時鐘端與延時單元的輸出端連接，用於接收延時單元輸出的第二資料選通信號；第一觸發器用於基於第二寫信號與第二資料選通信號，輸出第一採樣信號；第二觸發器的資料端與寫信號生成單元連接，用於接收寫信號生成單元輸出的第二寫信號；第二觸發器的時鐘端用於接收第一資料選通信號，第二觸發器用於基於第二寫信號與第一資料選通信號，輸出第二採樣信號；第一觸發器的輸出端與資料選擇器的第一端連接，第二觸發器的輸出端與資料選擇器的第二端連接。

該裝置還包括：第一發送單元1105，用於在第一調整單元1101確定第一採樣信號表示第一時鐘信號的有效邊緣與第一資料選通信號的有效邊緣未對齊，則調整第一資料選通信號的時間延遲之前，向資料選擇器發送第一控制信號，第一控制信號用於指示資料選擇器輸出第一採樣信號；第二發送單元1106，用於在第一調整單元1101基於採樣單元輸出的第一採樣信號確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣對齊之後，向資料選擇器發送第二控制信號，第二控制信號用於指示資料選擇器輸出第二採樣信號。

本實施例提供的裝置，用於實現上述方法提供的技術方案，其實現原理和技術效果類似，不再贅述。

本公開提供一種記憶體，記憶體包括圖2至圖6中任一實施例所提供的寫調平電路。

本公開提供一種電子設備，包括：處理器，以及與處理器通信連接的記憶體；其中，記憶體存儲計算機執行指令；處理器執行記憶體存儲的計算機執行指令，以實現圖7或圖8任一實施例任一項所提供的方法。

圖13為本公開實施例中提供的一種電子設備的結構示意圖，如圖13所示，該電子設備包括：處理器（processor）291，電子設備還包括了記憶體（memory）292；還可以包括通信介面（Communication Interface）293和總線294。其中，處理器291、記憶體292、通信介面293可以通過匯流排294完成相互間的通信。通信介面293可以用於信息傳輸。處理器291可以調用記憶體292中的邏輯指令，以執行上述實施例的方法。

此外，上述的記憶體292中的邏輯指令可以通過軟件功能單元的形式實現並作為獨立的產品銷售或使用時，可以存儲在一個計算機可讀取存儲介質中。

記憶體292作為一種計算機可讀存儲介質，可用於存儲軟件程序、計算機可執行程序，如本公開實施例中的方法對應的程序指令/模組。處理器291通過運行存儲在記憶體292中的軟件程序、指令以及模組，從而執行功能應用以及資料處理，即實現上述方法實施例中的方法。

記憶體292可包括存儲程序區和存儲資料區，其中，存儲程序區可存儲操作系統、至少一個功能所需的應用程序；存儲資料區可存儲根據終端設備的使用所創建的資料等。此外，記憶體292可以包括高速隨機存取記憶體，還可以包括非揮發性記憶體。

本公開提供一種計算機可讀存儲介質，計算機可讀存儲介質中存儲有計算機執行指令，計算機執行指令被處理器執行時用於實現如圖7或圖8任一實施例所提供的方法。

本公開提供一種計算機程序產品，包括計算機程序，該計算機程序被處理器執行時實現圖7或圖8任一實施例所提供的方法。

本領域技術人員在考慮說明書及實踐這裡公開的發明後，將容易想到本公開的其它實施方案。本公開旨在涵蓋本公開的任何變型、用途或者適應性變化，這些變型、用途或者適應性變化遵循本公開的一般性原理並包括本公開未公開的本技術領域中的公知常識或慣用技術手段。說明書和實施例僅被視為示例性的，本公開的真正範圍和精神由下面的申請專利範圍指出。

應當理解的是，本公開並不局限於上面已經描述並在圖式中示出的精確結構，並且可以在不脫離其範圍進行各種修改和改變。本公開的範圍僅由所附的申請專利範圍來限制。

21:寫信號生成單元 211:解碼器 212:第一延時模組 213:信號轉換模組 214:第二延時模組 22:延時單元 23:採樣單元 231:第一觸發器 232:第二觸發器 233:資料選擇器 24:第一轉換器 25:第二轉換器 26:第三轉換器 27:高位元延時單元 28:高位元採樣單元 281:第三觸發器 282:第四觸發器 283:高位元資料選擇器 291:處理器 292:記憶體 293:通信介面 294:匯流排 1101:第一調整單元 1102:第一控制單元 1103:第二調整單元 1104:延長單元 11011:第一調整模組 11012:第一發送模組 11013:第二調整模組 11014:第二發送模組 1105:第一發送單元 1106:第二發送單元 S701~S703、S801~S804:方法步驟

此處的圖式被併入說明書中並構成本說明書的一部分，示出了符合本公開的實施例，並與說明書一起用於解釋本公開的原理。

圖1是一種記憶體的走線佈局示意圖。 圖2是本公開實施例提供的一種應用於記憶體的寫調平電路的結構示意圖。 圖3是本公開實施例提供的又一種應用於記憶體的寫調平電路的結構示意圖。 圖4是本公開實施例提供的另一種應用於記憶體的寫調平電路的結構示意圖。 圖5是本公開實施例提供的另一種應用於記憶體的寫調平電路的結構示意圖。 圖6是本公開實施例提供的再一種應用於記憶體的寫調平電路的結構示意圖。 圖7是本公開實施例提供的一種應用於記憶體的寫調平電路的控制方法的流程示意圖。 圖8是本公開實施例提供的又一種應用於記憶體的寫調平電路的控制方法的流程示意圖。 圖9是本公開實施例提供的一種信號變化示意圖。 圖10是本公開實施例提供的另一種信號變化示意圖。 圖11是本公開提供一種應用於記憶體的寫調平電路的控制裝置的結構示意圖。 圖12是本公開提供的又一種應用於記憶體的寫調平電路的控制裝置的結構示意圖。 圖13是本公開實施例中提供的一種電子設備的結構示意圖。

通過上述圖式，已示出本公開明確的實施例，後文中將有更詳細的描述。這些圖式和文字描述並不是為了通過任何方式限制本公開構思的範圍，而是通過參考特定實施例為本領域技術人員說明本公開的概念。

21:寫信號生成單元

22:延時單元

23:採樣單元

Claims (11)

1. 一種應用於記憶體的寫調平電路，包括： 寫信號生成單元，用於根據接收到的第一時鐘信號對第一寫信號進行延遲處理，輸出第二寫信號； 延時單元，用於對接收到的第一資料選通信號進行延遲處理，輸出第二資料選通信號； 採樣單元，分別與所述延時單元、所述寫信號生成單元連接，用於接收所述延時單元輸出的所述第二資料選通信號和所述寫信號生成單元輸出的第二寫信號，並根據所述第二資料選通信號和所述第二寫信號，輸出第一採樣信號；所述採樣單元還用於接收所述第一資料選通信號和所述寫信號生成單元輸出的第二寫信號，並根據所述第一資料選通信號和所述第二寫信號，輸出第二採樣信號。
2. 如請求項1所述的寫調平電路，其中所述寫信號生成單元包括： 解碼器，用於對接收到的寫指令進行解碼處理，輸出所述第一寫信號； 第一延時模組，與所述解碼器連接，用於基於接收到的所述第一時鐘信號，對所述第一寫信號進行延遲處理，輸出所述第二寫信號；其中所述第一延時模組用於： 基於接收到的所述第一時鐘信號、所述記憶體的列寫入延遲期以及第一指示信號，對所述第一寫信號進行延遲處理，輸出所述第二寫信號，其中所述第一指示信號用於指示記憶體的列寫入延遲週期的縮短時間； 其中所述寫信號生成單元還包括信號轉換模組，所述解碼器通過所述信號轉換模組與所述第一延時模組連接； 其中所述信號轉換模組用於對所述解碼器輸出的第一寫信號，進行脈衝展寬處理，輸出展寬後的寫信號至所述第一延時模組。
3. 如請求項1或2所述的寫調平電路，其中所述採樣單元包括第一觸發器、第二觸發器與資料選擇器： 其中所述第一觸發器的資料端與所述寫信號生成單元連接，用於接收所述寫信號生成單元輸出的第二寫信號；所述第一觸發器的時鐘端與所述延時單元的輸出端連接，用於接收所述延時單元輸出的第二資料選通信號；所述第一觸發器用於基於所述第二寫信號與所述第二資料選通信號，輸出第一採樣信號； 其中所述第二觸發器的資料端與所述寫信號生成單元連接，用於接收所述寫信號生成單元輸出的第二寫信號；所述第二觸發器的時鐘端用於接收所述第一資料選通信號，所述第二觸發器用於基於所述第二寫信號與所述第一資料選通信號，輸出第二採樣信號； 其中所述第一觸發器的輸出端與所述資料選擇器的第一端連接，所述第二觸發器的輸出端與所述資料選擇器的第二端連接。
4. 如請求項1所述的寫調平電路，其中所述寫調平電路還包括： 第一轉換器，分別與所述延時單元和所述採樣單元連接，用於對接收到的第三資料選通信號進行邏輯電壓轉換處理，得到所述第一資料選通信號；其中所述第三資料選通信號的電壓為電流模式邏輯電壓，所述第一資料選通信號的電壓為CMOS電壓；以及 第二轉換器，與所述寫信號生成單元連接，用於對接收到的第二時鐘信號進行邏輯電壓轉換處理，得到所述第一時鐘信號；其中所述第二時鐘信號的電壓為電流模式邏輯電壓，所述第一時鐘信號的電壓為CMOS電壓。
5. 如請求項1所述的寫調平電路，其中所述第一採樣信號用於表示所述第一時鐘信號的有效邊緣與所述第一資料選通信號的有效邊緣是否對齊； 在所述第一採樣信號表示所述第一時鐘信號的有效邊緣與所述第一資料選通信號的有效邊緣未對齊時，指示調整所述第一資料選通信號的時間延遲； 所述第二採樣信號用於表示所述第一資料選通信號的有效邊緣與所述第二寫信號的有效邊緣是否對齊； 在所述第一採樣信號表示所述第一時鐘信號的有效邊緣與所述第一資料選通信號的有效邊緣對齊，且所述第一資料選通信號的有效邊緣與所述第二寫信號的有效邊緣未對齊時，指示調整所述第一寫信號的時間延遲或者所述第一資料選通信號的時間延遲。
6. 一種應用於記憶體的寫調平電路的控制方法，應用於如請求項1所述的寫調平電路，所述控制方法包括： 重複以下步驟，直至基於所述採樣單元輸出的第一採樣信號確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣對齊：若確定所述第一採樣信號表示所述第一時鐘信號的有效邊緣與所述第一資料選通信號的有效邊緣未對齊，則調整所述第一資料選通信號的時間延遲； 若確定所述第一採樣信號表示所述第一時鐘信號的有效邊緣與所述第一資料選通信號的有效邊緣對齊，則控制所述第一資料選通信號的時間延遲減少第一預設時段，將減少後的信號作為所述採樣單元當前接收到的第一資料選通信號； 重複以下步驟，直至基於所述採樣單元輸出的第二採樣信號確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊：若確定所述第二採樣信號表示第一資料選通信號的有效邊緣與第二寫信號的有效邊緣未對齊，則調整第一資料選通信號的時間延遲或者所述第一寫信號的時間延遲。
7. 如請求項6所述的控制方法，更包括： 當第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊時，將所述第一資料選通信號的時間延遲延長第二預設時段，並將延長後的信號確定為所述記憶體進行寫操作時所接收到的資料選通信號。
8. 如請求項6所述的控制方法，其中基於所述採樣單元輸出的第一採樣信號確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣對齊的步驟包括： 若所述採樣單元輸出的第一採樣信號的電壓值從第一電壓值變化至第二電壓值，則確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣對齊； 其中基於所述採樣單元輸出的第二採樣信號確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊的步驟包括： 若所述採樣單元輸出的第二採樣信號的電壓值從所述第二電壓值變化至所述第一電壓值，則確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊。
9. 如請求項8所述的控制方法，其中所述寫信號生成單元包括： 解碼器，用於對接收到的寫指令進行解碼處理，輸出所述第一寫信號； 第一延時模組，與所述解碼器連接，用於基於接收到的所述第一時鐘信號，對所述第一寫信號進行延遲處理，輸出所述第二寫信號，其中所述第一延時模組用於： 基於接收到的所述第一時鐘信號、所述記憶體的列寫入延遲週期、第一指示信號，對所述第一寫信號進行延遲處理，並輸出所述第二寫信號，其中所述第一指示信號用於指示記憶體的列寫入延遲週期的縮短時間： 其中所述重複以下步驟，直至基於所述採樣單元輸出的第二採樣信號確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊：若確定所述第二採樣信號表示第一資料選通信號的有效邊緣與第二寫信號的有效邊緣未對齊，則調整第一資料選通信號的時間延遲或者所述第一寫信號的時間延遲，包括： 重複以下步驟，直至所述採樣單元輸出的第二採樣信號的電壓值從所述第一電壓值切換至所述第二電壓值：若確定所述採樣單元輸出的第二採樣信號的電壓值為所述第一電壓值，則調整所述第一延時模組接收到的第一指示信號，以增大所述第一指示信號所指示的記憶體的列寫入延遲期的縮短時間；向所述解碼器下發寫指令以及向所述第一延時模組下發調整後的第一指示信號； 重複以下步驟，直至所述採樣單元輸出的第二採樣信號的電壓值從所述第二電壓值切換至所述第一電壓值：減小所述採樣單元接收到的第一資料選通信號的時間延遲，並向所述解碼器下發寫指令，向所述第一延時模組下發延時信號，其中所述延時信號為所述採樣單元輸出的第二採樣信號從第一電壓值切換至第二電壓值時，所述第一延時模組接收到的第一指示信號。
10. 如請求項6所述的控制方法，其中所述採樣單元包括：第一觸發器、第二觸發器、資料選擇器，其中 所述第一觸發器的資料端與所述寫信號生成單元連接，用於接收所述寫信號生成單元輸出的第二寫信號； 所述第一觸發器的時鐘端與所述延時單元的輸出端連接，用於接收所述延時單元輸出的第二資料選通信號； 所述第一觸發器用於基於所述第二寫信號與所述第二資料選通信號，輸出第一採樣信號； 所述第二觸發器的資料端與所述寫信號生成單元連接，用於接收所述寫信號生成單元輸出的第二寫信號； 所述第二觸發器的時鐘端用於接收所述第一資料選通信號，所述第二觸發器用於基於所述第二寫信號與所述第一資料選通信號，輸出第二採樣信號； 所述第一觸發器的輸出端與所述資料選擇器的第一端連接，所述第二觸發器的輸出端與所述資料選擇器的第二端連接； 其中若確定所述第一採樣信號表示所述第一時鐘信號的有效邊緣與所述第一資料選通信號的有效邊緣未對齊，則調整所述第一資料選通信號的時間延遲的步驟之前，所述控制方法還包括： 向所述資料選擇器發送第一控制信號，所述第一控制信號用於指示所述資料選擇器輸出第一採樣信號； 其中基於所述採樣單元輸出的第一採樣信號確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣對齊的步驟之後，所述控制方法還包括： 向所述資料選擇器發送第二控制信號，所述第二控制信號用於指示所述資料選擇器輸出第二採樣信號。
11. 一種應用於記憶體的寫調平電路的控制裝置，所述控制裝置應用於請求項1所述的寫調平電路，所述控制裝置包括： 第一調整單元，用於： 若確定所述第一採樣信號表示所述第一時鐘信號的有效邊緣與所述第一資料選通信號的有效邊緣未對齊，則調整所述第一資料選通信號的時間延遲； 重複執行所述第一調整單元，直至所述第一調整單元基於所述採樣單元輸出的第一採樣信號確定第一資料選通信號的有效邊緣與第一時鐘信號的有效邊緣對齊； 第一控制單元，用於： 若確定所述第一採樣信號表示所述第一時鐘信號與所述第一資料選通信號對齊，則控制所述第一資料選通信號的時間延遲減少第一預設時段，並將減少後的信號作為所述採樣單元當前接收到的第一資料選通信號； 第二調整單元，用於： 若確定所述第二採樣信號表示第一資料選通信號的有效邊緣與第二寫信號的有效邊緣未對齊，則調整第一資料選通信號的時間延遲或者調整所述第一寫信號的時間延遲； 重複執行所述第二調整單元，直至所述第二調整單元基於所述採樣單元輸出的第二採樣信號確定第一資料選通信號的有效邊緣與第二寫信號的有效邊緣對齊。

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