TW202406012A - 半導體元件的製造方法 - Google Patents

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Abstract

本發明涉及一種半導體元件的製造方法。根據一實施例的半導體元件的製造方法，可以包括縫隙填充製程，將縫隙填充（gap-fill）氧化物埋入形成於基板上的溝槽內部以形成縫隙填充氧化膜。在一實施例中，所述縫隙填充製程可以包括高壓氧化（High Pressure Oxidation，HPO）製程。根據實施例，可以製造電特性比目前得到改善的半導體元件。

Description

半導體元件的製造方法
本發明涉及一種半導體元件的製造方法。
在製造半導體元件時，使用元件隔離技術以使電晶體或電容器等獨立元件之間彼此電隔離。近來，在高集成記憶體元件製造領域中，應用淺溝槽隔離（Shallow Trench Isolation，STI）技術，透過在基板上形成溝槽，並在該溝槽中埋入縫隙填充（gap-fill）氧化膜，以形成元件隔離區域。
圖1是示出根據現有技術的半導體元件的元件隔離區域的剖面圖。
如圖所示，根據現有技術的半導體元件1包括基板11和形成於基板11的元件隔離區域。根據現有技術，在形成元件隔離區域的過程中，溝槽12內部形成有襯墊氮化膜13，並在襯墊氮化膜13上形成有襯墊氧化膜14。在形成襯墊氧化膜14後，透過縫隙填充用氧化物縫隙填充溝槽12內部，來形成縫隙填充氧化膜15，並且透過化學機械拋光（Chemical Mechanical Polishing，CMP）製程執行平坦化，來完成元件隔離區域。
當要形成元件隔離區域的溝槽的寬度為30nm以下時，由於高縱橫比和低溫製程的必要性，等離子體和熱化學方式的沉積會產生縫隙填充限制，因此需要開發透過具有流動（Flow）特性的物質的縫隙填充製程。代表性的使用流動特性的方式有使用旋塗式玻璃（Spin-On-Glass，SOG）的塗層方式。然而，就使用SOG的塗層方式而言，難以確保為了縫隙填充氧化膜的緻密化和穩定化而伴隨的後續熱製程條件的問題，並且由於縫隙填充氧化膜內的縫隙（Void）V 1、V 2及縫隙填充氧化膜的破裂現象而發生半導體元件的電特性劣化。
由於上述問題，可使用化學氣相沉積（Chemical Vapor Deposition，CVD）方式來形成縫隙填充氧化膜，而不是塗層方式。然而，根據CVD方式，可在後續熱處理時因縫隙填充用氧化物的黏著力劣化和由應力引起的變化等，而發生縫隙填充氧化膜的破裂現象及隨之而來的半導體元件的電特性劣化。
本發明要解決的技術問題
本說明書的目的在於，提供一種半導體元件的製造方法，其可減少縫隙填充氧化膜內發生的縫隙，同時減少縫隙填充氧化膜的破裂現象。
本說明書的目的在於，提供一種半導體元件的製造方法，其具有比目前得到改善的電特性。
本說明書的目的不限於上述目的，並且未提及的本說明書的其他目的和優點將透過下面所述的本說明書的實施例而更加清楚地理解。另外，本說明書的目的和優點可透過請求項中所述的構成要素及其組合來實現。
技術方案
根據一實施例的半導體元件的製造方法，可包括縫隙填充製程，即將縫隙填充（gap-fill）氧化物埋入形成於基板上的溝槽內部以形成縫隙填充氧化膜。
在一實施例中，所述縫隙填充製程可包括高壓氧化（High Pressure Oxidation，HPO）製程。
在一實施例中，所述HPO製程可在供應有O 2、O 3、H 2O、D 2O、N 2O、CO、CO 2中的至少一種的處理裝置中執行。
在一實施例中，當執行所述HPO製程時，處理裝置的內部氣壓可保持在2至50個大氣壓。
在一實施例中，當執行所述HPO製程時，處理裝置的內部溫度可保持在200℃至1000℃。
在一實施例中，可透過在執行使用所述縫隙填充氧化物的可流動化學氣相沉積（Flowable Chemical Vapor Deposition，FCVD）製程後執行所述HPO製程，來形成所述縫隙填充氧化膜。
根據另一實施例的半導體元件的製造方法，可以包括以下步驟：刻蝕基板以形成溝槽；在所述溝槽內表面形成襯墊層；在所述襯墊層上形成用於縫隙填充所述溝槽內部的縫隙填充氧化膜；以及使所述縫隙填充氧化膜平坦化。
在另一實施例中，所述縫隙填充氧化膜可透過包括高壓氧化（High Pressure Oxidation，HPO）製程的縫隙填充製程形成。
在另一實施例中，所述HPO製程可在供應有O 2、O 3、H 2O、D 2O、N 2O、CO、CO 2中的至少一種的處理裝置中執行。
在另一實施例中，當執行所述HPO製程時，處理裝置的內部氣壓可保持在2至50個大氣壓。
在另一實施例中，當執行所述HPO製程時，處理裝置的內部溫度可保持在200℃至1000℃。
在另一實施例中，可透過在執行可流動化學氣相沉積（Flowable Chemical Vapor Deposition，FCVD）製程後執行所述HPO製程，來形成所述縫隙填充氧化膜。
在另一實施例中，所述襯墊層可具有由氮化膜、氧化膜、多晶矽中的至少一種成分構成的單層或多層結構。
有益效果
根據實施例，可在生成半導體元件的元件隔離區域的過程中，減少縫隙填充氧化膜內產生的縫隙，並增加縫隙填充氧化膜的密度。另外，可在生成半導體元件的元件隔離區域的過程中，減少縫隙填充氧化膜的破裂現象。因此，可以製造具有比目前得到改善的電特性的半導體元件。
將參照圖示詳細描述上述目的、特徵和優點，因此本說明書所屬的技術領域的普通技術人員可以容易地實施本說明書的實施例。在說明本說明書時，當判斷為與本說明書相關的習知技術的具體說明不必要地導致本發明的主旨不清楚時，將省略其詳細說明。下面將參照圖示，詳細說明本說明書的優選實施例。圖示中相同的圖示標記指相同或類似的構成要素。
本說明書的實施例可不受限制地用於包括對形成於基板上的溝槽的縫隙填充（gap-fill）製程並透過所述縫隙填充製程形成縫隙填充氧化膜的半導體元件的任何製造方法。
下面將參照圖示，以淺溝槽隔離（Shallow Trench Isolation，STI）技術為一實施例說明本發明的特徵，但本發明不限於此，這對於本領域技術人員是顯而易見的。
圖2至7示出根據一實施例的半導體元件的元件隔離區域形成過程。
首先，如圖2所示，半導體基板21上依次沉積有第一墊氧化膜22、墊氮化膜23和第二墊氧化膜24。在另一實施例中，可以不沉積第二墊氧化膜24。
半導體基板21可由Si和SiGe中的至少一種成分製成。在一實施例中，半導體基板21可以是由Si製成的單層或由SiGe製成的單層。在另一實施例中，半導體基板21可具有由Si製成的第一層和由SiGe製成的第二層交替層疊的多層結構。
接著，透過使用元件隔離罩幕的圖案化製程和刻蝕製程刻蝕第一墊氧化膜22、墊氮化膜23和第二墊氧化膜24的一部分，從而形成要成為半導體基板21的元件隔離區域的溝槽200。
接下來，可在半導體元件2上形成襯墊層。例如，如圖3和4所示，可透過先在半導體元件2上沉積襯墊氮化膜25，且透過襯墊氮化膜25氧化而形成襯墊氧化膜26，從而形成由兩層構成的襯墊層25和26。
襯墊氮化膜25是用於補償由於埋入溝槽200的縫隙填充氧化物而產生的壓應力（Compressive Stress）。即，由於縫隙填充氧化物，施加到半導體基板21的壓縮應力會被襯墊氮化膜25的張應力（Tensile Stress）抵消，因此可防止由於元件隔離區域而導致的半導體元件2的電特性劣化。
特別是，襯墊氮化膜25可阻止半導體元件2的啟動區域發生的缺陷（defect）向元件隔離區域內部擴散，從而起到改善單元區域的刷新特性的作用。作為襯墊氮化膜25可以使用氮化矽膜（Si3N4）。襯墊氮化膜25可透過低壓化學氣相沉積（Low Pressure Chemical Vapor Deposition）或等離子體增強化學氣相沉積（Plasma Enhanced Chemical Vapor Deposition）形成，但不限於此。
儘管未示出，但是亦可以透過在形成襯墊氮化膜25之前使溝槽200的表面氧化，來在溝槽200的表面形成壁氧化膜。壁氧化膜是用於修復可能在溝槽200的形成過程中發生的晶體缺陷和等離子體損傷等缺陷。當形成有壁氧化膜時，襯墊氮化膜25可形成於壁氧化膜上。
襯墊氧化膜26的作用在於，將縫隙填充氧化物埋入溝槽200內部以形成縫隙填充氧化膜27時，防止由於縫隙填充氧化膜27的形成而導致的襯墊氮化膜25的損傷。
圖3和4示出了襯墊層（襯墊氮化膜25、襯墊氧化膜26）具有多層結構的實施例，其包括：襯墊氮化膜25，以及襯墊氧化膜26，層疊在襯墊氮化膜25上。然而在另一實施例中，襯墊層還可以由襯墊氧化膜和層疊在襯墊氧化膜上的襯墊氮化膜構成。在另一實施例中，襯墊層還可以由襯墊氧化膜和層疊在襯墊氧化膜上的多晶矽層構成。
在另一實施例中，襯墊層可具有單層結構。例如，襯墊層可以僅包括多晶矽層。
接下來，如圖5所示，透過將縫隙填充氧化物埋入溝槽200內部，來形成縫隙填充氧化膜27。
在一實施例中，縫隙填充氧化膜27可透過縫隙填充製程來形成，縫隙填充製程包括：可流動化學氣相沉積（Flowable Chemical Vapor Deposition，FCVD）製程；高壓氧化（High Pressure Oxidation，HPO）製程，在FCVD製程後執行。
在一實施例中，為形成縫隙填充氧化膜27，可以首先執行FCVD製程。根據FCVD製程，諸如液體或凝膠（gel）之類的可流動（flowable）且包含Si成分的薄膜可作為縫隙填充氧化物沉積在溝槽200內部。可在將縫隙填充氧化物埋入溝槽200內部後，執行固化（curing）或退火（annealing），以使縫隙填充氧化物內的物質相結合。
可在執行FCVD製程後，執行HPO製程。當執行HPO製程時，可向裝載有基板21的處理裝置（例如，腔室或爐（furnace））內供應O 2、O 3、H 2O（蒸汽）、D 2O（蒸汽）、N 2O、CO、CO 2中的至少一種氣體。另外，當執行HPO製程時，裝載有基板21的處理裝置的內部氣壓可保持在2至50個大氣壓。另外，當執行HPO製程時，裝載有基板21的處理裝置的內部溫度可保持在200℃至1000℃。可透過在這種條件下執行HPO製程來形成縫隙填充氧化膜27。
如上所述，在根據一實施例的半導體元件的製造過程中，縫隙填充氧化膜27可透過在執行FCVD製程後在高壓（2至50個大氣壓）的氧氣氛圍和低溫（200℃至1000℃）環境下執行的HPO製程形成。
當透過依次執行的FCVD製程和HPO製程形成縫隙填充氧化膜27時，在縫隙填充氧化膜27的形成過程中去除的異物或在FCVD製程執行過程中，因固化或退火而可能產生的薄膜的物理變化（薄膜變成固體的同時所產生的應力）導致的縫隙由O 2、O 3、H 2O（蒸汽）、D 2O（蒸汽）、N 2O、CO、CO 2中的至少一種氣體填充，從而使縫隙填充氧化膜27的密度（density）大於當前的密度。這樣，當縫隙填充氧化膜27的品質提高時，半導體元件2的電特性可以比當前得到改善。
接下來，如圖6所示，透過將襯墊氧化膜26作為拋光停止膜進行化學機械拋光（Chemical Mechanical Polishing，CMP）製程，來使縫隙填充氧化膜27平坦化。
接下來，如圖7所示，可透過依次去除襯墊氧化膜26、襯墊氮化膜25、第二墊氧化膜24、墊氮化膜23，來完成元件隔離區域。
圖8是包括縫隙填充氧化膜的電容器元件的剖面圖。另外，圖9是示出當向分別包括根據現有技術的縫隙填充氧化膜和根據一實施例的縫隙填充氧化膜的電容器元件施加電壓時測量的漏電值的曲線圖，圖10是示出當向分別包括根據現有技術的縫隙填充氧化膜和根據一實施例的縫隙填充氧化膜的電容器元件施加電壓時測量的電荷保持時間的曲線圖。
圖8所示的電容器元件用於確認包括現有技術的縫隙填充氧化膜的半導體元件的電特性和包括一實施例的縫隙填充氧化膜的半導體元件的電特性。
參照圖8，根據一實施例的電容器元件3包括基板31、氧化膜32、介電層33、電極34。
基板31由諸如矽（Si）之類的材質製成，並且可進行P型摻雜。
在另一實施例中，基板31可由Si和SiGe中的至少一種成分製成。例如，基板31可以是由Si製成的單層或由SiGe製成的單層。作為另一個例子，基板31可具有由Si製成的第一層和由SiGe製成的第二層交替層疊的多層結構。
氧化膜32為絕緣層，可透過高密度等離子體（High Density Plasma，HDP）、可流動化學氣相沉積（Flowable Chemical Vapor Deposition，FCVD）、高壓氧化（High Pressure Oxidation，HPO）中的至少一種製程來形成。
介電層33由電介質（例如，HfO 3）製成，並且起到在基板31與電極34之間感應電荷的作用。
電極34可由金屬材質（例如，TiN）製成。
圖9和10分別示出了當向圖8所示的電容器元件3施加電壓時測量的電容器元件3的電特性，即漏電電流（Leakage Current）和電荷保持時間（Retention Time）。在圖9和10中，M1指透過HDP製程形成氧化膜32的電容器元件，M2指在執行FCVD製程後附加地執行HDP製程而形成氧化膜32的電容器元件，M3指在執行根據所述實施例的FCVD製程後附加地執行HPO製程而形成氧化膜32的電容器元件。
如圖9所示，根據一實施例的包括在執行FCVD製程後附加地執行HPO製程而形成的氧化膜32的電容器元件M3的漏電流的大小，小於包括透過其他製程形成的氧化膜的電容器元件（M1、M2）的漏電流。另外，如圖10所示，根據一實施例的包括在執行FCVD製程後附加地執行HPO製程而形成的氧化膜32的電容器元件M3的電荷保持時間，大於包括透過其他製程形成的氧化膜的電容器元件（M1、M2）的電荷保持時間。
因此，根據一實施例的包括在執行FCVD製程後附加地執行HPO製程而形成的氧化膜的半導體元件，與包括透過HDP製程形成的氧化膜或在執行FCVD製程後附加地執行HDP製程而形成的氧化膜的半導體元件相比，可表現出更優秀的電特性。
圖11是示出根據現有技術的縫隙填充氧化膜和根據一實施例的縫隙填充氧化膜的刻蝕速率的曲線圖。
在圖11中，F1表示透過一般的濕式氧化製程形成的縫隙填充氧化膜，F2表示透過HDP製程形成的縫隙填充氧化膜。另外，F3表示在執行FCVD製程後附加地執行HDP製程而形成的縫隙填充氧化膜，F4表示根據一實施例的在執行FCVD製程後附加地執行HPO製程而形成的縫隙填充氧化膜。
圖11示出了在相同條件下各縫隙填充氧化膜（F1至F4）被濕式刻蝕時測量的刻蝕速率（Wet Etching Rate，WER）。如圖11所示，根據一實施例的在執行FCVD製程後附加地執行HPO製程而形成的縫隙填充氧化膜F4的刻蝕速率，低於其他的縫隙填充氧化膜（F1、F2、F3）的刻蝕速率。這一結果意味著，根據一實施例的在執行FCVD製程後附加地執行HPO製程而形成的縫隙填充氧化膜F4的密度，高於透過其他製程形成的縫隙填充氧化膜（F1、F2、F3）的密度。因此，如一實施例，透過在執行FCVD製程後附加地執行HPO製程而形成縫隙填充氧化膜時，縫隙填充氧化膜更加緻密而穩定，增加了縫隙填充氧化膜的密度，因此可在元件隔離區域形成過程中防止縫隙填充氧化膜的破裂現象。
如上所述，在根據本發明的半導體元件的製造方法中執行包括高壓氧化（High Pressure Oxidation，HPO）製程在內的縫隙填充製程，從而形成縫隙填充氧化膜。特別是，包括在執行可流動化學氣相沉積（Flowable Chemical Vapor Deposition，FCVD）製程後附加地執行高壓氧化（High Pressure Oxidation，HPO）製程而形成的氧化膜的半導體元件，與包括透過現有製程形成的氧化膜的半導體元件相比，表現出優秀的電特性。
同時，作為另一實施例，還可以透過在依次執行FCVD製程和HPO製程後附加地執行HDP製程，來形成縫隙填充氧化膜。
如上所述，參照示出的圖示說明了本說明書，但是本說明書不限於本說明中公開的實施例和圖示，並且可由普通技術人員進行各種修改。此外，儘管在本說明書的實施例的說明中沒有明確描述基於本說明書的構成的效果，但是應該承認基於該構成所能預測的效果。
1、2:半導體元件 3:電容器元件 11、31:基板 12:溝槽 13、25:襯墊氮化膜 14、26:襯墊氧化膜 15、27:縫隙填充氧化膜 21:半導體基板 22:第一墊氧化膜 23:墊氮化膜 24:第二墊氧化膜 32:氧化膜 33:介電層 34:電極 200:溝槽 V 1、V 2:縫隙
圖1是示出根據現有技術的半導體元件的元件隔離區域的剖面圖。 圖2至7示出根據一實施例的半導體元件的元件隔離區域形成過程。 圖8是包括縫隙填充氧化膜的電容器元件的剖面圖。 圖9是示出當向分別包括根據現有技術的縫隙填充氧化膜和根據一實施例的縫隙填充氧化膜的電容器元件施加電壓時測量的漏電值的曲線圖。 圖10是示出當向分別包括根據現有技術的縫隙填充氧化膜和根據一實施例的縫隙填充氧化膜的電容器元件施加電壓時測量的電荷保持時間的曲線圖。 圖11是示出根據現有技術的縫隙填充氧化膜和根據一實施例的縫隙填充氧化膜的刻蝕速率的曲線圖。
2:半導體元件
21:半導體基板
22:第一墊氧化膜
25:襯墊氮化膜
26:襯墊氧化膜
27:縫隙填充氧化膜
200:溝槽

Claims (11)

  1. 一種半導體元件的製造方法，包括： 縫隙填充製程，將縫隙填充（gap-fill）氧化物埋入形成於基板上的溝槽內部以形成縫隙填充氧化膜， 其中所述縫隙填充製程包括高壓氧化（High Pressure Oxidation，HPO）製程。
  2. 如請求項1所述的半導體元件的製造方法，其中所述高壓氧化製程在供應有O 2、O 3、H 2O、D 2O、N 2O、CO、CO 2中的至少一種的處理裝置中執行。
  3. 如請求項1所述的半導體元件的製造方法，其中當執行所述高壓氧化製程時，處理裝置的內部氣壓保持在2至50個大氣壓。
  4. 如請求項1所述的半導體元件的製造方法，其中當執行所述高壓氧化製程時，處理裝置的內部溫度保持在200℃至1000℃。
  5. 如請求項1所述的半導體元件的製造方法，其中透過在執行使用所述縫隙填充氧化物的可流動化學氣相沉積（Flowable Chemical Vapor Deposition，FCVD）製程後執行所述高壓氧化製程，來形成所述縫隙填充氧化膜。
  6. 一種半導體元件的製造方法，包括以下步驟： 刻蝕基板以形成溝槽； 在所述溝槽內表面形成襯墊層； 在所述襯墊層上形成用於縫隙填充所述溝槽內部的縫隙填充氧化膜；以及 使所述縫隙填充氧化膜平坦化， 所述縫隙填充氧化膜透過包括高壓氧化（High Pressure Oxidation，HPO）製程的縫隙填充製程來形成。
  7. 如請求項6所述的半導體元件的製造方法，其中所述高壓氧化製程在供應有O 2、O 3、H 2O、D 2O、N 2O、CO、CO 2中的至少一種的處理裝置中執行。
  8. 如請求項6所述的半導體元件的製造方法，其中當執行所述高壓氧化製程時，處理裝置的內部氣壓保持在2至50個大氣壓。
  9. 如請求項6所述的半導體元件的製造方法，其中當執行所述高壓氧化製程時，處理裝置的內部溫度保持在200℃至1000℃。
  10. 如請求項6所述的半導體元件的製造方法，其中透過在執行可流動化學氣相沉積（Flowable Chemical Vapor Deposition，FCVD）製程後執行所述高壓氧化製程，來形成所述縫隙填充氧化膜。
  11. 如請求項6所述的半導體元件的製造方法，其中所述襯墊層具有由氮化膜、氧化膜、多晶矽中的至少一種成分構成的單層或多層結構。
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