TW202406009A - 半導體裝置的製造方法 - Google Patents

半導體裝置的製造方法 Download PDF

Info

Publication number
TW202406009A
TW202406009A TW112116437A TW112116437A TW202406009A TW 202406009 A TW202406009 A TW 202406009A TW 112116437 A TW112116437 A TW 112116437A TW 112116437 A TW112116437 A TW 112116437A TW 202406009 A TW202406009 A TW 202406009A
Authority
TW
Taiwan
Prior art keywords
layer
support
conductive layer
pattern
etching
Prior art date
Application number
TW112116437A
Other languages
English (en)
Inventor
白智叡
林義郞
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202406009A publication Critical patent/TW202406009A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

一種半導體裝置的製造方法，包括：在基板上依序地堆疊犧牲層與支撐層；形成穿透犧牲層及支撐層以與基板接觸的多個底部電極；對支撐層進行圖案化以形成將所述多個底部電極彼此連接的支撐圖案；移除犧牲層以暴露出所述多個底部電極的表面；在所述多個底部電極的被暴露出的表面及支撐圖案的表面上沈積導電層；以及對導電層進行蝕刻。對導電層進行蝕刻包括：選擇性地移除位於支撐圖案上的導電層以暴露出支撐圖案的表面。沈積導電層與對導電層進行蝕刻是在同一腔室中交替地實行。

Description

半導體裝置的製造方法
[相關申請案的交叉參考]
本美國非臨時申請案基於35 U.S.C § 119主張於2022年7月27日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0093150號的優先權，所述韓國專利申請案的揭露內容特此全文併入本案供參考。
本發明概念是有關於一種半導體裝置的製造方法，且更具體而言是有關於一種製造包括電容器的半導體裝置的方法。
半導體裝置由於尺寸小、功能多及/或製造成本低而在電子行業中具有重要的作用。隨著電子行業的顯著發展，半導體裝置正在高度積體化。為達成半導體裝置的高積體度，正在減小半導體裝置的圖案的線寬。然而，為達成圖案的精細度而需要新的曝光技術及/或昂貴的曝光技術，使得難以將半導體裝置高度積體化。因此，近來已對新的積體化技術進行了各種研究。
本發明概念一些實例性實施例提供一種製造大小緊湊的半導體裝置的方法。
本發明概念的目的並非僅限於以上所提及的內容，且熟習此項技術者將藉由閱讀以下說明而清晰地理解以上未提及的其他目的。
根據本發明概念一些實例性實施例，一種半導體裝置的製造方法包括：在基板上依序地堆疊犧牲層與支撐層；形成穿透犧牲層及支撐層以與基板接觸的多個底部電極；對支撐層進行圖案化以形成將所述多個底部電極彼此連接的支撐圖案；移除犧牲層以暴露出所述多個底部電極的表面；在所述多個底部電極的被暴露出的表面及支撐圖案的表面上沈積導電層；以及對導電層進行蝕刻。對導電層進行蝕刻包括：選擇性地移除位於支撐圖案上的導電層以暴露出支撐圖案的表面。沈積導電層與對導電層進行蝕刻可在同一腔室中交替地實行。
根據本發明概念一些實例性實施例，一種半導體裝置的製造方法可包括：在基板上提供包括開口的介電層；在介電層的開口中形成底部電極接觸件，底部電極接觸件與基板的頂表面接觸；在介電層上依序地堆疊第一犧牲層、第一支撐層、第二犧牲層與第二支撐層；形成穿透第一犧牲層、第一支撐層、第二犧牲層及第二支撐層以與底部電極接觸件接觸的多個底部電極；在第二支撐層上形成罩幕以對第二支撐層、第二犧牲層及第一支撐層進行圖案化；移除第一犧牲層及第二犧牲層以暴露出所述多個底部電極；在所述多個底部電極的表面、第一支撐層的表面及第二支撐層的表面上沈積導電層；對導電層實行蝕刻製程，蝕刻製程是在沈積導電層之後在原位實行；形成環繞第一支撐層、第二支撐層及導電層的電容器介電層；以及在電容器介電層上形成頂部電極。在沈積導電層及對導電層進行蝕刻之後，導電層保留於所述底部電極的表面上且自第一支撐層的表面及第二支撐層的表面移除。對導電層進行蝕刻是使用包括氟（F）或氯（Cl）中的至少一者的氣態化合物來實行。
根據本發明概念一些實例性實施例，一種半導體裝置的製造方法包括：在基板上堆疊犧牲層與支撐層；形成穿透犧牲層及支撐層的多個底部電極；對支撐層進行圖案化以形成支撐圖案；移除犧牲層以暴露出所述多個底部電極；在所述多個底部電極的表面及支撐圖案的表面上沈積導電層；對導電層進行蝕刻以暴露出支撐圖案的表面，以及在導電層的被暴露出的表面及支撐圖案的被暴露出的表面上形成介電層。沈積導電層包括藉由原子層沈積來沈積導電層。對導電層進行蝕刻包括藉由原子層蝕刻對導電層進行蝕刻。導電層在支撐圖案上的蝕刻速率高於導電層在所述底部電極上的蝕刻速率。
現在將在下文結合附圖來闡述根據本發明概念的半導體裝置及其製造方法。
當一個元件被稱為「連接至」或「電性連接至」另一元件時，所述元件可直接連接至所述另一元件，或者可存在一或多個其他中間元件。相反，當一元件被稱為「直接連接至」另一元件時，不存在中間元件。
除非另有明確定義，否則當詞語「大約（about）」及「實質上（substantially）」在本申請案中與數值結合使用時，其旨在相關聯的數值包括關於所陳述數值±10%的公差。此外，應理解，不論數值被修改為「約」亦或「實質上」，該些值皆應被視為包括關於所陳述數值的±10%。
圖1是示出根據本發明概念一些實例性實施例的半導體裝置的平面圖。圖2是示出根據本發明概念一些實例性實施例的半導體裝置的沿圖1所示線A-A'及線B-B'截取的剖視圖。
參照圖1及圖2，可提供半導體基板100。舉例而言，半導體基板100可為複晶矽（Si）基板。
儘管未示出，然而在半導體基板100上可設置有半導體元件。舉例而言，裝置隔離層可設置於半導體基板100上以對主動區段進行界定。字元線可隱埋於半導體基板100中。源極區及汲極區可被設置成包括雜質區，所述雜質區在半導體基板100中分別設置於字元線中的每一者或者一或多者的相對的側上。位元線可電性連接至位於字元線的側上的雜質區。儲存節點接觸件可電性連接至未連接有字元線的雜質區。以上所論述的半導體元件僅作為實例，且根據本發明概念一些實例性實施例，在半導體基板100上可設置有各種形狀的元件或配線。
在半導體基板100上可設置有層間介電層101。當半導體元件設置於半導體基板100上時，層間介電層101可覆蓋半導體基板100上的半導體元件。層間介電層101可包含介電材料。舉例而言，層間介電層101可包含氧化矽（SiO 2）、氮化矽（SiN）及/或氮氧化矽（SiON）。
在層間介電層101中可設置有底部電極接觸件102。底部電極接觸件102可穿透層間介電層101以與半導體基板100電性連接。舉例而言，當半導體元件設置於半導體基板100上時，底部電極接觸件102可電性連接至半導體元件的儲存節點接觸件。底部電極接觸件102可包含導電材料。舉例而言，底部電極接觸件102可包含摻雜有雜質的複晶矽、氮化鈦（TiN）及/或鎢（W）。
在層間介電層101上可設置有蝕刻終止層103。蝕刻終止層103可由包含例如選自氮化矽（SiN）、氮化矽硼（SiBN）及/或氮化矽碳（SiCN）的至少一者的單層或多層形成。根據一些實例性實施例，根據需要可不提供蝕刻終止層103。
在蝕刻終止層103上可設置有底部電極BE。底部電極BE中的每一者或者一或多者可穿透蝕刻終止層103以與底部電極接觸件102中的一者接觸。底部電極BE可具有柱形狀（pillar shape）。底部電極BE可具有帶有圓形橫截面的插塞形狀。當在平面中觀察時，底部電極BE可被設置成構成蜂窩形狀。舉例而言，可放置六個底部電極BE以在一個單個的底部電極BE周圍構成六邊形。作為另外一種選擇，可根據需要不同地提供底部電極BE的平面排列。底部電極BE可包含導電材料。舉例而言，底部電極BE可包含摻雜有雜質的複晶矽、金屬、金屬氧化物或金屬氮化物。在一些實例性實施例中，底部電極BE可包含氮化鈦（TiN）。
在底部電極BE的側向表面上可設置有第一支撐圖案201及第二支撐圖案202。第一支撐圖案201及第二支撐圖案202可與底部電極BE的側向表面接觸。第一支撐圖案201可與層間介電層101及/或蝕刻終止層103在垂直方向上間隔開。第一支撐圖案201可位於蝕刻終止層103的上方。第二支撐圖案202可與第一支撐圖案201在垂直方向上間隔開。第二支撐圖案202可位於第一支撐圖案201的上方。第二支撐圖案202可具有相對於半導體基板100而言位於較第一支撐圖案201的頂表面的水準高的水準處的頂表面。第二支撐圖案202的頂表面可與底部電極BE的頂表面共面。舉例而言，第二支撐圖案202的頂表面與底部電極BE的頂表面可在一平面上彼此連接。第一支撐圖案201及/或第二支撐圖案202可將底部電極BE的側向表面彼此連接。因此，底部電極BE可由第一支撐圖案201及/或第二支撐圖案202支撐。第一支撐圖案201及/或第二支撐圖案202可由包含例如選自氮化矽（SiN）、氮化矽硼（SiBN）及/或氮化矽碳（SiCN）的至少一者的單層或多層形成。
第一支撐圖案201及/或第二支撐圖案202可具有支撐孔201h及/或支撐孔202h。第一支撐圖案201可具有第一支撐孔201h。第二支撐圖案202可具有第二支撐孔202h。第一支撐孔201h可與對應的第二支撐孔202h在垂直方向上交疊。第一支撐孔201h及第二支撐孔202h可部分地暴露出鄰近的底部電極BE的側向表面。
導電層300可覆蓋底部電極BE中的每一者或者一或多者的不與第一支撐圖案201及/或第二支撐圖案202中的任一者接觸的表面。舉例而言，導電層300可與底部電極BE中的每一者或者一或多者的頂表面及/或被暴露出的側向表面的部分接觸。導電層300可暴露出第一支撐圖案201及/或第二支撐圖案202而不覆蓋第一支撐圖案201或第二支撐圖案202。另外，導電層300可不覆蓋蝕刻終止層103而是暴露出蝕刻終止層103。當在如圖1中所示的平面中觀察時，導電層300可位於第一支撐孔201h的內側。底部電極BE與第一支撐圖案201及/或第二支撐圖案202之間的黏合力可大於導電層300與第一支撐圖案201及/或第二支撐圖案202之間的黏合力。導電層300可具有等於或小於約10埃的厚度。舉例而言，導電層300可具有約3埃至4埃的厚度。導電層300可被形成為具有整體上大致均勻的厚度。導電層300可包含導電材料。導電層300中所包含的材料的功函數可大於底部電極BE中所包含的材料的功函數。在本說明中，功函數可指示自金屬或半導體的表面向外釋放電子所需的或足夠的能量，例如熱或光。導電層300可包含鈮（Nb）、鉭（Ta）、錫（Sn）、鉬（Mo）、鈦（Ti）、銦（In）、鎳（Ni）、鈷（Co）、鎢（W）及/或釕（Ru）。
在導電層300、第一支撐圖案201及/或第二支撐圖案202上可設置有介電層DL。介電層DL可共形地覆蓋導電層300、第一支撐圖案201及/或第二支撐圖案202。舉例而言，介電層DL可具有均勻的厚度以覆蓋導電層300、第一支撐圖案201及/或第二支撐圖案202。介電層DL可與底部電極BE間隔開，導電層300夾置於介電層DL與底部電極BE之間。導電層300可使得介電層DL不能夠與底部電極BE接觸。介電層DL可包含介電材料。介電層DL可包含介電常數較氧化矽（SiO 2）或氮化矽（SiN）的介電常數大的材料。舉例而言，介電層DL可由金屬氧化物（例如，氧化鋁（Al 2O 3）、氧化鋯（ZrO 2）及/或氧化鉿（HfO 2））的單層或多層形成。
在介電層DL上可設置有頂部電極TE。在介電層DL上，頂部電極TE可覆蓋底部電極BE。介電層DL可將頂部電極TE與底部電極BE分隔開。頂部電極TE可由包括選自氮化鈦（TiN）、金屬（例如鎢（W））及/或摻雜有雜質的複晶矽的至少一者的單層或多層形成。導電層300、底部電極BE、介電層DL及/或頂部電極TE可構成多個電容器。
根據本發明概念一些實例性實施例，導電層300可被設置成覆蓋底部電極BE的被暴露出的表面。可在底部電極BE的不與第一支撐圖案201及第二支撐圖案202中的任一者接觸的表面上設置有導電層300，導電層300具有較底部電極BE的功函數大的功函數。因此，電子可能難以自具有高功函數的導電層300的表面逸出，且因此可不自導電層300釋放電子或者可自導電層300釋放極少的電子，此可能會引起漏電流的減少。在此意義上，由於在底部電極BE的表面上設置有功函數相較於底部電極BE的功函數而言相對高的導電層300，且由於介電層DL與功函數相較於導電層300的功函數而言相對低的底部電極BE間隔開，因此儲存於底部電極BE中的電子可能難以經由介電層DL而自底部電極BE逸出。因此，可減少半導體裝置中的漏電流，且底部電極BE可有利地維持作為儲存於底部電極BE中的電性資訊的電子。另外，由於導電層300覆蓋底部電極BE，且由於覆蓋對應的底部電極BE的導電層300彼此不連接，因此可減少或防止底部電極BE之間的電性短路。因此，可提供電性質得到改善的半導體裝置。
此外，由於第一支撐圖案201及/或第二支撐圖案202與底部電極BE接觸，因此可減少或防止底部電極BE的塌陷，且因此可提高裝置的可靠性。
圖3至圖11是示出根據本發明概念一些實例性實施例的半導體裝置的製造方法的剖視圖及平面圖。圖5是示出根據本發明概念一些實例性實施例的半導體裝置的平面圖。為便於說明，可為與參照圖1及圖2所論述的半導體裝置的組件相同的組件分配相同的參考編號。
參照圖3，可提供半導體基板100。儘管未示出，然而可採用典型的程序以在半導體基板100上形成半導體元件或配線。
可在半導體基板100上形成層間介電層101。層間介電層101可覆蓋位於半導體基板100上的半導體元件或配線。
可在層間介電層101中形成底部電極接觸件102。舉例而言，可形成開口以在垂直方向上穿透層間介電層101，且然後可使用導電材料來填充開口以形成底部電極接觸件102。在一些實例性實施例中，底部電極接觸件102可電性連接至半導體元件。
可在層間介電層101及底部電極接觸件102上形成蝕刻終止層103。在層間介電層101上，蝕刻終止層103可覆蓋底部電極接觸件102。
可在蝕刻終止層103上形成犧牲層401及/或犧牲層402及/或支撐層211及/或支撐層212。犧牲層401及/或犧牲層402及/或支撐層211及/或支撐層212的形成可包括依序地堆疊第一犧牲層401、第一支撐層211、第二犧牲層402及/或第二支撐層212。
第一犧牲層401與第二犧牲層402可由相同的材料形成。第一支撐層211與第二支撐層212可由相同的材料形成。第一犧牲層401及/或第二犧牲層402可由相對於第一支撐層211及/或第二支撐層212具有蝕刻選擇性的材料形成。舉例而言，第一犧牲層401及/或第二犧牲層402可由氧化矽（SiO 2）形成，而第一支撐層211及/或第二支撐層212可由包含選自氮化矽（SiN）、氮化矽硼（SiBN）及/或氮化矽碳（SiCN）的至少一者的單層或多層形成。
參照圖4，可依序地對第二支撐層212、第二犧牲層402、第一支撐層211及/或第一犧牲層401進行蝕刻以形成暴露出底部電極接觸件102的底部電極孔H。舉例而言，可在第二支撐層212上形成罩幕圖案，且然後可使用罩幕圖案作為蝕刻罩幕以形成底部電極孔H。此後，可移除罩幕圖案。
參照圖5及圖6，可在底部電極孔H中形成底部電極BE。舉例而言，可在半導體基板100的整個表面上沈積導電材料以形成對底部電極孔H進行填充的導電材料層，且然後可對導電材料層實行回蝕製程以形成底部電極BE。可繼續進行回蝕製程直至導電材料層的頂表面位於與第二支撐層212的頂表面的水準相同的水準處。因此，導電材料層的位於底部電極孔H中的部分可彼此分隔開，且導電材料層的所述部分可構成底部電極BE。回蝕製程可自第二支撐層212的頂表面移除導電材料層，且因此可暴露出第二支撐層212的頂表面。
可在第二支撐層212上形成罩幕圖案500。罩幕圖案500可包括部分地暴露出底部電極BE的頂表面的開口501。舉例而言，開口501中的每一者或者一或多者可部分地暴露出三個鄰近的底部電極BE的頂表面及/或位於所述三個鄰近的底部電極BE之間的第二支撐層212的頂表面。
參照圖7，可對第二支撐層212及/或第一支撐層211進行圖案化以形成包括支撐孔202h的支撐圖案202及/或包括支撐孔201h的支撐圖案201。舉例而言，可使用罩幕圖案500作為蝕刻罩幕以實行蝕刻製程。所述蝕刻製程可包括非等向性蝕刻製程。可實行所述蝕刻製程以依序地對由罩幕圖案500的開口501暴露出的第二支撐層212、位於第二支撐層212的下方的第二犧牲層402及/或位於第二犧牲層402的下方的第一支撐層211進行圖案化。在此步驟中，可形成支撐孔202h及支撐孔201h以暴露出第一犧牲層401的頂表面。可對第一支撐層211進行圖案化以形成具有第一支撐孔201h的第一支撐圖案201。可對第二支撐層212進行圖案化以形成具有第二支撐孔202h的第二支撐圖案202。當實行非等向性蝕刻製程作為所述蝕刻製程時，第一支撐孔201h可在垂直方向上與第二支撐孔202h交疊，且可具有與第二支撐孔202h的大小及/或形狀相同或相似的大小及/或形狀。另外，亦可暴露出第二犧牲層402的側向表面。
參照圖8，可減少或移除第一犧牲層401及/或第二犧牲層402。可藉由等向性蝕刻製程來減少或移除第一犧牲層401及/或第二犧牲層402。舉例而言，可經由第一支撐孔201h及/或第二支撐孔202h、及/或在第二犧牲層402的被暴露出的側向表面及/或第一犧牲層401的被暴露出的頂表面上引入蝕刻溶液，第一犧牲層401及/或第二犧牲層402可與蝕刻溶液反應。第一犧牲層401及/或第二犧牲層402的移除可暴露出蝕刻終止層103的頂表面、第一支撐圖案201的頂表面及底表面、及/或第二支撐圖案202的底表面。
作為另外一種選擇，可對第二支撐層212實行非等向性蝕刻製程以形成包括第二支撐孔202h的第二支撐圖案202，且然後可實行等向性蝕刻製程以經由第二支撐孔202h移除第二犧牲層402。此後，可採用非等向性蝕刻製程對第一支撐層211進行蝕刻以形成包括第一支撐孔201h的第一支撐圖案201，且然後可使用等向性蝕刻製程以經由第一支撐孔201h移除第一犧牲層401。
參照圖9，可減少或移除罩幕圖案（參見圖8所示500）。在移除罩幕圖案500之後，可將導電層300沈積成覆蓋底部電極BE的被暴露出的表面、第一支撐圖案201及/或第二支撐圖案202的被暴露出的表面、及/或蝕刻終止層103的被暴露出的表面。底部電極BE的被暴露出的表面可指示底部電極BE的表面的未被第一支撐圖案201、第二支撐圖案202及/或蝕刻終止層103中的任一者覆蓋的部分。可將導電層300形成為共形地覆蓋底部電極BE、第一支撐圖案201、第二支撐圖案202及/或蝕刻終止層103。
可藉由原子層沈積來沈積導電層300。可藉由使用自限制表面化學反應（self-limiting surface chemical reaction）來完成導電層300的沈積。可藉由重複進行多個製程循環來達成導電層300的沈積。用於沈積導電層300的單個製程循環可包括：提供包括前驅物材料的源氣體以將前驅物材料吸附於底部電極BE的被暴露出的表面、第一支撐圖案201的被暴露出的表面、第二支撐圖案202的被暴露出的表面及/或蝕刻終止層103的被暴露出的表面上；對未吸附於底部電極BE的被暴露出的表面、第一支撐圖案201的被暴露出的表面、第二支撐圖案202的被暴露出的表面及/或蝕刻終止層103的被暴露出的表面上的源氣體進行吹掃；供應反應氣體以形成導電層300；及/或對在導電層300的形成期間產生的剩餘反應氣體及副產品進行吹掃。
可使用包括金屬的前驅物材料來沈積導電層300。所述前驅物材料可包括鈮（Nb）、鉭（Ta）、錫（Sn）、鉬（Mo）、鈦（Ti）、銦（In）、鎳（Ni）、鈷（Co）、鎢（W）及/或釕（Ru）。可藉由使用惰性氣體來實行所述吹掃。
參照圖10，可在第一支撐圖案201、第二支撐圖案202及/或蝕刻終止層103上對導電層300進行蝕刻。可對沈積於第一支撐圖案201及/或第二支撐圖案202上的導電層300進行蝕刻以暴露出第一支撐圖案201的表面及/或第二支撐圖案202的表面。另外，可減少或移除沈積於蝕刻終止層103上的導電層300，以暴露出蝕刻終止層103的頂表面。可不對沈積於底部電極BE的表面上的導電層300進行蝕刻。作為另外一種選擇，可對沈積於底部電極BE的表面上的導電層300進行蝕刻，且在此種情形中，導電層300在底部電極BE的表面上的蝕刻厚度可小於導電層300在第一支撐圖案201及/或第二支撐圖案202的表面上的蝕刻厚度。因此，底部電極BE的表面可不被暴露出。在對導電層300進行蝕刻之後，導電層300可環繞底部電極BE的除底部電極BE的側向表面的與第一支撐圖案201及/或第二支撐圖案202接觸的部分以外的表面。
可藉由原子層蝕刻對導電層300進行蝕刻。可藉由使用自限制表面化學反應來完成導電層300的蝕刻。可藉由重複進行多個製程循環來達成導電層300的蝕刻。用於對導電層300進行蝕刻的單個製程循環可包括：供應蝕刻氣體以使得能夠將蝕刻氣體吸附於導電層300的表面上；對未吸附於導電層300的表面上的蝕刻氣體進行吹掃；供應移除氣體以移除導電層300；及/或對在導電層300的移除期間產生的移除氣體及副產品進行吹掃。
蝕刻氣體可包括氟（F）及/或氯（Cl）。蝕刻氣體可為包括氟（F）、氯（Cl）及/或其化合物的氣態化合物。含氟（F）的蝕刻氣體可包括BF 3、AlF 3、GaF 3、InF 3、PF 3、PF 5、AsF 3、AsF 5、SbF 3、SbF 5、SiF 4、GeF 4、TiF 4、TaF 5、WF 6、WOF 4、HfF 4、CdF 2、SeF 6、SeF 4、TeF 4、TeF 6、ClF 3、NF 3、CF 4、CHF 3、CH 2F 2、CH 3F、C 2F 6、C 4F 8、SF 6及/或其任意組合。含氯（Cl）的蝕刻氣體可包括BCl 3、AlCl 3、GaCl 3、InCl 3、PCl 3、PCl 5、AsCl 3、AsCl 5、SbCl 3、SbCl 5、SiCl 4、GeCl 4、TiCl 4、TaCl 5、WCl 6、WOCl 4，HfCl 4、CdCl 2、SeCl 6、SeCl 4、TeCl 4、TeCl 6、NCl 3、CCl 4及/或其任意組合。可藉由使用惰性氣體來實行所述吹掃。
底部電極BE與導電層300之間的化學鍵合能（chemical bonding energy）可不同於第一支撐圖案201、第二支撐圖案202、蝕刻終止層103及/或導電層300之間的化學鍵合能，且可藉由金屬與金屬之間的化學鍵合能不同於金屬與非金屬之間的化學鍵合能此一事實來引起化學鍵合能的差異。底部電極BE與導電層300之間的化學鍵合能可大於第一支撐圖案201、第二支撐圖案202、蝕刻終止層103及/或導電層300之間的化學鍵合能。化學鍵合能的差異可使得沈積於底部電極BE的表面上的導電層300能夠相對於沈積於第一支撐圖案201的表面上、第二支撐圖案202的表面上及/或蝕刻終止層103的表面上的導電層300具有蝕刻選擇性。因此，沈積於底部電極BE的表面上的導電層300可以較沈積於第一支撐圖案201的表面、第二支撐圖案202的表面及/或蝕刻終止層103的表面上的導電層300高的速率進行蝕刻。因此，儘管如參照圖9所論述般沈積的導電層300的整個表面皆暴露於蝕刻氣體，然而蝕刻選擇性可使得沈積於底部電極BE的表面上的導電層300在蝕刻製程之後保留下來，同時完全地（或實質上）移除沈積於第一支撐圖案201的表面、第二支撐圖案202的表面及/或蝕刻終止層103的表面上的導電層300。導電層300的蝕刻製程可減少或移除將底部電極BE彼此連接的第一支撐圖案201、第二支撐圖案202及/或蝕刻終止層103上的導電層300，此可使底部電極BE之間的電性短路減少或者防止在底部電極BE之間發生電性短路。
可在同一腔室中實行導電層300的沈積製程與蝕刻製程。可在不破壞真空的條件下執行沈積製程與蝕刻製程。可在導電層300的沈積製程之後在原位實行導電層300的蝕刻製程。可交替地且重複地實行導電層300的沈積製程與蝕刻製程。可在同一腔室中交替地且重複地實行導電層300的沈積製程與蝕刻製程，以簡化製程並降低製造半導體裝置的成本。
參照圖11，可在導電層300、第一支撐圖案201、第二支撐圖案202及/或蝕刻終止層103上形成介電層DL。介電層DL可被形成為在導電層300、第一支撐圖案201、第二支撐圖案202及/或蝕刻終止層103上具有均勻的厚度。所述介電層DL可與參照圖2所論述的介電層DL相同。在蝕刻製程中保留下來的少量的氟（F）及/或氯（Cl）可存在於介電層DL與導電層300之間的介面處。
返回參照圖2，可在介電層DL上形成頂部電極TE。舉例而言，可藉由在半導體基板100的整個表面上沈積及/或塗佈導電材料來形成頂部電極TE。在介電層DL上，可形成頂部電極TE以覆蓋底部電極BE。介電層DL可將頂部電極TE與底部電極BE分隔開。
圖12是示出根據本發明概念一些實例性實施例的半導體裝置的剖視圖。在實例性實施例的以下說明中，將不再對以上參照圖2所論述的組件的冗餘說明予以贅述且將對其差異進行詳細論述。可為與根據本發明概念一些實例性實施例的以上所論述的半導體裝置的組件相同的組件分配相同的參考編號。
參照圖12，可以中空杯或圓柱的形式提供底部電極BE'中的每一者或者一或多者。導電層300可覆蓋底部電極BE'的頂表面、內側壁及/或不與支撐圖案201及/或支撐圖案202中的任一者接觸的外側壁。可形成介電層DL以覆蓋導電層300。介電層DL可被形成為覆蓋支撐圖案201及/或支撐圖案202及/或位於底部電極BE'的頂表面、內側壁及/或不與支撐圖案201及/或支撐圖案202中的任一者接觸的外側壁上的導電層300。頂部電極TE可設置於介電層DL上。頂部電極TE的部分可延伸至底部電極BE'的內部的空的空間中。
圖13是示出圖12所示半導體裝置的製造方法的剖視圖。
參照圖13，在參照圖4所論述的步驟中，可將電極材料層（未示出）形成為在半導體基板100上具有均勻的厚度以覆蓋底部電極孔H的底表面及側向表面。在此步驟中，電極材料層的厚度可相較於孔H的直徑而言相對小，以使得電極材料層不能夠完全地（或實質上）填充底部電極孔H。可在電極材料層上形成犧牲材料120，以填充底部電極孔H的未被佔據的部分。此後，可對犧牲材料120及/或電極材料層實行回蝕製程及/或化學機械拋光（chemical mechanical polishing，CMP）製程，以暴露出第二支撐層212且在底部電極孔H中留下犧牲材料120及/或電極材料層的部分。電極材料層的留在底部電極孔H中的所述部分可各自構成底部電極BE'。
隨後可實行參照圖7至圖11所論述的相同的製程。在參照圖8所論述的步驟中，可減少或移除犧牲材料120，同時移除犧牲層401及/或犧牲層402，且可暴露出底部電極BE'的內側壁。因此，在用於形成圖9所示導電層300的製程中，亦可在底部電極BE'的內側壁上形成導電層300。導電層（參見圖12所示300）的沈積製程及蝕刻製程、導電層（參見圖12所示DL）的形成製程、以及頂表面（參見圖12所示TE）的形成製程可與以上所論述的製程相同或相似。
圖14是示出根據本發明概念一些實例性實施例的半導體裝置的剖視圖。圖15是示出根據本發明概念一些實例性實施例的半導體裝置的沿圖14所示線C-C'及線D-D'截取的剖視圖。
參照圖14及圖15，在基板601中可設置有對主動區段ACT進行界定的裝置隔離圖案602。主動區段ACT中的每一者或者一或多者可具有隔離形狀（isolated shape）。當在平面中觀察時，主動區段ACT中的每一者或者一或多者可具有在第一方向X1上伸長的條形狀（bar shape）。當在平面中觀察時，主動區段ACT可與基板601的由裝置隔離圖案602環繞的部分對應。基板601可包含半導體材料。主動區段ACT可在第一方向X1上彼此平行地排列，使得主動區段ACT中的一者可具有與主動區段ACT中的鄰近的一者的中心相鄰的端部。
字元線WL可跨越主動區段ACT延伸。字元線WL可設置於在裝置隔離圖案602及主動區段ACT中形成的凹槽中。字元線WL可平行於與第一方向X1相交的第二方向X2。字元線WL可由導電材料形成。在字元線WL中的每一者或者一或多者與每一凹槽或者一或多個凹槽的內表面之間可設置有閘極介電層607。儘管未示出，然而凹槽可具有被定位成在裝置隔離圖案602中相對深而在主動區段ACT中相對淺的底表面。閘極介電層607可包含選自熱氧化物、氮化矽、氮氧化矽及/或高介電常數（high-k）介電質的至少一者。字元線WL中的每一者或者一或多者可具有彎曲的底表面。
在一對字元線WL之間在每一主動區段ACT或者一或多個主動區段ACT中可設置有第一摻雜區612a，且在每一主動區段ACT或者一或多個主動區段ACT的相對的邊緣區中可設置有一對第二摻雜區612b。第一摻雜區612a及/或第二摻雜區612b可摻雜有例如N型雜質。第一摻雜區612a可對應於共用汲極區，而第二摻雜區612b可對應於源極區。電晶體可由字元線WL中的每一者或者一或多者及其相鄰的第一摻雜區612a及/或第二摻雜區612b構成。當字元線WL設置於凹槽中時，在字元線WL中的每一者或者一或多者的下方可具有通道區，所述通道區的通道長度在有限的平面區域內增加。因此，可使短通道效應（short-channel effect）最小化。
字元線WL可具有較主動區段ACT的頂表面低的頂表面。在每一字元線WL或者一或多個字元線WL上可設置有字元線頂蓋圖案610。字元線頂蓋圖案610可具有沿字元線WL的縱向方向延伸的線性形狀且可覆蓋字元線WL的整個頂表面。凹槽可具有未被字元線WL佔據的內部空間，且字元線頂蓋圖案610可填充凹槽的未被佔據的內部空間。字元線頂蓋圖案610可由例如氮化矽形成。
在基板601上可設置有層間介電圖案605。層間介電圖案605可包括氧化矽層、氮化矽層、氮氧化矽層及/或其多個層。當在平面中觀察時，層間介電圖案605可被形成為具有彼此間隔開的島形狀。層間介電圖案605可被形成為同時覆蓋兩個相鄰的主動區段ACT的端部。
基板601、裝置隔離圖案602及/或字元線頂蓋圖案610的上部部分可部分地凹陷以形成凹陷區R。當在平面中觀察時，凹陷區R可構成網形狀。凹陷區R的側壁可與層間介電圖案605的側壁對準。
在層間介電圖案605上可設置有位元線BL。位元線BL可跨越字元線頂蓋圖案610及字元線WL延伸。如圖14中所示，位元線BL可與和第一方向X1及第二方向X2相交的第三方向X3平行。位元線BL可各自包括依序堆疊的位元線複晶矽圖案630、位元線歐姆圖案631及/或位元線含金屬圖案632。位元線複晶矽圖案630可包含摻雜有雜質的複晶矽及/或未摻雜有雜質的複晶矽。位元線歐姆圖案631可包含金屬矽化物。位元線含金屬圖案632可包含金屬（例如鎢、鈦及/或鉭）及/或導電金屬氮化物（例如氮化鈦、氮化鉭及/或氮化鎢）中的至少一者。在位元線BL中的每一者或者一或多者上可設置有位元線頂蓋圖案637。位元線頂蓋圖案637可由介電材料（例如氮化矽）形成。
在與位元線BL相交的凹陷區R中可設置有位元線接觸件DC。位元線接觸件DC可包含摻雜有雜質的複晶矽及/或未摻雜有雜質的複晶矽。當在沿如圖15中所示的線D-D'截取的橫截面中觀察時，位元線接觸件DC可具有與層間介電圖案605的側壁接觸的側壁。當在如圖14中所示的平面中觀察時，位元線接觸件DC可具有與層間介電圖案605接觸的凹的側壁。位元線接觸件DC可將第一摻雜區612a與位元線BL彼此電性連接。
凹陷區R可具有未被位元線接觸件DC佔據的空的空間，且在凹陷區R的所述空的空間中可設置有下部隱埋介電圖案641。下部隱埋介電圖案641可由氧化矽層、氮化矽層、氮氧化矽層及/或其多個層形成。
在一對鄰近的位元線BL之間可設置有儲存節點接觸件BC。儲存節點接觸件BC可彼此間隔開。儲存節點接觸件BC可包含摻雜有雜質的複晶矽及/或未摻雜有雜質的複晶矽。儲存節點接觸件BC可具有凹的頂表面。在儲存節點接觸件BC之間以及位元線BL之間可設置有介電圖案（未示出）。
在位元線BL與儲存節點接觸件BC之間可夾置有位元線間隔件SP。位元線間隔件SP可包括第一子間隔件621及/或第二子間隔件625，第一子間隔件621及/或第二子間隔件625與間隙區GP交叉地彼此間隔開。間隙區GP可被稱為空氣隙。第一子間隔件621可覆蓋位元線BL的側壁及位元線頂蓋圖案637的側壁。第二子間隔件625可相鄰於儲存節點接觸件BC。第一子間隔件621及/或第二子間隔件625可包含相同的材料。舉例而言，第一子間隔件621及/或第二子間隔件625可包含氮化矽。
第二子間隔件625可具有較第一子間隔件621的底表面低的底表面。第二子間隔件625可具有高度較第一子間隔件621的頂端部的高度低的頂端部。此種配置可增加以下將論述的搭接接墊LP的形成裕度。因此，可防止搭接接墊LP與儲存節點接觸件BC彼此斷開連接。第一子間隔件621可延伸以覆蓋位元線接觸件DC的側壁及凹陷區R的側壁及底表面。舉例而言，第一子間隔件621可夾置於位元線接觸件DC與下部隱埋介電圖案641之間、字元線頂蓋圖案610與下部隱埋介電圖案641之間、基板601與下部隱埋介電圖案641之間、及/或裝置隔離圖案602與下部隱埋介電圖案641之間。
在儲存節點接觸件BC上可設置有儲存節點歐姆層609。儲存節點歐姆層609可包含金屬矽化物。厚度均勻的擴散終止圖案611a可共形地覆蓋儲存節點歐姆層609、第一子間隔件621及/或第二子間隔件625、及/或位元線頂蓋圖案637。擴散終止圖案611a可包含金屬氮化物，例如氮化鈦或氮化鉭。搭接接墊LP可設置於擴散終止圖案611a上。搭接接墊LP可對應於圖2所示底部電極接觸件102。搭接接墊LP可由包含金屬（例如鎢）的材料形成。搭接接墊LP可具有覆蓋位元線頂蓋圖案637的頂表面的上部部分且具有較儲存節點接觸件BC的寬度大的寬度。搭接接墊LP的中心可在第二方向X2上遠離儲存節點接觸件BC的中心偏移。位元線BL的部分可與搭接接墊LP在垂直方向上交疊。位元線頂蓋圖案637的上側壁可與搭接接墊LP交疊且可由第三子間隔件627覆蓋。在搭接接墊LP之間可夾置有接墊隔離圖案657。接墊隔離圖案657可對應於圖2所示層間介電層101。接墊隔離圖案657可包括氮化矽層、氧化矽層、氮氧化矽層及/或多孔層。接墊隔離圖案657可界定間隙區GP的頂端部。
在搭接接墊LP上可對應地設置有底部電極BE。底部電極BE可對應於參照圖2所論述的底部電極BE。舉例而言，底部電極BE的部分側壁可經由第一支撐圖案201及/或第二支撐圖案202而彼此連接。第一支撐圖案201及/或第二支撐圖案202可具有多個支撐孔201h及/或202h。
接墊隔離圖案657的頂表面可由位於底部電極BE之間的蝕刻終止層103覆蓋。蝕刻終止層103可包含介電材料，例如氮化矽、氧化矽及/或氮氧化矽。導電層300可覆蓋底部電極BE的不與第一支撐圖案201及/或第二支撐圖案202中的任一者接觸的表面。介電層DL可覆蓋導電層300的表面及/或支撐圖案201及/或支撐圖案202的表面。介電層DL可由頂部電極TE覆蓋。其他配置可與根據本發明概念一些實例性實施例的參照圖2所論述的半導體裝置的配置等同或相似。
在根據本發明概念一些實例性實施例的半導體裝置的製造方法中，可在同一腔室中實行導電層的沈積與蝕刻，且可選擇性地對所沈積的導電層進行蝕刻以使得導電層能夠僅保留於電容器中的底部電極的表面上。因此，由於不需要附加地實行移除不期望的區上的導電層的製程，因此可簡化製程並提高良率（yield）。
儘管已結合附圖中所例示的本發明概念一些實例性實施例闡述了本發明概念，然而此項技術中具有通常知識者應理解，在不背離本發明概念的精神及本質特徵的條件下，可對其作出形式及細節上的改變。因此，以上揭露的一些實例性實施例應被視為例示性的而非限制性的。
100:半導體基板 101:層間介電層 102:底部電極接觸件 103:蝕刻終止層 120:犧牲材料 201:支撐圖案/第一支撐圖案 201h:支撐孔/第一支撐孔 202:支撐圖案/第二支撐圖案 202h:支撐孔/第二支撐孔 211:支撐層/第一支撐層 212:支撐層/第二支撐層 300:導電層 401:犧牲層/第一犧牲層 402:犧牲層/第二犧牲層 500:罩幕圖案 501:開口 601:基板 602:裝置隔離圖案 605:層間介電圖案 607:閘極介電層 609:儲存節點歐姆層 610:字元線頂蓋圖案 611a:擴散終止圖案 612a:第一摻雜區 612b:第二摻雜區 621:第一子間隔件 625:第二子間隔件 627:第三子間隔件 630:位元線複晶矽圖案 631:位元線歐姆圖案 632:位元線含金屬圖案 637:位元線頂蓋圖案 641:下部隱埋介電圖案 657:接墊隔離圖案 A-A'、B-B'、C-C'、D-D':線 ACT:主動區段 BC:儲存節點接觸件 BE、BE':底部電極 BL:位元線 DC:位元線接觸件 DL:介電層 GP:間隙區 H:底部電極孔/孔 LP:搭接接墊 R:凹陷區 SP:位元線間隔件 TE:頂部電極 WL:字元線 X1:第一方向 X2:第二方向 X3:第三方向
圖1是示出根據本發明概念一些實例性實施例的半導體裝置的平面圖。 圖2是示出根據本發明概念一些實例性實施例的半導體裝置的沿圖1所示線A-A'及線B-B'截取的剖視圖。 圖3至圖11是示出根據本發明概念一些實例性實施例的半導體裝置的製造方法的剖視圖及平面圖。 圖12是示出根據本發明概念一些實例性實施例的半導體裝置的剖視圖。 圖13是示出根據本發明概念一些實例性實施例的半導體裝置的製造方法的剖視圖。 圖14是示出根據本發明概念一些實例性實施例的半導體裝置的平面圖。 圖15是示出根據本發明概念一些實例性實施例的半導體裝置的沿圖14所示線C-C'及線D-D'截取的剖視圖。
100:半導體基板
101:層間介電層
102:底部電極接觸件
103:蝕刻終止層
120:犧牲材料
211:支撐層/第一支撐層
212:支撐層/第二支撐層
401:犧牲層/第一犧牲層
402:犧牲層/第二犧牲層
500:罩幕圖案
501:開口
A-A'、B-B':線
BE':底部電極

Claims (10)

  1. 一種半導體裝置的製造方法，所述方法包括： 在基板上依序地堆疊犧牲層與支撐層； 形成穿透所述犧牲層及所述支撐層以與所述基板接觸的多個底部電極； 對所述支撐層進行圖案化以形成將所述多個底部電極彼此連接的支撐圖案； 移除所述犧牲層以暴露出所述多個底部電極的表面； 在所述多個底部電極的被暴露出的所述表面及所述支撐圖案的表面上沈積導電層；以及 對所述導電層進行蝕刻， 其中所述對所述導電層進行蝕刻包括：選擇性地移除位於所述支撐圖案上的所述導電層以暴露出所述支撐圖案的所述表面，且 其中所述沈積所述導電層與所述對所述導電層進行蝕刻是在同一腔室中交替地實行。
  2. 如請求項1所述的方法，其中， 所述對所述支撐層進行圖案化包括：形成與所述多個底部電極的側向表面的一些部分接觸的所述支撐圖案，且 所述對所述導電層進行蝕刻包括：對所述導電層進行蝕刻，使得所述多個底部電極的其餘側向表面被所述導電層環繞，所述多個底部電極的所述其餘側向表面不包括所述多個底部電極的側向表面的所述一些部分。
  3. 如請求項1所述的方法，更包括： 形成環繞所述多個底部電極、所述支撐圖案及所述導電層的介電層；以及 在所述介電層上形成頂部電極。
  4. 如請求項3所述的方法，其中所述形成所述介電層形成與所述多個底部電極間隔開的所述介電層，所述導電層夾置於所述介電層與所述多個底部電極之間。
  5. 如請求項1所述的方法，其中所述導電層在所述支撐圖案的所述表面上的蝕刻速率高於所述導電層在所述多個底部電極的被暴露出的所述表面上的蝕刻速率。
  6. 如請求項1所述的方法，其中所述對所述導電層進行蝕刻使用包括氟（F）或氯（Cl）中的至少一者的氣態化合物對所述導電層進行蝕刻。
  7. 如請求項1所述的方法，其中 所述沈積所述導電層藉由原子層沈積來沈積所述導電層，且 所述對所述導電層進行蝕刻藉由原子層蝕刻對所述導電層進行蝕刻。
  8. 一種半導體裝置的製造方法，所述方法包括： 在基板上提供包括開口的介電層； 在所述介電層的所述開口中形成底部電極接觸件，所述底部電極接觸件與所述基板的頂表面接觸； 在所述介電層上依序地堆疊第一犧牲層、第一支撐層、第二犧牲層與第二支撐層； 形成穿透所述第一犧牲層、所述第一支撐層、所述第二犧牲層及所述第二支撐層以與所述底部電極接觸件接觸的多個底部電極； 在所述第二支撐層上形成罩幕以對所述第二支撐層、所述第二犧牲層及所述第一支撐層進行圖案化； 移除所述第一犧牲層及所述第二犧牲層以暴露出所述多個底部電極； 在所述多個底部電極的表面、所述第一支撐層的表面及所述第二支撐層的表面上沈積導電層； 對所述導電層實行蝕刻製程，所述蝕刻製程是在沈積所述導電層之後在原位實行； 形成環繞所述第一支撐層、所述第二支撐層及所述導電層的電容器介電層；以及 在所述電容器介電層上形成頂部電極， 其中在沈積所述導電層及對所述導電層進行蝕刻之後，所述導電層保留於所述底部電極的所述表面上，且自所述第一支撐層的所述表面及所述第二支撐層的所述表面移除所述導電層，且 其中對所述導電層進行蝕刻是使用包括氟（F）或氯（Cl）中的至少一者的氣態化合物來實行。
  9. 如請求項8所述的方法，其中所述形成所述電容器介電層將所述電容器介電層形成為使得所述導電層位於所述底部電極與所述電容器介電層之間。
  10. 如請求項8所述的方法，其中所述導電層包含鈮（Nb）、鉭（Ta）、錫（Sn）、鉬（Mo）、鈦（Ti）、銦（In）、鎳（Ni）、鈷（Co）、鎢（W）或釕（Ru）中的至少一者。
TW112116437A 2022-07-27 2023-05-03 半導體裝置的製造方法 TW202406009A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0093150 2022-07-27
KR1020220093150A KR20240015370A (ko) 2022-07-27 2022-07-27 반도체 장치의 제조 방법

Publications (1)

Publication Number Publication Date
TW202406009A true TW202406009A (zh) 2024-02-01

Family

ID=89626381

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112116437A TW202406009A (zh) 2022-07-27 2023-05-03 半導體裝置的製造方法

Country Status (4)

Country Link
US (1) US20240038829A1 (zh)
KR (1) KR20240015370A (zh)
CN (1) CN117476454A (zh)
TW (1) TW202406009A (zh)

Also Published As

Publication number Publication date
KR20240015370A (ko) 2024-02-05
US20240038829A1 (en) 2024-02-01
CN117476454A (zh) 2024-01-30

Similar Documents

Publication Publication Date Title
TWI762156B (zh) 半導體記憶體元件以及其製造方法
CN112908968B (zh) 半导体存储器中的电容及其制备方法
KR100876976B1 (ko) 반도체 소자의 배선 및 이의 형성 방법
TWI543241B (zh) 電容器及其製造方法
US20210391333A1 (en) Semiconductor memory device and method of fabricating the same
US11665884B2 (en) Semiconductor device with capping conductive layer on an electrode and method of fabricating the same
US20220216209A1 (en) Method of fabricating a semiconductor memory device
KR20220035674A (ko) 배선 구조물, 그 형성 방법, 및 상기 배선 구조물을 포함하는 반도체 장치
US11398392B2 (en) Integrated circuit device and method of manufacturing the same
TW202406009A (zh) 半導體裝置的製造方法
CN114267788A (zh) 半导体器件
JP2014017461A (ja) 半導体装置の製造方法
US20240030278A1 (en) Semiconductor device and method of fabricating the same
US8138572B2 (en) Semiconductor device and method for fabricating the same
TW202415278A (zh) 半導體裝置及其製造方法
TWI821720B (zh) 半導體元件
TWI796913B (zh) 具有空氣間隙的半導體裝置
US20230105195A1 (en) Integrated circuit device
KR20230137580A (ko) 커패시터 및 이를 포함하는 디램 소자
CN117015240A (zh) 制造电容器的方法以及使用该电容器制造dram元件的方法