TW202403966A - 積體電路裝置的製造方法 - Google Patents

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Abstract

一種積體電路裝置的製造方法，包括：在基板的上表面上形成多個導電層；形成頂蓋結構，頂蓋結構佈置於多個所述導電層上且在第一方向上延伸；藉由使用頂蓋結構對多個所述導電層進行圖案化來形成在第一方向上延伸的多條位元線；以及在多條所述位元線中鄰近的位元線之間的空間中形成多個隱埋層。頂蓋結構包括下絕緣頂蓋層、設置於下絕緣頂蓋層上的絕緣層以及設置於絕緣層上的複晶矽層。複晶矽層包含相對於絕緣層具有蝕刻選擇性的材料。

Description

積體電路裝置的製造方法
[相關申請案的交叉參考]
本申請案是基於在2022年7月14日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0087086號且主張優先於所述韓國專利申請案，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念是有關於一種積體電路，且更具體而言，是有關於一種積體電路裝置及一種積體電路裝置的製造方法。
隨著積體電路裝置的按比例縮小，用於實施積體電路裝置的各別微電路圖案的大小進一步減小。另外，隨著積體電路裝置被高度積體化，位元線的線寬減小，且與在位元線之間形成接觸件相關聯的難度加大。
一種積體電路裝置的製造方法包括在基板的上表面上形成多個導電層。形成頂蓋結構，頂蓋結構佈置於多個所述導電層上且在第一方向上延伸。藉由使用頂蓋結構對多個所述導電層進行圖案化來形成在第一方向上延伸的多條位元線。在多條所述位元線中鄰近的位元線之間的空間中形成多個隱埋層。頂蓋結構包括下絕緣頂蓋層、設置於下絕緣頂蓋層上的絕緣層以及設置於絕緣層上的複晶矽層。複晶矽層包含相對於絕緣層具有蝕刻選擇性的材料。
一種積體電路裝置的製造方法包括在基板的上表面上形成多個導電層。形成頂蓋結構，頂蓋結構佈置於多個所述導電層上且在第一方向上延伸。藉由使用頂蓋結構對多個所述導電層進行蝕刻來形成在第一方向上延伸的多條位元線。在多條所述位元線中的每一者的相對的側壁上形成間隔件結構。在多條所述位元線中鄰近的位元線之間的空間中形成複晶矽層。複晶矽層覆蓋多條所述位元線中的每一者的上部分及間隔件結構的外表面。
一種積體電路裝置的製造方法包括在基板的上表面上形成多個導電層。形成頂蓋結構，頂蓋結構佈置於多個導電層上且在第一方向上延伸。藉由使用頂蓋結構對多個所述導電層進行蝕刻來形成在第一方向上延伸的多條位元線。在多條所述位元線中的每一者的相對的側壁上形成間隔件結構。在多條所述位元線中鄰近的位元線之間的空間中形成複晶矽層。藉由對複晶矽層的一部分進行蝕刻來形成絕緣空間。多條所述位元線中的每一者包括鎢層。複晶矽層的上表面位於較鎢層的上表面高的水平處。包含經摻雜離子的複晶矽層在與第一方向垂直的第二方向上設置於多條所述位元線中鄰近的位元線之間的空間中。複晶矽層的上端連接至形成於多條所述位元線上的電容器的下電極。複晶矽層的下端連接至基板。
現在將參照其中示出本發明概念的實例性實施例的附圖來更全面地闡述本發明概念。然而，本發明概念可以許多不同的形式實施且不應被必須解釋為侷限於本文中陳述的實例性實施例。更確切而言，提供該些實施例是為了使本揭露透徹及完整且將本發明概念完全傳達給熟習此項技術者。
圖1是示出根據實施例的積體電路裝置100的佈局圖。圖2A示出分別沿著線A1-A1'及A2-A2'截取的剖視圖且圖2B是沿著線B-B'截取的積體電路裝置100的剖視圖。
參照圖1、圖2A及圖2B，積體電路裝置100可包括基板110，基板110包括單元陣列區域MCA及周邊電路區域PCA。在基板110中可形成有裝置隔離溝渠112T，且在裝置隔離溝渠112T中可形成有裝置隔離膜112。藉由裝置隔離膜112，可在基板110上在單元陣列區域MCA中界定多個第一主動區域AC1，可在基板110上在周邊電路區域PCA中界定第二主動區域AC2。
多個所述第一主動區域AC1中的每一者可在相對於第一水平方向X及第二水平方向Y的對角線方向上具有長軸。多條字元線WL可藉由與多個所述第一主動區域AC1交叉而在第一水平方向X上彼此平行地延伸。多條位元線BL可藉由直接接觸件DC而分別連接至多個所述第一主動區域AC1。
在多條所述位元線BL之中的兩條相鄰位元線BL之間可形成有多個隱埋式接觸件BC。多個所述隱埋式接觸件BC可在第一水平方向X及第二水平方向Y上佈置成列。多個所述隱埋式接觸件BC可將電容器的形成於多條所述位元線BL上的下電極與第一主動區域AC1連接至彼此。
基板110可包含矽，例如單晶矽、多晶矽或非晶矽。在一些實施例中，基板110可包含Ge、SiGe、SiC、GaAs、InAs及/或InP。在一些實施例中，基板110可包括導電性區域，例如摻雜有雜質的阱或者摻雜有雜質的結構。裝置隔離膜112可包括氧化物膜、氮化物膜或其組合。
在單元陣列區域MCA中，在基板110中可形成有在第一水平方向X上延伸的多個字元線溝渠120T，且在多個所述字元線溝渠120T中可分別佈置有多個隱埋式周邊電路閘極結構120。多個所述隱埋式周邊電路閘極結構120中的每一者可包括閘極介電膜122、隱埋式閘極電極124及頂蓋絕緣膜126。隱埋式閘極電極124可與圖1中所示的多條所述字元線WL對應。閘極介電膜122可包括氧化矽膜、氮化矽膜、氮氧化矽膜、氧化物/氮化物/氧化物（oxide/nitride/oxide，ONO）膜或具有較氧化矽膜的介電常數高的介電常數的高k介電膜。本文中所使用的片語「高k電介質」意指具有較氧化矽的介電常數大或者等於氧化矽的介電常數的介電常數k。隱埋式閘極電極124可包括：功函數調整層124A，共形地佈置於多個所述字元線溝渠120T中的每一者的下內壁上；以及隱埋式導電層124B，對多個所述字元線溝渠120T中的每一者的下內壁進行填充。舉例而言，功函數調整層124A可包含金屬、金屬氮化物或金屬碳化物，例如Ti、TiN、TiAIN、TiAlC、TiAlCN、TiSiCN、Ta、TaN、TaAIN、TaAlCN、TaSiCN或類似材料，且隱埋式導電層124B可包含W、WN、TiN、TaN及/或經摻雜的複晶矽。頂蓋絕緣膜126可包括氧化矽膜、氮化矽膜、氮氧化矽膜或其組合。
在單元陣列區域MCA中，在基板110上可形成有緩衝膜114。緩衝膜114可包括第一絕緣膜114A及第二絕緣膜114B。第一絕緣膜114A及第二絕緣膜114B中的每一者可包括氧化物膜、氮化物膜或其組合。
在基板110上在多個直接接觸孔洞DCH中可分別形成有多個直接接觸件DC。多個所述直接接觸件DC可分別連接至多個所述第一主動區域AC1。多個所述直接接觸件DC可各自包含經摻雜的複晶矽。舉例而言，多個所述直接接觸件DC可各自包含複晶矽，所述複多晶矽以相對高的濃度含有n型雜質，例如磷（P）、砷（As）、鉍（Bi）及銻（Sb）。
多條所述位元線BL可在基板110上長地延伸且多個所述直接接觸件DC在第二水平方向Y上延伸。多條所述位元線BL中的每一者可藉由直接接觸件DC連接至第一主動區域AC1。多條所述位元線BL可各自包括依序堆疊於基板110上的下導電圖案132A、中間導電圖案134A及上導電圖案136A。下導電圖案132A可包含經摻雜的複晶矽。中間導電圖案134A及上導電圖案136A中的每一者可包含TiN、TiSiN、W、矽化鎢或其組合。在實施例中，中間導電圖案134A可包含TiN、TiSiN或其組合，且上導電圖案136A可包含W。
多條所述位元線BL可分別被多個頂蓋結構140覆蓋。多個所述頂蓋結構140中的每一者可包括下頂蓋層142及絕緣層144。下頂蓋層142可包括氮化矽膜、碳氮化矽膜或其組合。絕緣層144可包括氮化矽膜。多個所述頂蓋結構140可在多條所述位元線BL上在第二水平方向Y上延伸。
在多條所述位元線BL中的每一者的相對的側壁上可佈置有間隔件結構150。間隔件結構150可在多條所述位元線BL中的每一者的相對的側壁上在第二水平方向Y上延伸，且間隔件結構150的一部分可延伸至直接接觸孔洞DCH的內部以覆蓋直接接觸件DC的相對的側壁。
在實施例中，間隔件結構150可包括第一間隔件層152、第二間隔件層154及第三間隔件層156。第一間隔件層152共形地佈置於多條所述位元線BL中的每一者的側壁上、頂蓋結構140的側壁上以及直接接觸孔洞DCH的內壁上。第二間隔件層154及第三間隔件層156可依序佈置於第一間隔件層152上。在一些實施例中，第一間隔件層152及第三間隔件層156可各自包含氮化矽，且第二間隔件層154可包含氧化矽。在一些實施例中，第一間隔件層152及第三間隔件層156可各自包含氮化矽，且第二間隔件層154可包含空氣或低k介電材料。此處，用語「空氣」可指包含普通大氣或在製造製程期間可能存在的其他氣體的空間。
隱埋式絕緣層158可在第一間隔件層152上至少局部地環繞直接接觸件DC的下側壁，且可對直接接觸孔洞DCH的其餘空間進行填充。隱埋式絕緣層158可包含氮化矽、氮氧化矽、氧化矽或其組合。
直接接觸件DC可形成於基板110中所形成的直接接觸孔洞DCH中且延伸至較基板110的上表面高的水平。舉例而言，直接接觸件DC的上表面可佈置於與下導電圖案132A的上表面相同的水平上，且直接接觸件DC的上表面可與中間導電圖案134A的底表面接觸。另外，直接接觸件DC的底表面可佈置於較基板110的上表面的水平低的水平處。
在第二水平方向Y上在多條所述位元線BL中鄰近的位元線之間可按列佈置有複晶矽層148。複晶矽層148可自形成於基板110中的凹陷空間RS在垂直方向（例如，Z方向）上長地延伸。複晶矽層148在第二水平方向Y上的相對的側壁可藉由多個絕緣柵欄162而彼此絕緣。多個所述絕緣柵欄162可各自包括氮化矽膜。複晶矽層148可形成圖1中所示的多個所述隱埋式接觸件BC。
複晶矽層148的一部分可覆蓋頂蓋結構140的上表面的至少一部分以在垂直方向上與多條所述位元線BL的一部分交疊。舉例而言，複晶矽層148的一部分可在垂直方向上與絕緣層144交疊，且可覆蓋絕緣層144的上表面。
複晶矽層148的一部分可藉由對複晶矽層148的絕緣空間180S進行填充的絕緣圖案180而彼此電性絕緣。絕緣圖案180可在位元線BL的上端上對絕緣空間180S進行填充，且可覆蓋頂蓋結構140的相對的側壁。
在一些實施例中，絕緣圖案180可包含氮化矽、氮氧化矽、氧化矽或其組合。在一些實施例中，絕緣圖案180可包括雙層式結構，雙層式結構包括第一材料層及第二材料層，其中第一材料層可包含低k材料，例如SiO 2、SiOCH及SiOC，且第二材料層可包含氮化矽或氮氧化矽。本文中所使用的片語「低k材料」可意指具有較氧化矽的介電常數小的介電常數的材料。
在周邊電路區域PCA中，在第二主動區域AC2上可形成有周邊電路閘極結構PGT。周邊電路閘極結構PGT可包括依序堆疊於第二主動區域AC2上的閘極介電層116、周邊電路閘極電極PG及閘極頂蓋圖案142B。
閘極介電層116可包括氧化矽膜、氮化矽膜、氮氧化矽膜、氧化物/氮化物/氧化物（ONO）膜及/或高k介電膜，例如具有較氧化矽膜的介電常數高的介電常數。周邊電路閘極電極PG可包括下導電圖案132B、中間導電圖案134B及上導電圖案136B。下導電圖案132B、中間導電圖案134B及上導電圖案136B的材料可分別與單元陣列區域MCA中的位元線BL的下導電圖案132A、中間導電圖案134A及上導電圖案136A的材料相同。閘極頂蓋圖案142B可包括氮化矽膜。
周邊電路閘極結構PGT的相對的側壁可被絕緣間隔件PGS覆蓋。絕緣間隔件PGS可包括氧化物膜、氮化物膜或其組合。周邊電路閘極結構PGT及絕緣間隔件PGS可被保護膜144B覆蓋。保護膜144B可包括氮化矽膜。在保護膜144B上在周邊電路閘極結構PGT周圍可形成有層間絕緣層149。層間絕緣層149可包含東燃矽氮烷（Tonen SilaZene，TOSZ），但不必侷限於此。周邊電路閘極結構PGT、保護膜144B及層間絕緣層149可被絕緣柵欄162覆蓋。絕緣柵欄162可包括氮化矽膜。
複晶矽層148可設置於絕緣柵欄162上。複晶矽層148可具有平整的上表面以完全覆蓋周邊電路閘極結構PGT且可在第一水平方向X及第二水平方向Y上延伸。
在單元陣列區域MCA中，複晶矽層148可包含相對於絕緣層144的材料、第三間隔件層156的材料、隱埋式絕緣層158的材料及絕緣柵欄162的材料具有蝕刻選擇性的材料。在一些實施例中，絕緣層144可包含氮化矽，且隱埋式絕緣層158可包含氧化矽。另外，絕緣柵欄162可包括氮化矽膜、碳氮化矽膜或其組合。因此，複晶矽層148可包含相對於氮化矽、氧化矽、碳氮化矽或其組合具有蝕刻選擇性的材料。注意，本文中所使用的片語「相對於材料具有蝕刻選擇性」意指所揭露的元件及所述材料具有不同的蝕刻速率，使得所揭露的元件及所述材料可被選擇性地蝕刻。
圖3A至圖18是示出根據實施例的用於闡釋積體電路裝置的製造方法的製程順序的剖視圖。具體而言，圖3A、圖4A、圖5A、圖6A、圖7A、圖8至圖10、圖11A、圖12A、圖13A、圖14、圖15A、圖16A及圖17是與沿著圖1所示線A1-A1'及A2-A2'截取的橫截面對應的剖視圖，且圖3B、圖4B、圖5B、圖6B、圖7B、圖11B、圖12B、圖13B、圖15B及圖16B是與沿著圖1所示線B-B'截取的橫截面對應的剖視圖。參照圖3A至圖18闡述製造圖1至圖2B中所示的積體電路裝置100的方法。
參照圖3A及圖3B，可在具有單元陣列區域MCA及周邊電路區域PCA的基板110中形成多個裝置隔離溝渠112T及多個裝置隔離膜112，以在基板110的單元陣列區域MCA中界定多個所述第一主動區域AC1，且可在周邊電路區域PCA中界定第二主動區域AC2。
可在單元陣列區域MCA中形成彼此平行地延伸的多個所述字元線溝渠120T。在對其中形成有多個所述字元線溝渠120T的產物（product）進行清潔之後，可在多個所述字元線溝渠120T中形成多個閘極介電膜122、多個閘極電極124及多個頂蓋絕緣膜126。可在多個所述第一主動區域AC1中向多個所述閘極電極124的兩個側部分中植入雜質離子以在多個所述第一主動區域AC1的上部分處形成多個源極/汲極區域。
多個所述閘極電極124可包括位於多個所述閘極電極124的內壁上的功函數調整層124A、以及隱埋式導電層124B。舉例而言，可在多個所述字元線溝渠120T中的每一者的內壁上依序形成功函數調整層124A及隱埋式導電層124B，且可藉由利用回蝕操作移除位於字元線溝渠120T的內壁上的功函數調整層124A及隱埋式導電層124B的一些部分來形成多個所述閘極電極124。
參照圖4A及圖4B，可在基板110上在單元陣列區域MCA中形成包括第一絕緣膜114A及第二絕緣膜114B的緩衝膜114，且可在基板110上在周邊電路區域PCA中形成閘極介電層116。
此後，可在單元陣列區域MCA中在緩衝膜114上及在周邊電路區域PCA中在閘極介電層116上形成下導電層132。在實施例中，下導電層132可包含Si、Ge、W、WN、Co、Ni、Al、Mo、Ru、Ti、TiN、Ta、TaN、Cu或其組合。舉例而言，下導電層132可包含複晶矽。
參照圖5A及圖5B，在於下導電層132上形成第一罩幕圖案之後，在單元陣列區域MCA中，可對藉由第一罩幕圖案的開口暴露出的下導電層132進行蝕刻，且因此，可對被暴露出的基板110的一部分及裝置隔離膜112的一部分進行蝕刻以形成暴露出基板110的第一主動區域AC1的直接接觸孔洞DCH。
此後，移除第一罩幕圖案，且在直接接觸孔洞DCH中形成直接接觸件DC。在形成直接接觸件DC的操作的實例中，可在直接接觸孔洞DCH中及在下導電層132上形成厚度足以對直接接觸孔洞DCH進行填充的導電層，且可對導電層進行回蝕使得導電層僅保留於直接接觸孔洞DCH中。導電層可包含複晶矽。
此後，可在單元陣列區域MCA及周邊電路區域PCA中在下導電層132及直接接觸件DC上依序形成中間導電層134、上導電層136及下頂蓋層142。中間導電層134及上導電層136可各自包含TiN、TiSiN、W、矽化鎢或其組合。下頂蓋層142可包括氮化矽膜。
參照圖6A及圖6B，在其中單元陣列區域MCA被罩幕圖案覆蓋的狀態下，在周邊電路區域PCA中，對閘極介電層116、下導電層132、中間導電層134、上導電層136及下頂蓋層142進行圖案化以形成周邊電路閘極電極PG，周邊電路閘極電極PG包括位於閘極介電層116上的下導電圖案132B、中間導電圖案134B及上導電圖案136B、以及覆蓋周邊電路閘極電極PG的閘極頂蓋圖案142B。此後，在包括閘極介電層116、周邊電路閘極電極PG及閘極頂蓋圖案142B的堆疊結構的周邊電路閘極結構PGT的相對的側壁上形成絕緣間隔件PGS，且對周邊電路閘極結構PGT的兩個側實行在第二主動區域AC2中形成源極/汲極區域的離子植入操作。
此後，可移除覆蓋單元陣列區域MCA的罩幕圖案以暴露出單元陣列區域MCA中的下頂蓋層142，且可形成絕緣層144，絕緣層144在單元陣列區域MCA中覆蓋下頂蓋層142以及在周邊電路區域PCA中覆蓋周邊電路閘極結構PGT及絕緣間隔件PGS。此後，在周邊電路區域PCA中，可形成對周邊電路閘極結構PGT周圍的空間進行填充的層間絕緣層149。
參照圖7A及圖7B，在單元陣列區域MCA及周邊電路區域PCA中，可形成覆蓋絕緣層144的複晶矽層148。此時，複晶矽層148可覆蓋絕緣層144的整個上表面。由於複晶矽層148覆蓋絕緣層144的整個上表面，因此在利用蝕刻選擇性的後續操作中，位於複晶矽層148下方的絕緣層144可能不會被蝕刻。複晶矽層148可包含相對於絕緣層144具有蝕刻選擇性的材料。舉例而言，絕緣層144可包含氮化矽，且複晶矽層148可包含相對於氮化矽具有蝕刻選擇性的材料。可在複晶矽層148上形成上絕緣頂蓋層146。上絕緣頂蓋層146可包括氮化矽膜、碳氮化矽膜或其組合。複晶矽層148可包含經摻雜的複晶矽。舉例而言，複晶矽層148可包含複晶矽，所述複晶矽以相對高的濃度含有n型雜質，例如P、As、Bi及Sb。
參照圖8，可在周邊電路區域PCA中形成罩幕圖案，且在單元陣列區域MCA中，可對上絕緣頂蓋層146、複晶矽層148、絕緣層144及下頂蓋層142進行圖案化。此處，下頂蓋層142、絕緣層144、複晶矽層148及上絕緣頂蓋層146被稱為頂蓋結構140。
參照圖9，在單元陣列區域MCA中，使用下頂蓋層142、絕緣層144、複晶矽層148及上絕緣頂蓋層146作為蝕刻罩幕來對上導電層136、中間導電層134及下導電層132進行蝕刻，以形成多條位元線BL，多條所述位元線BL包括下導電圖案132B、中間導電圖案134B及上導電圖案136B。
在形成多條所述位元線BL的操作中，可移除直接接觸件DC的側壁的一部分，且可暴露出直接接觸孔洞DCH的一部分。
參照圖10，可在多條所述位元線BL的側壁及直接接觸件DC的側壁上形成第一間隔件層152。此後，在多條所述位元線BL的側壁及直接接觸件DC的側壁上形成厚度足以對直接接觸孔洞DCH的內部進行填充的絕緣層，且隨後，可對絕緣層實行非等向性蝕刻操作，使得對直接接觸孔洞DCH的內部進行填充的隱埋式絕緣層158可保留。
參照圖11A，可在多條所述位元線BL的側壁上形成覆蓋第一間隔件層152的第二間隔件層154。可使用第二間隔件層154作為蝕刻罩幕來移除緩衝膜114的位於多條所述位元線BL中鄰近的位元線之間的部分，且可暴露出第二間隔件層154的上表面。此時，亦可一起移除隱埋式絕緣層158的一部分。
此後，可在多條所述位元線BL的側壁及基板110的上表面上形成第三間隔件層156。
參照圖11B，可在單元陣列區域MCA中形成罩幕圖案，且在周邊電路區域PCA中，可對形成於複晶矽層148上的上絕緣頂蓋層146進行蝕刻。複晶矽層148可包含相對於上絕緣頂蓋層146及絕緣層144具有蝕刻選擇性的材料。舉例而言，上絕緣頂蓋層146可包括氮化矽膜、碳氮化矽膜或其組合，且絕緣層144可包括氮化矽膜。複晶矽層148可包含相對於氮化矽膜、碳氮化矽膜或其組合具有蝕刻選擇性的材料。舉例而言，複晶矽層148可包含複晶矽，所述複晶矽以相對高的濃度含有n型雜質，例如P、As、Bi及Sb。對上絕緣頂蓋層146及絕緣層144進行蝕刻的操作可為利用蝕刻選擇性的蝕刻操作。舉例而言，操作可為以相對高的速率對上絕緣頂蓋層146進行蝕刻而幾乎不移除複晶矽層148的操作。在上絕緣頂蓋層146被蝕刻之後，可對被形成為覆蓋絕緣層144的整個上表面的複晶矽層148進行蝕刻。此時，複晶矽層148可以相對高的速率被蝕刻，而絕緣層144幾乎不被移除。
參照圖12A及圖12B，可在單元陣列區域MCA中在多條所述位元線BL中鄰近的位元線之間形成多個所述絕緣柵欄162。舉例而言，多個所述絕緣柵欄162可在垂直方向上與多個所述字元線溝渠120T交疊，且多個所述絕緣柵欄162的上表面可佈置於與第三間隔件層156的上表面的水平相同的水平處。
多個所述絕緣柵欄162可在第二水平方向Y上彼此間隔開，且因此，可在多個所述絕緣柵欄162中的兩個相鄰的絕緣柵欄162之間以及兩條位元線BL之間界定接觸空間162S。此後，可使用絕緣材料對絕緣柵欄162之間的接觸空間162S進行填充，且可對絕緣材料的上部分進行平坦化以在接觸空間162S中形成隱埋層190。舉例而言，可使用氧化矽來形成隱埋層190。在周邊電路區域PCA中，可在絕緣層144及層間絕緣層149上形成絕緣柵欄162。舉例而言，絕緣柵欄162可在垂直方向上與周邊電路閘極結構PGT交疊。
參照圖13A，在單元陣列區域MCA中，可移除上絕緣頂蓋層146、第三間隔件層156、隱埋層190且可移除絕緣柵欄162的上部分以暴露出多個所述接觸空間162S。
形成多個所述接觸空間162S的蝕刻操作可為利用蝕刻選擇性的蝕刻操作。舉例而言，當複晶矽層148幾乎未被移除時，可以相對高的速率對上絕緣頂蓋層146、第三間隔件層156、隱埋層190及絕緣柵欄162進行蝕刻。因此，在頂蓋結構140中，可完全對上絕緣頂蓋層146進行蝕刻，且可僅暴露出複晶矽層148。由於在對上絕緣頂蓋層146進行蝕刻的操作中幾乎不移除複晶矽層148，因此複晶矽層148可用作用於保護下方的絕緣層144的障壁。由於複晶矽層148被配置成用作保護絕緣層144的障壁，因此即使當上絕緣頂蓋層146被形成得更薄時，絕緣層144及位元線BL亦可能不會在對上絕緣頂蓋層146進行蝕刻的操作中被蝕刻。因此，可進一步減小頂蓋結構的垂直高度。
參照圖13B，在周邊電路區域PCA中，可藉由利用蝕刻選擇性的蝕刻操作以相對高的速率對包含氮化矽的絕緣柵欄162進行蝕刻。因此，可藉由蝕刻操作而減小形成於絕緣層144及層間絕緣層149上的絕緣柵欄162的厚度。
參照圖14，在單元陣列區域MCA中，移除佈置於多個所述接觸空間162S的底部上的緩衝膜114及基板110的一部分以形成多個凹陷空間RS，多個所述凹陷空間RS暴露出基板110的位於多條所述位元線BL中鄰近的位元線之間的第一主動區域AC1。此後，可對複晶矽層148進行蝕刻。對複晶矽層148進行蝕刻的操作可為利用蝕刻選擇性的操作。舉例而言，儘管絕緣層144、第三間隔件層156、隱埋層190及絕緣柵欄162幾乎未被移除，但複晶矽層148可以相對高的速率被蝕刻。因此，複晶矽層148可被完全蝕刻，且可僅暴露出絕緣層144。
參照圖15A至圖15B，在單元陣列區域MCA中，可形成複晶矽層148，複晶矽層148對接觸空間162S的位於多條所述位元線BL中鄰近的位元線之間的部分進行填充，同時對多條所述位元線BL中鄰近的位元線之間的多個所述凹陷空間RS進行填充。複晶矽層148可覆蓋位元線BL的上表面及間隔件結構150的外表面。位元線BL可包括上導電圖案136A，且複晶矽層148的上表面可被定位成高於上導電圖案136A的上表面。上導電圖案136A可包含鎢。在周邊電路區域PCA中，可在絕緣柵欄162上形成複晶矽層148。複晶矽層148可在垂直方向上與周邊電路閘極結構PGT交疊。複晶矽層148可覆蓋周邊電路閘極結構PGT的整個上表面。
參照圖16A及圖16B，在單元陣列區域MCA及周邊電路區域PCA中，可對複晶矽層148進行蝕刻。對複晶矽層148進行蝕刻的操作可為利用蝕刻選擇性的操作。在單元陣列區域MCA中，可對複晶矽層148的一部分進行蝕刻，且在周邊電路區域PCA中，可完全對複晶矽層148進行蝕刻。
參照圖17，在單元陣列區域MCA中，可對複晶矽層148進行圖案化以形成絕緣空間180S。此時，可在絕緣空間180S的內壁上暴露出絕緣層144及下頂蓋層142。此後，可使用絕緣材料在絕緣空間180S的內壁上形成絕緣圖案180。可藉由旋轉塗佈、化學氣相沈積（chemical vapor deposition，CVD）操作、可流動CVC操作或類似操作形成絕緣圖案180。
此後，在單元陣列區域MCA中，可在複晶矽層148上形成電容器下電極。
根據上述製造方法完成積體電路裝置100。
圖18是示出根據實施例的積體電路裝置200的佈局圖，圖19是積體電路裝置200的立體圖，且圖20示出分別沿著圖18所示線X1-X1'及Y1-Y1'截取的剖視圖。
參照圖18至圖20，積體電路裝置200可包括基板210、多條第一導線220、通道層230、閘極電極240、閘極絕緣層250及電容器結構280。積體電路裝置200可為包括垂直通道電晶體（vertical channel transistor，VCT）的記憶體裝置。VCT可指其中通道層230的通道長度在垂直方向上自基板210延伸的結構。
在基板210上可佈置有下絕緣層212，且在下絕緣層212上，多條所述第一導線220可在第一方向（例如，X方向）上彼此間隔開且在第二方向（例如，Y方向）上延伸。在下絕緣層212上可佈置有多個第一絕緣圖案222，以對多條所述第一導線220中鄰近的位元線之間的空間進行填充。多個所述第一絕緣圖案222可在第二方向（例如，Y方向）上延伸，且多個所述第一絕緣圖案222的上表面可佈置於與多條所述第一導線220的上表面的水平相同的水平處。多條所述第一導線220可用作積體電路裝置200的位元線。
在實施例中，多條所述第一導線220可各自包含經摻雜的複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，多條所述第一導線220可各自包含經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合，但不必侷限於此。多條所述第一導線220可各自包括各自包含上述材料的單層或者多層。在實施例中，多條所述第一導線220可各自包含二維（two-dimensional，2D）半導體材料，例如，2D半導體材料可包括石墨烯、碳奈米管或其組合。
在多條所述第一導線220上在第一水平方向X及第二水平方向Y上以彼此分開的島形狀佈置有多個通道層230。通道層230可具有在第一水平方向X上的第一寬度及在垂直方向Z上的第一高度，且第一高度可大於第一寬度。舉例而言，第一高度可為第一寬度的約2倍至約10倍，但不必侷限於此。通道層230的底部分可用作第一源極/汲極區域，通道層230的上部分可用作第二源極/汲極區域，且通道層230的位於第一源極/汲極區域與第二源極/汲極區域之間的部分可用作通道區域。通道層230可藉由使用頂部頂蓋層M24（參見圖23）及下罩幕層M22（參見圖23）作為蝕刻罩幕的圖案化操作來形成。舉例而言，通道層230可具有相對大的長寬比，且例如，可藉由使用頂部頂蓋層M24及下罩幕層M22作為蝕刻罩幕的圖案化操作來精確地對通道層230的圖案化操作進行調整。
在實施例中，通道層230可包含氧化物半導體，例如，氧化物半導體可包括In xGa yZn zO、In xGa ySi zO、In xSn yZn zO、In xZn yO、Zn xO、Zn xSn yO、Zn xO yN、Zr xZn ySn zO、Sn xO、Hf xIn yZn zO、Ga xZn ySn zO、Al xZn ySn zO、Yb xGa yZn zO、In xGa yO、或其組合。通道層230可包括由氧化物半導體形成的單層或多層。在一些實施例中，通道層230可具有較矽的帶隙能量大的帶隙能量。舉例而言，通道層230可具有約1.5電子伏至約5.6電子伏的帶隙能量。舉例而言，通道層230可在具有約2.0電子伏至約4.0電子伏的帶隙能量時具有最佳的通道效能。舉例而言，通道層230可為多晶的或非晶的，但不一定侷限於此。在實施例中，通道層230可包含2D半導體材料，例如，2D半導體材料可包括石墨烯、碳奈米管或其組合。
閘極電極240可在第一方向（例如，X方向）上在通道層230的相對的側壁上延伸。閘極電極240可包括：第一子閘極電極240P1，面對通道層230的第一側壁；以及第二子閘極電極240P2，面對與通道層230的第一側壁相對的第二側壁。由於一個通道層230位於第一子閘極電極240P1與第二子閘極電極240P2之間，因此積體電路裝置200可具有雙閘極電晶體結構。然而，本發明概念不必侷限於此，且亦可藉由省略第二子閘極電極240P2且僅形成面對通道層230的第一側壁的第一子閘極電極240P1來實施單閘極電晶體結構。
閘極電極240可包含經摻雜的複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，閘極電極240可包含經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合，但不必侷限於此。
閘極絕緣層250可至少局部地環繞通道層230的側壁且可位於通道層230與閘極電極240之間。舉例而言，如圖20中所示，通道層230的整個側壁可至少局部地被閘極絕緣層250環繞，且閘極電極240的側壁的一部分可與閘極絕緣層250接觸。在實施例中，閘極絕緣層250可在閘極電極240的延伸方向（第一方向（例如，X方向））上延伸，且在通道層230的側壁之中，僅面對閘極電極240的兩個側壁可與閘極絕緣層250接觸。
在實施例中，閘極絕緣層250可包括氧化矽膜、氮化矽膜、具有較氧化矽膜的介電常數高的介電常數的高k介電膜或其組合。高k介電膜可包含金屬氧化物或金屬氧氮化物。舉例而言，可用作閘極絕緣層250的高k介電膜可包含HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Al 2O 3或其組合，但不必侷限於此。
多個第二絕緣圖案232可在第二方向（例如，Y方向）上在多個所述第一絕緣圖案222上延伸，且通道層230可佈置於多個所述第二絕緣圖案232中兩個相鄰的第二絕緣圖案232之間。另外，在兩個相鄰的第二絕緣圖案232之間在兩個相鄰的通道層230之間的空間中可佈置有第一隱埋層234及第二隱埋層236。第一隱埋層234可佈置於兩個相鄰的通道層230之間的空間的底部分處，且第二隱埋層236可形成於第一隱埋層234上以對所述兩個相鄰的通道層230之間的其餘空間進行填充。第二隱埋層236的上表面可佈置於與通道層230的上表面相同的水平上，且第二隱埋層236可覆蓋閘極電極240的上表面。作為另一選擇，多個所述第二絕緣圖案232可包括具有多個所述第一絕緣圖案222的連續材料層，且第二隱埋層236可包括具有第一隱埋層234的連續材料層。
在通道層230上可設置有電容器接觸件260。電容器接觸件260可在垂直方向上與通道層230交疊，且多個電容器接觸件260可在第一方向（例如，X方向）及第二方向（例如，Y方向）上以彼此間隔開的矩陣形式佈置。電容器接觸件260可包含經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合，但不必侷限於此。上絕緣層262可在多個所述第二絕緣圖案232及第二隱埋層236上至少局部地環繞電容器接觸件260的側壁。
在上絕緣層262上可設置有蝕刻停止層270，且在蝕刻停止層270上可設置有電容器結構280。電容器結構280可包括下電極282、電容器介電層284及上電極286。
下電極282可藉由穿透過蝕刻停止層270而電性連接至電容器接觸件260的上表面。下電極282可被形成為在第三方向（Z方向）上延伸的柱型，但不必侷限於此。在實施例中，下電極282可在垂直方向上與電容器接觸件260交疊，且多個下電極282可在第一方向（例如，X方向）及第二方向（例如，Y方向）上以彼此間隔開的矩陣形式佈置。作為另一選擇，在電容器接觸件260與下電極282之間可進一步佈置有複晶矽層，且亦可以六邊形形狀佈置下電極282。
圖21是示出根據實施例的積體電路裝置200A的佈局圖，且圖22是積體電路裝置200A的立體圖。
參照圖21及22，積體電路裝置200A可包括基板210A、多條第一導線220A、通道結構230A、接觸閘極電極240A、多條第二導線242A及電容器結構280。積體電路裝置200A可為包括VCT的記憶體裝置。
可藉由第一裝置隔離層212A及第二裝置隔離層214A在基板210A中界定多個主動區域AC。通道結構230A可佈置於多個所述主動區域AC中的每一者中，且通道結構230A可包括各自在垂直方向上延伸的第一主動柱230A1及第二主動柱230A2、以及將第一主動柱230A1的底部分與第二主動柱230A2的底部分連接至彼此的連接部分230L。在連接部分230L中可佈置有第一源極/汲極區域SD1，且在第一主動柱230A1及第二主動柱230A2中的每一者上可佈置有第二源極/汲極區域SD2。第一主動柱230A1及第二主動柱230A2可各自構成獨立的單位記憶體單元。
通道結構230A可藉由使用頂部頂蓋層M24（參見圖23）及下罩幕層M22（參見圖23）作為蝕刻罩幕的圖案化操作來形成。舉例而言，通道結構230A可具有相對大的長寬比，且例如，可藉由使用頂部頂蓋層M24及下罩幕層M22作為蝕刻罩幕的圖案化操作來精確地對通道結構230A的圖案化操作進行調整。
多條所述第一導線220A可在與多個所述主動區域AC中的每一者交叉的方向上延伸，且可例如在第二方向（例如，Y方向）上延伸。多條所述第一導線220A中的一條第一導線220A可佈置於第一主動柱230A1與第二主動柱230A2之間的連接部分230L上，且所述一條第一導線220A可佈置於第一源極/汲極區域SD1上。與所述一條第一導線220A相鄰的另一條第一導線220A可位於兩個通道結構230A之間。多條所述第一導線220A中的一條可用作包括於分別由第一主動柱230A1及第二主動柱230A2構成的兩個單位記憶體單元中的共用位元線，第一主動柱230A1及第二主動柱230A2分別佈置於所述一條第一導線220A的兩個側上。
一個接觸閘極電極240A可位於在第二方向（例如，Y方向）上相鄰的兩個通道結構230A之間。舉例而言，接觸閘極電極240A可位於通道結構230A的第一主動柱230A1和通道結構230A的與第一主動柱230A1相鄰的第二主動柱230A2之間，且接觸閘極電極240A可由分別位於接觸閘極電極240A的相對的側壁上的第一主動柱230A1與第二主動柱230A2共享。閘極絕緣層250A可位於接觸閘極電極240A與第一主動柱230A1之間以及接觸閘極電極240A與第二主動柱230A2之間。多條所述第二導線242A可在第一方向（例如，X方向）上在接觸閘極電極240A的上表面上延伸。多條所述第二導線242A可用作積體電路裝置200A的字元線。
在通道結構230A上可設置有電容器接觸件260A。電容器接觸件260A可設置於第二源極/汲極區域SD2上，且電容器結構280可設置於電容器接觸件260A上。
圖23是示出根據實施例的製造積體電路裝置200的方法的剖視圖。
參照圖23，可在基板210上形成下絕緣層212，且可在下絕緣層212上形成多條所述第一導線220以及對多條所述第一導線220中鄰近的位元線之間的空間進行填充的多個所述第一絕緣圖案222。
可在多個所述第一絕緣圖案222及多條所述第一導線220上形成通道材料層230P。可在通道材料層230P上形成下罩幕層M22及頂部頂蓋層M24。可使用第一絕緣材料（例如氮化矽）形成下罩幕層M22，且可使用與第一絕緣材料不同的第二絕緣材（例如氧化鈦）形成頂部頂蓋層M24。在平面圖中，下罩幕層M22及頂部頂蓋層M24可被形成為島形狀。
此後，可藉由使用頂部頂蓋層M24及下罩幕層M22對通道材料層230P進行圖案化來形成通道層230（參見圖20）。通道層230可具有在第一水平方向X上的第一寬度及在垂直方向Z上的第一高度，且第一高度可大於第一寬度。舉例而言，第一高度可為第一寬度的約2倍至約10倍，但不必侷限於此。舉例而言，通道層230可具有相對大的長寬比，且例如，可藉由使用頂部頂蓋層M24及下罩幕層M22作為蝕刻罩幕的圖案化操作來精確地對通道層230的圖案化操作進行調整。
再次參照圖20，可在通道層230的側壁上形成閘極絕緣層250及閘極電極240，且可形成對閘極電極240之間的空間進行填充的第一隱埋層234及第二隱埋層236。此後，可在通道層230上形成電容器接觸件260以及在第一隱埋層234及第二隱埋層236上形成上絕緣層262。
可根據上述方法完成積體電路裝置200。
儘管已參照本發明概念的實施例具體示出及闡述本發明概念，但應理解，可在不背離本揭露的精神及範圍的條件下在本文中進行形式及細節上的各種改變。
100、200、200A:積體電路裝置 110、210、210A:基板 112:裝置隔離膜 112T:裝置隔離溝渠 114:緩衝膜 114A:第一絕緣膜 114B:第二絕緣膜 116:閘極介電層 120:隱埋式周邊電路閘極結構 120T:字元線溝渠 122:閘極介電膜 124:隱埋式閘極電極 124A:功函數調整層 124B:隱埋式導電層 126:頂蓋絕緣膜 132:下導電層 132A、132B:下導電圖案 134:中間導電層 134A、134B:中間導電圖案 136:上導電層 136A、136B:上導電圖案 140:頂蓋結構 142:下頂蓋層 142B:閘極頂蓋圖案 144:絕緣層 144B:保護膜 146:上絕緣頂蓋層 148:複晶矽層 149:層間絕緣層 150:間隔件結構 152:第一間隔件層 154:第二間隔件層 156:第三間隔件層 158:隱埋式絕緣層 162:絕緣柵欄 162S:接觸空間 180、180S:絕緣空間 190:隱埋層 212:下絕緣層 212A:第一裝置隔離層 214A:第二裝置隔離層 220、220A:第一導線 222:第一絕緣圖案 230:通道層 230A:通道結構 230A1:第一主動柱 230A2:第二主動柱 230L:連接部分 230P:通道材料層 232:第二絕緣圖案 234:第一隱埋層 236:第二隱埋層 240:閘極電極 240A:接觸閘極電極 240P1:第一子閘極電極 240P2:第二子閘極電極 242A:第二導線 250、250A:閘極絕緣層 260、260A:電容器接觸件 262:上絕緣層 270:蝕刻停止層 280:電容器結構 282:下電極 284:電容器介電層 286:上電極 A1-A1'、A2-A2'、B-B'、X1-X1'、Y1-Y1':線 AC:主動區域 AC1:第一主動區域 AC2:第二主動區域 BC:隱埋式接觸件 BL:位元線 DC:直接接觸件 DCH:直接接觸孔洞 M22:下罩幕層 M24:頂部頂蓋層 MCA:單元陣列區域 PCA:周邊電路區域 PG:周邊電路閘極電極 PGS:絕緣間隔件 PGT:周邊電路閘極結構 RS:凹陷空間 SD1:第一源極/汲極區域 SD2:第二源極/汲極區域 WL:字元線 X、Y、Z:方向/第一水平方向
結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的實施例，在附圖中： 圖1是示出根據實施例的積體電路裝置的佈局圖。 圖2A包括分別沿著圖1所示線A1-A1'及A2-A2'截取的剖視圖。 圖2B是沿著圖1所示線B-B'截取的積體電路裝置的剖視圖。 圖3A至圖18是示出用於闡釋根據實施例的積體電路裝置的製造方法的製程順序的剖視圖，具體而言，圖3A、圖4A、圖5A、圖6A、圖7A、圖8至圖10、圖11A、圖12A、圖13A、圖14、圖15A、圖16A及圖17是與沿著圖1所示線A1-A1'及A2-A2'截取的橫截面對應的剖視圖，且圖3B、圖4B、圖5B、圖6B、圖7B、圖11B、圖12B、圖13B、圖15B及圖16B是與沿著圖1所示線B-B'截取的橫截面對應的剖視圖。 圖18是示出根據實施例的積體電路裝置的佈局圖。 圖19是示出圖18所示積體電路裝置的立體圖。 圖20包括分別沿著圖18所示線X1-X1'及Y1-Y1'截取的剖視圖。 圖21是示出根據實施例的積體電路裝置的佈局圖。 圖22是示出圖21所示積體電路裝置的立體圖。 圖23是示出根據實施例的積體電路裝置的製造方法的剖視圖。
210:基板
212:下絕緣層
220:第一導線
222:第一絕緣圖案
230P:通道材料層
M22:下罩幕層
M24:頂部頂蓋層
X1-X1'、Y1-Y1':線
X、Y、Z:方向

Claims (10)

  1. 一種積體電路裝置的製造方法，包括： 在基板的上表面上形成多個導電層； 形成頂蓋結構，所述頂蓋結構設置於多個所述導電層上且在第一方向上延伸； 藉由使用所述頂蓋結構對多個所述導電層進行圖案化來形成多條位元線，多條所述位元線各自在所述第一方向上延伸；以及 在多條所述位元線中鄰近的所述位元線之間的空間中形成多個隱埋層， 其中所述頂蓋結構包括下絕緣頂蓋層、設置於所述下絕緣頂蓋層上的絕緣層以及設置於所述絕緣層上的複晶矽層，且 其中所述複晶矽層包含相對於所述絕緣層具有蝕刻選擇性的材料。
  2. 如請求項1所述的積體電路裝置的製造方法，其中形成所述頂蓋結構包括形成所述頂蓋結構的所述複晶矽層以覆蓋所述頂蓋結構的所述絕緣層的整個上表面。
  3. 如請求項1所述的積體電路裝置的製造方法，更包括： 對多個所述隱埋層進行蝕刻；以及 對所述複晶矽層進行蝕刻， 其中所述複晶矽層包含相對於多個所述隱埋層具有蝕刻選擇性的材料。
  4. 如請求項3所述的積體電路裝置的製造方法，更包括形成多個絕緣柵欄， 其中多個所述絕緣柵欄形成於其中多個所述隱埋層被蝕刻的空間中。
  5. 如請求項4所述的積體電路裝置的製造方法，其中所述複晶矽層包含相對於多個所述絕緣柵欄具有蝕刻選擇性的材料。
  6. 一種積體電路裝置的製造方法，包括： 在基板的上表面上形成多個導電層； 形成頂蓋結構，所述頂蓋結構佈置於多個所述導電層上且在第一方向上延伸； 藉由使用所述頂蓋結構對多個所述導電層進行蝕刻來形成在所述第一方向上延伸的多條位元線， 在多條所述位元線中的每一者的相對的側壁上形成間隔件結構；以及 在多條所述位元線中鄰近的所述位元線之間的空間中形成複晶矽層， 其中所述複晶矽層覆蓋多條所述位元線中的每一者的上部分及所述間隔件結構的外表面。
  7. 如請求項6所述的積體電路裝置的製造方法，更包括藉由對所述複晶矽層的一部分進行蝕刻來形成絕緣空間， 其中在所述絕緣空間中填充有絕緣圖案。
  8. 如請求項6所述的積體電路裝置的製造方法，其中多條所述位元線中的每一者包括鎢層，且 其中所述複晶矽層的上表面位於較所述鎢層的上表面高的水平處。
  9. 如請求項6所述的積體電路裝置的製造方法，其中所述複晶矽層的至少一部分電性連接至電容器下電極。
  10. 如請求項6所述的積體電路裝置的製造方法，其中所述複晶矽層的至少一部分電性連接至所述基板。
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