KR20240009770A - 집적회로 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 기술적 사상은, 기판 상에서 상기 기판의 상면 상에 비트 라인용 제1 물질층들을 형성하는 단계; 상기 제1 물질층 상에 배치되며 상기 제1 방향으로 연장되는 캡핑 구조물을 형성하는 단계; 상기 캡핑 구조물을 이용하여 상기 제1 물질층을 패터닝하여 상기 제1 방향으로 연장되는 복수의 비트 라인들을 형성하는 단계; 및 상기 복수의 비트 라인들의 사이의 공간에 복수의 매립층을 형성하는 단계를 포함하고, 상기 캡핑 구조물은 하부 절연 캡핑층, 상기 하부 절연 캡핑층 상에 배치된 절연층, 상기 절연층 상에 배치된 폴리 실리콘층을 포함하며, 상기 폴리 실리콘층은 상기 절연층에 대한 식각 선택비를 갖는 물질을 포함하는 것을 특징으로 하는 집적회로 소자 제조방법을 제공한다.

Description

집적회로 장치 및 그 제조 방법{INTEGRATED CIRCUIT DEVICES AND MANUFACTURING METHODS FOR THE SAME}
본 발명의 기술적 사상은 집적회로 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 비트 라인을 포함하는 집적회로 장치 및 그 제조 방법에 관한 것이다.
집적회로 장치의 다운스케일링에 따라 집적회로 장치를 구현하기 위한 개별미세 회로 패턴의 사이즈는 더욱 감소되고 있다. 또한 집적회로 장치가 고집적화됨에 따라 비트 라인의 선 폭이 작아지고 비트 라인들 사이에 콘택을 형성하기 위한 공정의 난이도가 높아지고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 비트 라인들 사이에 콘택을 형성하는 공정의 난이도를 낮출 수 있는 집적회로 장치의 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은, 기판 상에서 상기 기판의 상면 상에 비트 라인용 제1 물질층들을 형성하는 단계; 상기 제1 물질층 상에 배치되며 상기 제1 방향으로 연장되는 캡핑 구조물을 형성하는 단계; 상기 캡핑 구조물을 이용하여 상기 제1 물질층을 패터닝하여 상기 제1 방향으로 연장되는 복수의 비트 라인들을 형성하는 단계; 및 상기 복수의 비트 라인들의 사이의 공간에 복수의 매립층을 형성하는 단계를 포함하고, 상기 캡핑 구조물은 하부 절연 캡핑층, 상기 하부 절연 캡핑층 상에 배치된 절연층, 상기 절연층 상에 배치된 폴리 실리콘층을 포함하며, 상기 폴리 실리콘층은 상기 절연층에 대한 식각 선택비를 갖는 물질을 포함하는 것을 특징으로 하는 집적회로 소자 제조방법을 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은, 기판 상에서 상기 기판의 상면 상에 비트 라인용 제1 물질층들을 형성하는 단계; 상기 제1 물질층 상에 배치되며 상기 제1 방향으로 연장되는 캡핑 구조물을 형성하는 단계; 상기 캡핑 구조물을 이용하여 상기 제1 물질층을 식각하여 상기 제1 방향으로 연장되는 복수의 비트 라인들을 형상하는 단계; 상기 복수의 비트 라인들의 양 측벽 상에 배치되는 스페이서 구조물을 형성하는 단계; 및 상기 복수의 비트 라인들의 사이의 공간에 폴리 실리콘층을 형성하는 단계를 포함하고, 상기 폴리 실리콘층은 상기 비트 라인 상부와 상기 스페이서 구조물의 겉면을 커버하는 것을 특징으로 하는 집적회로 소자 제조방법을 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은, 기판 상에서 상기 기판의 상면 상에 비트 라인용 제1 물질층들을 형성하는 단계; 상기 제1 물질상에 배치되며 상기 제1 방향으로 연장되는 캡핑 구조물을 형성하는 단계; 상기 캡핑 구조물을 이용하여 상기 제1 물질층을 식각하여 상기 제1 방향으로 연장되는 복수의 비트 라인들을 형성하는 단계; 상기 복수의 비트 라인들의 양 측벽 상에 배치되는 스페이서 구조물을 형성하는 단계; 및 상기 복수의 비트 라인들의 사이의 공간에 폴리 실리콘층을 형성하는 단계; 및 상기 폴리 실리콘층의 일부분을 식각하여 절연 공간을 형성하는 단계를 포함하고, 상기 비트 라인은 텅스텐층을 포함하고, 상기 폴리 실리콘층의 상면은 상기 텅스텐층의 상면보다 높게 위치하고, 도핑 이온을 포함하는 상기 폴리 실리콘층은, 상기 복수의 비트 라인의 사이의 공간에서 제1 방향과 수직인 제2 방향을 따라 배치되고, 상기 폴리 실리콘층의 상단은 상기 복수의 비트 라인의 상부에 형성되는 커패시터의 하부 전극과 연결되고, 상기 폴리 실리콘층의 하단은 상기 기판과 연결되는 것을 특징으로 하는 집적회로 소자 제조방법을 제공한다.
본 발명의 기술적 사상에 따르면, 캡핑 구조물에 포함되는 절연층과 상부 절연 캡핑층 사이에 폴리 실리콘층이 형성되고, 폴리 실리콘층은 절연층 및 상부 절연 캡핑층과 식각 선택비를 갖는 물질을 포함할 수 있다. 따라서 리세스 공간의 식각 공정에서 마스크 패턴의 수직 높이가 감소될 수 있고 상기 식각 공정의 정밀한 조절이 이루어질 수 있다. 마스크 패턴의 수직 높이가 감소됨에 따라 랜딩 패드의 형성 없이 활성 영역과 커패시터의 하부 전극 사이의 전기적 연결을 할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 나타내는 레이아웃도이다.
도 2a는 도 1의 A1-A1' 및 A2-A2' 선에 따른 단면도들이다.
도 2b는 도 1의 B-B' 선에 따른 단면도이다.
도 3a 내지 도 18은 예시적인 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 구체적으로, 도 3a, 4a, 5a, 6a, 7a, 8 내지 10, 도 11a, 12a, 13a, 14, 15a, 16a, 및 17은 도 1의 A1-A1' 및 A2-A2' 선에 따른 단면에 대응되는 단면도들이고, 도 3b, 4b, 5b, 6b, 7b, 11b, 12b, 13b, 15b, 및 16b는 도 1의 B-B' 선에 따른 단면에 대응되는 단면도들이다.
도 18은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 나타내는 레이아웃도이다.
도 19는 도 18의 집적회로 소자를 나타내는 사시도이다.
도 20은 도 18의 X1-X1` 선 및 Y1-Y1` 선을 따른 단면도이다.
도 21은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 나타내는 레이아웃도이다.
도 22은 도 21의 집적회로 소자를 나타내는 사시도이다.
도 23은 예시적인 실시예들에 따른 집적회로 소자의 제조 방법을 나타내는 단면도이다.
이하, 본 발명의 실시예들은 첨부 도면들을 참조하여 상세하게 설명된다. 그러나, 본 발명은 하기에서 설명되는 실시예들에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러 가지 형태로 구체화될 수 있을 것이다. 하기의 실시예들은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)를 나타내는 레이아웃도이다. 도 2a는 도 1의 A1-A1' 및 A2-A2' 선에 따른 단면도이고, 도 2b는 도 1의 B-B' 선에 따른 단면도이다.
도 1, 도 2a, 및 도 2b를 참조하면, 집적회로 소자(100)는 셀 어레이 영역(MCA)과 주변 회로 영역(PCA)을 포함하는 기판(110)을 포함할 수 있다. 기판(110)에는 소자 분리용 트렌치(112T)가 형성되고, 소자 분리용 트렌치(112T) 내에는 소자 분리막(112)이 형성될 수 있다. 소자 분리막(112)에 의해 셀 어레이 영역(MCA)에서는 기판(110)에 복수의 제1 활성 영역(AC1)이 정의되고, 주변 회로 영역(PCA)에서는 기판(110)에 제2 활성 영역(AC2)이 정의될 수 있다.
복수의 제1 활성 영역(AC1)은 각각 제1 수평 방향(X) 및 제2 수평 방향(Y)에 대하여 사선 방향으로 장축을 가지도록 배치될 수 있다. 복수의 워드 라인(WL)이 복수의 제1 활성 영역(AC1)을 가로질러 제1 수평 방향(X)을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 제1 활성 영역(AC1)에 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 복수의 베리드 콘택(BC)은 제1 수평 방향(X) 및 제2 수평 방향(Y)을 따라 일렬로 배열될 수 있다. 복수의 베리드 콘택(BC)은 복수의 비트 라인(BL)의 상부에 형성되는 커패시터의 하부 전극(도시 생략)을 제1 활성 영역(AC1)에 연결시키는 역할을 할 수 있다.
기판(110)은 실리콘, 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 다른 일부 실시예들에서, 기판(110)은 Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 소자 분리막(112)은 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다.
셀 어레이 영역(MCA)에서, 기판(110)에는 제1 수평 방향(X)으로 연장되는 복수의 워드 라인 트렌치(120T)가 형성되어 있고, 복수의 워드 라인 트렌치(120T)내에는 복수의 매립 주변 회로 게이트 구조물(120)이 배치될 수 있다. 복수의 매립 주변 회로 게이트 구조물(120) 각각은 게이트 유전막(122), 매립 게이트 전극(124), 및 캡핑 절연막(126)을 포함할 수 있다. 매립 게이트 전극(124)은 도 1에 예시한 복수의 워드 라인(WL)에 대응할 수 있다. 게이트 유전막(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide) 막, 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film)을 포함할 수 있다. 게이트 전극(124)은 복수의 워드 라인 트렌치(120T) 하측 내벽 상에 콘포말하게 배치되는 일함수 조절층(124A)과, 복수의 워드 라인 트렌치(120T) 하측 내벽을 채우는 매립 도전층(124B)을 포함할 수 있다. 예를 들어, 일함수 조절층(124A)은 Ti, TiN, TiAIN, TiAlC, TiAlCN, TiSiCN, Ta, TaN, TaAIN, TaAlCN, TaSiCN 등과 같은 금속, 금속 질화물 또는 금속 탄화물을 포함할 수 있고, 매립 도전층(124B)은 W, WN, TiN, TaN, 도핑된 폴리실리콘 중 적어도 하나를 포함할 수 있다. 캡핑 절연막(126)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합을 포함할 수 있다.
셀 어레이 영역(MCA)에서 기판(110) 상에 버퍼막(114)이 형성될 수 있다. 버퍼막(114)은 제1 절연막(114A) 및 제2 절연막(114B)을 포함할 수 있다. 제1 절연막(114A) 및 제2 절연막(114B)은 각각 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다.
기판(110) 상의 복수의 다이렉트 콘택 홀(DCH) 내에 복수의 다이렉트 콘택(DC)이 형성될 수 있다. 복수의 다이렉트 콘택(DC)은 복수의 제1 활성 영역(AC1)에 연결될 수 있다. 복수의 다이렉트 콘택(DC)은 도핑된 폴리실리콘을 포함할 수 있다. 예를 들어, 복수의 다이렉트 콘택(DC)은 인(P), 비소(As), 비스무트(Bi), 안티몬(Sb)과 같은 n형 불순물을 상대적으로 높은 농도로 포함하는 폴리실리콘을 포함할 수 있다.
기판(110) 및 복수의 다이렉트 콘택(DC) 위에 복수의 비트 라인(BL)이 제2 수평 방향(Y)을 따라 길게 연장될 수 있다. 복수의 비트 라인(BL)은 각각 다이렉트 콘택(DC)을 통해 제1 활성 영역(AC1)에 연결될 수 있다. 복수의 비트 라인(BL)은 각각 기판(110) 상에 차례로 적층된 하부 도전 패턴(132A), 중간 도전 패턴(134A), 및 상부 도전 패턴(136A)을 포함할 수 있다. 하부 도전 패턴(132A)은 도핑된 폴리 실리콘을 포함할 수 있다. 중간 도전 패턴(134A) 및 상부 도전 패턴(136A)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 중간 도전 패턴(134A)은 TiN, TiSiN, 또는 이들의 조합으로 이루어지고, 상부 도전 패턴(136A)은 W을 포함할 수 있다.
복수의 비트 라인(BL)은 각각 캡핑 구조물(140)로 덮일 수 있다. 복수의 캡핑 구조물(140) 각각은 하부 캡핑층(142), 및 절연층(144)을 포함할 수 있다. 하부 캡핑층(142)은 실리콘 질화막, 실리콘 탄화질화막 또는 이들의 조합으로 이루어질 수 있다. 절연층(144)은 실리콘 질화막을 포함할 수 있다. 복수의 캡핑 구조물(140)은 복수의 비트 라인(BL) 상에서 제2 수평 방향(Y)으로 연장될 수 있다.
복수의 비트 라인(BL) 각각의 양 측벽 상에 스페이서 구조물(150)이 배치될 수 있다. 스페이서 구조물(150)은 복수의 비트 라인(BL)의 양 측벽 상에서 제2 수평 방향(Y)으로 연장될 수 있고, 스페이서 구조물(150)의 일부분은 다이렉트 콘택 홀(DCH)의 내부까지 연장되어 다이렉트 콘택(DC)의 양 측벽을 커버할 수 있다.
예시적인 실시예들에서, 스페이서 구조물(150)은 제1 스페이서층(152), 제2 스페이서층(154), 및 제3 스페이서층(156)을 포함할 수 있다. 제1 스페이서층(152)은 복수의 비트 라인(BL)의 측벽과 캡핑 구조물(140) 측벽, 및 다이렉트 콘택 홀(DCH)의 내벽 상에 콘포말하게 배치된다. 제2 스페이서층(154) 및 제3 스페이서층(156)은 제1 스페이서층(152) 상에 순차적으로 배치될 수 있다. 일부 실시예들에서, 제1 및 제3 스페이서층(152, 156)은 실리콘 질화물을 포함할 수 있고, 제2 스페이서층(154)은 실리콘 산화물을 포함할 수 있다. 일부 실시예들에서, 제1 및 제3 스페이서층(152, 156)은 실리콘 질화물을 포함할 수 있고, 제2 스페이서층(154)은 에어 또는 로우-k 유전 물질을 포함할 수 있다. 여기에서 용어 "에어"는 대기 또는 제조 공정 중에 존재할 수 있는 다른 가스들을 포함하는 공간을 의미할 수 있다.
매립 절연층(158)은 제1 스페이서층(152) 상에서 다이렉트 콘택(DC)의 하부 측벽을 둘러싸며, 다이렉트 콘택 홀(DCH)의 남은 공간을 채울 수 있다. 매립 절연층(158)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물 또는 이들의 조합을 포함할 수 있다.
다이렉트 콘택(DC)은 기판(110)에 형성된 다이렉트 콘택 홀(DCH) 내에 형성되며, 기판(110)의 상면보다 높은 레벨까지 연장될 수 있다. 예를 들어, 다이렉트 콘택(DC)의 상면은 하부 도전 패턴(132A)의 상면과 동일한 레벨에 배치될 수 있고, 다이렉트 콘택(DC)의 상면은 중간 도전 패턴(134A)의 바닥면과 접촉할 수 있다. 또한 다이렉트 콘택(DC)의 바닥면은 기판(110)의 상면보다 낮은 레벨에 배치될 수 있다.
복수의 비트 라인(BL) 각각의 사이에는 폴리 실리콘층(148)이 제2 수평 방향(Y)을 따라 일렬로 배치될 수 있다. 폴리 실리콘층(148)은 기판(110)에 형성된 리세스 공간(RS)으로부터 수직 방향(Z 방향)을 따라 길게 연장될 수 있다. 제2 수평 방향(Y)에서 폴리 실리콘층(148) 각각의 양 측벽은 복수의 절연 펜스(162)에 의해 상호 절연될 수 있다. 복수의 절연 펜스(162)는 실리콘 질화막을 포함할 수 있다. 폴리 실리콘층(148)은 도 1에 예시한 복수의 베리드 콘택(BC)을 구성할 수 있다.
폴리 실리콘층(148)의 일부는 복수의 비트 라인(BL)의 일부와 수직으로 오버랩되도록 캡핑 구조물(140)의 상면의 적어도 일부를 커버할 수 있다. 예를 들어, 폴리 실리콘층(148)의 일부는 절연층(144)과 수직 오버랩되도록 배치될 수 있고, 절연층(144)의 상면을 커버할 수 있다.
폴리 실리콘층(148)의 일부는 폴리 실리콘층(148)의 절연 공간(180S)을 채우는 절연 패턴(180)에 의해 상호 전기적으로 절연될 수 있다. 절연 패턴(180)은 비트 라인(BL) 상단에 배치되는 절연 공간(180S)을 채우며, 캡핑 절연 구조물(140)의 양 측벽을 커버할 수 있다.
일부 실시예들에서, 절연 패턴(180)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 절연 패턴(180)은 제1 물질층과 제2 물질층의 이층 구조로 형성될 수 있고, 상기 제1 물질층은 SiO2, SiOCH, SiOC과 같은 로우-k 물질을 포함할 수 있고, 상기 제2 물질층은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
주변 회로 영역(PCA)에서 제2 활성 영역(AC2) 상에 주변 회로 게이트 구조물(PGT)이 형성될 수 있다. 주변 회로 게이트 구조물(PGT)은 제2 활성 영역(AC2) 상에 차례로 적층된 게이트 유전막(116), 주변 회로 게이트 전극(PG), 및 게이트 캡핑 패턴(142B)을 포함할 수 있다.
게이트 유전막(116)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 중에서 선택되는 적어도 하나로 이루어질 수 있다. 주변 회로 게이트 전극(PG)은 하부 도전 패턴(132B), 중간 도전 패턴(134B), 및 상부 도전 패턴(136B)을 포함할 수 있다. 하부 도전 패턴(132B), 중간 도전 패턴(134B), 및 상부 도전 패턴(136B) 각각의 구성 물질은 각각 셀 어레이 영역(MCA)에 있는 비트 라인(BL)에 포함된 하부 도전 패턴(132A), 중간 도전 패턴(134A), 및 상부 도전 패턴(136A)의 구성 물질과 동일할 수 있다. 게이트 캡핑 패턴(142B)은 실리콘 질화막을 포함할 수 있다.
주변 회로 게이트 구조물(PGT)의 양 측벽은 절연 스페이서(PGS)로 덮일 수 있다. 절연 스페이서(PGS)는 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다. 주변 회로 게이트 구조물(PGT) 및 절연 스페이서(PGS)는 보호막(144B)으로 덮일 수 있다. 보호막(144B)은 실리콘 질화막을 포함할 수 있다. 보호막(144B) 위에서 주변 회로 게이트 구조물(PGT) 주위에 층간 절연막(149)이 형성될 수 있다. 층간 절연막(149)은 TOSZ(Tonen SilaZene)을 포함할 수 있으나, 이에 한정되지 않는다. 주변 회로 게이트 구조물(PGT), 보호막(144B), 및 층간 절연막(149)은 절연 펜스(162)로 덮일 수 있다. 절연 펜스(162)는 실리콘 질화막을 포함할 수 있다.
절연 펜스(162) 상에는 폴리 실리콘층(148)이 배치될 수 있다. 폴리 실리콘층(148)은 주변 회로 게이트 구조물(PGT) 전체를 커버하도록 평탄한 상면을 가지며 제1 수평 방향(X)과 제2 수평 방향(Y)으로 연장될 수 있다.
셀 어레이 영역(MCA)에서 폴리 실리콘층(148)은 절연층(144), 제3 스페이서층(156), 매립층(190), 및 절연 펜스(162)를 구성하는 물질에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 일부 실시예들에서, 절연층(144)은 실리콘 질화물을 포함할 수 있고, 매립층(190)은 실리콘 산화물을 포함할 수 있다. 또한, 절연 펜스(162)는 실리콘 질화막, 실리콘 탄화질화막 또는 이들의 조합을 포함할 수 있다. 따라서, 폴리 실리콘층(148)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화질화막 또는 이들의 조합에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다.
도 3a 내지 도 18은 예시적인 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 구체적으로, 도 3a, 4a, 5a, 6a, 7a, 8 내지 10, 도 11a, 12a, 13a, 14, 15a, 16a, 및 17은 도 1의 A1-A1' 및 A2-A2' 선에 따른 단면에 대응되는 단면도들이고, 도 3b, 4b, 5b, 6b, 7b, 11b, 12b, 13b, 15b, 및 16b는 도 1의 B-B' 선에 따른 단면에 대응되는 단면도들이다. 도 3a 내지 도 18을 참조하여 도 1 내지 도 2b에 예시한 집적회로 소자(100)의 제조 방법을 설명한다.
도 3a 및 도 3b를 참조하면, 셀 어레이 영역(MCA) 및 주변 회로 영역(PCA)을 가지는 기판(110)에 복수의 소자 분리용 트렌치(112T)와 복수의 소자 분리막(112)을 형성하여, 기판(110)의 셀 어레이 영역(MCA)에 복수의 제1 활성 영역(AC1)을 정의하고, 주변 회로 영역(PCA)에 제2 활성 영역(AC2)을 정의한다.
셀 어레이 영역(MCA)에서 기판(110)에 상호 평행하게 연장되는 복수의 워드 라인 트렌치(120T)를 형성할 수 있다. 복수의 워드 라인 트렌치(120T)가 형성된 결과물을 세정한 후, 복수의 워드 라인 트렌치(120T) 내에 복수의 게이트 유전막(122), 복수의 게이트 전극(124), 및 복수의 캡핑 절연막(126)을 차례로 형성할 수 있다. 복수의 제1 활성 영역(AC1)에서 복수의 게이트 전극의 양측 부분들에 불순물 이온을 주입하여 복수의 제1 활성 영역(AC1)의 상부에 복수의 소스/드레인 영역(도시 생략)을 형성할 수 있다.
복수의 게이트 전극(124)은 복수의 워드 라인 트렌치(120T) 내벽 상에 배치되는 일함수 조절층(124A) 및 매립 도전층(124B)을 포함할 수 있다. 예를 들어, 복수의 워드 라인 트렌치(120T) 내벽 상에 일함수 조절층(124A) 및 매립 도전층(124B)을 순차적으로 형성하고, 에치백 공정에 의해 워드 라인 트렌치(120T) 내벽 상측에 배치된 일함수 조절층(124A) 및 매립 도전층(124B) 부분들을 제거함에 의해 복수의 게이트 전극(124)이 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 셀 어레이 영역(MCA)에서 기판(110) 상에 제1 절연막(114A) 및 제2 절연막(114B)을 포함하는 버퍼막(114)을 형성하고, 주변 회로 영역(PCA)에서 기판(110) 상에 게이트 유전막(116)을 형성할 수 있다.
이후, 셀 어레이 영역(MCA)의 버퍼막(114) 및 주변 회로 영역(PCA)의 게이트 유전막(116) 상에 하부 도전층(132)을 형성할 수 있다. 예시적인 실시예들에서, 하부 도전층(132)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 하부 도전층(132)은 폴리실리콘을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 하부 도전층(132) 상에 제1 마스크 패턴(도시 생략)을 형성한 후, 셀 어레이 영역(MCA)에서 제1 마스크 패턴의 개구(도시 생략)를 통해 노출되는 하부 도전층(132)을 식각하고 그 결과 노출되는 기판(110)의 일부 및 소자 분리막(112)의 일부를 식각하여 기판(110)의 제1 활성 영역(AC1)을 노출시키는 다이렉트 콘택 홀(DCH)을 형성할 수 있다.
이후, 제1 마스크 패턴을 제거하고, 다이렉트 콘택 홀(DCH) 내에 다이렉트 콘택(DC)을 형성한다. 다이렉트 콘택(DC)을 형성하기 위한 예시적인 공정에서, 다이렉트 콘택 홀(DCH)의 내부 및 하부 도전층(132)의 상부에 다이렉트 콘택 홀(DCH)을 채우기에 충분한 두께의 도전층을 형성하고, 상기 도전층이 다이렉트 콘택 홀(DCH) 내에만 남도록 상기 도전층을 에치백할 수 있다. 상기 도전층은 폴리실리콘을 포함할 수 있다.
이후, 셀 어레이 영역(MCA) 및 주변 회로 영역(PCA)에서 하부 도전층(132) 및 다이렉트 콘택(DC)의 상부에 중간 도전층(134), 상부 도전층(136), 및 하부 캡핑층(142)을 순차적으로 형성할 수 있다. 중간 도전층(134) 및 상부 도전층(136)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 하부 캡핑층(142)은 실리콘 질화막을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 셀 어레이 영역(MCA)을 마스크 패턴(도시 생략)으로 덮은 상태에서 주변 회로 영역(PCA)에서 게이트 유전막(116), 하부 도전층(132), 중간 도전층(134), 상부 도전층(136), 및 하부 캡핑층(142)을 패터닝하여, 게이트 유전막(116) 상에 하부 도전 패턴(132B), 중간 도전 패턴(134B), 및 상부 도전 패턴(136B)으로 이루어지는 게이트 전극(PG)과, 게이트 전극(PG)을 덮는 게이트 캡핑 패턴(142B)을 형성한다. 그 후, 게이트 유전막(116), 게이트 전극(PG), 및 게이트 캡핑 패턴(142B)의 적층 구조로 이루어지는 주변 회로 게이트 구조물(PGT)의 양 측벽에 절연 스페이서(PGS)를 형성하고, 주변 회로 게이트 구조물(PGT)의 양측에서 제2 활성 영역(AC2)에 소스/드레인 영역을 형성하기 위한 이온 주입 공정을 수행한다.
그 후, 셀 어레이 영역(MCA)을 덮었던 마스크 패턴을 제거하여 셀 어레이 영역(MCA)에서 하부 캡핑층(142)을 노출시키고, 셀 어레이 영역(MCA)에서 하부 캡핑층(142)을 커버하고 주변 회로 영역(PCA)에서 주변 회로 게이트 구조물(PGT) 및 절연 스페이서(138)를 커버하는 절연층(144)을 형성할 수 있다. 이후, 주변 회로 영역(PCA)에서 주변 회로 게이트 구조물(PGT) 주위의 공간을 채우는 층간 절연막(149)을 형성할 수 있다.
도 7a 및 도 7b를 참조하면, 셀 어레이 영역(MCA) 및 주변 회로 영역(PCA)에서 절연층(144)을 커버하는 폴리 실리콘층(148)을 형성할 수 있다. 이때, 폴리 실리콘층(148)은 절연층(144)의 상면 전체를 커버하도록 형성될 수 있다. 폴리 실리콘층(148)이 절연층(144)의 상면 전체를 커버함으로서, 이후의 식각 선택비를 이용한 공정에서 폴리 실리콘층(148)의 아래에 위치하는 절연층(144)은 식각되지 않을 수 있다. 폴리 실리콘층(148)은 절연층(144)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 절연층(144)은 실리콘 질화물을 포함할 수 있고, 폴리 실리콘층(148)은 실리콘 질화물에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 폴리 실리콘층(148) 상에는 상부 절연 캡핑층(146)을 형성할 수 있다. 상부 절연 캡핑층(146)은 실리콘 질화막, 실리콘 탄화질화막 또는 이들의 조합을 포함할 수 있다. 폴리 실리콘층(148)은 도핑된 폴리 실리콘을 포함할 수 있다. 예를 들어, 폴리 실리콘층(148)은 인(P), 비소(As), 비스무트(Bi), 안티몬(Sb)과 같은 n형 불순물을 상대적으로 높은 농도로 포함하는 폴리 실리콘을 포함할 수 있다.
도 8을 참조하면, 주변 회로 영역(PCA) 상에 마스크 패턴(도시 생략)을 형성하고, 셀 어레이 영역(MCA)에서 상부 절연 캡핑층(146), 폴리 실리콘층(148), 절연층(144), 및 하부 캡핑층(142)을 패터닝할 수 있다. 여기에서, 하부 캡핑층(142), 절연층(144), 폴리 실리콘층(148), 및 상부 절연 캡핑층(146)을 캡핑 구조물(140)로 지칭한다.
도 9를 참조하면, 셀 어레이 영역(MCA)에서 하부 캡핑층(142), 절연층(144), 폴리 실리콘층(148), 및 상부 절연 캡핑층(146)을 식각 마스크로 이용하여 상부 도전층(136), 중간 도전층(134), 및 하부 도전층(132)을 식각하여, 하부 도전 패턴(132B), 중간 도전 패턴(134B), 및 상부 도전 패턴(136B)으로 이루어지는 복수의 비트 라인(BL)을 형성한다.
복수의 비트 라인(BL)의 형성 공정에서, 다이렉트 콘택(DC)의 측벽 일부분이 제거되고 다이렉트 콘택 홀(DCH)의 일부분이 노출될 수 있다.
도 10을 참조하면, 복수의 비트 라인(BL) 측벽 및 다이렉트 콘택(DC)의 측벽 상에 제1 스페이서층(152)을 형성할 수 있다. 이후 복수의 비트 라인(BL) 측벽 및 다이렉트 콘택(DC)의 측벽 상에 다이렉트 콘택 홀(DCH) 내부를 채우도록 충분한 두께로 절연층(도시 생략)을 형성한 이후, 상기 절연층에 이방성 식각 공정을 수행하여 다이렉트 콘택 홀(DCH) 내부를 채우는 매립 절연층(158)을 남길 수 있다.
도 11a를 참조하면, 복수의 비트 라인(BL) 측벽 상에 제1 스페이서층(152)을 커버하는 제2 스페이서층(154)을 형성할 수 있다. 제2 스페이서층(154)을 식각 마스크로 사용하여 복수의 비트 라인(BL) 사이에 배치되는 버퍼막(114) 부분을 제거하고 기판(110)의 상면을 노출시킬 수 있다. 이 때, 매립 절연층(158)의 일부분 또한 함께 제거될 수 있다.
이후 복수의 비트 라인(BL) 측벽 및 기판(110) 상면 상에 제3 스페이서층(156)을 형성할 수 있다.
도 11b를 참조하면, 셀 어레이 영역(MCA)에 마스크 패턴(도시 생략)을 형성하고, 주변 회로 영역(PCA)에서 폴리 실리콘층(148) 상에 형성된 상부 절연 캡핑층(146)을 식각할 수 있다. 폴리 실리콘층(148)은 상부 절연 캡핑층(146) 및 절연층(144)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상부 절연 캡핑층(146)은 실리콘 질화막, 실리콘 탄화질화막 또는 이들의 조합을 포함할 수 있고, 절연층(144)은 실리콘 질화막을 포함할 수 있다. 폴리 실리콘층(148)은 실리콘 질화막, 실리콘 탄화질화막 또는 이들의 조합에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 폴리 실리콘층(148)은 인(P), 비소(As), 비스무트(Bi), 안티몬(Sb)과 같은 n형 불순물을 상대적으로 높은 농도로 포함하는 폴리 실리콘을 포함할 수 있다. 상부 절연 캡핑층(146)과 절연층(144)을 식각하는 공정은 식각 선택비를 이용한 식각 공정일 수 있다. 예를 들어, 폴리 실리콘층(148)이 거의 제거되지 않는 동안 상부 절연 캡핑층(146)이 상대적으로 큰 속도로 식각되는 공정일 수 있다. 상부 절연 캡핑층(146)을 식각한 후에는 절연층(144)의 상면 전체를 커버하도록 형성된 폴리 실리콘층(148)을 식각할 수 있다. 이때, 절연층(144)이 거의 제거되지 않는 동안 폴리 실리콘층(148)이 상대적으로 큰 속도로 식각될 수 있다.
도 12a 및 12b를 참조하면, 셀 어레이 영역(MCA)에서 복수의 비트 라인(BL) 각각의 사이에 복수의 절연 펜스(162)를 형성할 수 있다. 예를 들어, 복수의 절연 펜스(162)는 복수의 워드 라인 트렌치(120T)와 수직 오버랩되도록 형성될 수 있고, 복수의 절연 펜스(162)의 상면은 제3 스페이서층(156)의 상면과 동일한 레벨에 배치될 수 있다.
복수의 절연 펜스(162)는 제2 수평 방향(Y)을 따라 이격되도록 배치될 수 있고, 이에 의해 복수의 절연 펜스(162) 중 인접한 두개의 절연 펜스(162) 사이와, 두 개의 비트 라인(BL) 사이에 콘택 공간(162S)이 정의될 수 있다. 이후, 절연 펜스(162) 사이의 콘택 공간(162S)을 절연 물질로 채우고, 상기 절연 물질의 상부를 평탄화하여 콘택 공간(162S) 내에 매립층(190)을 형성할 수 있다. 예를 들어, 매립층(190)은 실리콘 산화물을 사용하여 형성될 수 있다. 주변 회로 영역(PCA)에서 절연층(144) 및 층간 절연막(149) 상에 절연 펜스(162)가 형성될 수 있다. 예를 들어, 절연 펜스(162)는 주변 회로 게이트 구조물(PGT)과 수직 오버랩되도록 형성 될 수 있다.
도 13a를 참조하면, 셀 어레이 영역(MCA)에서 상부 절연 캡핑층(146), 제3 스페이서층(156), 매립층(190) 및 절연 펜스(162)의 상측 일부분을 제거하여 복수의 콘택 공간(162S)을 노출시킨다.
복수의 콘택 공간(162s)을 형성하기 위한 식각 공정은 식각 선택비를 이용한 식각 공정일 수 있다. 예를 들어, 폴리 실리콘층(148)이 거의 제거되지 않는 동안 상부 절연 캡핑층(146), 제3 스페이서층(156), 매립층(190) 및 절연 펜스(162)가 상대적으로 큰 속도로 식각될 수 있다. 따라서 캡핑 구조물(140)에서 상부 절연 캡핑층(146)은 완전히 식각되고 폴리 실리콘층(148)만이 노출될 수 있다. 상부 절연 캡핑층(146)이 식각되는 과정에서 폴리 실리콘층(148)은 거의 식각되지 않으므로, 폴리 실리콘층(148)은 아래에 배치된 절연층(144)을 보호하는 배리어 역할을 할 수 있다. 폴리 실리콘층(148)이 절연층(144)을 보호하는 배리어 역할을 하도록 구성됨으로서, 상부 절연 캡핑층(146)을 보다 얇게 형성하여도 상부 절연 캡핑층(146)의 식각 공정에서 절연층(144) 및 비트 라인(BL)을 식각하지 않을 수 있다. 따라서 캡핑 구조물의 수직 높이가 보다 감소할 수 있다.
도 13b를 참조하면, 주변 회로 영역(PCA) 상에서 식각 선택비를 이용한 식각 공정을 통해서 실리콘 질화물로 이루어진 절연 펜스(162)가 상대적으로 큰 속도로 식각될 수 있다. 따라서 식각 공정을 통해 절연층(144)및 층간 절연막(149) 상에 형성된 절연 펜스(162)의 두께가 얇아질 수 있다.
도 14를 참조하면, 셀 어레이 영역(MCA)에서 복수의 컨택 공간(162S) 바닥에 배치되는 버퍼막(114) 및 기판(110) 일부분을 제거하여, 복수의 비트 라인(BL) 각각의 사이에서 기판(110)의 제1 활성 영역(AC1)을 노출시키는 복수의 리세스 공간(RS)을 형성한다. 이후, 폴리 실리콘층(148)을 식각할 수 있다. 폴리 실리콘층(148)을 식각하는 공정은 식각 선택비를 이용하는 공정일 수 있다. 예를 들어, 절연층(144), 제3 스페이서층(156), 매립층(190), 및 절연 펜스(162)가 거의 제거되지 않는 동안 폴리 실리콘층(148)이 상대적으로 큰 속도로 식각될 수 있다. 따라서 폴리 실리콘층(148)은 완전히 식각되고 절연층(144)만이 노출될 수 있다.
도 15a 및 도 15b를 참조하면, 셀 어레이 영역(MCA)에서 복수의 비트 라인(BL) 각각의 사이에서 복수의 리세스 공간(RS)을 채우면서 복수의 비트 라인(BL) 각각의 사이의 콘택 공간(162S)의 일부분을 채우는 폴리 실리콘층(148)을 형성할 수 있다. 폴리 실리콘층(148)은 비트 라인(BL)의 상면과 스페이서 구조물(150)의 겉면을 커버할 수 있다. 비트 라인(BL)은 상부 도전 패턴(136A)을 포함하고, 폴리 실리콘층(148)의 상면은 상부 도전 패턴(136A)의 상면보다 높게 위치할 수 있다. 상부 도전 패턴(136A)은 텅스텐으로 이루어질 수 있다. 주변 회로 영역(PCA)에서 절연 펜스(162) 상에 폴리 실리콘층(148)이 형성될 수 있다. 폴리 실리콘층(148)은 수직에서 주변 회로 게이트 구조물(PGT)과 오버랩될 수 있다. 폴리 실리콘층(148)은 주변 회로 게이트 구조물(PGT)의 상면 전체를 커버하도록 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 셀 어레이 영역(MCA) 및 주변 회로 영역(PCA) 상에서 폴리 실리콘층(148)을 식각할 수 있다. 폴리 실리콘층(148)을 식각하는 공정은 식각 선택비를 이용하는 공정일 수 있다. 셀 어레이 영역(MCA)에서는 폴리 실리콘층(148)의 일부가 식각될 수 있고, 주변 회로 영역(PCA)에서는 폴리 실리콘층(148)이 완전히 식각될 수 있다.
도 17을 참조하면, 셀 어레이 영역(MCA)에서 폴리 실리콘층(148)을 패터닝하여, 절연 공간(180S)을 형성할 수 있다. 이때, 절연 공간(180S)의 내벽에 절연층(144)과 하부 캡핑층(142)이 노출될 수 있다. 이후, 절연 공간(180S)의 내벽 상에 절연 물질을 사용하여 절연 패턴(180)을 형성할 수 있다. 절연 패턴(180)은 스핀 코팅, 화학 기상 증착(CVD) 공정, flowable CVD 공정 등에 의해 형성될 수 있다.
이후, 셀 어레이 영역(MCA)에서 폴리 실리콘층(148) 위에 커패시터 하부 전극(도시 생략)을 형성할 수 있다.
전술한 제조 방법에 따라 집적회로 소자(100)가 완성된다.
도 18은 예시적인 실시예들에 따른 집적회로 장치(200)를 나타내는 레이아웃도이고, 도 19는 집적회로 장치(200)를 나타내는 사시도이며, 도 20은 도 18의 X1-X1' 선 및 Y1-Y1' 선을 따른 단면도이다.
도 18 내지 도 20을 참조하면, 집적회로 장치(200)는 기판(210), 복수의 제1 도전 라인(220), 채널층(230), 게이트 전극(240), 게이트 절연층(250), 및 커패시터 구조물(280)을 포함할 수 있다. 집적회로 장치(200)는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 장치일 수 있다. 상기 수직 채널 트랜지스터는, 채널층(230)의 채널 길이가 기판(210)으로부터 수직 방향을 따라 연장되는 구조를 가리킬 수 있다.
기판(210) 상에는 하부 절연층(212)이 배치될 수 있고, 하부 절연층(212) 상에 복수의 제1 도전 라인(220)이 제1 방향(X 방향)으로 서로 이격되고 제2 방향(Y 방향)으로 연장될 수 있다. 하부 절연층(212) 상에는 복수의 제1 절연 패턴(222)이 복수의 제1 도전 라인(220) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 절연 패턴(222)은 제2 방향(Y 방향)으로 연장될 수 있고, 복수의 제1 절연 패턴(222)의 상면은 복수의 제1 도전 라인(220)의 상면과 동일 레벨에 배치될 수 있다. 복수의 제1 도전 라인(220)은 집적회로 장치(200)의 비트 라인으로 기능할 수 있다.
예시적인 실시예들에서, 복수의 제1 도전 라인(220)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 제1 도전 라인(220)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 도전 라인(220)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 예시적인 실시예들에서, 복수의 제1 도전 라인(220)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
채널층(230)은 복수의 제1 도전 라인(220) 상에서 제1 수평 방향(X) 및 제2 수평 방향(Y)으로 이격되어 배치되는 아일랜드 형상으로 배열될 수 있다. 채널층(230)은 제1 수평 방향(X)에 따른 제1 폭과 수직 방향(Z)에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다. 채널층(230)의 바닥부는 제1 소스/드레인 영역(도시 생략)으로 기능하고, 채널층(230)의 상부(upper portion)는 제2 소스/드레인 영역(도시 생략)으로 기능하며, 상기 제1 및 제2 소스/드레인 영역 사이의 상기 채널층(230)의 일부분은 채널 영역(도시 생략)으로 기능할 수 있다. 채널층(230)은 탑 캡핑층(M24)(도 25 참조) 및 하부 마스크층(M22)(도 25 참조)을 식각 마스크로 한 패터닝 공정에 의해 형성될 수 있다. 예를 들어 채널층(230)은 상대적으로 큰 종횡비를 가질 수 있고, 예를 들어 탑 캡핑층(M24) 및 하부 마스크층(M22)을 식각 마스크로 한 패터닝 공정에 의해 채널층(230)의 패터닝 공정이 정밀하게 조절될 수 있다.
예시적인 실시예들에서, 채널층(230)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 채널층(230)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 일부 예시들에서, 채널층(230)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(230)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(230)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널층(230)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 채널층(230)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 전극(240)은 채널층(230)의 양 측벽 상에서 제1 방향(X 방향)으로 연장될 수 있다. 게이트 전극(240)은 채널층(230)의 제1 측벽과 마주보는 제1 서브 게이트 전극(240P1)과, 채널층(230)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(240P2)을 포함할 수 있다. 제1 서브 게이트 전극(240P1)과 제2 서브 게이트 전극(240P2) 사이에 하나의 채널층(230)이 배치됨에 따라 집적회로 장치(200)는 듀얼 게이트 트랜지스터 구조를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제2 서브 게이트 전극(240P2)이 생략되고 채널층(230)의 제1 측벽과 마주보는 제1 서브 게이트 전극(240P1)만이 형성되어 싱글 게이트 트랜지스터 구조가 구현될 수도 있다.
게이트 전극(240)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극(240)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연층(250)은 채널층(230)의 측벽을 둘러싸며, 채널층(230)과 게이트 전극(240) 사이에 개재될 수 있다. 예를 들어, 도 20에 도시된 것과 같이, 채널층(230)의 전체 측벽이 게이트 절연층(250)에 의해 둘러싸일 수 있고, 게이트 전극(240)의 측벽 일부분이 게이트 절연층(250)과 접촉할 수 있다. 다른 실시예들에서, 게이트 절연층(250)은 게이트 전극(240)의 연장 방향(제1 방향(X 방향))으로 연장되고, 채널층(230)의 측벽들 중 게이트 전극(240)과 마주보는 두 측벽들만이 게이트 절연층(250)과 접촉할 수도 있다.
예시적인 실시예들에서, 게이트 절연층(250)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연층(250)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 제1 절연 패턴(222) 상에는 복수의 제2 절연 패턴(232)이 제2 방향(Y 방향)을 따라 연장될 수 있고, 복수의 제2 절연 패턴(232) 중 인접한 2개의 제2 절연 패턴(232) 사이에 채널층(230)이 배치될 수 있다. 또한 인접한 2개의 제2 절연 패턴(232) 사이에서, 2개의 인접한 채널층(230) 사이의 공간에 제1 매립층(234) 및 제2 매립층(236)이 배치될 수 있다. 제1 매립층(234)은 2개의 인접한 채널층(230) 사이의 공간의 바닥부에 배치되고, 제2 매립층(236)은 제1 매립층(234) 상에서 2개의 인접한 채널층(230) 사이의 공간의 나머지를 채우도록 형성될 수 있다. 제2 매립층(236)의 상면은 채널층(230)의 상면과 동일한 레벨에 배치되며, 제2 매립층(236)은 게이트 전극(240)의 상면을 덮을 수 있다. 이와는 달리, 복수의 제2 절연 패턴(232)이 복수의 제1 절연 패턴(222)과 연속적인 물질층으로 형성되거나, 제2 매립층(236)이 제1 매립층(234)과 연속적인 물질층으로 형성될 수도 있다.
채널층(230) 상에는 커패시터 콘택(260)이 배치될 수 있다. 커패시터 콘택(260)은 채널층(230)과 수직 오버랩되도록 배치되고, 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 커패시터 콘택(260)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상부 절연층(262)은 복수의 제2 절연 패턴(232)과 제2 매립층(236) 상에서 커패시터 콘택(260)의 측벽을 둘러쌀 수 있다.
상부 절연층(262) 상에는 식각 정지막(270)이 배치되고, 식각 정지막(270)상에 커패시터 구조물(280)이 배치될 수 있다. 커패시터 구조물(280)은 하부 전극(282), 커패시터 유전층(284), 및 상부 전극(286)을 포함할 수 있다.
하부 전극(282)은 식각 정지막(270)을 관통하여 커패시터 콘택(260)의 상면에 전기적으로 연결될 수 있다. 하부 전극(282)은 제3 방향(Z 방향)으로 연장되는 필라 타입으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 하부 전극(282)은 커패시터 콘택(260)과 수직 오버랩되도록 배치되고, 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 이와는 달리, 커패시터 콘택(260)과 하부 전극(282) 사이에 폴리 실리콘층(도시 생략)이 더 배치되어 하부 전극(282)은 육각형 형상으로 배열될 수도 있다.
도 21은 예시적인 실시예들에 따른 집적회로 장치(200A)를 나타내는 레이아웃도이고, 도 22는 집적회로 장치(200A)를 나타내는 사시도이다.
도 21 및 도 22를 참조하면, 집적회로 장치(200A)는 기판(210A), 복수의 제1 도전 라인(220A), 채널 구조물(230A), 콘택 게이트 전극(240A), 복수의 제2 도전 라인(242A), 및 커패시터 구조물(280)을 포함할 수 있다. 집적회로 장치(200A)는 수직 채널 트랜지스터(VCT)를 포함하는 메모리 장치일 수 있다.
기판(210A)에는 제1 소자 분리막(212A) 및 제2 소자 분리막(214A)에 의해 복수의 활성 영역(AC)이 정의될 수 있다. 채널 구조물(230A)은 각각의 활성 영역(AC) 내에 배치될 수 있으며, 채널 구조물(230A)은 각각 수직 방향으로 연장되는 제1 활성 필라(230A1) 및 제2 활성 필라(230A2)와, 제1 활성 필라(230A1)의 바닥부와 제2 활성 필라(230A2)의 바닥부에 연결되는 연결부(230L)를 포함할 수 있다. 연결부(230L) 내에 제1 소스/드레인 영역(SD1)이 배치될 수 있고, 제1 및 제2 활성 필라(230A1, 230A2)의 상측에 제2 소스/드레인 영역(SD2)이 배치될 수 있다. 제1 활성 필라(230A1) 및 제2 활성 필라(230A2)는 각각 독립적인 단위 메모리 셀을 구성할 수 있다.
채널 구조물(230A)은 탑 캡핑층(M24)(도 25 참조) 및 하부 마스크층(M22)(도 25 참조)을 식각 마스크로 한 패터닝 공정에 의해 형성될 수 있다. 예를 들어 채널 구조물(230A)은 상대적으로 큰 종횡비를 가질 수 있고, 예를 들어 탑 캡핑층(M24) 및 하부 마스크층(M22)을 식각 마스크로 한 패터닝 공정에 의해 채널 구조물(230A)의 패터닝 공정이 정밀하게 조절될 수 있다.
복수의 제1 도전 라인(220A)은 복수의 활성 영역(AC) 각각과 교차하는 방향으로 연장될 수 있고, 예를 들어 제2 방향(Y 방향)으로 연장될 수 있다. 복수의 제1 도전 라인(220A) 중 하나의 제1 도전 라인(220A)은 제1 활성 필라(230A1) 및 제2 활성 필라(230A2) 사이에서 연결부(230L) 상에 배치될 수 있고, 상기 하나의 제1 도전 라인(220A)은 제1 소스/드레인 영역(SD1) 상에 배치될 수 있다. 상기 하나의 제1 도전 라인(220A)에 인접한 다른 하나의 제1 도전 라인(220A)은 두 개의 채널 구조물(230A) 사이에 배치될 수 있다. 복수의 제1 도전 라인(220A) 중 하나의 제1 도전 라인(220A)은, 상기 하나의 제1 도전 라인(220A) 양 측에 배치되는 제1 활성 필라(230A1)와 제2 활성 필라(230A2)가 구성하는 2개의 단위 메모리 셀들에 포함되는 공통 비트 라인으로 기능할 수 있다.
제2 방향(Y 방향)으로 인접한 2개의 채널 구조물(230A) 사이에는 하나의 콘택 게이트 전극(240A)이 배치될 수 있다. 예를 들어, 하나의 채널 구조물(230A)에 포함되는 제1 활성 필라(230A1)와 이에 인접한 채널 구조물(230A)의 제2 활성 필라(230A2) 사이에는 콘택 게이트 전극(240A)이 배치될 수 있고, 하나의 콘택 게이트 전극(240)은 그 양 측벽 상에 배치되는 제1 활성 필라(230A1)와 제2 활성 필라(230A2)에 의해 공유될 수 있다. 콘택 게이트 전극(240A)과 제1 활성 필라(230A1) 사이 및 콘택 게이트 전극(240A)과 제2 활성 필라(230A2) 사이에는 게이트 절연층(250A)이 배치될 수 있다. 복수의 제2 도전 라인(242A)은 콘택 게이트 전극(240A)의 상면 상에서 제1 방향(X 방향)으로 연장될 수 있다. 복수의 제2 도전 라인(242A)은 집적회로 장치(200A)의 워드 라인으로 기능할 수 있다.
채널 구조물(230A) 상에는 커패시터 콘택(260A)이 배치될 수 있다. 커패시터 콘택(260A)은 제2 소스/드레인 영역(SD2) 상에 배치될 수 있고, 커패시터 콘택(260A) 상에 커패시터 구조물(280)이 배치될 수 있다.
도 23은 예시적인 실시예들에 따른 집적회로 장치(200)의 제조 방법을 나타내는 단면도이다.
도 23을 참조하면, 기판(210) 상에 하부 절연층(212)을 형성하고, 하부 절연층(212) 상에 복수의 제1 도전 라인(220)과, 복수의 제1 도전 라인(220) 사이의 공간을 채우는 복수의 제1 절연 패턴(222)을 형성할 수 있다.
복수의 제1 절연 패턴(222)과 복수의 제1 도전 라인(220) 상에 채널 물질층(230P)을 형성할 수 있다. 채널 물질층(230P) 상에 하부 마스크층(M22) 및 탑 캡핑층(M24)을 형성할 수 있다. 하부 마스크층(M22)은 제1 절연 물질, 예를 들어 실리콘 질화물을 사용하여 형성되고, 탑 캡핑층(M24)은 제1 절연 물질과 다른 제2 절연 물질, 예를 들어 티타늄 산화물을 사용하여 형성될 수 있다. 하부 마스크층(M22) 및 탑 캡핑층(M24)은 평면도에서 아일랜드 형상으로 형성될 수 있다.
이후 탑 캡핑층(M24)과 하부 마스크층(M22)을 사용하여 채널 물질층(230P)을 패터닝함으로써 채널층(230)(도 21 참조)을 형성할 수 있다. 채널층(230)은 제1 수평 방향(X)에 따른 제1 폭과 수직 방향(Z)에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어 채널층(230)은 상대적으로 큰 종횡비를 가질 수 있고, 예를 들어 탑 캡핑층(M24) 및 하부 마스크층(M22)을 식각 마스크로 한 패터닝 공정에 의해 채널층(230)의 패터닝 공정이 정밀하게 조절될 수 있다.
다시 도 19를 참조하면, 채널층(230)의 측벽 상에 게이트 절연층(250) 및 게이트 전극(240)을 형성하고, 게이트 전극(240) 사이의 공간을 채우는 제1 및 제2 매립층(234, 236)을 형성할 수 있다. 이후, 채널층(230) 및 제1 및 제2 매립층(234, 236) 상에 커패시터 콘택(260)과 상부 절연층(262)을 형성할 수 있다.
전술한 방법에 의해 집적회로 장치(200)가 완성된다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
BL: 비트 라인 DC: 다이렉트 콘택
142: 하부 캡핑층 144: 절연층
144B: 보호막 146: 상부 절연 캡핑층
148: 폴리 실리콘층 150: 스페이서 구조물
152: 제1 스페이서층 154: 제2 스페이서층
156: 제3 스페이서층 162: 절연 펜스
180: 절연 패턴

Claims (10)

  1. 기판 상에서 상기 기판의 상면 상에 비트 라인용 제1 물질층을 형성하는 단계;
    상기 제1 물질층 상에 배치되며 상기 제1 방향으로 연장되는 캡핑 구조물을 형성하는 단계;
    상기 캡핑 구조물을 이용하여 상기 제1 물질층을 패터닝하여 제1 방향으로 연장되는 복수의 비트 라인들을 형성하는 단계; 및
    상기 복수의 비트 라인들의 사이의 공간에 복수의 매립층을 형성하는 단계를 포함하고,
    상기 캡핑 구조물은 하부 절연 캡핑층, 상기 하부 절연 캡핑층 상에 배치된 절연층, 상기 절연층 상에 배치된 폴리 실리콘층을 포함하며,
    상기 폴리 실리콘층은 상기 절연층에 대한 식각 선택비를 갖는 물질을 포함하는 것을 특징으로 하는 집적회로 소자 제조방법.
  2. 제1 항에 있어서,
    상기 제1 물질층 상에 배치되며 상기 제1 방향으로 연장되는 캡핑 구조물을 형성하는 단계는,
    상기 캡핑 구조물에 포함된 상기 폴리 실리콘층이 상기 절연층의 상면 전체를 커버하도록 수행하는 것을 특징으로 하는 집적회로 소자 제조방법.
  3. 제1 항에 있어서,
    상기 복수의 매립층을 식각하는 단계; 및
    상기 폴리 실리콘층을 식각하는 단계를 더 포함하고
    상기 폴리 실리콘층은 상기 매립층에 대한 식각 선택비를 갖는 물질을 포함하는 것을 특징으로 하는 집적회로 소자 제조방법.
  4. 제3 항에 있어서,
    복수의 절연 펜스를 형성하는 단계를 더 포함하고,
    상기 복수의 절연 펜스는 상기 매립층이 식각된 공간에서 형성되는 것을 특징으로 하는 집적회로 소자 제조 방법.
  5. 제4 항에 있어서,
    상기 폴리 실리콘층은 상기 절연 펜스에 대한 식각 선택비를 갖는 물질을 포함하는 것을 특징으로 하는 집적회로 소자 제조방법.
  6. 기판 상에서 상기 기판의 상면 상에 비트 라인용 제1 물질층들을 형성하는 단계;
    상기 제1 물질층 상에 배치되며 상기 제1 방향으로 연장되는 캡핑 구조물을 형성하는 단계;
    상기 캡핑 구조물을 이용하여 상기 제1 물질층을 식각하여 제1 방향으로 연장되는 복수의 비트 라인들을 형상하는 단계;
    상기 복수의 비트 라인들의 양 측벽 상에 배치되는 스페이서 구조물을 형성하는 단계; 및
    상기 복수의 비트 라인들의 사이의 공간에 폴리 실리콘층을 형성하는 단계를 포함하고,
    상기 폴리 실리콘층은 상기 비트 라인 상부와 상기 스페이서 구조물의 겉면을 커버하는 것을 특징으로 하는 집적회로 소자 제조방법.
  7. 제6 항에 있어서,
    상기 폴리 실리콘층의 일부분을 식각하여 절연 공간을 형성하는 단계를 더 포함하고,
    상기 절연 공간에는 절연 패턴이 채워지는 것을 특징으로 하는 집적회로 소자 제조방법.
  8. 제6 항에 있어서,
    상기 비트 라인은 텅스텐층을 포함하고,
    상기 폴리 실리콘층의 상면은 상기 텅스텐층의 상면보다 높게 위치하는 것을 특징으로 하는 집적회로 소자 제조방법.
  9. 제6 항에 있어서,
    상기 폴리 실리콘층의 적어도 일부는 커패시터 하부 전극과 전기적으로 연결되는 것을 특징으로 하는 집적회로 소자 제조방법.
  10. 제6 항에 있어서,
    상기 폴리 실리콘층의 적어도 일부는 상기 기판과 전기적으로 연결되는 것을 특징으로 하는 집적회로 소자 제조방법.



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