TW202403898A - 半導體裝置與其形成方法 - Google Patents

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Abstract

一種方法，包括：提供具有基底以及在基底上方交替地彼此堆疊的多個第一半導體層與多個第二半導體層的結構；對第一半導體層及第二半導體層進行蝕刻以在結構的密封環區中形成第一連續環；以及在密封環區中鄰近第一連續環形成隔離結構。所述方法更包括：形成虛設閘極結構，所述虛設閘極結構直接設置於第一連續環上方且在自俯視圖觀察時完全位於第一連續環的邊界內；生長夾置虛設閘極結構的第一磊晶特徵與第二磊晶特徵；移除虛設閘極結構進而形成閘極溝渠，所述閘極溝渠暴露出第一半導體層的最頂層且不暴露出第一半導體層的側表面及第二半導體層的側表面；以及在閘極溝渠中沈積閘極結構。

Description

用於半導體裝置的密封環
在半導體技術中，藉由各種製作步驟來處理半導體晶圓以形成積體電路（integrated circuit，IC）。通常來說，將若干個電路或IC晶粒形成至同一半導體晶圓上。然後對晶圓進行切割以將形成於其上的電路單體化。為了保護電路免受水分劣化（moisture degradation）、離子污染（ionic contamination）及切割製程（dicing process）的影響，在每一IC晶粒周圍形成密封環（seal ring）。此種密封環是在構成所述電路的諸多層的製作期間形成，所述製作包括製程前端（front-end-of-line，FEOL）處理及製程後端（back-end-of-line，BEOL）處理二者。FEOL處理包括將電晶體、電容器、二極體及/或電阻器形成至半導體基底上。BEOL處理包括形成為FEOL的組件提供佈線（routing）的金屬層內連線及通孔。
儘管現有的密封環結構及製作方法一般足以滿足其預期目的，然而仍期望作出改良。舉例而言，期望改良用於保護閘極全環繞裝置（gate-all-around device）（例如奈米片裝置）的密封環。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本揭露中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本揭露中所使用的空間相對性描述語可同樣相應地進行解釋。再者，除非另外指明，否則根據熟習此項技術者鑒於本揭露中所揭露具體技術而獲得的知識，當利用「約（about）」、「近似（approximate）」及類似用語來闡述數目或數目範圍時，所述用語囊括處於所闡述數目的某些變化量（variation）（例如+/- 10%或其他變化量）以內的數目。舉例而言，用語「約5奈米（about 5 nm）」可囊括4.5奈米至5.5奈米、4.0奈米至5.0奈米等的尺寸範圍。
本揭露大體而言是有關於一種半導體結構及製作製程，且更具體而言是有關於提供一種與具有閘極全環繞（gate-all-around，GAA）電晶體的電路區相容的密封環。換言之，密封環環繞包括GAA電晶體的一或多個電路晶粒。GAA電晶體（或GAA裝置）是指在垂直方向上堆疊且水平定向（horizontally oriented）的多通道電晶體，例如奈米線電晶體（nanowire transistor）或奈米片電晶體（nanosheet transistor）。GAA電晶體因其更佳的閘極控制能力、更低的漏電流及完全的鰭式場效電晶體（Fin Field-Effect Transistor，FinFET）裝置佈局相容性而有望引領互補金屬氧化物半導體（Complementary Metal Oxide Semiconductor，CMOS）進入下一階段。然而，仍然存在諸多挑戰，其中之一在於如何製作與GAA電晶體製作製程相容的可靠密封環。本揭露的目的便是提供此種密封環。
根據本揭露實施例，正如在金屬閘極替換（metal-gate replacement）之前的GAA電晶體中一般，首先為密封環提供堆疊的多個半導體層（例如交替堆疊的矽層與矽鍺層）及位於經堆疊的半導體層上方的犧牲閘極結構（例如，多晶矽（或多晶）閘極）。然後，在後續的製作階段中，移除密封環區域及晶粒區域二者中的多晶閘極。然後，在晶粒區域中，經堆疊的半導體層經歷被稱為「通道釋放（channel release）」的製程，在「通道釋放」製程中選擇性地移除了一些半導體層，且保留其他半導體層作為電晶體通道。同時，密封環中的經堆疊的半導體層得以保持，且不經歷通道釋放製程。因此，密封環中保留了經交替堆疊的半導體層，以製作更穩定及更堅固的密封環壁。隨後，在密封環區域及電路晶粒區域二者中形成高介電常數金屬閘極（high-k metal gate，HKMG），然後進行製程中端（mid-end-of-line，MEOL）處理及製程後端（BEOL）處理。此項技術中具有通常知識者應理解，他們可輕易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本揭露中所介紹的實施例相同的目的及/或達成與本揭露中所介紹的實施例相同的優點。
圖1A是根據本揭露的半導體結構100的俯視平面圖。半導體結構100（例如所製造晶圓或所製造晶圓的一部分）包括包圍電路區（或IC晶粒）200的密封環300。在實施例中，半導體結構100可包括包圍密封環300的其他密封環或者由密封環300包圍的其他密封環。此外，密封環300可包圍其他電路區。電路區200可包括任何電路，例如記憶體、處理器、發射器、接收器等。電路區200的確切功能不受本揭露的限制。在本揭露中，電路區200包括將進一步論述的GAA電晶體。
在本實施例中，密封環300具有矩形週邊或實質上矩形週邊，且更包括位於矩形週邊或實質上矩形週邊的四個內隅角處的四個隅角密封環（corner seal ring，CSR）結構400。在實施例中，CSR結構400是三角形或實質上是三角形的，且為密封環300提供各種機械及結構上的益處，例如在切割製程中防止晶片隅角處的層發生剝離。在其他實施例中，在密封環300中可省略CSR結構400。此外，密封環300可具有非矩形形狀。在本實施例中，密封環300完全環繞電路區200。在其他實施例中，密封環300可在經選擇的層中的經選擇的位置提供多個開口，以使得電路區200與圖1A中未示出的其他電路區之間能夠進行內連。
參照區域B的放大圖，電路區200包括沿「X」方向縱向地定向（oriented lengthwise）的多個半導體層（semiconductor layer）204及多個虛設鰭片（dummy fin）232，且更包括沿「Y」方向縱向地定向的多個閘極結構（gate structure）（亦稱功能性閘極結構（functional gate structure））240及多個接觸件（contact）275。上述元件形成矩陣，且多個電晶體（例如GAA電晶體）形成於半導體層204與閘極結構240之間的交叉點處。參照區域A的放大圖，密封環300包括多個半導體層304、設置於半導體層304之上的多個閘極結構（亦稱功能性閘極結構（functional gate structure））340及多個接觸件375、以及位於半導體層304之間的多個隔離結構（isolation structure）330。半導體層304、閘極結構340、多個磊晶生長半導體層（epitaxially grown semiconductor layer）（又稱EPI）360、接觸件375及隔離結構330（以及圖1B中所示的多個虛設鰭片332）中的每一者形成環繞電路區200的大致環形形狀。在此種實施例中，自俯視圖觀察時，閘極結構340的寬度窄於半導體層304的寬度。自俯視圖觀察時，閘極結構340完全設置於半導體層304的邊界內而不延伸至隔離結構330。
圖1B、圖1C、圖1D及圖1E是根據本揭露各態樣的半導體結構100的一部分分別沿圖1A所示「1-1」、「2-2」、「3-3」及「4-4」線的剖視圖。共同參照圖1B、圖1C、圖1D及圖1E，密封環300及電路區200形成於基底102上或基底102中。在本實施例中，基底102是矽基底。在各種實施例中，作為另外一種選擇，基底102可包含其他半導體材料，例如鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、或其組合。基底102可包括經摻雜的半導體層，例如P阱及/或N阱。此外，基底102可為絕緣體上半導體基底，例如絕緣體上矽（silicon on insulator，SOI）基底。
半導體層204與半導體層304可包含相同的半導體材料，例如矽、矽鍺、鍺、或其他合適的半導體材料。此外，半導體層204與半導體層304可包括藉由利用n型摻雜劑（例如，磷、砷、其他n型摻雜劑、或其組合）對半導體材料進行摻雜而形成的多個N型摻雜區；及/或藉由利用p型摻雜劑（例如，硼、銦、其他p型摻雜劑或其組合）對半導體材料進行摻雜而形成的多個P型摻雜區。
半導體結構100更包括位於電路區200中的多個隔離結構230及位於密封環300中的多個隔離結構330。隔離結構230將半導體層204彼此隔離開。隔離結構330將半導體層304彼此隔離開。在實施例中，隔離結構230與隔離結構330可由相同的製程形成，且包含相同的材料。舉例而言，隔離結構230及隔離結構330可包含氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料（舉例而言，包括矽、氧、氮、碳、或其他合適的隔離組分）、或其組合。隔離結構230及隔離結構330可包括淺溝渠隔離（shallow trench isolation，STI）、深溝渠隔離（deep trench isolation，DTI）、或其他類型的隔離。
參照圖1B及圖1C，半導體結構100更包括位於密封環300中的多個半導體層310與多個半導體層315的堆疊（stack）。半導體層310與半導體層315自基底102的表面以交錯或交替的配置形式在垂直方向上（沿Z方向）進行堆疊。參照圖1D及圖1E，半導體結構100更包括位於電路區200中的多個半導體層215的堆疊。半導體層215自基底102的表面在垂直方向上（沿Z方向）懸置。在實施例中，半導體結構100最初包括位於電路區200中的多個半導體層210（未在圖1D及圖1E中示出，而在圖3A及圖3B中示出）與半導體層215的堆疊，如同密封環300中的半導體層310與半導體層315一樣。然後，半導體層210隨後被移除，之後將對此進行進一步論述。
半導體層310（及半導體層210）的組成不同於半導體層315及半導體層215的組成，以達成蝕刻選擇性。舉例而言，半導體層310（及半導體層210）包含矽鍺，而半導體層315及半導體層215包含矽。在一些實施例中，半導體層310（及半導體層210）與半導體層315及半導體層215可包含相同的材料，但具有不同的構成原子百分數（constituent atomic percentage）。舉例而言，半導體層310（及半導體層210）與半導體層315及半導體層215可包含矽鍺，其中半導體層310（及半導體層210）具有第一矽原子百分數及/或第一鍺原子百分數，而半導體層315及半導體層215具有不同的第二矽原子百分數及/或不同的第二鍺原子百分數。本揭露設想半導體層310（及半導體層210）以及半導體層315及半導體層215包含可提供所期望蝕刻選擇性、所期望氧化速率差異及/或所期望效能特性的半導體材料（例如，使電流最大化的材料）的任何組合，所述半導體材料包括本揭露中所揭露的半導體材料中的任一者。
參照圖1B及圖1D，半導體結構100更包括位於密封環300中的多個磊晶生長半導體層（EPI）360及位於電路區200中的多個磊晶生長半導體層（EPI）260。對於n型電晶體而言，EPI 260可包含矽，且可摻雜有碳、磷、砷、其他n型摻雜劑或其組合（例如，形成Si：C磊晶源極/汲極特徵、Si：P磊晶源極/汲極特徵、或Si：C：P磊晶源極/汲極特徵）。對於p型電晶體而言，EPI 260可包含矽鍺或鍺，且可摻雜有硼、其他p型摻雜劑或其組合（例如，形成Si：Ge：B磊晶源極/汲極特徵）。EPI 360可包含與EPI 260相同的材料。
參照圖1B、圖1D及圖1E，半導體結構100更包括位於電路區200中的多個虛設鰭片（或稱隔離鰭片（isolation fin））232及位於密封環300中的多個虛設鰭片（或稱隔離鰭片）332。虛設鰭片232及虛設鰭片332分別設置於隔離結構230及隔離結構330之上。虛設鰭片232及虛設鰭片332中的每一者皆為多層結構。在本實施例中，虛設鰭片232包括介電層232a、介電層232b及介電層232c；且虛設鰭片332包括介電層332a、介電層332b及介電層332c。虛設鰭片232及虛設鰭片332可藉由相同的製程形成，且可包含相同的材料。介電層232a及介電層332a可包含低介電常數介電材料，例如包括Si、O、N及C的介電材料。低介電常數介電材料一般而言是指具有低介電常數（例如，低於氧化矽的介電常數（k~3.9））的介電材料。介電層232b及介電層332b可包含氧化矽、氮化矽、氮氧化矽、正矽酸四乙酯（tetraethylorthosilicate，TEOS）形成的氧化物、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、低介電常數介電材料、其他合適的介電材料、或其組合。介電層232c及介電層332c可包含高介電常數介電材料，例如HfO 2、HfSiO、HfSiO 4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlO x、ZrO、ZrO 2、ZrSiO 2、AlO、AlSiO、Al 2O 3、TiO、TiO 2、LaO、LaSiO、Ta 2O 3、Ta 2O 5、Y 2O 3、SrTiO 3、BaZrO、BaTiO 3（BTO）、(Ba,Sr)TiO 3（BST）、Si 3N 4、二氧化鉿-氧化鋁（HfO 2-Al 2O 3）合金、其他合適的高介電常數介電材料、或其組合。高介電常數介電材料一般而言是指具有高介電常數（例如，大於氧化矽的介電常數（k~3.9））的介電材料。虛設鰭片232與隔離結構230沿「X」方向（圖1D）及「Y」方向（圖1E）共同將半導體層204、半導體層215及EPI 260分開。在圖1A的區域B中所示的半導體結構的部分中，虛設鰭片232被示出為沿「X」方向縱向地定向，且儘管未示出，但亦存在沿「Y」方向縱向地定向的虛設鰭片232。
參照圖1B、圖1C、圖1D及圖1E，半導體結構100更包括分別位於電路區200及密封環300中的多個閘極結構240及多個閘極結構340。閘極結構240包括閘極介電層（gate dielectric layer）280及位於閘極介電層280之上的閘極電極（gate electrode）282。閘極結構240包繞半導體層215（圖1D及圖1E）以形成閘極全環繞電晶體。虛設鰭片232沿「Y」方向將閘極結構240中的一些閘極結構240分開。閘極結構340包括閘極介電層380及位於閘極介電層380之上的閘極電極382。閘極結構340設置於半導體層315與半導體層310的堆疊中的最頂層上方，且不包繞半導體層315及半導體層310。半導體層315與半導體層310的堆疊為密封環300提供穩定且堅固的結構。閘極結構340形成連續的環形形狀（參見圖1A）。作為圖1A中所繪示的實施例，閘極結構340在自俯視圖觀察時完全設置於半導體層315與半導體層310的堆疊中的最頂層的頂表面的邊界內，在自俯視圖觀察時不延伸至隔離結構330、虛設鰭片332或EPI 360。閘極結構340可具有漸縮輪廓（即，具有漸縮的側壁），其中閘極結構340的側壁可和半導體層315與半導體層310的堆疊中的最頂層的頂表面形成角度θ。在一些實施例中，角度θ可介於約88度至約90度的範圍內。在本實施例中，閘極結構240及閘極結構340各自包括高介電常數金屬閘極。舉例而言，閘極介電層280及閘極介電層380可包含高介電常數閘極介電材料，而閘極電極282及閘極電極382可包括金屬電極。半導體結構100包括以上未論述且未在圖1A至圖1E中示出的其他組件，例如內部間隔件、閘極間隔件、蝕刻終止層、接觸件、層間介電層，以下將進一步論述所述其他組件中的一些組件。
如圖1A至圖1E中所示，半導體結構100包括基底102，基底102之上具有電路區200及密封環300。電路區200包括充當GAA電晶體的源極/汲極結構的多個EPI 260。電路區200包括連接EPI 260並充當GAA電晶體的通道的多個半導體層215。電路區200包括設置於EPI 260之間並包繞半導體層215中的每一者的多個閘極結構240。密封環300包括多個EPI 360、彼此交替堆疊的半導體層310與半導體層315、以及位於半導體層310與半導體層315的最頂層之上的多個閘極結構340。半導體層310及半導體層315包含不同的材料或不同的組成。在實施例中，每一EPI 360形成自俯視圖觀察時環繞電路區200的連續環。此外，每一閘極結構340亦形成自俯視圖觀察時環繞電路區200的連續環。密封環300更包括自俯視圖觀察時形成連續環的隔離結構330與虛設鰭片332，其中自俯視圖觀察時閘極結構340及EPI 360設置於隔離結構330與虛設鰭片332之間。此外，自俯視圖觀察時，閘極結構340不與隔離結構330或虛設鰭片332交疊。
圖2是根據本揭露各態樣的用於製作半導體結構100的方法50的流程圖。本揭露設想了附加的處理。可在方法50之前、期間及之後提供附加操作，且對於方法50的附加實施例而言，可移動、替換或去除所闡述的操作中的一些操作。根據一些實施例，以下結合圖3A至圖3L來闡述方法50，圖3A至圖3L示出根據方法50的製作半導體結構100的各種步驟中半導體結構100的各種剖視圖。
在操作52處，方法50（圖2）在基底102之上的半導體層204之上形成多個半導體層210與多個半導體層215的堆疊205，且在基底102之上的半導體層304之上形成多個半導體層310與多個半導體層315的堆疊305，例如根據實施例的圖3A中所示一般。堆疊205形成於電路區200中，且堆疊305形成於密封環300中。除了位於半導體結構100的不同區域中以外，半導體層310及半導體層315分別相同於半導體層210及半導體層215。在一些實施例中，半導體層210/310及半導體層215/315以所繪示的交錯及交替的配置形式進行磊晶生長。在一些實施例中，半導體層210/310的數目（以及半導體層215/315的數目）可介於2至10的範圍內。半導體層210/310與半導體層215/315包含不同的材料、不同的構成原子百分數、不同的構成重量百分數、不同的厚度及/或不同的特性，以在將進一步論述的蝕刻製程（被稱為通道釋放製程）期間達成所期望的蝕刻選擇性。
在操作54處，方法50（圖2）藉由對半導體層215/210的堆疊及半導體層204進行圖案化來形成多個鰭片（fin）218，且藉由對半導體層315/310的堆疊及半導體層304進行圖案化來形成多個鰭片318。鰭片218沿「X」方向縱向地定向（參見圖1A），此方向是作為進出圖3B頁面的方向。鰭片318被形成為環繞電路區200的環。如圖3B中所示，鰭片218包括經圖案化的堆疊205（具有半導體層210及半導體層215）、經圖案化的半導體層204及一或多個經圖案化的硬罩幕層206；且鰭片318包括經圖案化的堆疊305（具有半導體層310及半導體層315）、經圖案化的半導體層304及一或多個經圖案化的硬罩幕層206。可藉由任何合適的方法對鰭片218及鰭片318進行圖案化。舉例而言，可使用一或多種微影製程（包括雙重圖案化製程或多重圖案化製程）對鰭片218及鰭片318進行圖案化。一般而言，雙重圖案化製程或多重圖案化製程可與微影製程及自對準製程（self-aligned process）結合，進而使得能夠產生具有例如較原本使用單一直接微影製程而獲得的節距更小的節距的圖案。舉例而言，在一個實施例中，在堆疊205/305之上形成犧牲層，且使用微影製程對犧牲層進行圖案化。使用自對準製程在經圖案化的犧牲層旁邊形成多個間隔件。然後移除犧牲層，且然後可使用其餘的間隔件或心軸（mandrel）作為用於對鰭片218/318進行圖案化的罩幕元件。舉例而言，罩幕元件可用於在堆疊205/305、半導體層204/304及基底102中蝕刻出多個凹槽，在基底102上留下鰭片218/318。蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應離子蝕刻（reactive ion etching，RIE）及/或其他合適的製程。
在操作56處，方法50（圖2）在電路區200中形成多個隔離結構230及多個虛設鰭片232，且在密封環300中形成多個隔離結構330及多個虛設鰭片332。此可能會涉及各種製程，例如圖3C至圖3E中所示一般。
參照圖3C，在實施例中，可藉由以下步驟來形成隔離結構230/330：利用絕緣材料來填充鰭片218/318之間的溝渠（例如，藉由使用化學氣相沈積（Chemical Vapor Deposition，CVD）製程或旋塗玻璃製程），實行化學機械拋光（chemical mechanical polishing，CMP）製程以移除過量的絕緣材料及/或將絕緣材料層的頂表面平坦化，以及對絕緣材料層進行回蝕以形成隔離結構230/330。
參照圖3D，在鰭片218的頂部及側壁上形成包覆層（cladding layer）231，且在鰭片318的頂部及側壁上形成包覆層331。在實施例中，包覆層231與包覆層331可包含相同的材料且可使用相同的製程來形成。舉例而言，包覆層231/331可包含SiGe，且可使用以下方法進行沈積：CVD、物理氣相沈積（physical vapor deposition，PVD）、原子層沈積（atomic layer deposition，ALD）、高密度電漿CVD（high density plasma CVD，HDPCVD）、金屬有機CVD（metal organic CVD，MOCVD）、遠程電漿CVD（remote plasma CVD，RPCVD）、電漿增強CVD（plasma enhanced CVD，PECVD）、低壓CVD（low-pressure CVD，LPCVD）、原子層CVD（atomic layer CVD，ALCVD）、大氣壓CVD（atmospheric pressure CVD，APCVD）、其他合適的方法、或其組合。仍參照圖3D，在電路區200中形成介電層232a及介電層232b，且在密封環300中形成介電層332a及介電層332b。介電層232a及介電層332a可包含相同的材料且可使用相同的製程來形成。介電層232b及介電層332b可包含相同的材料且使用相同的製程來形成。介電層232a/332a可使用以下方法進行沈積：CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他合適的方法、或其組合。介電層232b/332b可使用可流動CVD（flowable CVD，FCVD）製程或其他類型的方法進行沈積。在沈積介電層232a/332a及介電層232b/332b之後，操作56可實行CMP製程以將半導體結構100的頂表面平坦化且暴露出包覆層231及包覆層331。
參照圖3E，操作56使用選擇性蝕刻製程來使介電層232b/332b及介電層232a/332a凹陷，所述選擇性蝕刻製程對介電層232b/332b及介電層232a/332a進行蝕刻，而不（或最小程度地）對硬罩幕層206及包覆層231進行蝕刻。然後，操作56將一或多種介電材料沈積至凹槽中，並對所述一或多種介電材料實行CMP製程，以在電路區200中形成介電層232c且在密封環300中形成介電層332c。在實施例中，介電層232c/332c包含高介電常數介電材料，例如HfO 2、HfSiO、HfSiO 4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlO x、ZrO、ZrO 2、ZrSiO 2、AlO、AlSiO、Al 2O 3、TiO、TiO 2、LaO、LaSiO、Ta 2O 3、Ta 2O 5、Y 2O 3、SrTiO 3、BaZrO、BaTiO 3（BTO）、(Ba,Sr)TiO 3（BST）、Si 3N 4、二氧化鉿-氧化鋁（HfO 2-Al 2O 3）合金、其他合適的高介電常數介電材料、或其組合。
在操作58處，方法50（圖2）在電路區200中形成多個虛設閘極結構240'，且在密封環300中形成多個虛設閘極結構340'。此可能會涉及各種製程，例如圖3F至圖3G中所示一般。
參照圖3F，操作58分別使鰭片218及鰭片318凹陷（具體而言，移除硬罩幕層206）且使設置於介電層232c與介電層332c之間的包覆層231及包覆層331凹陷。然後，操作58在電路區200中沈積介電層235，且在密封環300中沈積介電層335。介電層235及介電層335可包含相同的材料，且可使用相同的製程來形成。在本實施例中，介電層235/335是虛設（或犧牲）閘極介電層，且可包含氧化矽、高介電常數介電材料、其他合適的介電材料、或其組合。介電層235/335可使用本揭露中所闡述的製程（例如ALD、CVD、PVD、其他合適的製程、或其組合）中的任一者來進行沈積。
參照圖3G，操作58在電路區200中的介電層（亦稱虛設閘極介電層）235之上沈積虛設閘極層245，且在密封環300中的介電層（亦稱虛設閘極介電層）335之上沈積虛設閘極層345。虛設閘極層245與虛設閘極層345可包含相同的材料，且可使用相同的製程來形成。在實施例中，虛設閘極層245及虛設閘極層345包含多晶矽（polysilicon or poly）。然後，操作58在電路區200中形成硬罩幕層246，且在密封環300中形成硬罩幕層346。硬罩幕層246與硬罩幕層346可包含相同的材料，且可使用相同的製程來形成。然後，操作58實行微影圖案化製程及蝕刻製程以對硬罩幕層246/346、虛設閘極層245/345及虛設閘極介電層235/335進行圖案化，以在電路區200中形成虛設閘極結構240'且在密封環300中形成虛設閘極結構340'。虛設閘極結構240'包括硬罩幕層246的部分、虛設閘極層245的部分及虛設閘極介電層235的部分。虛設閘極結構340'包括硬罩幕層346的部分、虛設閘極層345的部分及虛設閘極介電層335的部分。虛設閘極結構240'被形成為沿「Y」方向縱向地定向的線（參見圖1A），此方向是作為進出圖3G頁面的方向。換言之，虛設閘極結構240'被形成為自俯視圖觀察時橫穿（或垂直於）鰭片218。虛設閘極結構340'被形成為自俯視圖觀察時環繞電路區200的環（參見圖1A）。具體而言，每一虛設閘極結構340'均被形成為窄於下伏的鰭片318，且不延伸至鰭片318兩側上的虛設鰭片332。
操作58可進一步在虛設閘極結構240'的側壁上形成多個閘極間隔件（gate spacer）247，且在虛設閘極結構340'的側壁上形成多個閘極間隔件347（如圖3H中所示）。閘極間隔件247及閘極間隔件347藉由任何合適的製程形成，且包含介電材料。介電材料可包括矽、氧、碳、氮、其他合適的材料、或其組合（例如，氧化矽、氮化矽、氮氧化矽（SiON）、碳化矽、碳氮化矽（SiCN）、碳氧化矽（SiOC）、碳氮氧化矽（SiOCN））。舉例而言，可在虛設閘極結構240'及虛設閘極結構340'之上沈積包含矽及氮的介電層（例如氮化矽層），且隨後對所述介電層進行蝕刻（例如，非等向性蝕刻）以形成閘極間隔件247及閘極間隔件347。在一些實施例中，閘極間隔件247及閘極間隔件347包括多層結構，例如包含氮化矽的第一介電層與包含氧化矽的第二介電層。
在操作60處，方法50（圖2）藉由對鄰近閘極間隔件247的鰭片218進行蝕刻來形成多個源極/汲極（source/drain，S/D）溝渠250，且藉由對鄰近閘極間隔件347的鰭片318進行蝕刻來形成多個源極/汲極（S/D）溝渠350，例如圖3H中所示一般。舉例而言，使用一或多個蝕刻製程來移除鰭片218的源極/汲極區中的半導體層210及半導體層215，且移除鰭片318的特定區中的半導體層310及半導體層315。半導體層310及半導體層315的蝕刻與虛設鰭片332、閘極間隔件347及虛設閘極結構340'自對準。在一些實施例中，蝕刻製程移除半導體層210、半導體層215、半導體層310及半導體層315中的一些而非全部半導體層。蝕刻製程可包括乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程、或其組合。
操作60進一步在電路區200中形成多個內部間隔件（inner spacer）255，且在密封環300中形成多個內部間隔件355，例如圖3H中所示一般。舉例而言，實行第一蝕刻製程，第一蝕刻製程對由源極/汲極溝渠250暴露出的半導體層210選擇性地進行蝕刻，且最小程度地對半導體層215進行蝕刻（乃至不對半導體層215進行蝕刻），使得在半導體層215之間以及在閘極間隔件247下方的半導體層215與半導體層204之間形成多個間隙。同時，第一蝕刻製程對由源極/汲極溝渠350暴露出的半導體層310選擇性地進行蝕刻，且最小程度地對半導體層315進行蝕刻（乃至不對半導體層315進行蝕刻），使得在半導體層315之間以及在閘極間隔件347下方的半導體層315與半導體層304之間形成多個間隙。第一蝕刻製程被配置成在側向上（例如，沿「X」方向）對半導體層210/310進行蝕刻，藉此減小半導體層210/310沿「X」方向的長度。第一蝕刻製程是乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程、或其組合。然後，沈積製程在源極/汲極溝渠250/350中形成間隔件層。沈積製程被配置成確保間隔件層對以上所論述的間隙進行填充。然後實行第二蝕刻製程，第二蝕刻製程對間隔件層選擇性地進行蝕刻以形成如圖3H中所繪示的內部間隔件255及內部間隔件355，且最小程度地對其他材料層進行蝕刻（乃至不對其他材料層進行蝕刻）。在一些實施例中，內部間隔件255/355包含包括矽、氧、碳、氮、其他合適的材料、或其組合（例如，氧化矽、氮化矽、氮氧化矽、碳化矽或碳氮氧化矽）的介電材料。在一些實施例中，內部間隔件255/355包含低介電常數介電材料，例如本揭露中所闡述的低介電常數介電材料。
在操作62處，方法50（圖2）在源極/汲極溝渠250中磊晶生長多個半導體層260，且在源極/汲極溝渠350中磊晶生長多個半導體層360，例如圖3I中所示一般。半導體層260及半導體層360亦分別被稱為EPI 260及EPI 360。磊晶製程可使用CVD沈積技術（例如，氣相磊晶（vapor phase epitaxy，VPE）及/或超高真空化學氣相沈積（ultrahigh vacuum chemical vapor deposition，UHV-CVD））、分子束磊晶（molecular beam epitaxy）、其他合適的磊晶生長製程、或其組合。磊晶製程可使用與半導體層204、半導體層215、半導體層304及半導體層315的組成交互作用的氣態前驅物（gaseous precursor）及/或液態前驅物（liquid precursor）。對於n型電晶體或p型電晶體而言，EPI 260及EPI 360可分別摻雜有n型摻雜劑或p型摻雜劑。在一些實施例中，EPI 260及EPI 360可包含矽，且可摻雜有碳、磷、砷、其他n型摻雜劑、或其組合。在一些實施例中，EPI 260及EPI 360可包含矽鍺或鍺，且可摻雜有硼、其他p型摻雜劑、或其組合。在一些實施例中，EPI 260及EPI 360包括不止一個磊晶半導體層。
在操作64處，方法50（圖2）形成接觸蝕刻終止層（contact etch stop layer，CESL）269及層間介電（inter-layer dielectric，ILD）層270，例如圖3J中所示一般。CESL 269沈積於虛設鰭片232、虛設鰭片332及EPI 260、EPI 360之上，且位於閘極間隔件247及閘極間隔件347的側壁上。ILD層270沈積於CESL 269之上，且填充相對的閘極間隔件247/347之間的空間。CESL 269包含不同於ILD層270且不同於介電層232c/332c的材料。CESL 269可包含La 2O 3、Al 2O 3、SiOCN、SiOC、SiCN、SiO 2、SiC、ZnO、ZrN、Zr 2Al 3O 9、TiO 2、TaO 2、ZrO 2、HfO 2、Si 3N 4、Y 2O 3、AlON、TaCN、ZrSi、或其他合適的材料；且可藉由CVD、PVD、ALD或其他合適的方法形成。ILD層270可包含正矽酸四乙酯（TEOS）形成的氧化物、未經摻雜的矽酸鹽玻璃、經摻雜的氧化矽（例如硼磷矽酸鹽玻璃（BPSG）、摻雜氟的石英玻璃（fluoride-doped silica glass，FSG）、磷矽酸鹽玻璃（PSG））、摻雜硼的矽玻璃（boron doped silicon glass，BSG）、低介電常數介電材料、其他合適的介電材料、或其組合。可藉由PECVD（電漿增強CVD）、FCVD（可流動CVD）、或其他合適的方法來形成ILD層270。在對CESL 269及ILD層270進行沈積之後，可實行CMP製程及/或其他平坦化製程，直至到達（暴露出）虛設閘極結構240'的頂部部分（或頂表面）及虛設閘極結構340'的頂部部分（或頂表面）為止。在一些實施例中，平坦化製程移除虛設閘極結構240'的硬罩幕層246、虛設閘極結構340'的硬罩幕層346以暴露出下伏的虛設閘極層245、虛設閘極層345。
在操作66處，方法50（圖2）利用功能性閘極結構240（例如高介電常數金屬閘極）代替虛設閘極結構240'，且利用功能性閘極結構340（例如高介電常數金屬閘極）代替虛設閘極結構340'，例如圖3K中所示一般。此涉及如以下簡要闡述的各種製程。
首先，操作66使用一或多個蝕刻製程來移除虛設閘極結構240'及虛設閘極結構340'，此會在電路區200中及密封環300中形成多個閘極溝渠。蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程、或其組合。蝕刻製程被配置成選擇性地對虛設閘極結構240'/340'進行蝕刻，且最小程度地對其他結構（例如，ILD層270、閘極間隔件247/347、隔離結構230/330、虛設鰭片232/332、包覆層231/331、半導體層215/315及半導體層210/310）進行蝕刻（乃至不對其他結構進行蝕刻）。
接下來，操作66移除在電路區200中的閘極溝渠中暴露出的包覆層231。蝕刻製程可對包覆層231選擇性地進行蝕刻，且最小程度地對半導體層215/315、閘極間隔件247/347及內部間隔件255進行蝕刻（乃至不對半導體層215/315、閘極間隔件247/347及內部間隔件255進行蝕刻）。因此，半導體層210暴露於電路區200中的閘極溝渠中。在密封環300中，在操作60期間的包覆層331不被移除。半導體層315的最頂層保護下伏的層，特別是半導體層310免受此蝕刻製程。
接下來，操作66移除暴露於閘極溝渠中的半導體層210，留下懸置於半導體層204之上並與EPI 260連接的半導體層215。此製程亦被稱為通道釋放製程，且半導體層215亦被稱為通道層。蝕刻製程對半導體層210選擇性地進行蝕刻，且最小程度地對半導體層215進行蝕刻（乃至不對半導體層215進行蝕刻），且在一些實施例中，最小程度地對閘極間隔件247及/或內部間隔件255進行蝕刻（乃至不對閘極間隔件247及/或內部間隔件255進行蝕刻）。在密封環300中，半導體層315的最頂層保護下伏的層、特別是半導體層310免受此蝕刻製程。因此，密封環300中不存在通道釋放。
接下來，操作66形成包繞半導體層215中的每一者的閘極介電層280，且在閘極介電層280之上形成閘極電極282。功能性閘極結構240包括閘極介電層280及閘極電極282。相似地，操作66在半導體層315的最頂層之上形成閘極介電層380，且在閘極介電層380之上形成閘極電極382。閘極結構340包括閘極介電層380及閘極電極382。閘極介電層280及閘極介電層380可包含高介電常數介電材料，例如HfO 2、HfSiO、HfSiO 4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlO x、ZrO、ZrO 2、ZrSiO 2、AlO、AlSiO、Al 2O 3、TiO、TiO 2、LaO、LaSiO、Ta 2O 3、Ta 2O 5、Y 2O 3、SrTiO 3、BaZrO、BaTiO 3（BTO）、(Ba,Sr)TiO 3（BST）、Si 3N 4、二氧化鉿-氧化鋁（HfO 2-Al 2O 3）合金、其他合適的高介電常數介電材料、或其組合。可藉由化學氧化（chemical oxidation）、熱氧化（thermal oxidation）、原子層沈積（ALD）、化學氣相沈積（CVD）及/或其他合適的方法來形成閘極介電層280及閘極介電層380。在一些實施例中，閘極結構240/340更包括位於閘極介電層280/380與半導體層215/315之間的介面層（interfacial layer）。介面層可包含二氧化矽、氮氧化矽、或其他合適的材料。在一些實施例中，閘極電極282包括n型功函數層（work function layer）或p型功函數層及金屬填充層（metal filler layer）。舉例而言，n型功函數層可包含具有足夠低的有效功函數的金屬，例如鈦、鋁、碳化鉭、氮碳化鉭、氮化鉭矽、或其組合。舉例而言，p型功函數層可包含具有足夠大的有效功函數的金屬，例如氮化鈦、氮化鉭、釕、鉬、鎢、鉑、或其組合。舉例而言，金屬填充層可包含鋁、鎢、鈷、銅及/或其他合適的材料。在實施例中，閘極電極382不包括功函數層，乃因密封環中不存在功能性電晶體。舉例而言，閘極電極382可包含鋁、鎢、鈷、銅及/或其他合適的材料。可藉由CVD、PVD、濺鍍及/或其他合適的製程形成閘極電極282及閘極電極382的各種層。由於閘極結構240及閘極結構340包括高介電常數介電層及金屬層，因此閘極結構240及閘極結構340亦被稱為高介電常數金屬閘極。
在操作68處，方法50（圖2）實行進一步的製作。舉例而言，方法50蝕刻出多個接觸孔（contact hole）以暴露出EPI 260及EPI 360中的一些EPI，且形成多個接觸件275以電性連接至EPI 260並且形成多個接觸件375以電性連接至EPI 360，例如圖3L中所示一般。在電路區200中，在閘極結構240的兩側上形成一對接觸件275。由於密封環300中的結構不用於形成功能性電路，因此不需要在閘極結構340的兩側上形成一對接觸件375。密封環300中結構的設計考量聚焦於在接觸件375上所建立的多個內連線的多個金屬層的「壁（wall）」的機械強度。半導體層304一側上的單個但更寬的接觸件375會提供更強的基礎支撐。密封環300中的接觸件375的寬度Ws與電路區200中的接觸件275的寬度Wc之間的比率可介於約2：1至約6：1的範圍內。若所述比率小於2：1，則接觸件375無法具有用於提供所期望機械強度的足夠的著落面積（landing area）。若所述比率大於6：1，則接觸件375可能會太靠近閘極結構340的邊緣，且上覆不精確（overlaying inaccuracy）可能帶來製作風險。
方法50可分別在接觸件275與EPI 260之間以及接觸件375與EPI 360之間形成多個矽化物層（silicide layer）272/372。矽化物層272/372可包含矽化鈦（TiSi）、矽化鎳（NiSi）、矽化鎢（WSi）、鎳-鉑矽化物（NiPtSi）、鎳-鉑-鍺矽化物（NiPtGeSi）、鎳-鍺矽化物（NiGeSi）、矽化鐿（YbSi）、矽化鉑（PtSi）、矽化銥（IrSi）、矽化鉺（ErSi）、矽化鈷（CoSi）、或其他合適的化合物。接觸件275及接觸件375可包括導電障壁層（conductive barrier layer）及位於導電障壁層之上的金屬填充層。導電障壁層可包含鈦（Ti）、鉭（Ta）、鎢（W）、鈷（Co）、釕（Ru）或導電氮化物（例如，氮化鈦（TiN）、氮化鈦鋁（TiAlN）、氮化鎢（WN）、氮化鉭（TaN）、或其組合），且可藉由CVD、PVD、ALD及/或其他合適的製程形成。金屬填充層可包含鎢（W）、鈷（Co）、鉬（Mo）、釕（Ru）或其他金屬，且可藉由CVD、PVD、ALD、鍍覆或其他合適的製程形成。方法50可實行製程中端（MEOL）處理及製程後端（BEOL）處理。舉例而言，方法50可形成連接至閘極結構240/340的多個閘極通孔（gate via）、形成連接至接觸件275/375的多個接觸通孔（contact via）、且形成具有嵌入於多個介電層中的多個配線（wire）及多個通孔（via）的一或多個內連線層（interconnect layer）。所述一或多個內連線層連接各種電晶體的閘極電極、源極電極及汲極電極以及電路區200中的其他電路，以部分地或整體地形成積體電路。所述一或多個內連線層亦形成密封環300的一部分。方法50亦可在內連線層之上形成（多個）鈍化層（passivation layer）。
圖3M示出半導體結構100的一部分沿圖1A所示「1-1」線的局部剖視圖，其示出由虛設鰭片332及隔離結構330分開的兩個子密封環（sub seal ring）412。圖3M中所繪示的局部剖視圖更接近於本揭露中所闡述的裝置的實際形狀。圖3M中的實施例的諸多態樣相同或相似於圖1A至圖1C及圖3L中所繪示的態樣。為易於理解，會重複使用參考編號，且在下文中將不再對該些元件的細節予以贅述。半導體層304、閘極結構340、EPI 360、接觸件375、及隔離結構330、以及虛設鰭片332中的每一者形成環繞電路區200的大致環形形狀。閘極結構340自俯視圖觀察時完全設置於半導體層304的邊界內而不延伸至隔離結構330。如所繪示般，閘極結構340的寬度可小於兩個EPI 360之間的距離，使得最上部的半導體層315的頂表面暴露於閘極結構340的兩側上且與CESL 269直接接觸。此外，閘極結構340不設置於各個半導體層304的中間，而是更靠近一個EPI 360，其在另一邊留下更大的空間以形成相對較大的EPI 360。相對較大的EPI 360會提供更多的機械支撐以形成相對較大的接觸件375。如所繪示般，接觸件375亦沈積於虛設鰭片332的頂表面的一部分上。在所繪示的實施例中，更靠近閘極結構340的EPI 360沿「X」方向具有較小的寬度E1，而遠離閘極結構340的另一EPI 360沿「X」方向具有較大的寬度E2。更寬的EPI 360亦具有更大的體積，且在「Z」方向上亦可更深。在密封環300中，寬度E2與寬度E1之間的比率可介於約1：1至約8：1的範圍內。若所述比率小於1：1，則EPI 360無法具有用於提供所期望的機械強度的足夠的著落面積。若所述比率大於8：1，則閘極結構340可能會太靠近半導體層304的邊緣，且上覆不精確可能會帶來在替換閘極製程期間暴露出閘極溝渠中的犧牲層的側壁的風險。
圖4A是根據本揭露另一實施例的半導體結構100的俯視平面圖。圖4B及圖4C是根據本揭露各態樣的半導體結構100的一部分的分別沿圖4A所示「5-5」及「6-6」線的剖視圖。此實施例中的電路區200相同於圖1A中所示實施例中的電路區200。此實施例中的密封環300相似於圖1A中所示實施例中的密封環300，此實施例與圖1A中所示實施例的不同之處如下所述。
在圖4A至圖4C中所繪示的實施例中，閘極結構340是形成環繞電路區200的多個分立環（discrete ring）的多個段（segment），而非如圖1A至圖1E的實施例中的多個連續環。閘極結構340沿「X」方向及「Y」方向兩者均彼此分開。閘極結構340自俯視圖觀察時窄於下伏的半導體層304。此外，ILD層270被形成為自俯視圖觀察時環繞每一閘極結構340。圖4B中所示的密封環300相同於圖1B中所示的密封環300。圖4C中所示的密封環300相似於圖1C中所示的密封環300，但亦存在一些不同之處。在圖4C中所繪示的實施例中，EPI 360形成於同一分立環的閘極結構340之間。此實施例中的半導體結構100的其他特徵相同於圖1A至圖1E中所示的實施例。
圖4A至圖4C中所示的半導體結構100可藉由方法50的實施例形成。舉例而言，在操作58期間，將虛設閘極結構340'形成為環繞電路區200的多個分立環的多個段，且在虛設閘極結構340'的所有四個側壁上形成多個閘極間隔件347及ILD層270。然後，在操作60期間，將溝渠蝕刻至堆疊305中，且與虛設閘極結構340'及閘極間隔件347自對準。方法50的其他操作可相同於以上參照圖2及圖3A至圖3M所論述者。
圖5示出根據實施例的半導體結構100在圖1A及圖4A所示區域A中的橫截面。密封環300包括子密封環412a、子密封環412b、子密封環412c及子密封環412d。圖1A至圖1E及圖4A至圖4C中所示的實施例可在被表示為在層416中實施，所述層416包括半導體層315與半導體層310的堆疊305、EPI 360、虛設鰭片332、閘極結構340等等。
子密封環412a、子密封環412b、子密封環412c及子密封環412d中的每一者包括一或多個導電特徵（conductive feature）418。導電特徵418可包括在垂直方向上連接的多個導體，且可包含經摻雜的半導體、金屬、導電氮化物、導電氧化物或其他類型的導電材料。舉例而言，導電特徵418可包括EPI 360、接觸件375、閘極通孔等。在導電特徵418之上，子密封環412a、子密封環412b、子密封環412c及子密封環412d中的每一者更包括彼此堆疊且由多個金屬通孔452在垂直方向上連接的多個金屬層451。金屬層451及金屬通孔452可包含銅、銅合金、或其他導電材料，且可使用鑲嵌製程或雙鑲嵌製程（dual damascene process）形成。金屬層451及金屬通孔452中的每一者可包括環繞金屬核心（例如銅）的導電障壁層（例如TiN或TaN）。在實施例中，金屬層451中的每一者被形成為環繞電路區200的環或類似於環的結構（例如實質上方形的環）。在本實施例中，子密封環412a及子密封環412c中的每一者更包括鋁接墊（aluminum pad）464。
導電特徵418、金屬層451及金屬通孔452嵌入於多個介電層410中。介電層410可包含氧化矽、氮化矽、氮氧化矽、低介電常數介電材料、超低介電常數（extreme low-k，ELK）介電材料、或其他合適的介電材料（例如，包括矽、氧、氮、碳或其他合適的隔離組分）、或其組合。半導體結構100更包括位於介電層410之上的鈍化層460及位於鈍化層460之上的另一鈍化層462。鋁接墊464中的每一者包括設置於鈍化層460之上的頂部部分（top portion）以及穿透鈍化層460且電性連接至子密封環412a及子密封環412c的底部部分（bottom portion）。在實施例中，鋁接墊464中的每一者被形成為環繞電路區200的環形形狀。可在形成暴露於電路區200的頂表面上的多個接合接墊（bond pad）（未示出）的同時形成鋁接墊464。鈍化層462設置於鈍化層460及鋁接墊464之上。鈍化層460及鈍化層462可由氧化物、氮化物、及其組合形成，且可由相同或不同的材料形成。子密封環412a至子密封環412d中的每一者均為自基底102延伸至上部的金屬層451及鋁接墊464的垂直壁（vertical wall）的形式。
半導體結構100更包括位於密封環300與電路區200之間的組裝隔離（assembly isolation）170。組裝隔離170包括隔離結構（例如淺溝渠隔離）330。在一些實施例中，半導體結構100可包括位於組裝隔離170中的各種虛設線（dummy line）及各種虛設通孔（dummy via）。在實施例中，半導體結構100可在密封環300外側包括與密封環300的結構相同或相似的其他密封環。作為另外一種選擇或附加地，半導體結構100可包括環繞密封環300的多個切割道（scribe line）。
儘管不旨在進行限制，然而本揭露的實施例提供以下優點中的一或多者。舉例而言，本揭露實施例提供具有密封環結構的半導體結構。使用與GAA製作製程相容的製程來形成密封環結構。在實施例中，密封環包括半導體層的堆疊及直接設置於半導體層的堆疊上方的閘極結構。半導體層的堆疊不經歷對半導體結構的電路區中的半導體層實行的通道釋放製程，由此為密封環提供穩定且堅固的基礎。閘極結構可為多個連續環或多個分立環的多個段。本揭露實施例可輕易地整合於現有的半導體製造製程中。
在一個實例性態樣中，本揭露是有關於一種方法。所述方法包括：提供具有基底以及在所述基底上方交替地彼此堆疊的多個第一半導體層及多個第二半導體層的結構；對所述多個第一半導體層及所述多個第二半導體層進行蝕刻以在所述結構的密封環區中形成第一連續環；在所述密封環區中鄰近所述第一連續環形成隔離結構；形成虛設閘極結構，所述虛設閘極結構直接設置於所述第一連續環上方且在自俯視圖觀察時完全位於所述第一連續環的邊界內；生長夾置所述虛設閘極結構的第一磊晶特徵與第二磊晶特徵；移除所述虛設閘極結構進而形成閘極溝渠，所述閘極溝渠暴露出所述多個第一半導體層的最頂層且不暴露出所述多個第一半導體層的側表面及所述多個第二半導體層的側表面；以及在所述閘極溝渠中沈積閘極結構。在一些實施例中，所述方法更包括實行蝕刻製程，其中所述多個第一半導體層的所述最頂層保護所述第一連續環中的所述多個第二半導體層免受蝕刻製程。在一些實施例中，所述第一連續環環繞所述結構的電路區。在一些實施例中，所述隔離結構形成第二連續環。在一些實施例中，所述第一磊晶特徵與所述第二磊晶特徵分別形成第三連續環與第四連續環。在一些實施例中，所述閘極結構形成另一連續環。在一些實施例中，所述閘極結構自所述俯視圖觀察時是分立環的段。在一些實施例中，所述方法更包括在所述段的四個側壁上沈積層間介電層。在一些實施例中，所述閘極結構與所述第一磊晶特徵分開第一距離，且與所述第二磊晶特徵分開第二距離，所述第一距離小於所述第二距離。在一些實施例中，所述方法更包括在所述第二磊晶特徵上形成接觸件，而所述第一磊晶特徵上不存在接觸件。
在另一實例性態樣中，本揭露是有關於一種方法。所述方法包括：提供具有基底以及在所述基底上方交替地彼此堆疊多個第一半導體層及多個第二半導體層的結構；對所述多個第一半導體層及第所述多個二半導體層進行蝕刻以在所述結構的電路區中形成鰭片結構且在所述結構的密封環區中形成第一連續環，其中所述第一連續環環繞所述電路區；形成橫穿所述鰭片結構的第一閘極結構；形成第二閘極結構，所述第二閘極結構直接設置於所述第一連續環上方且在自俯視圖觀察時完全位於所述第一連續環的邊界內；生長夾置所述第一閘極結構的第一磊晶特徵與第二磊晶特徵；生長夾置所述第二閘極結構的第三磊晶特徵與第四磊晶特徵；以及形成多個接觸件，所述多個接觸件各自在所述第一磊晶特徵、所述第二磊晶特徵及所述第三磊晶特徵中的每一者上，但不在所述第四磊晶特徵上。在一些實施例中，所述第一磊晶特徵與所述第二磊晶特徵具有實質上相同的體積，且所述第三磊晶特徵大於所述第四磊晶特徵。在一些實施例中，所述第三磊晶特徵上的所述接觸件具有較所述第一磊晶特徵上的所述接觸件及所述第二磊晶特徵上的所述接觸件中的每一者更大的寬度。在一些實施例中，所述第二閘極結構形成第二連續環。在一些實施例中，所述第二閘極結構自所述俯視圖觀察時是分立環的段。在一些實施例中，所述方法更包括：形成多個第一隔離結構在所述鰭片結構的兩側上；以及在所述密封環區中鄰近所述第一連續環形成第二隔離結構，其中所述第二隔離結構形成第二連續環。
在再一實例性態樣中，本揭露是有關於一種半導體結構。所述半導體結構包括：基底；電路區，位於所述基底之上，所述電路區包括電晶體的兩個源極/汲極結構、多個第一半導體層連接所述兩個源極/汲極結構、以及第一閘極結構設置於所述兩個源極/汲極結構之間且包繞所述多個第一半導體層中的每一者；以及密封環，位於所述基底之上且環繞所述電路區，所述密封環包括兩個磊晶生長的半導體結構、多個第二半導體層、多個第三半導體層、以及第二閘極結構。所述多個第二半導體層與所述多個第三半導體層交替地彼此堆疊以形成層堆疊，所述層堆疊形成環繞所述電路區的連續環，所述層堆疊的最頂層是所述多個第三半導體層中的一者，且所述第二閘極結構設置於所述兩個磊晶生長的半導體結構之間且位於層堆疊的所述最頂層上方以及自俯視圖觀察時位於所述層堆疊的邊界內。所述多個第一半導體層與所述多個第三半導體層包含第一半導體材料，且所述多個第二半導體層包含不同於所述第一半導體材料的第二半導體材料。在一些實施例中，所述第二閘極結構形成自所述俯視圖觀察時的第二連續環。在一些實施例中，所述第二閘極結構自俯視圖觀察時是分立環的段。在一些實施例中，所述密封環的所述兩個磊晶生長的半導體結構具有不同的體積。
前述內容概述了若干個實施例的特徵，以使此項技術中具有通常知識者可更佳地理解本揭露的態樣。此項技術中具有通常知識者應理解，他們可輕易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本揭露中所介紹的實施例相同的目的及/或達成與本揭露中所介紹的實施例相同的優點。此項技術中具有通常知識者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。
1-1、2-2、3-3、4-4、5-5、6-6:線 50:方法 52、54、56、58、60、62、64、66、68:操作 100:半導體結構 102:基底 170:組裝隔離 200:電路區 204、304:半導體層 205、305:堆疊 206、246、346:硬罩幕層 210、215、310、315:半導體層 218、318:鰭片 230、330:隔離結構 231、331:包覆層 232、332:虛設鰭片 232a、232b、332a、332b、232c、332c、410:介電層 235、335:虛設閘極介電層/介電層 240、340:閘極結構/功能性閘極結構 240'、340':虛設閘極結構 245、345:虛設閘極層 247、347:閘極間隔件 250、350:源極/汲極（S/D）溝渠 255、355:內部間隔件 260、360:磊晶生長半導體層/EPI/半導體層 269:接觸蝕刻終止層（CESL） 270:層間介電（ILD）層 272、372:矽化物層 275、375:接觸件 280、380:閘極介電層 282、382:閘極電極 300:密封環 315:半導體層 400:隅角密封環（CSR）結構 412、412a、412b、412c、412d:子密封環 416:層 418:導電特徵 451:金屬層 452:金屬通孔 460、462:鈍化層 464:鋁接墊 A、B:區域 E1、E2、Wc、Ws:寬度 X、Y、Z:方向 θ:角度
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露。應強調的是，根據行業中的標準慣例，各種特徵並非按比例繪製，而是僅用於例示目的。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A是根據本揭露各態樣的具有密封環的半導體結構的俯視平面圖。 圖1B、圖1C、圖1D及圖1E分別是根據本揭露各態樣的圖1A所示半導體結構的沿圖1A所示「1-1」、「2-2」、「3-3」及「4-4」線的剖視圖。 圖2是製作圖1A、圖4A及圖7所示半導體結構的方法的流程圖。 圖3A、圖3B、圖3C、圖3D、圖3E、圖3F、圖3G、圖3H、圖3I、圖3J、圖3K、圖3L及圖3M是根據本揭露各態樣的根據圖2所示方法的實施例的在製作階段期間半導體結構的剖視圖。 圖4A是根據本揭露各態樣的具有密封環的半導體結構的俯視平面圖。 圖4B及圖4C分別是根據本揭露各態樣的圖4A所示半導體結構的沿圖4A所示「5-5」及「6-6」線的剖視圖。 圖5示出根據本揭露實施例的圖1A及圖4A中所示的半導體結構的各種層的剖視圖。
1-1、2-2、3-3、4-4:線
100:半導體結構
200:電路區
204、304:半導體層
330:隔離結構
232:虛設鰭片
240、340:閘極結構/功能性閘極結構
275、375:接觸件
300:密封環
400:隅角密封環(CSR)結構
A、B:區域
X、Y:方向

Claims (20)

  1. 一種方法，包括： 提供具有基底以及在所述基底上方交替地彼此堆疊的多個第一半導體層及多個第二半導體層的結構； 對所述多個第一半導體層及所述多個第二半導體層進行蝕刻以在所述結構的密封環區中形成第一連續環； 在所述密封環區中鄰近所述第一連續環形成隔離結構； 形成虛設閘極結構，所述虛設閘極結構直接設置於所述第一連續環上方且在自俯視圖觀察時完全位於所述第一連續環的邊界內； 生長夾置所述虛設閘極結構的第一磊晶特徵與第二磊晶特徵； 移除所述虛設閘極結構，進而形成閘極溝渠，所述閘極溝渠暴露出所述多個第一半導體層的最頂層且不暴露出所述多個第一半導體層的側表面及所述多個第二半導體層的側表面；以及 在所述閘極溝渠中沈積閘極結構。
  2. 如請求項1所述的方法，更包括： 實行蝕刻製程，其中所述多個第一半導體層的所述最頂層保護所述第一連續環中的所述多個第二半導體層免受所述蝕刻製程。
  3. 如請求項1所述的方法，其中所述第一連續環環繞所述結構的電路區。
  4. 如請求項1所述的方法，其中所述隔離結構形成第二連續環。
  5. 如請求項4所述的方法，其中所述第一磊晶特徵與所述第二磊晶特徵分別形成第三連續環與第四連續環。
  6. 如請求項1所述的方法，其中所述閘極結構形成另一連續環。
  7. 如請求項1所述的方法，其中所述閘極結構自所述俯視圖觀察時是分立環的段。
  8. 如請求項7所述的方法，更包括： 在所述段的四個側壁上沈積層間介電層。
  9. 如請求項1所述的方法，其中所述閘極結構與所述第一磊晶特徵分開第一距離，且與所述第二磊晶特徵分開第二距離，其中所述第一距離小於所述第二距離。
  10. 如請求項9所述的方法，更包括： 在所述第二磊晶特徵上形成接觸件，而所述第一磊晶特徵上不存在接觸件。
  11. 一種方法，包括： 提供具有基底以及在所述基底上方交替地彼此堆疊多個第一半導體層及多個第二半導體層的結構； 對所述多個第一半導體層及所述多個第二半導體層進行蝕刻以在所述結構的電路區中形成鰭片結構且在所述結構的密封環區中形成第一連續環，其中所述第一連續環環繞所述電路區； 形成橫穿所述鰭片結構的第一閘極結構； 形成第二閘極結構，所述第二閘極結構直接設置於所述第一連續環上方且在自俯視圖觀察時完全位於所述第一連續環的邊界內； 生長夾置所述第一閘極結構的第一磊晶特徵與第二磊晶特徵； 生長夾置所述第二閘極結構的第三磊晶特徵與第四磊晶特徵；以及 形成接觸件，所述多個接觸件各自在所述第一磊晶特徵、所述第二磊晶特徵及所述第三磊晶特徵中的每一者上，但不在所述第四磊晶特徵上。
  12. 如請求項11所述的方法，其中所述第一磊晶特徵與所述第二磊晶特徵具有實質上相同的體積，且其中所述第三磊晶特徵大於所述第四磊晶特徵。
  13. 如請求項11所述的方法，其中所述第三磊晶特徵上的所述接觸件具有較所述第一磊晶特徵上的所述接觸件及所述第二磊晶特徵上的所述接觸件中的每一者更大的寬度。
  14. 如請求項11所述的方法，其中所述第二閘極結構形成第二連續環。
  15. 如請求項11所述的方法，其中所述第二閘極結構自所述俯視圖觀察時是分立環的段。
  16. 如請求項11所述的方法，更包括： 在所述鰭片結構的兩側上形成多個第一隔離結構；以及 在所述密封環區中鄰近所述第一連續環形成第二隔離結構，其中所述第二隔離結構形成第二連續環。
  17. 一種半導體結構，包括： 基底； 電路區，位於所述基底之上，其中所述電路區包括電晶體的兩個源極/汲極結構、連接所述兩個源極/汲極結構的多個第一半導體層、以及設置於所述兩個源極/汲極結構之間且包繞所述多個第一半導體層中的每一者的第一閘極結構；以及 密封環，位於所述基底之上且環繞所述電路區，其中所述密封環包括兩個磊晶生長的半導體結構、多個第二半導體層、多個第三半導體層、以及第二閘極結構， 其中所述多個第二半導體層與所述多個第三半導體層交替地彼此堆疊以形成層堆疊，所述層堆疊形成環繞所述電路區的連續環，所述層堆疊的最頂層是所述多個第三半導體層中的一者，且所述第二閘極結構設置於所述兩個磊晶生長的半導體結構之間且位於所述層堆疊的所述最頂層上方以及自俯視圖觀察時位於所述層堆疊的邊界內，其中所述多個第一半導體層與所述多個第三半導體層包含第一半導體材料，且所述多個第二半導體層包含不同於所述第一半導體材料的第二半導體材料。
  18. 如請求項17所述的半導體結構，其中所述第二閘極結構形成自所述俯視圖觀察時的第二連續環。
  19. 如請求項17所述的半導體結構，其中所述第二閘極結構自所述俯視圖觀察時是分立環的段。
  20. 如請求項17所述的半導體結構，其中所述密封環的所述兩個磊晶生長的半導體結構具有不同的體積。
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