TW202403742A - 記憶裝置與記憶系統 - Google Patents

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Abstract

實施方式提供一種提高記憶裝置的動作特性的記憶裝置及記憶系統。實施方式的記憶裝置包括：第一記憶庫，包括第一記憶單元；第二記憶庫，包括第二記憶單元；以及緩衝電路，暫時儲存資料，在針對第一記憶單元的讀出序列時，第一記憶庫自第一記憶單元感測第一訊號，在感測到第一訊號之後，將第一記憶單元設定為重置狀態，並自重置狀態的所述第一記憶單元感測第二訊號，基於第一訊號以及所述第二訊號，確定第一記憶單元所儲存的第一資料，將第一資料保存於緩衝電路，第二記憶庫將緩衝電路內的第一資料寫入第二記憶單元。

Description

記憶裝置與記憶系統
[相關申請案的參照]
本申請案享有以日本專利申請案2022-100915號（申請日：2022年6月23日）、美國專利申請案18/180021（申請日：2023年3月7日）、歐洲專利申請案23161435.5（申請日：2023年3月13日）、及德國專利申請案102023202236.2（申請日：2023年3月13日）為基礎申請案的優先權。本申請案藉由參照該些基礎申請案而包含基礎申請案的全部內容。
本發明的實施方式是有關於一種記憶裝置與記憶系統。
已知有將如磁阻效應元件般的可變電阻元件用於記憶元件的記憶裝置。
本發明所欲解決的課題是提供一種提高記憶裝置的動作特性的記憶裝置及記憶系統。
實施方式的記憶裝置包括：第一記憶庫，包括第一記憶單元；第二記憶庫，包括第二記憶單元；以及緩衝電路，暫時儲存資料，且在針對所述第一記憶單元的讀出序列時，所述第一記憶庫自所述第一記憶單元感測第一訊號，在感測到所述第一訊號之後，將所述第一記憶單元設定為重置狀態，並自所述重置狀態的所述第一記憶單元感測第二訊號，基於所述第一訊號以及所述第二訊號，確定所述第一記憶單元所儲存的第一資料，將所述第一資料保存於所述緩衝電路，所述第二記憶庫將所述緩衝電路內的所述第一資料寫入所述第二記憶單元。
以下，參照圖式，對本實施方式進行詳細的說明。於以下的說明中，對具有同一功能及結構的部件標註同一符號。
另外，於以下的各實施方式中，於末尾標註了帶有用於區分的數字/英文字母的參照符號的構成元件（例如，電路、配線、各種電壓以及訊號等）可不相互區分的情況下，使用省略了末尾的數字/英文字母的記載（參照符號）。
＜實施方式＞ 參照圖1至圖14中的（a）及（b）對實施方式的記憶裝置與記憶系統進行說明。
（1）結構例 參照圖1至圖7，對實施方式的記憶裝置與記憶系統的結構例進行說明。
（1-1）整體結構 圖1是用於說明本實施方式的記憶系統的示意圖。
如圖1所示，本實施方式的記憶系統（以下，亦稱為記憶模組）MM電連接於主機裝置9。
本實施方式的記憶裝置1在記憶模組MM內電連接於控制器（亦稱為記憶控制器或亦簡稱為控制器）2。記憶裝置1儲存資料。
控制器2可指示記憶裝置1進行資料的寫入、資料的讀出、及資料的刪除。控制器2對記憶裝置1內的記憶空間（位址空間）進行管理。例如，控制器2對用於管理記憶裝置1的記憶空間中的多個位址的資訊（以下稱為管理表）TBL進行保持。例如，控制器2包括儲存管理表TBL的記憶體200。
例如，控制器2對記憶裝置1中的響應於指令的各位址的寫入次數（及讀出次數）進行監視。控制器2將監視的結果反映至管理表TBL。
主機裝置9可要求及指示記憶模組MM進行針對記憶裝置1的資料的寫入、自記憶裝置1的資料的讀出、及記憶裝置1內的資料的刪除等。 例如，記憶模組MM在與主機裝置9之間進行資料等的通訊。
主機裝置9根據對記憶模組MM要求的動作，將指令位址訊號CA發送至控制器2。
控制器2可根據指令位址訊號CA，識別由主機裝置9要求的動作（應執行的動作）及動作的對象（位址）。
控制器2將響應訊號RSP發送至主機裝置9。響應訊號RSP表示記憶模組MM及記憶裝置1的動作的狀態。例如，在讀出序列中，主機裝置9可根據響應訊號RSP來要求自記憶模組MM的資料的讀出。
資料DQ1在控制器2與主機裝置9之間傳輸。資料DQ1是一位元訊號的集合。
例如，各種關於錯誤檢測及修正的訊號（資訊）隨同資料DQ1在控制器2與主機裝置9之間傳輸。
控制器2基於來自主機裝置9的指令位址訊號CA而生成指令CMD及位址ADR。控制器2將指令CMD及位址ADR發送至記憶裝置1。
記憶裝置1對位址ADR所示的動作對象執行基於指令CMD的動作。
資料DQ2在記憶裝置1與控制器2之間傳輸。資料DQ2是一位元訊號的集合。
本實施方式的記憶裝置1是非易失性隨機存取記憶體。例如，本實施方式的記憶裝置1是MRAM（磁阻（Magnetoresistive）隨機存取記憶體（random access memory，RAM））。
（1-2）記憶裝置1的結構例 參照圖2及圖3，對本實施方式的記憶裝置1的內部結構進行說明。
圖2是表示本實施方式的記憶裝置1的晶片的內部佈局的平面圖。
如圖2所示，本實施方式記憶裝置1包括：多個記憶庫BK（BK＜0＞、BK＜1＞、···、BK＜15＞）、外圍電路PERI及輸入輸出區域IO。
各記憶庫BK對資料進行儲存。多個記憶庫BK中的各者構成為各記憶庫BK能夠相互獨立地執行動作。
各記憶庫BK被分割為夾著配線區域IA的兩個區域R1、R2，設置於晶片內。各記憶庫BK的兩個區域R1、R2經由配線區域IA內的配線而電連接。
以下，各記憶庫BK亦稱為核心電路。多個記憶庫BK的集合亦稱為記憶核心。
配線區域IA包括將多個記憶庫BK與外圍電路PERI連接的多條配線。
外圍電路PERI包括用於控制記憶庫BK的動作的多個電路。例如，外圍電路PERI包括記憶庫緩衝電路17。
記憶庫緩衝電路17暫時儲存輸入至記憶庫BK的資料、及自記憶庫BK輸出的資料。記憶庫緩衝電路17設置於記憶庫BK的附近。記憶庫緩衝電路17共同連接於多個記憶庫BK。記憶庫緩衝電路17包括與記憶庫BK對應地分割成的兩個電路區域Ra、Rb。
輸入輸出區域IO包括用於記憶裝置1與控制器2進行通訊的多個端子P1、P2、P3、P4、P5、P6。
對多個端子P1、P2、P3、P4、P5、P6的各者，供給對應的訊號CMD、訊號ADR、訊號DQ2、訊號CLK及電壓VDD、電壓VSS。
圖3是表示本實施方式的記憶裝置1的內部結構的一例的框圖。
如圖3所示，記憶裝置1包括作為用於控制多個記憶庫BK的動作的外圍電路（CMOS電路）PERI的介面電路11、列解碼器12、行解碼器13、電壓生成電路15、時鐘生成電路16、記憶庫緩衝電路17、及控制電路19等。
多個記憶庫BK（BK＜0＞、BK＜1＞、···、BK＜m-1＞）中的各者至少包括記憶單元陣列100。m是2以上的整數。例如，m是16。記憶單元陣列100包括多個記憶單元MC、多條字元線WL及多條位元線BL。記憶單元MC連接於字元線WL及位元線BL。記憶單元MC可儲存一位元以上的資料。
記憶庫10及記憶單元陣列100的內部結構的詳細情況將後述。
介面電路11作為記憶裝置1與控制器2之間的介面發揮功能。
介面電路11自控制器2接收指令CMD及位址ADR。介面電路11將指令CMD發送至控制電路19。介面電路11將位址ADR發送至列解碼器12及行解碼器13。
介面電路11自控制器2接收要寫入至記憶單元陣列100的資料。介面電路11將自記憶單元陣列100讀出的資料發送至控制器2。
以下，寫入記憶單元陣列100的資料稱為寫入資料。自記憶單元陣列100讀出的資料稱為讀出資料。
列解碼器12接收來自介面電路11的位址ADR。列解碼器12對位址ADR中所包括的列位址進行解碼。列解碼器12將表示列位址的解碼結果的解碼訊號發送至記憶庫BK。
行解碼器13接收來自介面電路11的位址ADR。行解碼器13對位址ADR中所包括的行位址進行解碼。行解碼器13將表示行位址的解碼結果的解碼訊號發送至記憶庫BK。
電壓生成電路15生成用於執行記憶裝置1的動作序列的各種電壓。電壓生成電路15將生成的電壓供給至對應的記憶庫BK及各電路11、12、13、16、17、19。
時鐘生成電路16接收來自控制器2（或主機裝置9）的外部時鐘CLK。
時鐘生成電路16基於外部時鐘CLK生成在記憶裝置1的內部使用的內部時鐘CLKi。時鐘生成電路16將生成的內部時鐘CLKi發送至控制電路19及/或各電路11、12、13、17。
記憶庫緩衝電路17可暫時儲存自各記憶庫BK讀出的資料及要寫入各記憶庫BK的資料。例如，記憶庫緩衝電路17可儲存至少一頁的資料大小的資料。例如，記憶庫緩衝電路17包括多個緩衝器171。各緩衝器171可儲存一位元的資料。記憶庫緩衝電路17亦被稱為緩衝電路或頁緩衝電路。
控制電路（亦稱為定序器、狀態機或者內部控制器）19對記憶裝置1內的各電路BK、11、12、13、15、16、17的動作進行控制。控制電路19可對來自介面電路11的指令CMD進行解碼。控制電路19為了執行指令CMD所示的動作序列，與內部時鐘CLKi同步地使各電路BK、11、12、13、15、16、17運作。
（1-3）記憶庫的結構例 參照圖4至圖7，對本實施方式的記憶裝置1的記憶庫BK的結構例進行說明。
圖4是表示本實施方式的記憶裝置1中的某一記憶庫BK的內部結構的框圖。
如圖4所示，記憶庫BK包括記憶單元陣列100、列控制電路110、行控制電路120、驅動器電路130、及感測放大器電路140等。
多個記憶單元MC在記憶單元陣列100中以矩陣狀配置。各記憶單元MC設置於一條位元線BL與一條字元線WL之間。各記憶單元MC連接於多條位元線BL（BL＜0＞、BL＜1＞、···、BL＜p-1＞）中所對應的一條及多條字元線WL（WL＜0＞、WL＜1＞、···、WL＜q-1＞）中所對應的一條。p及q為2以上的整數。
各記憶單元MC包括記憶元件20及選擇器30。
記憶元件20例如是可變電阻元件。記憶元件20的電阻狀態藉由所供給的電壓（或電流）而改變為多種電阻狀態（例如，低電阻狀態及高電阻狀態）中的任一種電阻狀態。記憶元件20可藉由將所述元件20的電阻狀態與資料（例如，「0」資料及「1」資料）相關聯來儲存資料。
選擇器30作為記憶單元MC的選擇元件（開關元件）發揮功能。選擇器30具有在對對應的記憶元件20寫入資料時及自對應的記憶元件20讀出資料時控制對記憶元件20的電流（或電壓）供給的功能。例如，選擇器30可使電流在自位元線BL朝向字元線WL的方向上、及自字元線WL朝向位元線BL的方向上流向記憶元件20。
例如，選擇器30是兩端子型的開關元件。以下，選擇器30被稱為開關元件30。在施加於開關元件30的兩端子之間的電壓小於開關元件30的臨限值電壓的情況下，開關元件30被設定為斷開狀態（高電阻狀態、電性非導通狀態）。在施加於開關元件30的兩端子之間的電壓為開關元件30的臨限值電壓以上的情況下，開關元件30被設定為接通狀態（低電阻狀態、電性導通狀態）。兩端子型的開關元件30可具有所述功能，無論所施加的電壓具有哪一種極性（例如，正極性及負極性）。
開關元件30能夠不依賴於在記憶單元MC內施加的電壓的極性（在記憶單元MC內流動的電流的方向），而根據施加於記憶單元MC的電壓的大小，切換在記憶單元MC內是否流動電流。
記憶單元陣列100的結構將後述。
列控制電路110對記憶單元陣列100的列進行控制。列控制電路110基於來自列解碼器12的解碼訊號來選擇記憶單元陣列100內的列（字元線WL）。列控制電路110可控制所選擇的字元線WL及未選擇的字元線WL。
例如，列控制電路110包括列開關電路（字元線開關電路）。
行控制電路120對記憶單元陣列100的行進行控制。行控制電路120基於來自行解碼器13的解碼訊號來選擇記憶單元陣列100內的行（位元線BL）。行控制電路120可控制所選擇的位元線BL及未選擇的位元線BL。
例如，行控制電路120包括行開關電路（位元線開關電路）。
驅動器電路130將自電壓生成電路15供給的電壓或使用所供給的電壓生成的電流經由列控制電路110及行控制電路120供給至記憶單元陣列100。
在寫入序列時，驅動器電路130將用於資料寫入的寫入電流（或寫入電壓）經由列控制電路110及行控制電路120而供給至記憶單元陣列100內的所選擇的與位址ADR對應的一個以上的記憶單元MC。
例如，驅動器電路130包括用於生成寫入電流（或寫入電壓）的寫入驅動器（未圖示）。寫入驅動器具有電流源（或電壓源）及電流阱（或接地端子）。
在讀出序列時，驅動器電路130將用於資料讀出的讀出電流（或讀出電壓）經由列控制電路110及行控制電路120而供給至記憶單元陣列100內的所選擇的與位址ADR對應的一個以上的記憶單元MC。
例如，驅動器電路130包括用於生成讀出電流（或讀出電壓）的讀出驅動器（未圖示）。讀出驅動器具有電流源（或電壓源）及電流阱（或接地端子）。
驅動器電路130經由列控制電路110及行控制電路120向記憶單元陣列100內的非選擇的字元線WL及非選擇的位元線BL供給非選擇電壓。
以下，與所選擇的位址ADR對應的記憶單元（與所選擇的字元線WL及所選擇的位元線BL連接的記憶單元）MC被稱為選擇單元。
以下，與非選擇的字元線WL連接的記憶單元MC、及與非選擇的位元線連接的記憶單元（選擇單元以外的記憶單元）MC被稱為非選擇單元。
感測放大器電路140在讀出序列時對自記憶單元陣列100輸出的訊號進行感測並進行放大。
例如，在讀出序列時，感測放大器電路140對位元線BL的電位或在位元線BL中流動的電流進行感測。感測放大器電路140將對應感測結果的訊號放大。感測放大器電路140基於放大後的訊號，判別儲存於記憶單元MC內的資料。將判別後的結果作為讀出資料自記憶裝置1中讀出。
再者，感測放大器電路140亦可具有暫時保持寫入資料的功能（鎖存電路）。
記憶庫BK藉由控制電路19的控制，使所述各電路100、110、120、130、140運作。
＜記憶單元陣列的結構例＞
參照圖5至圖7，對本實施方式的記憶裝置1中的記憶單元陣列100的結構例進行說明。
圖5至圖7是用於說明本實施方式的記憶裝置1的記憶單元陣列100的結構例的圖。圖5是用於說明記憶單元陣列100的結構例的鳥瞰圖。圖6是表示記憶單元陣列100的沿著X方向（X軸）的剖面結構的示意性剖面圖。圖7是表示記憶單元陣列100的沿著Y方向（Y軸）的剖面結構的示意性剖面圖。
如圖5～圖7所示，記憶單元陣列100設置於基板80的上表面的上方。
X方向是與基板80的上表面平行的方向。Y方向是與基板80的上表面平行且與X方向交叉的方向。以下，與基板80的上表面平行的面被稱為X-Y平面。與X-Y平面垂直的方向（軸）設為Z方向（Z軸）。與由X方向及Z方向構成的面平行的面被稱為X-Z平面。與由Y方向及Z方向構成的面平行的面被稱為Y-Z平面。
記憶單元陣列100例如具有在Z方向上積層多個層的結構。
多條配線（導電層）50在Z方向上介隔基板80上的絕緣層81而設置於基板80的上表面的上方。多條配線50沿著Y方向排列。各配線50沿著X方向延伸。多條配線50中的每一條例如作為字元線WL發揮功能。
多條配線（導電層）51在Z方向上設置於多條配線50的上方。多條配線51沿著X方向排列。各配線51沿著Y方向延伸。多條配線51中的每一條例如作為位元線BL發揮功能。
多個記憶單元MC設置於多條配線50與多條配線51之間。多個記憶單元MC在X-Y平面內排列成矩陣狀。
在X方向上排列的多個記憶單元MC在Z方向上設置於一條配線50上。在X方向上排列的多個記憶單元MC連接於共同的字元線WL。
在Y方向上排列的多個記憶單元MC在Z方向上設置於一條配線51下。在Y方向上排列的多個記憶單元MC連接於共同的位元線BL。
記憶單元陣列100被絕緣層（未圖示）覆蓋。例如，絕緣層被設置於記憶單元MC之間的空間內、配線50之間的空間內、及配線51之間的空間內。
在記憶單元陣列100具有圖4的電路結構的情況下，開關元件30在Z方向上設置於記憶元件20的下方。開關元件30設置於記憶元件20與配線50之間。記憶元件20設置於配線51與開關元件30之間。
如此，在積層型的記憶單元陣列100中，各記憶單元MC是記憶元件20與開關元件30的積層體。
在圖6及圖7中，示出了絕緣層81設置於多條配線50與基板80之間的例子。在基板80是半導體基板的情況下，一個以上的場效應電晶體（未圖示）可設置於基板80的上表面的半導體區域上。場效應電晶體被絕緣層81覆蓋。基板80上的場效應電晶體是記憶裝置1內的外圍電路PERI的構成元件。如此，可在Z方向上的記憶單元陣列100的下方設置用於控制記憶單元陣列100的動作的電路。再者，只要基板80是絕緣性基板，則多條配線50亦可直接設置於基板80的上表面上而不設置絕緣層81。
積層型的記憶單元陣列100的電路構成及結構並不限定於圖4～圖7所示的例子。根據記憶元件20及開關元件30對位元線BL及字元線WL的連接關係，記憶單元陣列100的電路構成及結構可適宜變形。
＜記憶單元的結構例＞ 參照圖6及圖7，對記憶單元MC的內部結構進行說明。
開關元件30具有以下結構。
如圖6及圖7所示，開關元件30至少包括可變電阻層（亦稱為選擇器層或開關層）301以及兩個電極302（302A、302B）。可變電阻層301在Z方向上設置於兩個電極（導電層）302A、302B之間。
在圖6及圖7的例子中，電極（以下亦稱為下部電極）302A在Z方向上設置於可變電阻層301的下方，電極（以下亦稱為上部電極）302B在Z方向上設置於可變電阻層301的上方。例如，電極302A設置於配線50與可變電阻層301之間。電極302B設置於可變電阻層301與記憶元件20之間。
開關元件30經由電極302A而連接於配線50。開關元件30經由電極302B而連接於記憶元件20。
可變電阻層301的電阻狀態（電阻值）會發生變化。可變電阻層301可具有多個電阻狀態。
根據對開關元件30（記憶單元MC）施加的電壓，可變電阻層300的電阻狀態變為高電阻狀態（非導通狀態）或低電阻狀態（導通狀態）。在可變電阻層301的電阻狀態為高電阻狀態的情況下，開關元件30斷開。在可變電阻層301的電阻狀態為低電阻狀態的情況下，開關元件30接通。
在記憶單元MC被設定為選擇狀態的情況下，開關元件30接通，因此可變電阻層301的電阻狀態成為低電阻狀態。在所述情況下，開關元件30將電流（或電壓）供給至記憶元件20。在記憶單元MC被設定為非選擇狀態的情況下，開關元件30斷開，因此可變電阻層301的電阻狀態成為高電阻狀態。在所述情況下，開關元件30切斷對記憶元件20的電流（或電壓）的供給。
再者，根據可變電阻層301的材料，可變電阻層301的電阻狀態的變化有時亦依賴於在開關元件30內流動的電流（例如電流的大小）。
開關元件30的可變電阻層301包含選自由硼（B）、鋁（Al）、鎵（Ga）、銦（In）、碳（C）、矽（Si）、鍺（Ge）、錫（Sn）、砷（As）、磷（P）及銻（Sb）所組成的群組中的至少一種以上的元素。
開關元件30例如可在可變電阻層301內包含含有摻雜劑（雜質）的絕緣體。絕緣體中添加的摻雜劑是有助於絕緣體內的導電的雜質。用於該開關元件30的可變電阻層301的絕緣體的一例是氧化矽。在可變電阻層301的材料為氧化矽的情況下，添加至氧化矽中的摻雜劑例如使用磷或砷。但是，添加至可變電阻層301的氧化矽中的摻雜劑的種類並不限定於所述例子。另外，開關元件30亦可由具有快速回吸特性的材料構成。
記憶元件20具有以下的結構。
在記憶裝置1是MRAM的情況下，記憶元件20是磁阻效應元件20。
如圖6及圖7所示，磁阻效應元件20包括兩個磁性層201、203以及非磁性層202。非磁性層202在Z方向上設置於兩個磁性層201、203之間。在圖5及圖6的例子中，自配線（例如字元線WL）50側向配線（例如位元線BL）51側，按照磁性層201、非磁性層202、及磁性層203的順序在Z方向上排列多個層201、202、203。
兩個磁性層201、203及非磁性層202形成磁性穿隧接面。以下，包括磁性穿隧接面的磁阻效應元件20被稱為MTJ元件20。MTJ（Magnetic tunnel junction）元件20中的非磁性層202被稱為隧道勢壘層。
各磁性層201、203例如是包含鈷（Co）、鐵（Fe）、及鎳（Ni）中至少一種元素的強磁性層。另外，磁性層201、磁性層203可更包含硼（B）。更具體而言，例如，磁性層201、磁性層203包含鈷鐵硼（CoFeB）或硼化鐵（FeB）。磁性層201、磁性層203可為單層膜（例如合金膜），亦可為多層膜（例如人工格子膜）。
隧道勢壘層202例如是包含氧（O）及鎂（Mg）的絕緣層（例如氧化鎂層）。隧道勢壘層202可為單層膜，亦可為多層膜。再者，隧道勢壘層202可更包含氧及鎂以外的元素。
在本實施方式中，MTJ元件20是垂直磁化型的磁阻效應元件。
例如，各磁性層201、203具有垂直磁各向異性。各磁性層201、203具有與磁性層201、磁性層203的層面垂直的磁化。
兩個磁性層201、203中，其中一個磁性層的磁化方向可變，另一個磁性層的磁化方向不變。根據其中一個磁性層的磁化方向與另一個磁性層的磁化方向的相對關係（磁化排列），MTJ元件20可具有多個電阻狀態（電阻值）。
在圖6及圖7的例子中，磁性層203的磁化方向可變。磁性層201的磁化方向不變（固定狀態）。以下，磁化方向可變的磁性層203被稱為儲存層。以下，磁化方向不變的磁性層201被稱為參照層。儲存層203有時亦被稱為自由層、磁化自由層或磁化可變層。參照層201有時亦被稱為釘紮層、被釘紮層、磁化不變層或、磁化固定層。
在本實施方式中，「參照層（磁性層）的磁化方向不變」或「參照層（磁性層）的磁化方向為固定狀態」是指在向MTJ元件20供給用於改變儲存層203的磁化方向的電流（或電壓）的情況下，參照層201的磁化方向不會在供給電流（或電壓）的前後發生變化。
在儲存層203的磁化方向與參照層201的磁化方向相同的情況下（在MTJ元件20的磁化排列狀態是平行排列狀態的情況下），MTJ元件20的電阻狀態為第一電阻狀態。在儲存層203的磁化方向與參照層201的磁化方向不同的情況下（在MTJ元件20的磁化排列狀態是反平行排列狀態的情況下），MTJ元件20的電阻狀態是與第一電阻狀態不同的第二電阻狀態。例如，第二電阻狀態（反平行排列狀態）的MTJ元件20的電阻值高於第一電阻狀態（平行排列狀態）的MTJ元件20的電阻值。
以下，關於MTJ元件20的磁化排列狀態，平行排列狀態亦記載為P（Parallel）狀態，反平行排列狀態亦記載為AP（Anti-Parallel）狀態。
再者，根據記憶單元陣列100的電路結構，有時參照層在Z方向上設置於隧道勢壘層202的上方，儲存層在Z方向上設置於隧道勢壘層202的下方。
例如，MTJ元件20包括導電層（電極）207A、207B。磁性層201、磁性層203及隧道勢壘層202在Z方向上設置於兩個導電層207A、207B之間。再者，導電層207A及電極302B可為連續的一個導電體。
例如，偏移消除層204可設置於MTJ元件20內。在所述情況下，偏移消除層204設置於參照層201與導電層207A之間。偏移消除層204是用於緩和參照層201的漏磁場影響的磁性層。在MTJ元件20包括偏移消除層204的情況下，非磁性層205設置於偏移消除層204與參照層201之間。非磁性層205例如是釕層等金屬層。偏移消除層204經由非磁性層205而與參照層201反鐵磁耦合。藉此，包括參照層201及偏移消除層204的積層體形成合成反鐵磁性（Synthetic antiferromagnetic，SAF）結構。在SAF結構中，偏移消除層204的磁化方向與參照層201的磁化方向相反。藉由SAF結構，參照層201的磁化方向可更穩定地變為固定狀態。再者，形成SAF結構的兩個磁性層201、204及非磁性層205的集合有時亦稱為參照層。
例如，亦可在偏移消除層204與導電層207A之間設置稱為基底層的非磁性層（未圖示）。基底層是用於改善與基底層接觸的磁性層（此處為偏移消除層204）的特性（例如，結晶性及磁特性）的層。例如，亦可在儲存層203與導電層207B之間設置被稱為蓋層的非磁性層（未圖示）。蓋層是用於改善與蓋層接觸的磁性層（此處為儲存層203）的特性（例如，結晶性及磁特性）的層。
本實施方式的記憶裝置1及記憶模組MM藉由後述的動作（控制方法），在讀出序列中執行用於損耗平衡處理的寫入動作。
例如，控制器2保持用於損耗平衡處理的管理表TBL。
損耗平衡處理是盡可能均等地分散作為資料的寫入對象的位址，以使資料的寫入不集中於特定的位址的技術。藉此，記憶空間內的多個記憶單元MC的資料的寫入次數可被平滑化。其結果，記憶裝置1及記憶模組MM的壽命延長。
藉由執行讀出序列中的損耗平衡處理，本實施方式的記憶裝置1及記憶模組MM的動作週期可縮短。
藉此，本實施方式的記憶裝置1及記憶模組MM可改善記憶裝置的動作特性。
（2）動作例 參照圖8至圖12，對本實施方式的記憶裝置1及記憶模組MM的動作例進行說明。本實施方式的記憶裝置1的動作例包括記憶裝置的控制方法。本實施方式的記憶模組（記憶系統）MM的動作例包括記憶模組的控制方法。
以下，對本實施方式的記憶裝置1及記憶模組MM的讀出序列進行說明。
在本實施方式中，利用自參照讀出來執行包括MRAM的記憶裝置1的讀出序列。
再者，本實施方式的記憶裝置1及記憶模組MM的寫入序列藉由公知的技術來執行。因此，在本實施方式中，省略記憶裝置1的寫入序列的說明。
例如，在本實施方式的記憶裝置1是MRAM的情況下，寫入序列藉由自旋轉移矩（Spin torque transfer，SST）方式來執行。
（2-1）自參照讀出 參照圖8及圖9中的（a）～（d）對本實施方式的記憶裝置1的讀出序列時的自參照讀出進行說明。
圖8是本實施方式的記憶裝置1的讀出序列中的自參照讀出的流程圖。圖9中的（a）～（d）是用於說明本實施方式的記憶裝置的讀出序列中的自參照讀出的示意圖。
＜S1＞ 在使用自參照讀出的讀出序列中，記憶裝置1基於所供給的讀出指令CMD及位址ADR，執行第一讀出動作。第一讀出動作亦稱為第一資料讀出、單元資料讀出、或第一感測動作。
基於位址ADR，記憶庫BK內的儲存某資料（單元資料）的記憶單元MC-S被選擇為資料的讀出對象（選擇單元）。
在讀出序列的第一讀出動作中，驅動器電路130對選擇單元MC-S施加選擇電壓。例如，驅動器電路130對選擇位元線BL施加某一正電壓，對選擇字元線WL施加0 V的電壓（接地電壓）。
根據選擇電壓，選擇單元MC-S內的開關元件30接通。
藉此，如圖9中的（a）所示，讀出電流IRD1在選擇單元MC-S內自選擇位元線BL流向選擇字元線WL。讀出電流IRD1在MTJ元件20內例如自儲存層203流向參照層201。
感測放大器電路140對某個時刻的位元線BL的電位（或在位元線BL中流動的電流的電流值）進行感測。藉此，感測放大器電路140獲取在第一讀出動作中自選擇單元MC-S輸出的感測訊號。
MTJ元件20的電阻狀態為低電阻狀態時（MTJ元件20為p狀態時）的某時刻的位元線BL的電位與MTJ元件20的電阻狀態為高電阻狀態時（MTJ元件20為AP狀態時）的某時刻的位元線BL的電位不同。因此，感測放大器電路140所感測的位元線BL的電位（感測訊號）根據在MTJ元件20中儲存的資料而不同。
再者，在第一讀出動作時，將非選擇電壓施加於與非選擇的字元線或非選擇的位元線連接的非選擇單元。
＜S2＞ 在使用自參照讀出的讀出序列中，記憶裝置1在第一讀出動作之後，對選擇單元執行重置動作。重置動作是將參照資料寫入選擇單元的動作。重置動作亦稱為參照資料寫入、或重置寫入。
如圖9中的（b）所示，在參照資料的寫入動作中，驅動器電路130使寫入電流IWR1流向選擇單元MC-S。
例如，在參照資料是「0」資料的情況下，寫入電流IWR1在選擇單元MC-S內自選擇位元線BL（MTJ元件20的儲存層203）流向選擇字元線WL（MTJ元件20的參照層201）。
再者，根據記憶單元陣列100內的電路結構，「0」資料的寫入時的寫入電流IWR1流動的方向發生變化。
藉由供給寫入電流IWR1，「0」資料被寫入選擇單元MC-S。選擇單元MC-S設定為自參照讀出的重置狀態（「0」資料保持狀態）中。
再者，在重置動作時，將非選擇電壓施加至與非選擇的字元線或非選擇的位元線連接的非選擇單元。
＜S3＞ 在使用自參照讀出的讀出序列中，記憶裝置1在參照資料被寫入選擇單元MC-S後，針對重置狀態的選擇單元MC-S執行第二讀出動作。第二讀出動作亦被稱為第二資料讀出、參照資料讀出或第二感測動作。
在第二讀出動作中，與第一讀出動作實質上同樣，驅動器電路130將選擇電壓施加至選擇單元MC-S。
藉此，如圖9中的（c）所示，讀出電流IRD2經由選擇單元MC-S自位元線BL流向字元線WL。如此，讀出電流IRD2（及讀出電流IRD1）在選擇單元MC-S內流動的方向與寫入電流IWR1在選擇單元MC-S內流動的方向相同。
感測放大器電路140對某個時刻的位元線BL的電位進行感測。藉此，感測放大器電路140獲取第二讀出動作中自重置狀態的選擇單元MC-S輸出的感測訊號（以下亦稱為參照訊號）。
再者，在第二讀出動作時，將非選擇電壓施加至與非選擇的字元線或非選擇的位元線連接的非選擇單元。
＜S4＞ 記憶裝置1基於第一讀出動作的感測結果（感測訊號）以及第二讀出動作的感測結果（感測訊號）來判別選擇單元MC-S的資料。
例如，記憶裝置1對第一讀出動作的感測訊號與第二讀出動作的感測訊號進行比較。
例如，在兩個感測訊號之差為某一臨限值以下的情況下，感測放大器電路140判定為選擇單元MC-S內的資料為第一資料（例如，「0」資料）。感測放大器電路140輸出表示第一資料的訊號。
與此相對，在兩個感測訊號之差大於某個臨限值的情況下，感測放大器電路140判定為選擇單元MC-S內的資料是與第一資料不同的第二資料（例如，「1」資料）。感測放大器電路140輸出表示第二資料的訊號。
如此，基於第一讀出動作及第二讀出動作的兩個感測訊號，確定選擇單元MC-S內的資料。
所確定的資料作為自選擇單元MC-S的讀出資料被輸出至記憶庫緩衝電路17。
＜S5＞ 在自參照讀出中，記憶單元MC內的單元資料由於第一讀出動作後的參照資料的寫入而被破壞。 因此，執行資料的回寫動作以恢復被破壞的單元資料。
在使用自參照讀出的讀出序列中，記憶裝置1藉由回寫動作將讀出資料作為被破壞之前的單元資料寫入記憶單元MC-W。
驅動器電路130對位元線BL及字元線WL的電位進行控制。
藉此，如圖9中的（d）所示，用於回寫動作的寫入電流IWR（IWR1、IWR2）在作為回寫動作的對象的記憶單元MC-W中流動。
寫入電流IWR在記憶單元MC-W內流動的方向與寫入記憶單元MC-W的資料對應。例如，在將「0」資料寫入記憶單元MC的情況下，與圖9中的（c）的例子同樣地，將自位元線BL（MTJ元件20的儲存層203）流向字元線WL（MTJ元件20的參照層201）的寫入電流IWR1供給至記憶單元MC-W。例如，在將「1」資料寫入記憶單元MC的情況下，將自字元線WL（MTJ元件20的參照層201）流向位元線BL（MTJ元件20的儲存層203）的寫入電流IWR2供給至記憶單元MC-W。
再者，在單元資料的值與參照資料的值相同的情況下，用於寫入回寫動作中的「0」資料的寫入電流IWR1有時亦不會被供給至記憶單元MC-W。
在本實施方式中，對與作為資料讀出對象的記憶單元MC-S不同的記憶單元MC-W執行回寫動作。例如，包括作為回寫動作對象的記憶單元MC-W的記憶庫BK與包括作為資料讀出對象的記憶單元MC-S的記憶庫BK不同。
以下，包括作為資料讀出對象的記憶單元MC-S的記憶庫亦稱為讀出記憶庫。以下，包括作為回寫動作對象的記憶單元MC-W的記憶庫亦稱為寫入記憶庫或回寫記憶庫。
藉此，本實施方式的記憶裝置1藉由自參照讀出中的回寫動作，可執行損耗平衡處理的資料的複製。
如此，在本實施方式的記憶裝置1中，藉由與回寫動作的共用化，使損耗平衡處理包括在讀出序列內。
再者，在本實施方式的記憶裝置1中，損耗平衡處理亦可謂是在自參照讀出（讀出序列）上連續或並行。
（2-2）讀出序列 參照圖10至圖12，對本實施方式的記憶裝置1及記憶模組MM的讀出序列進行說明。
圖10是用於說明本實施方式的記憶裝置1的讀出序列的序列圖。圖11是用於說明本實施方式的記憶裝置1的讀出序列的時序圖。圖11中，示出讀出序列中記憶裝置1內的作為動作對象的記憶庫BK＜i＞、BK＜j＞的激活狀態（及非激活狀態）的時間變化。圖12是用於說明本實施方式的記憶裝置1的讀出序列的示意圖。圖12中示意性地示出了讀出序列中記憶裝置1內的資料的移動。
＜時刻t0＞ 如圖10所示，主機裝置9指示包括本實施方式的記憶裝置1的記憶模組MM讀出資料。主機裝置9在時刻t0，在與時鐘訊號CLK同步的時機，向記憶模組MM內的控制器2發送作為指令位址訊號CA的指令XREAD及位址XADR。
控制器2在與時鐘訊號CLK同步的時機，接收來自主機裝置9的讀出指令XREAD。 控制器2在接收到指令XREAD後接收位址XADR。 控制器2基於位址XADR，生成對記憶裝置1的讀出位址（以下，亦稱為選擇位址）ADR1。
讀出位址ADR1是與作為資料讀出對象的記憶庫BK＜i＞相關的位址資訊。讀出位址ADR1包括記憶庫位址、列位址、行位址。
控制器2基於指令XREAD生成對記憶裝置1的讀出指令（RD）CMD1。
讀出指令CMD1是指示記憶裝置1執行讀出序列的訊號集。
＜時刻t1＞ 控制器2在時刻t1將所生成的讀出位址ADR1及讀出指令CMD1發送至指記憶裝置1。
在本實施方式中，控制器2向記憶裝置1發出與位址ADR1不同的位址ADR2。
控制器2與讀出位址ADR1及讀出指令CMD1的發送連續地將位址ADR2發送至記憶裝置1。以下，指令CMD1及位址ADR1（及位址ADR2）的集合亦稱為指令集。
位址ADR2是與寫入要回寫的資料的記憶庫BK相關的位址資訊。位址ADR2表示在損耗平衡處理中被回寫的資料的寫入目的地的位址。以下，為了區別化，位址ADR2亦被稱為回寫位址（或者損耗平衡位址）ADR2。
控制器2基於包括與損耗平衡相關的管理資訊的表TBL，生成回寫位址ADR2。例如，表TBL包括與每個記憶庫位址、每個列位址或每個行位址的資料寫入次數相關的資訊。
在本實施方式中，回寫位址ADR2中所包括的記憶庫位址的值與讀出位址ADR1中所包括的記憶庫位址的值不同。
例如，回寫位址ADR2中所包括的列位址及行位址可與讀出位址ADR1中所包括的列位址及行位址相同。回寫位址ADR2中所包括的列位址及行位址亦可與讀出位址ADR1中所包括的列位址及行位址不同。
控制器2基於表TBL內的各位址的寫入次數，將寫入次數比較少的記憶庫BK＜j＞內的位址指定為伴隨損耗平衡處理的回寫動作中的資料的寫入目的地（資料的複製目的地）的位址。
在指令CMD1發送後被發送（及接收）的位址ADR2在記憶裝置1中作為用於執行包括損耗平衡處理的回寫動作的觸發訊號而發揮功能。
記憶裝置1藉由介面電路11接收讀出位址ADR1及讀出指令CMD1。藉此，記憶裝置1開始藉由自參照讀出SRR的動作序列。
記憶裝置1對讀出位址ADR1所示的多個記憶單元MC執行基於讀出指令CMD1的讀出序列。例如，選擇與一頁（例如128位元）資料對應的多個記憶單元MC作為讀出序列的對象。
列解碼器12及行解碼器13分別對讀出位址ADR1進行解碼。列解碼器12及行解碼器13分別將列位址的解碼結果、行位址的解碼結果發送至讀出位址ADR1所示的記憶庫（以下稱為選擇記憶庫）BK＜i＞。在選擇記憶庫BK＜i＞內，列控制電路110及行控制電路120基於位址ADR1的解碼結果，分別控制記憶單元陣列100的列及行。
藉此，選擇記憶庫BK、記憶單元陣列100的列（一條以上的字元線WL）、及記憶單元陣列100的行（一條以上的位元線BL）。
＜時刻t10＞ 如圖11所示，在時刻t10，與讀出位址ADR1對應的選擇記憶庫BK＜i＞被設定為激活狀態。
記憶裝置1對激活狀態的選擇記憶庫BK＜i＞執行第一讀出動作（單元資料讀出）。如所述的圖9中的（a）所示，讀出電流IRD1由驅動器電路130供給至各選擇單元MC-S。
藉此，藉由感測放大器電路140自激活狀態的選擇記憶庫BK＜i＞的多個選擇單元MC-S分別獲取多個感測訊號。
＜時刻t11a＞ 第一讀出動作結束後，在時刻t11a，記憶裝置1對激活狀態的記憶庫BK＜i＞執行重置動作。如圖9中的（b）所示，寫入電流IWD1由驅動器電路130供給至各選擇單元MC-S。
藉此，將參照資料寫入各選擇單元MC-S。作為其結果，激活狀態的選擇記憶庫BK＜i＞內的多個選擇單元MC-S的每一個被設定為重置狀態。
＜時刻t12＞ 重置動作結束後，在時刻t12，記憶裝置1對激活狀態的選擇記憶庫BK＜i＞執行第二讀出動作（讀出參照資料）。如所述的圖9中的（c）所示，讀出電流IRD2由驅動器電路130供給至各選擇單元MC-S。
藉此，藉由感測放大器電路140自激活狀態的選擇記憶庫BK＜i＞內的多個選擇單元MC-S分別獲取多個感測訊號（參照訊號）。
在第二讀出動作（時刻t12）後，在選擇記憶庫BK＜i＞內，感測放大器電路140基於各選擇單元MC的兩個感測訊號，判別選擇單元MC-S所儲存的資料。
如圖12所示，被判別出的資料自選擇記憶庫BK＜i＞被傳輸至記憶庫緩衝電路17。記憶庫緩衝電路17內的各緩衝器171暫時儲存自各選擇單元MC傳輸的一位元的資料。 藉此，一頁的資料DT被保存於記憶庫緩衝電路17內。
＜時刻t11b＞ 如上所述，在本實施方式中，記憶裝置1在讀出指令CMD1後，藉由介面電路11接收回寫位址（損耗平衡位址）ADR2。
在所述情況下，記憶裝置1基於回寫位址ADR2識別出對回寫位址ADR2所示的記憶庫BK＜j＞執行包括損耗平衡處理的回寫動作。
因此，在記憶裝置1在讀出指令CMD1之後接收到回寫位址ADR2的情況下，記憶裝置1對回寫位址ADR2所示的記憶庫BK＜j＞內的多個記憶單元MC執行重置處理。
例如，如圖11所示，在時刻t11b，記憶裝置1在針對讀出位址ADR1的選擇單元MC的重置處理之後，對回寫位址ADR2的記憶單元MC執行重置處理。 如上所述，各記憶庫BK可相互獨立地運作。 因此，對記憶庫（寫入記憶庫）BK＜j＞的重置處理可與對記憶庫（讀出記憶庫）BK＜i＞的第二資料讀出部分並行地執行。
＜時刻t2＞ 如圖10所示，控制器2在時刻t2，在預計資料傳輸的準備完成的時機，將與資料的讀出相關的響應訊號RSPr經由基於NVDIMM標準的響應引腳而發送至主機裝置9。
控制器2根據記憶裝置1中的資料傳輸的準備狀態（例如，記憶庫緩衝電路17內的資料的保存），將響應訊號RSPr自「H」電平改變為「L」電平。
控制器2根據「L」電平的響應訊號RSPr向主機裝置9通知能夠進行資料傳輸。再者，「L」電平的響應訊號RSPr亦稱為準備訊號。 主機裝置9接收「L」電平的響應訊號RSPr。
在圖10例子中，在響應訊號RSPr的訊號電平為「H」電平的期間，將回寫位址ADR2自控制器2傳輸至記憶裝置1。但是，亦可在響應訊號RSPr訊號電平為「L」電平的期間，將回寫位址ADR2自控制器2傳輸至記憶裝置1。
＜時刻t3＞ 主機裝置9根據「L」電平的響應訊號RSPr，將指令SEND發送至控制器2。指令SEND是指示記憶模組MM向主機裝置9傳輸資料的指令。
＜時刻t4＞ 控制器2接收指令SEND。控制器2基於指令SEND向記憶裝置1發出指令（BRD）CMD2。指令CMD2是指示記憶裝置1傳輸記憶庫緩衝電路17內的資料的訊號集。
記憶裝置1藉由介面電路11接收指令CMD2。記憶裝置1根據指令CMD2執行用於資料傳輸的內部處理。例如，在選擇記憶庫BK＜i＞內第二讀出動作執行中或執行後的時機，將指令CMD2供給至記憶裝置1。
＜時刻t5＞ 在時刻t5，記憶裝置1開始與指令CMD2對應的資料傳輸。
如圖12所示，記憶裝置1基於指令CMD2，將記憶庫緩衝電路17內的資料DT作為讀出資料DQ2經由介面電路11而傳輸至控制器2。
例如，在一頁資料的資料大小為128位元的情況下，則資料DQ在16個週期內以每週期8位元（1字節）的方式自記憶裝置1傳輸至控制器2。
＜時刻t13＞ 記憶裝置1在接收指令CMD2（時刻t4）與開始傳輸資料DQ2（時刻t5）之間的期間，執行使用記憶庫緩衝電路17內的資料的回寫動作WB。在本實施方式中，自參照讀出SRR的回寫動作WB包括損耗平衡處理LV。
如圖11所示，記憶裝置1在時刻t13將與回寫位址ADR2對應的記憶庫BK＜j＞設定為激活狀態。
如圖12所示，接收到指令CMD2後，記憶裝置1將記憶庫緩衝電路17內的資料DT寫入位址ADR2所示的記憶庫BK＜j＞內的多個記憶單元MC。寫入電流IWR被供給至記憶庫BK＜j＞內的多個記憶單元MC-W。位址ADR2所示的記憶庫BK＜j＞是在損耗平衡處理LV中作為資料的複製目的地的記憶庫（寫入記憶庫）。
如上所述，與記憶庫BK＜j＞內的位址ADR2對應的多個記憶單元MC是重置狀態（「0」資料保持狀態）。因此，例如，在不將寫入電流IWR1供給至記憶庫BK＜j＞的情況下，只有寫入電流IWR2可被供給至要寫入記憶庫BK＜j＞內的「1」資料的記憶單元MC。
如此，自某一記憶庫BK＜i＞內的選擇單元MC獲取的資料DT藉由回寫動作WB被寫回至另一記憶庫BK＜j＞內的多個記憶單元MC中，同時藉由兩個記憶庫BK＜i＞、BK＜j＞之間的損耗平衡處理LV而自記憶庫BK＜i＞複製至記憶庫BK＜j＞。
例如，基於回寫動作WB的對記憶庫BK＜j＞的資料DT的寫入可在時刻t5之後，與資料DQ2向控制器2的傳輸實質上同時（並行）執行。
與讀出位址ADR1對應的選擇記憶庫BK＜i＞內的選擇單元MC-S在針對記憶庫BK＜j＞的回寫動作後，維持重置狀態而不根據讀出指令CMD1寫回資料。因此，在讀出序列完成之後，與讀出位址ADR1對應的所有選擇單元MC-S儲存參照資料（例如，「0」資料）。
再者，包括損耗平衡處理LV的回寫動作WB可在對指令SEND的響應及/或指令CMD2的收發之前在記憶裝置1內執行。
＜時刻t6＞ 控制器2接收自記憶裝置1傳輸的資料DQ2。控制器2針對資料DQ2實施錯誤的檢測及修正等各種處理。在時刻t6，控制器2將對應於資料DQ2的資料DQ1傳輸至主機裝置9。關於錯誤檢測及修正的資訊（ECC資訊）亦可與資料DQ1一起傳輸至主機裝置9。
主機裝置9自控制器2接收資料DQ1（以及ECC資訊）。例如，資料DQ1向主機裝置9的傳輸以每週期8位元的方式執行16個週期。
如上所述，本實施方式的記憶裝置1及記憶模組（記憶系統）MM的讀出序列結束。
如上所述，實施方式的記憶裝置1在接收了讀出指令CMD1後，接收到位址（回寫位址）ADR2的情況下，執行讀出序列中的損耗平衡處理LV。在接收了讀出指令CMD1後無位址ADR2的接收（及發送）的情況下，實施方式的記憶裝置1可不進行損耗平衡處理LV，而藉由通常的回寫動作WB，將自讀出位址ADR1獲取的資料寫回讀出位址ADR1。在所述情況下，可使用保持於感測放大器電路140內的資料來執行回寫動作WB，而不使用記憶庫緩衝電路17內的資料DT。
（3）變形例 參照圖13，對本實施方式的記憶裝置1的變形例進行說明。 圖13是表示本實施方式的記憶裝置1的變形例的時序圖。
如圖13所示，在執行讀出序列中的損耗平衡處理LV的情況下，控制器2可將前綴指令CMDx供給至本實施方式的記憶裝置1。
前綴指令CMDx在讀出位址ADR1之前自控制器2發送至記憶裝置1。
前綴指令CMDx將針對回寫動作WB中的目標資料的損耗平衡處理LV的執行（資料複製的執行）通知給記憶裝置1。
記憶裝置1藉由前綴指令CMDx的接收，可識別出在讀出位址ADR1及讀出指令CMD1之後發送回寫位址ADR2。
如圖13所示，可與對讀出位址ADR的記憶單元的重置動作實質上同時執行對回寫位址ADR2的記憶單元的重置動作。
再者，在回寫位址ADR2中，亦可不執行回寫動作WB之前的重置動作。
在本實施方式中，示出了讀出序列中的損耗平衡處理時，自記憶庫BK＜i＞的某個位址獲取的資料被寫回另一記憶庫BK＜j＞的例子。但是，在本實施方式中，自記憶庫BK＜i＞的某個位址讀出的資料亦可藉由損耗平衡處理被寫回至同一記憶庫BK＜i＞內的另一位址。在所述情況下，記憶庫BK＜j＞內的作為回寫動作的對象的列位址及行位址中的至少一者與記憶庫BK＜i＞內的作為讀出動作的對象的列位址及行位址不同。
（4）總結 在包括自參照讀出的讀出序列用於如MRAM般的記憶裝置的情況下，記憶單元內的資料由於參照資料的寫入動作而被破壞。進而，在自參照讀出中，為了恢復被破壞的資料，對記憶單元執行資料的寫回（回寫動作）。
如此，在讀出序列中亦發生資料寫入的情況下，記憶裝置的記憶空間內的寫入次數進一步增加。
由於寫入動作，記憶單元內的MTJ元件有可能劣化。因此，在寫入動作集中於某個記憶單元的情況下，記憶裝置的使用壽命變短。
因此，為了記憶單元的磨耗的平滑化，損耗平衡處理較佳為應用於執行包括寫入動作的讀出序列的記憶裝置。
在對包括寫入動作的讀出序列應用損耗平衡處理的情況下，一般的記憶裝置是與來自用戶的指令對應的讀出序列連續地執行損耗平衡處理。
因此，在一般的記憶裝置中，至與某個指令對應的讀出序列及損耗平衡處理完成為止的期間變長。
另外，在將損耗平衡處理應用於讀出序列的情況下，一般的記憶裝置執行與對應於來自用戶的讀出指令的讀出序列的執行次數相同次數的損耗平衡處理。因此，一般的記憶裝置的消耗電力增大。
進而，在一般的記憶裝置中，損耗平衡處理的頻率變高時，記憶裝置成為忙碌狀態的頻率變高。在執行損耗平衡處理時，與對應於來自用戶的指令的動作序列分開地執行用於損耗平衡處理的資料的讀出、及資料的寫入。因此，在一般的記憶裝置中，對來自用戶的指令的響應性劣化。
本實施方式的記憶裝置1及記憶系統MM在讀出序列中執行與資料的寫回（回寫動作）共用的損耗平衡處理。
圖14中的（a）及（b）是用於說明實施方式記憶裝置1的比較例的示意圖。圖14中的（a）表示一般的記憶裝置的讀出序列及損耗平衡序列。
圖14中的（b）表示本實施方式的記憶裝置1的包括損耗平衡處理的讀出序列。
如圖14中的（a）所示，一般的記憶裝置在時刻ta開始讀出序列。 一般的記憶裝置在某一期間內接收讀出指令及讀出位址。 一般的記憶裝置基於指令及位址，執行用於藉由自參照讀出來感測及確定資料的的動作。之後，一般的記憶裝置對讀出位址執行回寫動作。 一般的記憶裝置將所獲得的讀出資料發送至控制器。 藉此，在時刻tb，讀出序列結束。 如此，在自時刻ta至時刻tb的期間T1，執行一般的記憶裝置中的讀出序列。
一般的記憶裝置在讀出序列完成之後（例如，時刻tb）開始損耗平衡序列。
在一般的損耗平衡序列中，一般的記憶裝置在某一期間接收寫入位址（損耗平衡位址）、寫入指令及寫入資料。
一般的記憶裝置根據寫入指令，將寫入資料寫入至寫入位址所指定的記憶單元內。藉由損耗平衡序列，資料被寫入與讀出位址不同的寫入位址。 藉此，損耗平衡序列在時刻tc結束。 如此，在自時刻tb至時刻tc的期間T2，執行一般的損耗平衡。
一般的記憶裝置自讀出序列的開始至損耗平衡的結束，需要期間T1與期間T2之和的期間Ta。
如圖14中的（b）所示，本實施方式的記憶系統MM中，本實施方式的記憶裝置1在讀出序列時，自控制器2一併接收讀出指令CMD1及讀出位址ADR1、以及與讀出位址ADR1不同的回寫位址ADR2。
本實施方式的記憶裝置1基於讀出指令CMD1及讀出位址ADR1，執行自參照讀出中的用於感測及確定資料的動作。
例如，在執行自參照讀出的同時，回寫位址ADR2被發送至記憶裝置1。因此，在本實施方式中，為了接收回寫位址ADR2而追加的期間不發生在讀出序列中。
資料確定後，本實施方式的記憶裝置1對與讀出位址ADR1不同的回寫位址ADR2執行包括損耗平衡處理的回寫動作。
因此，在本實施方式中，用於損耗平衡處理（損耗平衡序列）的期間不會與讀出序列的期間分開產生。
另外，本實施方式的記憶裝置1將藉由自參照讀出而讀出且保持於記憶庫緩衝電路17的資料用於損耗平衡處理的寫入資料。
因此，在本實施方式中，不產生用於傳輸損耗平衡處理的寫入資料的期間。
如此，本實施方式的記憶裝置1在執行回寫動作的同時執行損耗平衡處理。
例如，在執行包括損耗平衡處理的回寫動作後，記憶裝置1執行資料的發送。資料的發送可與回寫動作並行地執行。
在某一時刻，資料的發送結束。
本實施方式的記憶裝置1在較期間Ta（=T1+T2）短的期間Tb內執行及結束損耗平衡處理及讀出序列。例如，期間Tb與一般的記憶裝置的讀出序列的執行期間T1實質上為相同長度。
如上所述，本實施方式的記憶裝置1及記憶系統MM可避免包括讀出序列及損耗平衡處理的動作的長期化。
另外，一般的記憶裝置將讀出序列與損耗平衡序列作為相互不同的序列來執行。因此，在一般的記憶裝置中，在回寫動作與損耗平衡處理的資料的寫入中，分別產生由寫入動作引起的消耗電力。因此，在一般的記憶裝置中，包括讀出序列與損耗平衡序列的操作序列的消耗電力相對較大。
本實施方式的記憶裝置1使用讀出序列中的回寫動作執行損耗平衡處理的資料的寫入（資料的複製）。
因此，在本實施方式中，損耗平衡處理的寫入動作（資料的複製）包含在回寫動作中。因此，在本實施方式中，用於損耗平衡處理的寫入動作不會與讀出序列中進行的寫入動作獨立地發生。
作為其結果，本實施方式的記憶裝置1及記憶系統MM藉由回寫動作與損耗平衡處理的併用，可抑制寫入次數的增加及消耗電力的增加。 如上所述，本實施方式的記憶裝置及記憶系統可改善動作特性。
（五）其他 在實施方式中，例示了記憶裝置1為MRAM的情況。但是，實施方式的記憶裝置1亦可為MRAM以外的記憶裝置。例如，實施方式的記憶裝置1可為將過渡金屬氧化物元件用於記憶元件的電阻變化記憶體（例如電阻式隨機存取記憶體（Resistive random-access memory，ReRAM））、將相變元件用於記憶元件的相變記憶體（例如相變化隨機存取記憶體（（phase change random-access memory，PCRAM））、將強電介質元件用於記憶元件的強電介質記憶體（例如，鐵電式隨機存取記憶體（ferroelectric random access memory，FeRAM））。
在實施方式的記憶裝置1中，包括執行包含損耗平衡處理的回寫動作的記憶庫BK的半導體晶片可不同於包括讀出資料的記憶庫BK的半導體晶片。另外，執行包含損耗平衡處理的回寫動作的記憶庫BK亦可設置於與包括讀出資料的記憶庫BK在內的記憶裝置不同的記憶裝置內。
對本發明的若干實施方式進行了說明，但該些實施方式是作為例示來提示，並不意圖限定發明的範圍。該些新穎的實施方式能夠以其他各種形態實施，於不脫離發明的主旨的範圍內可進行各種省略、置換、變更。該些實施方式或其變形包含於發明的範圍或主旨內，並且包含於申請專利範圍所記載的發明及其均等的範圍內。
1:記憶裝置 2:控制器 9:主機裝置 11:介面電路 12:列解碼器 13:行解碼器 15:電壓生成電路 16:時鐘生成電路 17:記憶庫緩衝電路 19:控制電路 20:記憶元件/磁阻效應元件/MTJ元件 30:選擇器/開關元件 50、51:配線（導電層） 80:基板 81:絕緣層 100:記憶單元陣列 110:列控制電路 120:行控制電路 130:驅動器電路 140:感測放大器電路 171:緩衝器 200:記憶體 201:磁性層/參照層 202:非磁性層/隧道勢壘層 203:磁性層/儲存層 204:偏移消除層 205:非磁性層 207A、207B:導電層（電極） 301:可變電阻層（選擇器層或開關層） 302A:電極（導電層）/下部電極 302B:電極（導電層）/上部電極 ADR:位址/訊號 ADR1:讀出位址/選擇位址/位址 ADR2:位址/回寫位址/損耗平衡位址 BK、BK＜0＞、BK＜1＞、···、BK＜15＞、BK＜m-1＞、BK＜i＞、BK＜j＞:記憶庫 BL、BL＜0＞、BL＜1＞、···、BL＜p-1＞:位元線 CA:指令位址訊號 CMD:指令/讀出指令 CMD1:讀出指令 CMD2:指令 CMDx:前綴指令 CLKi:內部時鐘 CLK:時鐘訊號 DQ2:訊號/讀出資料/資料 DQ1:資料 DT:資料 H、L:電平 IA:配線區域 IO:輸入輸出區域 IRD1、IRD2:讀出電流 IWR1、IWR2:寫入電流 MC:記憶單元/選擇單元 MM:記憶系統（記憶模組） MC-S:選擇單元/記憶單元 MC-W:記憶單元 RSP、RSPr:響應訊號 P1、P2、P3、P4、P5、P6:端子 R1、R2:區域 Ra、Rb:電路區域 PERI:外圍電路 SRR:自參照讀出 SEND:指令 S1～S4:步驟 TBL:管理表（資訊） t0、t1、t2、t3、t4、t5、t6、t10、t11a、t11b、t12、t13、ta、tb、tc:時刻 T1、T2、Ta、Tb:期間 LV:損耗平衡處理 WB:回寫動作 WL、WL＜0＞、WL＜1＞、···、WL＜q-1＞:字元線/選擇字元線 VDD、VSS:電壓 XREAD:指令 XADR:位址
圖1是表示實施方式的記憶系統的結構例的框圖。 圖2是表示實施方式的記憶裝置的結構例的佈局圖。 圖3是表示實施方式的記憶裝置的結構例的框圖。 圖4是表示實施方式的記憶裝置的結構例的電路圖。 圖5是表示實施方式的記憶裝置的結構例的鳥瞰圖。 圖6是表示實施方式的記憶裝置的結構例的剖面圖。 圖7是表示實施方式的記憶裝置的結構例的剖面圖。 圖8是表示實施方式的記憶裝置的動作例的流程圖。 圖9中的（a）～（d）是表示實施方式的記憶裝置的動作例的圖。 圖10是表示實施方式的記憶系統與記憶裝置的動作例的序列圖。 圖11是表示實施方式的記憶裝置的動作例的時序圖。 圖12是表示實施方式的記憶裝置的動作例的圖。 圖13是表示實施方式的記憶裝置的變形例的圖。 圖14中的（a）及（b）是表示實施方式的記憶裝置的比較例的圖。
ADR1:讀出位址/選擇位址/位址
ADR2:位址/回寫位址/損耗平衡位址
CMD1:讀出指令
CMD2:指令
BK<i>、BK<j>:記憶庫
t1、t10、t11a、t11b、t12、t13:時刻
LV:損耗平衡處理
WB:回寫動作

Claims (19)

  1. 一種記憶裝置，包括： 第一記憶庫，包括第一記憶單元； 第二記憶庫，包括第二記憶單元；以及 緩衝電路，暫時儲存資料； 在針對所述第一記憶單元的讀出序列時， 所述第一記憶庫 自所述第一記憶單元感測第一訊號， 在感測到所述第一訊號之後，將所述第一記憶單元設定為重置狀態，並自所述重置狀態的所述第一記憶單元感測第二訊號， 基於所述第一訊號以及所述第二訊號，確定所述第一記憶單元所儲存的第一資料， 將所述第一資料保存於所述緩衝電路， 所述第二記憶庫 將所述緩衝電路內的所述第一資料寫入所述第二記憶單元。
  2. 如請求項1所述的記憶裝置，更包括： 介面電路，將所述第一資料輸出至控制器， 在所述介面電路將所述緩衝電路內的所述第一資料輸出至所述控制器之前，所述第二記憶庫將所述第一資料寫入所述第二記憶單元。
  3. 如請求項1所述的記憶裝置，更包括介面電路， 所述介面電路接收：與所述第一記憶庫相關的第一位址、表示所述讀出序列的執行的第一指令、以及與所述第二記憶庫相關的第二位址。
  4. 如請求項3所述的記憶裝置，其中 所述介面電路在收到所述第二位址後，接收表示所述第一資料的輸出的第二指令， 所述介面電路響應於所述第二指令將所述緩衝電路內的所述第一資料輸出至控制器。
  5. 如請求項3所述的記憶裝置，其中 所述介面電路在接收所述第一位址之前，接收表示損耗平衡處理的執行的第二指令。
  6. 如請求項1所述的記憶裝置，其中 在所述第一記憶庫將所述第一記憶單元設定為所述重置狀態的同時，所述第二記憶庫將所述第二記憶單元設定為所述重置狀態。
  7. 如請求項1所述的記憶裝置，其中 針對所述第二記憶單元的所述第一資料的寫入是損耗平衡處理及回寫動作。
  8. 如請求項1所述的記憶裝置，其中 所述第一記憶單元在完成所述讀出序列後，維持所述重置狀態。
  9. 如請求項1所述的記憶裝置，其中 所述第一記憶單元包括磁阻效應元件、以及連接於所述磁阻效應元件的開關元件。
  10. 一種記憶系統，包括： 記憶裝置，包括：第一記憶庫，包括多個第一記憶單元；第二記憶庫，包括多個第二記憶單元；以及緩衝電路，暫時儲存資料；以及 控制器，對所述記憶裝置指示讀出序列， 所述控制器在向所述記憶裝置指示針對所述第一記憶庫的所述讀出序列時，將與所述第一記憶庫有關的第一位址、指示所述讀出序列的第一指令、與所述第二記憶庫有關的第二位址發送至所述記憶裝置， 所述記憶裝置 響應於所述第一指令，將第一資料自所述多個第一記憶單元中與所述第一位址對應的一個以上的記憶單元發送至所述緩衝電路， 在將所述第一資料自所述緩衝電路發送至所述控制器之前，將所述緩衝電路內的所述第一資料寫入所述多個第二記憶單元中與所述第二位址對應的一個以上的記憶單元。
  11. 如請求項10所述的記憶系統，其中 所述第一記憶庫在所述讀出序列時， 自所述第一記憶單元感測第一訊號， 在感測到所述第一訊號之後，將所述第一記憶單元設定為重置狀態，並自所述重置狀態的所述第一記憶單元感測第二訊號， 基於所述第一訊號與所述第二訊號，判別所述第一記憶單元的所述第一資料， 將所述第一資料保存於所述緩衝電路。
  12. 如請求項11所述的記憶系統，其中 在所述第一記憶庫將所述第一記憶單元設定為所述重置狀態的同時，所述第二記憶庫將所述第二記憶單元設定為所述重置狀態。
  13. 如請求項10所述的記憶系統，其中 所述控制器在將所述第二位址發送至所述記憶裝置後，將指示傳輸所述第一資料的第二指令發送至所述記憶裝置， 所述記憶裝置響應於所述第二指令，將所述緩衝電路內的所述第一資料發送至所述控制器。
  14. 如請求項10所述的記憶系統，其中 所述控制器在發送所述第一位址之前，將指示執行損耗平衡處理的第三指令發送至所述記憶裝置， 所述記憶裝置響應於所述第三指令，將所述第一資料寫入與所述第二位址對應的所述一個以上的記憶單元。
  15. 如請求項10所述的記憶系統，其中 針對與所述第二位址對應的所述一個以上的記憶單元的、所述第一資料的寫入是損耗平衡處理及自參照讀出中的回寫動作。
  16. 如請求項10所述的記憶系統，其中 相對於所述第一位址的所述一個以上的記憶單元在所述讀出序列完成後，儲存與所述第一資料不同的第二資料。
  17. 如請求項10所述的記憶系統，其中 所述控制器更包括記憶體，所述記憶體儲存用於損耗平衡的第一資訊， 所述控制器基於所述第一資訊生成所述第二位址。
  18. 如請求項10所述的記憶系統，其中 所述控制器響應於所述第一指令，將表示資料傳輸的準備完成的第一訊號發送至與所述控制器通訊的主機裝置。
  19. 如請求項10所述的記憶系統，其中 所述多個第一記憶單元的各者包括磁阻效應元件、以及連接於所述磁阻效應元件的開關元件。
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