CN117577147A - 存储设备及存储系统 - Google Patents

Abstract

实施方式提供一种存储设备及存储系统，其提高了存储设备的动作特性。实施方式的存储设备包含：第一存储体，其包含第一存储单元；第二存储体，其包含第二存储单元；以及缓存电路，其临时地存储数据；在针对第一存储单元的读取序列时，第一存储体从第一存储单元感测第一信号，在感测第一信号后，将第一存储单元设定为复位状态，从复位状态的所述第一存储单元感测第二信号，基于第一信号和所述第二信号确定第一存储单元所存储的第一数据，并将第一数据保存于缓存电路，第二存储体将缓存电路内的第一数据写入第二存储单元。

Description

存储设备及存储系统

相关申请的交叉引用

本申请享受以日本专利申请2022-100915号(申请日：2022年6月23日)、美国专利申请18/180021(申请日：2023年3月7日)、欧洲专利申请23161435.5(申请日：2023年3月13日)及德国专利申请102023202236.2(申请日：2023年3月13日)为基础申请的优先权。本申请通过参照这些基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及存储设备及存储系统。

背景技术

已知磁阻效应元件这种将可变电阻元件用于存储元件的存储设备。

发明内容

本发明所要解决的课题是提供提高存储设备的动作特性的存储设备及存储系统。

实施方式的存储设备包含：第一存储体，其包含第一存储单元；第二存储体，其包含第二存储单元；以及缓存电路，其临时地存储数据；在针对所述第一存储单元的读取序列时，所述第一存储体从所述第一存储单元感测第一信号，在感测所述第一信号后，将所述第一存储单元设定为复位状态，从所述复位状态的所述第一存储单元感测第二信号，基于所述第一信号和所述第二信号，确定所述第一存储单元所存储的第一数据，并将所述第一数据保存于所述缓存电路，所述第二存储体将所述缓存电路内的所述第一数据写入所述第二存储单元。

附图说明

图1是表示实施方式的存储系统的构成例的框图。

图2是表示实施方式的存储设备的构成例的布局图。

图3是表示实施方式的存储设备的构成例的框图。

图4是表示实施方式的存储设备的构成例的电路图。

图5是表示实施方式的存储设备的构造例的立体图。

图6是表示实施方式的存储设备的构造例的剖面图。

图7是表示实施方式的存储设备的构造例的剖面图。

图8是表示实施方式的存储设备的动作例的流程图。

图9是表示实施方式的存储设备的动作例的图。

图10是表示实施方式的存储系统及存储设备的动作例的序列图。

图11是表示实施方式的存储设备的动作例的时序图。

图12是表示实施方式的存储设备的动作例的图。

图13是表示实施方式的存储设备的变形例的图。

图14是表示实施方式的存储设备的比较例的图。

具体实施方式

以下，参照附图对本实施方式进行详细说明。在以下的说明中，对于具有相同的功能及构成的要素，标注相同附图标记。

另外，在以下的各实施方式中，关于标注了为了区别而在末尾带有数字/字母的附图标记的构成要素(例如，电路、配线、各种电压及信号等)，在可以不相互区别的情况下，将使用省略末尾的数字/字母的记载(附图标记)。

＜实施方式＞

参照图1至图14对实施方式的存储设备及存储系统进行说明。

(1)构成例

参照图1至图7对实施方式的存储设备及存储系统的构成例进行说明。

(1-1)整体构成

图1是用于说明本实施方式的存储系统的示意图。

如图1所示，本实施方式的存储系统(以下，也称为存储模块)MM与主机设备9电连接。

本实施方式的存储设备1在存储模块MM内与控制器(称为存储控制器或者仅称为控制器)2电连接。存储设备1存储数据。

控制器2能够命令存储设备1进行数据的写入、数据的读取及数据的擦除。控制器2管理存储设备1内的存储空间(地址空间)。例如，控制器2保持用于对存储设备1的存储空间内的多个地址进行管理的信息(以下，称为管理表)TBL。例如，控制器2包含存储管理表TBL的存储器200。

例如，控制器2监视存储设备1中的与指令相应的各地址的写入次数(及读取次数)。控制器2使监视器的结果反映于管理表TBL。

主机设备9能够向存储模块MM作出对存储设备1写入数据、从存储设备1读取数据以及擦除存储设备1内的数据等的请求及命令。

例如，存储模块MM在其与主机设备9之间进行数据等的通信。

主机设备9根据对存储模块MM请求的动作而向控制器2发送指令地址信号CA。

控制器2能够根据指令地址信号CA而识别主机设备9所请求的动作(应执行的动作)及动作的对象(地址)。

控制器2将响应信号RSP发送到主机设备9。响应信号RSP表示存储模块MM及存储设备1的动作的状态。例如，在读取序列中，主机设备9能够根据响应信号RSP而请求从存储模块MM读取数据。

在控制器2与主机设备9之间传送数据DQ1。数据DQ1是1比特的信号的集合。

例如，与误检测及修正相关的各种信号(信息)与数据DQ1一起在控制器2与主机设备9之间传送。

控制器2基于来自主机设备9的指令地址信号CA而生成指令CMD及地址ADR。控制器2将指令CMD及地址ADR发送到存储设备1。

存储设备1对地址ADR所表示的动作对象执行基于指令CMD的动作。

在存储设备1与控制器2之间传送数据DQ2。数据DQ2是1比特的信号的集合。

本实施方式的存储设备1是非易失性随机存取存储器。例如，本实施方式的存储设备1是MRAM(Magnetoresistive RAM)。

(1-2)存储设备1的构成例

参照图2及图3对本实施方式的存储设备1的内部构成进行说明。

图2是表示本实施方式的存储设备1的芯片的内部布局的俯视图。

如图2所示，本实施方式的存储设备1包含多个存储体BK(BK＜0＞，BK＜1＞，…，BK＜15＞)、周边电路PERI及输入输出区域IO。

各存储体BK存储数据。多个存储体BK分别以各存储体BK能够相互独立地执行动作的方式构成。

各存储体BK被分割成夹着配线区域IA的两个区域R1、R2而设于芯片内。各存储体BK的两个区域R1、R2经由配线区域IA内的配线电连接。

以下，各存储体BK也被称为核心电路。多个存储体BK的集合也被称为存储核心。

配线区域IA包含将多个存储体BK与周边电路PERI连接的多个配线。

周边电路PERI包含用于对存储体BK的动作进行控制的多个电路。例如，周边电路PERI包含存储体缓存电路17。

存储体缓存电路17临时地存储向存储体BK输入的数据以及从存储体BK输出的数据。存储体缓存电路17设于存储体BK的附近。存储体缓存电路17共同连接于多个存储体BK。存储体缓存电路17包含以与存储体BK对应的方式分割的两个电路区域Ra、Rb。

输入输出区域IO包含用于存储设备1与控制器2通信的多个端子P1、P2、P3、P4、P5、P6。

对于多个端子P1、P2、P3、P4、P5、P6，分别供给对应的信号CMD、ADR、DQ2、CLK及电压VDD、VSS。

图3是表示本实施方式的存储设备1的内部构成的一个例子的框图。

如图3所示，在存储设备1中，作为用于对多个存储体BK的动作进行控制的周边电路(CMOS电路)PERI，包含接口电路11、行解码器12、列解码器13、电压生成电路15、时钟生成电路16、存储体缓存电路17及控制电路19等。

多个存储体BK(BK＜0＞，BK＜1＞，…，BK＜m-1＞)分别至少包含存储单元阵列100。m是2以上的整数。例如，m是16。存储单元阵列100包含多个存储单元MC、多个字线WL及多个位线BL。存储单元MC与字线WL及位线BL连接。存储单元MC能够存储1比特以上的数据。

存储体10及存储单元阵列100的内部构成的具体情况见后述。

接口电路11作为存储设备1与控制器2之间的接口发挥功能。

接口电路11从控制器2接收指令CMD及地址ADR。接口电路11将指令CMD发送到控制电路19。接口电路11将地址ADR发送到行解码器12及列解码器13。

接口电路11从控制器2接收向存储单元阵列100写入的数据。接口电路11将从存储单元阵列100读取到的数据发送到控制器2。

以下，向存储单元阵列100写入的数据也被称为写入数据。从存储单元阵列100读取到的数据也被称为读取数据。

行解码器12接收来自接口电路11的地址ADR。行解码器12对地址ADR中包含的行地址进行解码。行解码器12将表示行地址的解码结果的解码信号发送到存储体BK。

列解码器13接收来自接口电路11的地址ADR。列解码器13对地址ADR中包含的列地址进行解码。列解码器13将表示列地址的解码结果的解码信号发送到存储体BK。

电压生成电路15生成为了执行存储设备1的动作序列而使用的各种电压。电压生成电路15将所生成的电压供给到对应的存储体BK及各电路11、12、13、16、17、19。

时钟生成电路16接收来自控制器2(或主机设备9)的外部时钟CLK。

时钟生成电路16基于外部时钟CLK，生成在存储设备1的内部使用的内部时钟CLKi。时钟生成电路16将所生成的内部时钟CLKi发送到控制电路19和/或各电路11、12、13、17。

存储体缓存电路17能够临时地存储从各存储体BK读取到的数据及向各存储体BK写入的数据。例如，存储体缓存电路17能够存储至少1页量的数据尺寸的数据。例如，存储体缓存电路17包含多个缓冲存储器171。各缓冲存储器171能够存储1比特的数据。存储体缓存电路17也被称为缓存电路或页缓存电路。

控制电路(也被称为定序器、状态机或内部控制器)19对存储设备1内的各电路BK、11、12、13、15、16、17的动作进行控制。控制电路19能够对来自接口电路11的指令CMD进行解码。控制电路19为了执行指令CMD所表示的动作序列而使各电路BK、11、12、13、15、16、17与内部时钟CLKi同步地动作。

(1-3)存储体的构成例

参照图4至图7对本实施方式的存储设备1的存储体BK的构成例进行说明。

图4是表示本实施方式的存储设备1中的某一存储体BK的内部构成的框图。

如图4所示，存储体BK包含存储单元阵列100、行控制电路110、列控制电路120、驱动电路130及感测放大器电路140等。

多个存储单元MC在存储单元阵列100内配置为矩阵状。各存储单元MC设于一个位线BL与一个字线WL之间。各存储单元MC与多个位线BL(BL＜0＞，BL＜1＞，…，BL＜p-1＞)中的对应的一个位线以及多个字线WL(WL＜0＞，WL＜1＞，…，WL＜q-1＞)中的对应的一个字线连接。p及q是2以上的整数。

各存储单元MC包含存储元件20及选择器30。

存储元件20例如是可变电阻元件。存储元件20的电阻状态根据被供给的电压(或电流)而改变为多个电阻状态(例如，低电阻状态及高电阻状态)中的某一个电阻状态。存储元件20能够根据该元件20的电阻状态与数据(例如，“0”数据及“1”数据)的关联来存储数据。

选择器30作为存储单元MC的选择元件(开关元件)发挥功能。选择器30具有在向对应的存储元件20写入数据时以及从对应的存储元件20读取数据时对电流(或电压)向存储元件20的供给进行控制的功能。例如，选择器30能够对存储元件20向从位线BL朝向字线WL的方向以及从字线WL朝向位线BL的方向流动电流。

例如，选择器30是2端子型的开关元件。以下，选择器30也被称为开关元件30。在向开关元件30的2端子之间施加的电压低于开关元件30的阈值电压的情况下，开关元件30被设定为切断状态(高电阻状态、电气性非导通状态)。在向开关元件30的2端子之间施加的电压为开关元件30的阈值电压以上的情况下，开关元件30被设定为接通状态(低电阻状态、电气性导通状态)。2端子型的开关元件30也可以是：无论被施加的电压具有何种极性(例如，正的极性及负的极性)，都具有上述功能。

开关元件30能够不依赖于存储单元MC内施加的电压的极性(在存储单元MC内流动的电流的方向)地根据对存储单元MC施加的电压的大小来切换是在存储单元MC内流过电流还是不流过电流。

存储单元阵列100的构造见后述。

行控制电路110对存储单元阵列100的行进行控制。行控制电路110基于来自行解码器12的解码信号选择存储单元阵列100内的行(字线WL)。行控制电路110能够对选择的字线WL及非选择的字线WL进行控制。

例如，行控制电路110包含行开关电路(字线开关电路)。

列控制电路120对存储单元阵列100的列进行控制。列控制电路120基于来自列解码器13的解码信号选择存储单元阵列100内的列(位线BL)。列控制电路120能够对选择的位线BL及非选择的位线BL进行控制。

例如，列控制电路120包含列开关电路(位线开关电路)。

驱动电路130将从电压生成电路15供给的电压或者使用所供给的电压生成的电流经由行控制电路110及列控制电路120供给到存储单元阵列100。

在写入序列时，驱动电路130将用于写入数据的写入电流(或写入电压)经由行控制电路110及列控制电路120供给到存储单元阵列100内的与所选择的地址ADR对应的一个以上的存储单元MC。

例如，驱动电路130包含用于生成写入电流(或写入电压)的写入驱动器(未图示)。写入驱动器具有电流源(或电压源)及电流阱(或接地端子)。

在读取序列时，驱动电路130将用于读取数据的读取电流(或读取电压)经由行控制电路110及列控制电路120供给到存储单元阵列100内的与所选择的地址ADR对应的一个以上的存储单元MC。

例如，驱动电路130包含用于生成读取电流(或读取电压)的读取驱动器(未图示)。读取驱动器具有电流源(或电压源)及电流阱(或接地端子)。

驱动电路130经由行控制电路110及列控制电路120对存储单元阵列100内的非选择的字线WL及非选择的位线BL供给非选择电压。

以下，与所选择的地址ADR对应的存储单元(与所选择的字线WL以及所选择的位线BL连接的存储单元)MC也被称为选择单元。

以下，与非选择的字线WL连接的存储单元MC以及与非选择的位线连接的存储单元(选择单元以外的存储单元)MC也被称为非选择单元。

感测放大器电路140在读取序列时将从存储单元阵列100输出的信号感测及放大。

例如，感测放大器电路140在读取序列时将位线BL的电位或流经位线BL的电流感测。感测放大器电路140将与感测结果相应的信号放大。感测放大器电路140基于经放大的信号来判别向存储单元MC内存储的数据。从存储设备1读取判别的结果作为读取数据。

此外，感测放大器电路140也可以具有临时地保持写入数据的功能(锁闩电路)。

存储体BK通过控制电路19的控制而使上述的各电路100、110、120、130、140动作。

＜存储单元阵列的构造例＞

参照图5至图7对本实施方式的存储设备1中的存储单元阵列100的构造例进行说明。

图5至图7是用于说明本实施方式的存储设备1的存储单元阵列100的构造例的图。图5是用于说明存储单元阵列100的构造例的立体图。图6是对存储单元阵列100的沿着X方向(X轴)的剖面构造进行表示的示意性的剖面图。图7是对存储单元阵列100的沿着Y方向(Y轴)的剖面构造进行表示示意性的剖面图。

如图5至图7所示，存储单元阵列100设于基板80的上表面的上方。

X方向是与基板80的上表面平行的方向。Y方向是与基板80的上表面平行且与X方向交叉的方向。以下，与基板80的上表面平行的面被称为X-Y平面。与X-Y平面垂直的方向(轴)被设为Z方向(Z轴)。与由X方向和Z方向构成的面平行的面被称为X-Z平面。与由Y方向和Z方向构成的面平行的面被称为Y-Z平面。

存储单元阵列100例如具有沿Z方向层叠了多个层的构造。

多个配线(导电层)50在Z方向经由基板80上的绝缘层81设于基板80的上表面的上方。多个配线50沿Y方向排列。各配线50沿X方向延伸。多个配线50分别例如作为字线WL发挥功能。

多个配线(导电层)51在Z方向上设于多个配线50的上方。多个配线51沿X方向排列。各配线51沿Y方向延伸。多个配线51分别例如作为位线BL发挥功能。

多个存储单元MC设于多个配线50与多个配线51之间。多个存储单元MC在X-Y平面内排列为矩阵状。

沿X方向排列的多个存储单元MC在Z方向上设于一个配线50上。沿X方向排列的多个存储单元MC连接于公共的字线WL。

沿Y方向排列的多个存储单元MC在Z方向上设于一个配线51下。沿Y方向排列的多个存储单元MC连接于公共的位线BL。

存储单元阵列100被绝缘层(未图示)覆盖。例如，绝缘层设于存储单元MC间的空间内、配线50间的空间内以及配线51间的空间内。

在存储单元阵列100具有图4的电路构成的情况下，开关元件30在Z方向上设于存储元件20的下方。开关元件30设于存储元件20与配线50之间。存储元件20设于配线51与开关元件30之间。

这样，在层叠型的存储单元阵列100中，各存储单元MC是存储元件20与开关元件30的层叠体。

在图6及图7中，示出了绝缘层81设于多个配线50与基板80之间的例子。在基板80为半导体基板的情况下，也可以在基板80的上表面的半导体区域上设置一个以上的场效应晶体管(未图示)。场效应晶体管被绝缘层81覆盖。基板80上的场效应晶体管是存储设备1内的周边电路PERI的构成元件。这样，在Z方向上的存储单元阵列100的下方，也可以设有用于控制存储单元阵列100的动作的电路。此外，如果基板80是绝缘性基板，则也可以没有绝缘层81，多个配线50直接设于基板80的上表面上。

层叠型的存储单元阵列100的电路构成及构造并不限定于图4至图7所示的例子。可根据存储元件20及开关元件30相对于位线BL及字线WL的连接关系而适当对存储单元阵列100的电路构成及构造进行变形。

＜存储单元的构造例＞

参照图6及图7对存储单元MC的内部构造进行说明。

开关元件30具有以下的构成。

如图6及图7所示，开关元件30至少包含可变电阻层(也被称为选择器层或开关层)301和两个电极302(302A、302B)。可变电阻层301在Z方向上设于两个电极(导电层)302A、302B之间。

在图6及图7的例子中，电极(以下也称为下部电极)302A在Z方向上设于可变电阻层301的下方，电极(以下也称为上部电极)302B在Z方向上设于可变电阻层301的上方。例如，电极302A设于配线50与可变电阻层301之间。电极302B设于可变电阻层301与存储元件20之间。

开关元件30经由电极302A与配线50连接。开关元件30经由电极302B与存储元件20连接。

可变电阻层301的电阻状态(电阻值)是变化的。可变电阻层301可具有多个电阻状态。

根据对开关元件30(存储单元MC)施加的电压，可变电阻层300的电阻状态变为高电阻状态(非导通状态)或低电阻状态(导通状态)。在可变电阻层301的电阻状态为高电阻状态的情况下，开关元件30切断。在可变电阻层301的电阻状态为低电阻状态的情况下，开关元件30接通。

在存储单元MC被设定为选择状态的情况下，由于开关元件30接通，因此可变电阻层301的电阻状态成为低电阻状态。在该情况下，开关元件30将电流(或电压)供给到存储元件20。在存储单元MC被设定为非选择状态的情况下，由于开关元件30切断，因此可变电阻层301的电阻状态成为高电阻状态。在该情况下，开关元件30切断电流(或电压)向存储元件20的供给。

此外，根据可变电阻层301的材料，可变电阻层301的电阻状态的变化有时也会依赖于在开关元件30内流动的电流(例如，电流的大小)。

开关元件30的可变电阻层301包含从由硼(B)、铝(Al)、镓(Ga)、铟(In)、碳(C)、硅(Si)、锗(Ge)、锡(Sn)、砷(As)、磷(P)及锑(Sb)组成的群中选择的至少一种以上的元素。

开关元件30例如也可以在可变电阻层301内包含含有掺杂剂(杂质)的绝缘体。对绝缘体添加的掺杂剂是有助于绝缘体内的导电的杂质。该开关元件30的可变电阻层301所使用的绝缘体的一个例子是氧化硅。在可变电阻层301的材料是氧化硅的情况下，对氧化硅添加的掺杂剂例如使用磷或砷。不过，可变电阻层301的氧化硅所添加的掺杂剂的种类并不限定于上述例子。另外，开关元件30也可以由具有骤回特性的材料构成。

存储元件20具有以下的构成。

在存储设备1为MRAM的情况下，存储元件20是磁阻效应元件20。

如图6及图7所示，磁阻效应元件20包含两个磁性层201、203和非磁性层202。非磁性层202在Z方向上设于两个磁性层201、203之间。在图5及图6的例子中，从配线(例如字线WL)50侧向配线(例如位线BL)51侧，按照磁性层201、非磁性层202及磁性层203的顺序沿Z方向排列着多个层201、202、203。

两个磁性层201、203及非磁性层202形成磁隧道结。以下，包含磁隧道结的磁阻效应元件20被称为MTJ元件20。MTJ元件20中的非磁性层202被称为隧道势垒层。

各磁性层201、203例如是包含钴(Co)、铁(Fe)及镍(Ni)中的至少一个元素的强磁性层。另外，磁性层201、203也可以还包含硼(B)。更具体而言，例如，磁性层201、203包含钴铁硼(CoFeB)或硼化铁(FeB)。磁性层201、203既可以是单层膜(例如，合金膜)，也可以是多层膜(例如，人工格子膜)。

隧道势垒层202例如是包含氧(O)及镁(Mg)的绝缘层(例如，氧化镁层)。隧道势垒层202既可以是单层膜，也可以是多层膜。此外，隧道势垒层202也可以还包含氧及镁以外的元素。

在本实施方式中，MTJ元件20是垂直磁化型的磁阻效应元件。

例如，各磁性层201、203具有垂直磁各向异性。各磁性层201、203具有与磁性层201、203的层面垂直的磁化。

两个磁性层201、203中，一方的磁性层为磁化的方向可变，另一方的磁性层为磁化的方向不变。MTJ元件20可根据一方的磁性层的磁化的方向与另一方的磁性层的磁化的方向的相对关系(磁化排列)而具有多个电阻状态(电阻值)。

在图6及图7的例子中，磁性层203的磁化的方向可变。磁性层201的磁化的方向不变(固定状态)。以下，磁化的方向可变的磁性层203被称为存储层。以下，磁化的方向不变的磁性层201被称为参照层。此外，存储层203有时也被称为自由层、磁化自由层或磁化可变层。参照层201有时也被称为钉层、钉扎层、磁化不变层或磁化固定层。

在本实施方式中，所谓“参照层(磁性层)的磁化的方向不变”或者“参照层(磁性层)的磁化的方向为固定状态”，是指在向MTJ元件20供给了用于改变存储层203的磁化的方向的电流(或电压)的情况下，参照层201的磁化的方向在电流(或电压)供给的前后不变化。

在存储层203的磁化的方向与参照层201的磁化的方向相同的情况下(在MTJ元件20的磁化排列状态为平行排列状态的情况下)，MTJ元件20的电阻状态是第一电阻状态。在存储层203的磁化的方向与参照层201的磁化的方向不同的情况下(在MTJ元件20的磁化排列状态为逆向平行排列状态的情况下)，MTJ元件20的电阻状态是与第一电阻状态不同的第二电阻状态。例如，第二电阻状态(逆向平行排列状态)的MTJ元件20的电阻值比第一电阻状态(平行排列状态)的MTJ元件20的电阻值高。

以下，关于MTJ元件20的磁化排列状态，平行排列状态也被记载为P(Parallel)状态，逆向平行排列状态也被记载为AP(Anti-Parallel)状态。

此外，有时也会根据存储单元阵列100的电路构成，使参照层在Z方向上设于隧道势垒层202的上方，使存储层在Z方向上设于隧道势垒层202的下方。

例如，MTJ元件20包含导电层(电极)207A、207B。磁性层201、203及隧道势垒层202在Z方向设于两个导电层207A、207B之间。此外，导电层207A及电极302B也可以是一个连续的导电体。

例如，也可以在MTJ元件20内设置偏移抵消层(日文：シフトキャンセル層)204。在该情况下，偏移抵消层204设于参照层201与导电层207A之间。偏移抵消层204是用于缓和参照层201的漏磁场的影响的磁性层。在MTJ元件20包含偏移抵消层204的情况下，非磁性层205设于偏移抵消层204与参照层201之间。非磁性层205例如是钌层等金属层。偏移抵消层204经由非磁性层205与参照层201以反强磁性的方式耦合。由此，包含参照层201及偏移抵消层204的层叠体形成SAF(Synthetic antiferromagnetic)构造。在SAF构造中，偏移抵消层204的磁化的方向与参照层201的磁化的方向相反。通过SAF构造，参照层201的磁化的方向可更加稳定地成为固定状态。此外，形成SAF构造的两个磁性层201、204及非磁性层205的集合有时也被称为参照层。

例如，也可以在偏移抵消层204与导电层207A之间设置被称为基底层的非磁性层(未图示)。基底层是用于改善与基底层相接的磁性层(在此为偏移抵消层204)的特性(例如，结晶性及磁特性)的层。例如，也可以在存储层203与导电层207B之间设置被称为保护层(cap layer)的非磁性层(未图示)。保护层是用于改善与保护层相接的磁性层(在此为存储层203)的特性(例如，结晶性及磁特性)的层。

本实施方式的存储设备1及存储模块MM通过后述的动作(控制方法)而在读取序列中执行用于损耗均衡处理的写入动作。

例如，控制器2保持用于损耗均衡处理的管理表TBL。

损耗均衡处理是为了不使数据的写入集中在特定的地址而使数据的写入对象即地址尽可能均匀地分散的技术。由此，存储空间内中的多个存储单元MC的数据的写入次数可被平滑化。作为其结果，存储设备1及存储模块MM的寿命延长。

通过读取序列中的损耗均衡处理的执行，本实施方式的存储设备1及存储模块MM的动作期间可被缩短。

由此，本实施方式的存储设备1及存储模块MM能够改善存储设备的动作特性。

(2)动作例

参照图8至图12对本实施方式的存储设备1及存储模块MM的动作例进行说明。本实施方式的存储设备1的动作例包含存储设备的控制方法。本实施方式的存储模块(存储系统)MM的动作例包含存储模块的控制方法。

以下，对本实施方式的存储设备1及存储模块MM的读取序列进行说明。

在本实施方式中，包含MRAM的存储设备1的读取序列使用自参照读取来执行。

此外，本实施方式的存储设备1及存储模块MM的写入序列通过周知的技术来执行。故而，在本实施方式中，省略存储设备1的写入序列的说明。

例如，在本实施方式的存储设备1为MRAM的情况下，写入序列通过SST(Spintorque transfer)方式执行。

(2-1)自参照读取

参照图8及图9对本实施方式的存储设备1的读取序列中的自参照读取进行说明。

图8是本实施方式的存储设备1的读取序列中的自参照读取的流程图。图9是用于说明本实施方式的存储设备的读取序列中的自参照读取的示意图。

＜S1＞

在使用自参照读取的读取序列中，存储设备1基于被供给的读取指令CMD及地址ADR来执行第一读取动作。第一读取动作也被称为第一数据读取、单元数据读取或第一感测动作。

基于地址ADR选择存储体BK内的存储某一数据(单元数据)的存储单元MC-S作为数据的读取对象(选择单元)。

在读取序列的第一读取动作中，驱动电路130对选择单元MC-S施加选择电压。例如，驱动电路130对选择位线BL施加某一正的电压，对选择字线WL施加0V的电压(接地电压)。

通过选择电压，选择单元MC-S内的开关元件30接通。

由此，如图9的(a)所示，读取电流IRD1在选择单元MC-S内从选择位线BL向选择字线WL流动。读取电流IRD1在MTJ元件20内例如从存储层203流向参照层201。

感测放大器电路140感测某一时间点的位线BL的电位(或者，流经位线BL的电流的电流值)。由此，感测放大器电路140在第一读取动作中获取从选择单元MC-S输出的感测信号。

MTJ元件20的电阻状态为低电阻状态的情况下(MTJ元件20为P状态的情况下)的某一时间点的位线BL的电位与MTJ元件20的电阻状态为高电阻状态的情况下(MTJ元件20为AP状态的情况下)的某一时间点的位线BL的电位不同。故而，根据MTJ元件20所存储的数据，感测放大器电路140所感测的位线BL的电位(感测信号)不同。

此外，在第一读取动作时，非选择电压被施加到与非选择的字线或非选择的位线连接的非选择单元。

＜S2＞

在使用自参照读取的读取序列中，存储设备1在第一读取动作之后，对选择单元复位动作执行。复位动作是将参照数据写入选择单元的动作。复位动作也被称为参照数据写入或复位写入。

如图9的(b)所示，在参照数据的写入动作中，驱动电路130使写入电流IWR1流入选择单元MC-S。

例如，在参照数据为“0”数据的情况下，写入电流IWR1在选择单元MC-S内从选择位线BL(MTJ元件20的存储层203)向选择字线WL(MTJ元件20的参照层201)流动。

此外，根据存储单元阵列100内的电路构成，“0”数据的写入时的写入电流IWR1流动的方向改变。

通过供给写入电流IWR1，“0”数据被写入到选择单元MC-S。选择单元MC-S被设定为自参照读取中的复位状态(“0”数据保持状态)。

此外，在复位动作时，非选择电压被施加到与非选择的字线或非选择的位线连接的非选择单元。

＜S3＞

在使用了自参照读取的读取序列中，存储设备1在参照数据被写入选择单元MC-S之后，对复位状态的选择单元MC-S执行第二读取动作。第二读取动作也被称为第二数据读取、参照数据读取或第二感测动作。

在第二读取动作中，与第一读取动作实质相同，驱动电路130将选择电压施加到选择单元MC-S。

由此，如图9的(c)所示，读取电流IRD2经由选择单元MC-S从位线BL流向字线WL。这样，读取电流IRD2(及读取电流IRD1)在选择单元MC-S内流动的方向与写入电流IWR1在选择单元MC-S内流动的方向相同。

感测放大器电路140感测某一时间点的位线BL的电位。由此，感测放大器电路140获取从第二读取动作中的复位状态的选择单元MC-S输出的感测信号(以下，也被称为参照信号)。

此外，在第二读取动作时，非选择电压被施加到与非选择的字线或非选择的位线连接的非选择单元。

＜S4＞

存储设备1基于第一读取动作的感测结果(感测信号)和第二读取动作的感测结果(感测信号)来判别选择单元MC-S的数据。

例如，存储设备1将第一读取动作的感测信号和第二读取动作的感测信号相比较。

例如，在两个感测信号之差为某一阈值以下的情况下，感测放大器电路140判定为选择单元MC-S内的数据是第一数据(例如，“0”数据)。感测放大器电路140输出表示第一数据的信号。

与此相对，在两个感测信号之差大于某一阈值的情况下，感测放大器电路140判定为选择单元MC-S内的数据是与第一数据不同的第二数据(例如，“1”数据)。感测放大器电路140输出表示第二数据的信号。

这样，基于第一及第二读取动作的两个感测信号来确定选择单元MC-S内的数据。

所确定的数据被作为来自选择单元MC-S的读取数据输出到存储体缓存电路17。

＜S5＞

在自参照读取中，存储单元MC内的单元数据会由于第一读取动作后的参照数据的写入而损坏。

故而，为了恢复损坏的单元数据，执行数据的回写动作。

在使用了自参照读取的读取序列中，存储设备1将读取数据作为损坏前的单元数据，通过回写动作写入到存储单元MC-W。

驱动电路130控制位线BL及字线WL的电位。

由此，如图9对(d)所示，用于回写动作的写入电流IWR(IWR1、IWR2)在回写动作的对象的存储单元MC-W中流动。

写入电流IWR在存储单元MC-W内流动的方向与向存储单元MC-W写入的数据对应。例如，在向存储单元MC写入“0”数据的情况下，与图9的(c)的例子相同，向存储单元MC-W供给从位线BL(MTJ元件20的存储层203)流向字线WL(MTJ元件20的参照层201)的写入电流IWR1。例如，在向存储单元MC写入“1”数据的情况下，向存储单元MC-W供给从字线WL(MTJ元件20的参照层201)流向位线BL(MTJ元件20的存储层203)的写入电流IWR2。

此外，在单元数据的值与参照数据的值相同的情况下，有时也不向存储单元MC-W供给回写动作中的用于写入“0”数据的写入电流IWR1。

在本实施方式中，对与读取数据的对象的存储单元MC-S不同的存储单元MC-W执行回写动作。例如，包含回写动作的对象的存储单元MC-W的存储体BK与包含读取数据的对象的存储单元MC-S的存储体BK不同。

以下，包含读取数据的对象的存储单元MC-S的存储体也被称为读取存储体。以下，包含回写动作的对象的存储单元MC-W的存储体也被称为写入存储体或回写存储体。

由此，本实施方式的存储设备1能够通过自参照读取中的回写动作来执行损耗均衡处理的数据的复制。

这样，在本实施方式的存储设备1中，通过与回写动作之间的共用化，损耗均衡处理被包含在读取序列内。

此外，在本实施方式的存储设备1中，损耗均衡处理还能说成是与自参照读取(读取序列)连续或者并行。

(2-2)读取序列

参照图10至图12对本实施方式的存储设备1及存储模块MM的读取序列进行说明。

图10是用于说明本实施方式的存储设备1的读取序列的序列图。图11是用于说明本实施方式的存储设备1的读取序列的时序图。在图11中，示出了读取序列中的存储设备1内的动作对象的存储体BK＜i＞、BK＜j＞的活动状态(及非活动状态)的随着时间的变化。图12是用于说明本实施方式的存储设备1的读取序列的示意图。在图12中，示意性地示出了读取序列中的存储设备1内的数据的移动。

＜时刻t0＞

如图10所示，主机设备9命令包含本实施方式的存储设备1的存储模块MM读取数据。在时刻t0，主机设备9将指令XREAD及地址XADR作为指令地址信号CA在与时钟信号CLK同步的定时发送到存储模块MM内的控制器2。

控制器2在与时钟信号CLK同步的定时接收来自主机设备9的读取指令XREAD。

控制器2在接收指令XREAD之后接收地址XADR。

控制器2基于地址XADR，生成针对存储设备1的读取地址(以下也被称为选择地址)ADR1。

读取地址ADR1是与数据的读取对象的存储体BK＜i＞相关的地址信息。读取地址ADR1包含存储体地址、行地址及列地址。

控制器2基于指令XREAD，生成针对存储设备1的读取指令(RD)CMD1。

读取指令CMD1是命令存储设备1执行读取序列的信号集。

＜时刻t1＞

在时刻t1，控制器2将所生成的读取地址ADR1及读取指令CMD1发送到存储设备1。

在本实施方式中，控制器2对存储设备1发出与地址ADR1不同的地址ADR2。

控制器2与读取地址ADR1及读取指令CMD1的发送连续地向存储设备1发送地址ADR2。以下，指令CMD1及地址ADR1(及地址ADR2)的集合也被称为指令集。

地址ADR2是与供被回写的数据写入的存储体BK相关的地址信息。地址ADR2表示损耗均衡处理中的被回写的数据的写入目的地的地址。以下，为了进行区别，地址ADR2也被称为回写地址(或损耗均衡地址)ADR2。

控制器2基于包含与损耗均衡相关的管理信息的表TBL来生成回写地址ADR2。例如，表TBL包含与每个存储体地址、每个行地址或每个列地址下的数据的写入次数相关的信息。

在本实施方式中，回写地址ADR2中包含的存储体地址的值与读取地址ADR1中包含的存储体地址的值不同。

例如，回写地址ADR2中包含的行地址及列地址可以与读取地址ADR1中包含的行地址及列地址相同。回写地址ADR2中包含的行地址及列地址也可以与读取地址ADR1中包含的行地址及列地址不同。

控制器2基于表TBL内的各地址的写入次数，将写入次数较少的存储体BK＜j＞内的地址指定为伴有损耗均衡处理的回写动作中的数据的写入目的地(数据的复制目的地)的地址。

在指令CMD1的发送后发送(及接收)的地址ADR2在存储设备1中作为用于执行包含损耗均衡处理的回写动作的触发信号发挥功能。

存储设备1通过接口电路11接收读取地址ADR1及读取指令CMD1。由此，存储设备1开始基于自参照读取SRR的动作序列。

存储设备1对由读取地址ADR1表示的多个存储单元MC执行基于读取指令CMD1的读取序列。例如，选择与1页(例如，128比特)量的数据对应的多个存储单元MC作为读取序列的对象。

行解码器12及列解码器13分别对读取地址ADR1进行解码。行解码器12及列解码器13分别向由读取地址ADR1表示的存储体(以下也被称为选择存储体)BK＜i＞发送行地址的解码结果、列地址的解码结果。在选择存储体BK＜i＞内，行控制电路110及列控制电路120基于地址ADR1的解码结果对存储单元阵列100的行及列分别进行控制。

由此，选择存储体BK、存储单元阵列100的行(一个以上的字线WL)及存储单元阵列100的列(一个以上的位线BL)。

＜时刻t10＞

如图11所示，在时刻t10，与读取地址ADR1对应的选择存储体BK＜i＞被设定为活动状态。

存储设备1对活动状态的选择存储体BK＜i＞执行第一读取动作(单元数据读取)。如上述的图9的(a)那样，读取电流IRD1被驱动电路130供给到各选择单元MC-S。

由此，通过感测放大器电路140从活动状态的选择存储体BK＜i＞内的多个选择单元MC-S分别获取多个感测信号。

＜时刻t11a＞

在第一读取动作完成之后，在时刻t11a，存储设备1对活动状态的存储体BK＜i＞执行复位动作。如上述的图9的(b)那样，写入电流IWD1被驱动电路130供给到各选择单元MC-S。

由此，参照数据被写入到各选择单元MC-S。作为其结果，活动状态的选择存储体BK＜i＞内的多个选择单元MC-S分别被设定为复位状态。

＜时刻t12＞

在复位动作完成之后，在时刻t12，存储设备1对活动状态的选择存储体BK＜i＞执行第二读取动作(参照数据读取)。如上述的图9的(c)那样，读取电流IRD2被驱动电路130供给到各选择单元MC-S。

由此，通过感测放大器电路140从活动状态的选择存储体BK＜i＞内的多个选择单元MC-S分别获取多个感测信号(参照信号)。

在第二读取动作(时刻t12)之后，在选择存储体BK＜i＞内，感测放大器电路140基于各选择单元MC的两个感测信号来判别选择单元MC-S所存储的数据。

如图12所示，经判别的数据从选择存储体BK＜i＞传送到存储体缓存电路17。存储体缓存电路17内的各缓冲存储器171临时地存储从各选择单元MC传送来的1比特的数据。

由此，在存储体缓存电路17内保存1页量的数据DT。

＜时刻t11b＞

如上所述，在本实施方式中，存储设备1在读取指令CMD1之后通过接口电路11接收回写地址(损耗均衡地址)ADR2。

在该情况下，存储设备1基于回写地址ADR2，认识到要对由回写地址ADR2表示的存储体BK＜j＞执行包含损耗均衡处理的回写动作。

故而，在存储设备1于读取指令CMD1之后接收到回写地址ADR2的情况下，存储设备1对由回写地址ADR2表示的存储体BK＜j＞内的多个存储单元MC执行复位处理。

例如，如图11所示，在时刻t11b，存储设备1在针对读取地址ADR1的选择单元MC的复位处理之后，对回写地址ADR2的存储单元MC执行复位处理。

如上所述，各存储体BK能够相互独立地动作。

故而，可与对存储体(读取存储体)BK＜i＞的第二数据读取局部并行地执行对存储体(写入存储体)BK＜j＞的复位处理。

＜时刻t2＞

如图10所示，在时刻t2，控制器2在预计完成数据传送的准备的定时，将与数据的读取相关的响应信号RSPr经由基于NVDIMM标准的响应PIN(日文：レスポンスピン)发送到主机设备9。

控制器2根据存储设备1内的数据传送的准备的状态(例如，存储体缓存电路17内的数据的保存)，将响应信号RSPr从“H”电平改变为“L”电平。

控制器2通过“L”电平的响应信号RSPr，向主机设备9通知能够传送数据这一情况。此外，“L”电平的响应信号RSPr也被称为就绪信号。

主机设备9接收“L”电平的响应信号RSPr。

在图10的例子中，在响应信号RSPr的信号电平为“H”电平的期间中从控制器2向存储设备1传送回写地址ADR2。不过，也可以是在响应信号RSPr的信号电平为“L”电平的期间中从控制器2向存储设备1传送回写地址ADR2。

＜时刻t3＞

主机设备9根据“L”电平的响应信号RSPr向控制器2发送指令SEND，。指令SEND是命令存储模块MM对主机设备9传送数据的指令。

＜时刻t4＞

控制器2接收指令SEND。控制器2基于指令SEND对存储设备1发出指令(BRD)CMD2。指令CMD2是命令存储设备1传送存储体缓存电路17内的数据的信号集。

存储设备1通过接口电路11接收指令CMD2。存储设备1根据指令CMD2执行用于数据传送的内部处理。例如，指令CMD2在选择存储体BK＜i＞内的第二读取动作的执行中或执行后的定时被供给到存储设备1。

＜时刻t5＞

在时刻t5，存储设备1开始与指令CMD2相应的数据传送。

如图12所示，存储设备1基于指令CMD2将存储体缓存电路17内的数据DT作为读取数据DQ2经由接口电路11传送到控制器2。

例如，在1页的数据的数据尺寸为128比特的情况下，数据DQ以每1个循环各8比特(1字节)的方式从存储设备1向控制器2传送16个循环。

＜时刻t13＞

存储设备1在接收到指令CMD2(时刻t4)与开始传送数据DQ2时刻t5)之间的期间中，执行使用存储体缓存电路17内的数据的回写动作WB。在本实施方式中，自参照读取SRR的回写动作WB包含损耗均衡处理LV。

如图11所示，存储设备1在时刻t13将与回写地址ADR2对应的存储体BK＜j＞设定为活动状态。

如图12所示，在接收指令CMD2之后，存储设备1将存储体缓存电路17内的数据DT写入到由地址ADR2表示的存储体BK＜j＞内的多个存储单元MC。写入电流IWR被供给到存储体BK＜j＞内的多个存储单元MC-W。由地址ADR2表示的存储体BK＜j＞是损耗均衡处理LV中的数据的复制目的地的存储体(写入存储体)。

如上所述，存储体BK＜j＞内的与地址ADR2对应的多个存储单元MC为复位状态(“0”数据保持状态)。故而，例如，也可以不将写入电流IWR1供给到存储体BK＜j＞，而仅使写入电流IWR2供给到存储体BK＜j＞内的被写入“1”数据的存储单元MC。

这样，从某一存储体BK＜i＞内的选择单元MC获取的数据DT通过回写动作WB被回写到其它的存储体BK＜j＞内的多个存储单元MC，并且通过两个存储体BK＜i＞、BK＜j＞间的损耗均衡处理LV被从存储体BK＜i＞复制到存储体BK＜j＞。

例如，通过回写动作WB进行的数据DT向存储体BK＜j＞的写入也可以在时刻t5之后与数据DQ2向控制器2的传送实质上同时(并行)执行。

与读取地址ADR1对应的选择存储体BK＜i＞内的选择单元MC-S在对存储体BK＜j＞的回写动作之后不回写与读取指令CMD1相应的数据而维持复位状态。故而，在读取序列完成后，与读取地址ADR1对应的全部的选择单元MC-S存储参照数据(例如，“0”数据)。

此外，也可以在对指令SEND的响应和/或指令CMD2的收发之前在存储设备1内执行包含损耗均衡处理LV的回写动作WB。

＜时刻t6＞

控制器2接收从存储设备1传送的数据DQ2。控制器2对数据DQ2实施错误的检测及修正之类的各种处理。控制器2在时刻t6将与数据DQ2对应的数据DQ1传送到主机设备9。与错误的检测及修正相关的信息(ECC信息)也可以与数据DQ1一起传送到主机设备9。

主机设备9从控制器2接收数据DQ1(及ECC信息)。例如，数据DQ1向主机设备9的传送以每1个循环8比特的方式执行16个循环。

如上，本实施方式的存储设备1及存储模块(存储系统)MM的读取序列结束。

如上所述，实施方式的存储设备1在读取指令CMD1的接收后，在接收到地址(回写地址)ADR2的情况下，执行读取序列中的损耗均衡处理LV。在读取指令CMD1的接收后没有接收(及发送)地址ADR2的情况下，实施方式的存储设备1也可以不进行损耗均衡处理LV地将从读取地址ADR1获取的数据通过通常的回写动作WB回写到读取地址ADR1。在该情况下，也可以在不使用存储体缓存电路17内的数据DT的前提下使用感测放大器电路140内保持的数据来执行回写动作WB。

(3)变形例

参照图13对实施方式的存储设备1的变形例进行说明。

图13是表示本实施方式的存储设备1的变形例的时序图。

如图13所示，在执行读取序列中的损耗均衡处理LV的情况下，控制器2也可以将前缀指令CMDx供给到本实施方式的存储设备1。

前缀指令CMDx在读取地址ADR1之前从控制器2发送到存储设备1。

前缀指令CMDx将针对回写动作WB的对象的数据的损耗均衡处理LV的执行(数据的复制的执行)通知给存储设备1。

存储设备1能够通过前缀指令CMDx的接收而在读取地址ADR1及读取指令CMD1之后识别到回写地址ADR2被发送这一情况。

如图13所示，对回写地址ADR2的存储单元MC的复位动作也可以与对读取地址ADR的存储单元的复位动作实质上同时执行。

此外，在回写地址ADR2，也可以不执行回写动作WB之前的复位动作。

在本实施方式中，示出了在读取序列中的损耗均衡处理时使从存储体BK＜i＞的某一地址获取的数据回写到其它的存储体BK＜j＞的例子。不过，在本实施方式中，从存储体BK＜i＞的某一地址读取的数据也可以通过损耗均衡处理回写到相同的存储体BK＜i＞内的其它地址。在该情况下，存储体BK＜j＞内的回写动作的对象的行地址及列地址中的至少一方与存储体BK＜i＞内的读取动作的对象的行地址及列地址不同。

(4)总结

在包含自参照读取的读取序列被用于MRAM这样的存储设备的情况下，存储单元内的数据会由于参照数据的写入动作而损坏。而且，在自参照读取中，为了恢复损坏的数据，对存储单元执行数据的回写(回写动作)。

这样，在读取序列中也发生数据的写入的情况下，存储设备的存储空间内的写入次数进一步增加。

由于写入动作，存储单元内的MTJ元件有可能劣化。故而，在写入动作集中于某一存储单元的情况下，存储设备的使用寿命变短。

因而，为了使存储单元的磨损平滑化，优选的是复执行包含写入动作的读取序列的存储设备应用损耗均衡处理。

在对包含写入动作的读取序列应用损耗均衡处理的情况下，普通的存储设备是与来自用户的指令所对应的读取序列连续地执行损耗均衡处理。

因此，在普通的存储设备中，完成与某一指令对应的读取序列及损耗均衡处理以前的期间较长。

另外，在对读取序列应用了损耗均衡处理的情况下，普通的存储设备是执行与来自用户的读取指令所对应的读取序列的执行次数相同的次数的损耗均衡处理。因此，普通的存储设备的消耗电力增大。

而且，在普通的存储设备中，若损耗均衡处理的频率变高，则存储设备变为忙碌状态的频率变高。在执行损耗均衡处理时，相对于来自用户的指令所对应的动作序列另行地执行用于损耗均衡处理的数据的读取及数据的写入。因此，在普通的存储设备中，对来自用户的指令的响应性较差。

本实施方式的存储设备1及存储系统MM在读取序列中执行与数据的回写(回写动作)共用的损耗均衡处理。

图14是用于说明实施方式的存储设备1的比较例的示意图。图14的(a)示出了普通的存储设备的读取序列及损耗均衡序列。

图14的(b)示出了本实施方式的存储设备1的包含损耗均衡处理的读取序列。

如图14的(a)所示，普通的存储设备在时刻ta开始读取序列。

普通的存储设备在某一期间内接收读取指令及读取地址。

普通的存储设备基于指令及地址，执行用于通过自参照读取感测及确定数据的动作。之后，普通的存储设备对读取地址执行回写动作。

普通的存储设备将所得到的读取数据发送到控制器。

由此，在时刻tb，读取序列结束。

这样，在时刻ta至时刻tb的期间T1中，执行普通的存储设备中的读取序列。

普通的存储设备在读取序列完成之后(例如，时刻tb)开始损耗均衡序列。

在普通的损耗均衡序列中，普通的存储设备在某一期间接收写入地址(损耗均衡地址)、写入指令及写入数据。

普通的存储设备根据写入指令而将写入数据写入到由写入地址指定的存储单元内。通过损耗均衡序列，向与读取地址不同的写入地址写入数据。

由此，在时刻tc，损耗均衡序列结束。

这样，在时刻tb至时刻tc的期间T2中，执行普通的损耗均衡。

普通的存储设备从读取序列的开始到损耗均衡的结束需要期间T1与期间T2的合计期间Ta。

如图14的(b)所示，在本实施方式的存储系统MM中，本实施方式的存储设备1在读取序列时从控制器2接收读取指令CMD1及读取地址ADR1并一起接收与读取地址ADR1不同的回写地址ADR2。

本实施方式的存储设备1基于读取指令CMD1及读取地址ADR1，执行自参照读取中的用于感测及确定数据的动作。

例如，回写地址ADR2被与自参照读取的执行并行地发送到存储设备1。故而，在本实施方式中，不会在读取序列中产生为了接收回写地址ADR2而追加的期间。

在确定数据之后，本实施方式的存储设备1对与读取地址ADR1不同的回写地址ADR2执行包含损耗均衡处理的回写动作。

故而，在本实施方式中，不会相对于读取序列的期间另行地产生用于损耗均衡处理(损耗均衡序列)的期间。

另外，本实施方式的存储设备1将通过自参照读取而读取并且保持于存储体缓存电路17的数据用于损耗均衡处理的写入数据。

故而，在本实施方式中，不会产生用于传送损耗均衡处理的写入数据的期间。

这样，本实施方式的存储设备1在执行回写动作的同时执行损耗均衡处理。

例如，在执行包含损耗均衡处理的回写动作之后，存储设备1执行数据的发送。数据的发送也可以与回写动作并行地执行。

在某一时刻，数据的发送结束。

本实施方式的存储设备1在比期间Ta(＝T1+T2)短的期间Tb中执行及结束损耗均衡处理及读取序列。例如，期间Tb为与普通的存储设备的读取序列的执行期间T1实质上相同的长度。

如上，本实施方式的存储设备1及存储系统MM能够避免包含读取序列及损耗均衡处理的动作变长。

另外，普通的存储设备将读取序列和损耗均衡序列作为相互不同的序列来执行。故而，在普通的存储设备中，在回写动作和损耗均衡处理的数据的写入中，分别会产生因写入动作而引起的消耗电力。因此，在普通的存储设备中，包含读取序列和损耗均衡序列的动作序列的消耗电力较大。

本实施方式的存储设备1使用读取序列中的回写动作来执行损耗均衡处理的数据的写入(数据的复制)。

故而，在本实施方式中，损耗均衡处理的写入动作(数据的复制)被包含在回写动作中。因而，在本实施方式中，不会与读取序列中进行的写入动作独立地产生用于损耗均衡处理的写入动作。

作为其结果，本实施方式的存储设备1及存储系统MM通过同时采用回写动作和损耗均衡处理，能够抑制写入次数的增加及消耗电力的增加。

如上，本实施方式的存储设备及存储系统能够改善动作特性。

(5)其它

在实施方式中，对存储设备1为MRAM的情况进行了例示。不过，实施方式的存储设备1也可以是MRAM以外的存储设备。例如，实施方式的存储设备1也可以是将过渡金属氧化物元件用于存储元件的电阻变化存储器(例如，ReRAM)、将相变元件用于存储元件的相变存储器(例如，PCRAM)、将强电介质元件用于存储元件的强电介质存储器(例如，FeRAM)。

在实施方式的存储设备1中，具备执行包含损耗均衡处理的回写动作的存储体BK的半导体芯片也可以与包含被读取数据的存储体BK的半导体芯片不同。另外，执行包含损耗均衡处理的回写动作的存储体BK也可以设于与包含被读取数据的存储体BK的存储设备不同的存储设备内。

对本发明的一些实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其它各种方式实施，能够在不脱离发明的主旨的范围进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其等同的范围内。

附图标记说明

1：存储设备

2：控制器

9：主机设备

BK：存储体

17：存储体缓存电路

100：存储单元阵列

MC：存储单元

Claims (19)

1.一种存储设备，其特征在于，具备：

第一存储体，其包含第一存储单元；

第二存储体，其包含第二存储单元；以及

缓存电路，其临时地存储数据；

在针对所述第一存储单元的读取序列时，

所述第一存储体从所述第一存储单元感测第一信号，在感测所述第一信号后，将所述第一存储单元设定为复位状态，从所述复位状态的所述第一存储单元感测第二信号，基于所述第一信号和所述第二信号，确定所述第一存储单元所存储的第一数据，并将所述第一数据保存于所述缓存电路，

所述第二存储体将所述缓存电路内的所述第一数据写入所述第二存储单元。

2.根据权利要求1所述的存储设备，其特征在于，

所述存储设备还具备将所述第一数据输出到控制器的接口电路，

所述第二存储体在所述接口电路向所述控制器输出所述缓存电路内的所述第一数据之前将所述第一数据写入所述第二存储单元。

3.根据权利要求1所述的存储设备，其特征在于，

所述存储设备还具备接收与所述第一存储体相关的第一地址、表示所述读取序列的执行的第一指令和与所述第二存储体相关的第二地址的接口电路。

4.根据权利要求3所述的存储设备，其特征在于，

所述接口电路在接收所述第二地址之后接收表示所述第一数据的输出的第二指令，

所述接口电路根据所述第二指令而将所述缓存电路内的所述第一数据输出到控制器。

5.根据权利要求3所述的存储设备，其特征在于，

所述接口电路在接收所述第一地址之前接收表示损耗均衡处理的执行的第二指令。

6.根据权利要求1所述的存储设备，其特征在于，

所述第二存储体与所述第一存储体将所述第一存储单元设定为所述复位状态并行地将所述第二存储单元设定为所述复位状态。

7.根据权利要求1所述的存储设备，其特征在于，

所述第一数据向所述第二存储单元的写入是损耗均衡处理及回写动作。

8.根据权利要求1所述的存储设备，其特征在于，

所述第一存储单元在所述读取序列完成之后维持所述复位状态。

9.根据权利要求1所述的存储设备，其特征在于，

所述第一存储单元包含磁阻效应元件和与所述磁阻效应元件连接的开关元件。

10.一种存储系统，其特征在于，具备：

存储设备，其具有包含多个第一存储单元的第一存储体、包含多个第二存储单元的第二存储体和临时地存储数据的缓存电路；以及

控制器，其命令所述存储设备进行读取序列；

所述控制器在命令所述存储设备进行针对所述第一存储体的所述读取序列时，将与所述第一存储体相关的第一地址、命令进行所述读取序列的第一指令和与所述第二存储体相关的第二地址发送到所述存储设备，

所述存储设备根据所述第一指令，将第一数据从所述多个第一存储单元中的与所述第一地址对应的一个以上的存储单元发送到所述缓存电路，

所述存储设备在将所述第一数据从所述缓存电路发送到所述控制器之前，将所述缓存电路内的所述第一数据写入到所述多个第二存储单元中的与所述第二地址对应的一个以上的存储单元。

11.根据权利要求10所述的存储系统，其特征在于，

在所述读取序列时，所述第一存储体：

从所述第一存储单元感测第一信号，

在感测所述第一信号后，将所述第一存储单元设定为复位状态，从所述复位状态的所述第一存储单元感测第二信号，

基于所述第一信号和所述第二信号判别所述第一存储单元的所述第一数据，

将所述第一数据保存于所述缓存电路。

12.根据权利要求11所述的存储系统，其特征在于，

所述第二存储体与所述第一存储体将所述第一存储单元设定为所述复位状态并行地将所述第二存储单元设定为所述复位状态。

13.根据权利要求10所述的存储系统，其特征在于，

所述控制器在将所述第二地址发送到所述存储设备之后，将命令传送所述第一数据的第二指令发送到所述存储设备，

所述存储设备根据所述第二指令而将所述缓存电路内的所述第一数据发送到所述控制器。

14.根据权利要求10所述的存储系统，其特征在于，

所述控制器在发送所述第一地址之前，将命令执行损耗均衡处理的第三指令发送到所述存储设备，

所述存储设备根据所述第三指令而将所述第一数据写入到与所述第二地址对应的所述一个以上的存储单元。

15.根据权利要求10所述的存储系统，其特征在于，

所述第一数据向与所述第二地址对应的所述一个以上的存储单元的写入是损耗均衡处理及自参照读取中的回写动作。

16.根据权利要求10所述的存储系统，其特征在于，

针对所述第一地址的所述一个以上的存储单元在所述读取序列完成之后，存储与所述第一数据不同的第二数据。

17.根据权利要求10所述的存储系统，其特征在于，

所述控制器还具备存储用于损耗均衡的第一信息的存储器，

所述控制器基于所述第一信息生成所述第二地址。

18.根据权利要求10所述的存储系统，其特征在于，

所述控制器根据所述第一指令，将表示已经完成传送数据的准备的第一信号发送到与所述控制器通信的主机设备。

19.根据权利要求10所述的存储系统，其特征在于，

所述多个第一存储单元分别包含磁阻效应元件和与所述磁阻效应元件连接的开关元件。