CN116682467A - 交叉点阵列保持电流（ihold）读取容限改进 - Google Patents

Abstract

本发明公开了用于改进交叉点存储器阵列中的读取容限的技术。驱动晶体管将读取电流和写入电流传递到该交叉点存储器阵列。读取电流对所选择字线充电，以接通所选择存储器单元的阈值开关选择器。当阈值开关选择器接通时，电流(读取或写入)经过所选择存储器单元。存储器系统向驱动晶体管施加的过驱动电压在该驱动晶体管传递读取电流时相比该驱动晶体管传递写入电流时较小。较小的过驱动电压增大了驱动晶体管的电阻，这改进了读取容限。增大驱动晶体管的电阻增大了由所选择存储器单元中的阈值开关选择器经历的电阻，这减小了阈值开关选择器的Ihold。减小阈值开关选择器的Ihold改进了读取容限。

Description

交叉点阵列保持电流(IHOLD)读取容限改进

背景技术

存储器广泛用于各种电子设备，诸如蜂窝电话、数字相机、个人数字 助理、医疗电子器件、移动计算设备、非移动计算设备和数据服务器。存 储器可包括非易失性存储器或易失性存储器。即使当非易失性存储器未连 接至电源(例如，电池)时，非易失性存储器也允许存储和保留信息。

存储器单元可以驻留在交叉点存储器阵列中。在具有交叉点型架构的 存储器阵列中，一组导电线跨衬底的表面延伸，并且另一组导电线形成于 前一组导电线上方，在衬底上方沿垂直于前一组导电线的方向延伸。存储 器单元位于这两组导电线的交叉点结处。

可编程电阻存储器单元由具有可编程电阻的材料形成。在二进制方法 中，每个交叉点处的可编程电阻存储器单元可以被编程为两种电阻状态 (高电阻状态和低电阻状态)中的一种。在一些方法中，可以使用超过两 种电阻状态。一种类型的可编程电阻存储器单元是磁阻式随机存取存储器 (MRAM)单元。MRAM单元使用磁化来表示所存储的数据，这与使用电 荷来存储数据的某些其他存储器技术相反。通过改变MRAM单元内的磁性 元件(“自由层”)的磁化方向将数据位写入MRAM单元，并且通过测量 MRAM单元的电阻来读取位(低电阻通常表示“0”位并且高电阻通常表示 “1”位)。

在交叉点存储器阵列中，每个存储器单元可以包含与具有可编程电阻 的材料串联的阈值开关选择器。阈值开关选择器具有高电阻(处于断开或 非导电状态)，直到其被偏置到高于其阈值电压(Vt)的电压或高于其阈 值电流的电流为止，并且直到其电压偏置降到低于Vhold(“Voffset”)或 电流低于保持电流Ihold为止。在超过Vt之后并且在超过阈值开关选择器两 端的Vhold时，阈值开关选择器具有低电阻(处于接通或导电状态)。阈值 开关选择器维持接通，直到其电流降低到保持电流Ihold以下，或者电压降 低到保持电压Vhold以下。当发生这种情况时，阈值开关选择器返回断开(较高)电阻状态。因此，为了对交叉点处的存储器单元编程，施加足以 接通相关联的阈值开关选择器并且设置或重置该存储器单元的电压。为了 读取存储器单元，类似地，在可以确定该存储器单元的电阻状态之前，通 过接通来激活阈值开关选择器。阈值开关选择器的一个示例是双向阈值开 关(OTS)。

一种用于读取交叉点存储器阵列中的具有串联阈值开关选择器的可编 程电阻存储器单元的技术是电流强加读取。电流强加读取强制读取电流通 过存储器单元，并且测量作为结果出现在存储器单元(包括阈值开关选择 器)两端的电压。所测得的电压表示存储器单元的电阻。

为了正确地读取可编程电阻存储器单元，读取电流应当超过阈值开关 选择器的保持电流Ihold。否则，阈值开关选择器的电阻可能在接通(低电 阻)与断开(高电阻)之间振荡，从而使得存储器单元的电阻表现为具有 (较)高电阻。从一个存储器单元到下一个存储器单元，阈值开关选择器 的Ihold可能存在相当大的变化，这可能减小读取容限。

一种用于改进读取容限的技术是增大读取电流，这将增加读取电流与 Ihold之间的容限。读取电流引起可编程电阻存储器单元两端的电压，该电 压将被称为单元电压。如果单元电压不够大，则位错误率可能高于能够被 纠错电路系统校正的位错误率。然而，如果单元电压过高，则可编程电阻 存储器单元状态可能受到干扰，从而导致读取错误。因此，存在对读取电 流可以有多高的约束。如果读取电流不充分大于Ihold以在读取期间保持OTS接通，则所产生的振荡可能使得所选择位的状态表现为处于高电阻状 态而非低电阻状态，从而导致读取错误。

另一种用于改进读取容限的技术是改变半导体制造工艺，以便降低阈 值开关选择器的Ihold。然而，对于能够使Ihold可靠地达到多低的水平存在 限制。此外，从一个存储器单元到下一个存储器单元，阈值开关选择器的 Ihold仍然可能存在相当大的变化，这可能减小读取容限。

因此，在为交叉点存储器阵列中的具有串联阈值开关选择器的可编程 电阻存储器单元提供足够大的读取容限方面存在挑战。

附图说明

类似编号的元件是指不同的图中的共同部件。

图1是连接到主机的非易失性存储器系统的一个实施方案的框图。

图2A是存储器裸片的一个实施方案的框图。

图2B是包含控制裸片和存储器结构裸片的集成存储器组件的一个实施 方案的框图。

图3A描绘了堆叠在衬底上的集成存储器组件的一个实施方案的侧视 图。

图3B描绘了堆叠在衬底上的集成存储器组件的一个实施方案的侧视 图。

图4A以斜视图描绘了形成交叉点架构的存储器阵列的一部分的一个实 施方案。

图4B和图4C分别呈现了图4A中的交叉点结构的侧视图和顶视图。

图4D以斜视图描绘了形成交叉点架构的两级存储器阵列的一部分的一 个实施方案。

图5展示了MRAM存储器单元的结构的一个实施方案，在此，例如， 所选择单元由电流源驱动以读取或写入。

图6更详细地展示了将以交叉点阵列实现的MRAM存储器单元设计的 一个实施方案。

图7A和图7B展示了MRAM存储器单元通过产生自旋转移矩(STT) 的流动电流进行写入。

图8A和图8B展示了用于将阈值开关选择器结合到具有交叉点架构的 MRAM存储器阵列中的实施方案。

图9描绘了具有交叉点架构的存储器阵列的一个实施方案。

图10A、图10B和图10C是示出驱动器电路的实施方案的示意图。

图11是操作交叉点阵列中的可编程电阻存储器单元的过程的一个实施 方案的流程图。

图12A是在操作交叉点阵列中的可编程电阻存储器单元时将过驱动电 压提供给PMOS驱动晶体管的过程的一个实施方案的流程图。

图12B是在操作交叉点阵列中的可编程电阻存储器单元时将过驱动电 压提供给NMOS驱动晶体管的过程的一个实施方案的流程图。

图13A是在操作交叉点阵列中的可编程电阻存储器单元时将过驱动电 压提供给驱动晶体管的过程的一个实施方案的流程图，在该过程中，读取 发生在SRR中。

图13B是在操作交叉点阵列中的可编程电阻存储器单元时将过驱动电 压提供给驱动晶体管的过程的一个实施方案的流程图，在该过程中，读取 发生在参考读取中。

图14是在读取交叉点阵列中的可编程电阻存储器单元期间使字线浮动 的过程的一个实施方案的流程图。

图15是描绘电流强加参考读取过程的一个实施方案的流程图。

图16是描绘电流强加SRR过程的一个实施方案的流程图。

图17A描绘了在电流强加SRR的一个实施方案期间被驱动通过所选择 字线的访问位电流的电流与时间的关系。

图17B描绘了在电流强加SRR的一个实施方案期间所选择MRAM单 元两端的电压的电压与时间的关系。

图18是用于将电流强加到字线的部件的框图。

图19是电流发生器的一个实施方案的示意图，不管与参考电源和供电 电源的距离如何变化，该电流发生器均可以减小图块与图块之间的电流变 化。

具体实施方式

本文公开了用于操作具有可编程电阻存储器单元的交叉点存储器阵列 的技术。每个可编程电阻存储器单元均具有与阈值开关选择器串联的可编 程电阻存储器元件。阈值开关选择器可以是但不限于双向阈值开关 (OTS)。在一个实施方案中，可编程电阻存储器元件包括磁阻式随机存 取存储器(MRAM)元件。如本文所用，磁化方向是磁矩相对于由MRAM 的另一元件(“基准层”)设置的基准方向定向的方向。在一些实施方案 中，低电阻被称为并联或P状态，并且高电阻被称为反并联或AP状态。 MRAM可以使用自旋转移矩效应来将磁化方向从P状态改变为AP状态， 反之亦然，这通常需要双极(双向写入)操作来进行写入。

在一个实施方案中，使用电流强加技术来读取和写入可编程电阻存储 器单元。存储器系统具有产生读取电流和写入电流的电流产生电路。读取 电流不应改变存储器单元的状态。写入电流会将存储器单元编程到目标状 态，这意味着存储器单元在编程之后将处于目标状态。在一些情况下，在 施加写入电流之前，存储器单元可能已经处于目标状态。例如，向MRAM 单元施加写入电流可以将该单元从P状态改变为AP状态。然而，如果 MRAM单元已经处于AP状态，则施加写入电流将导致MRAM单元保持在 AP状态(目标状态)。写入电流可以大于读取电流。例如，读取电流可以 是15微安(μA)，而写入电流可以是30μA。阈值开关选择器的Ihold可以 为约10μA。这些示例电流将根据诸如临界尺寸(CD)的多种因素而变 化。此外，由于例如半导体制造工艺的不希望的变化或者OTS附近的局部 电阻性或电容性环境的差异，阈值开关选择器之间的Ihold可能存在变化。

存储器系统具有将读取电流和写入电流传递到交叉点存储器阵列的驱 动晶体管。在一个实施方案中，读取电流将对所选择字线上的电压进行充 电，以便接通所选择存储器单元的阈值开关选择器。当阈值开关选择器接 通时，电流(读取或写入)可以经过所选择存储器单元。该所选择存储器 单元连接在所选择字线与所选择位线之间。例如，所选择驱动晶体管可以 驱动读取电流进入所选择字线、通过所选择存储器单元，然后通过所选择位线。在一个实施方案中，存储器系统向所选择驱动晶体管施加的过驱动 电压(Von)在所选择驱动晶体管传递读取电流时相比所选择驱动晶体管传 递写入电流时较小。例如，当所选择驱动晶体管传递写入电流时，存储器 系统可以将2.3V过驱动电压施加到所选择驱动晶体管，而当所选择驱动晶 体管传递读取电流时，存储器系统可以将1.3V过驱动电压施加到所选择驱 动晶体管。

在字线选择驱动晶体管上使用较小的过驱动电压与传递读取电流相结 合增大了驱动晶体管的电阻，这改进了读取容限。例如，增大驱动晶体管 的电阻可以增大由所选择存储器单元中的阈值开关选择器经历的电阻，这 可以减小阈值开关选择器的Ihold。减小阈值开关选择器的Ihold改进了读取 容限。例如，减小Ihold将增大读取电流与Ihold之间的差值，从而改进读 取容限。还需注意，改进读取容限允许使用较小量值的读取电流，这减小 了可编程电阻存储器单元上的应力。

在一个实施方案中，在可编程电阻存储器单元的读取操作期间使邻近 所选择字线的一条或多条字线浮动，这改进了读取容限。使邻近字线浮动 减少了由所选择存储器单元中的阈值开关选择器经历的电容，这减少了阈 值开关选择器的Ihold。如上文所指出的，减小阈值开关选择器的Ihold改进 了读取容限。

如所指出的，读取可以是电流强加读取。在电流强加读取的一个实施 方案中，通过在将选择电压(例如，高供电电源或低供电电源)施加到所 选择位线(诸如，高供电电源或低供电电源)的同时强制电流通过所选择 字线来访问存储器单元。访问电流流过所选择字线的一部分、流过所选择 存储器单元，还流过所选择位线的一部分；然后流过每个相应的解码电路 系统。响应于访问电流，电压将出现在所选择的存储器单元上。所选择的 存储器单元上的电压将取决于访问电流的量值和存储器单元的电阻。因 此，所选择存储器单元两端的电压代表该存储器单元的电阻。

一种常规的方法是在存储器单元两端强加电压，并且对所得的存储器 单元电流进行采样，以读取诸如MRAM单元的可编程电阻存储器单元。使 用这种电压强加方法来读取与阈值开关选择器串联的MRAM单元可能是有 问题的。一个问题是该电压强加读取技术不能补偿在阈值开关选择器处于 接通状态时其两端的电压降的变化。接通状态电压降也被称为“偏移电 压”。电流强加方法可以补偿此类阈值开关选择器中的偏移电压变化。电 流强加方法还可以补偿诸如由于取决于阵列中的解码位置的所选择字线和 所选择位线的电阻变化而引起的所选择字线和所选择位线两端的电压降的 问题。

如所指出的，诸如OTS(电特性)的变化的问题可能减小读取容限。 解决该问题的一种方式是使用较大的电流来读取存储器单元。例如，为了 成功地读取MRAM单元，应当有足够大的电流被强制通过存储器单元。替 代性地，应当有足够大的电压被强加在存储器单元两端，以成功地读取 MRAM单元。电流强加技术和电压强加技术均导致存储器单元两端的电 压，该电压现在将被称为单元电压。如果单元电压不够大，则位错误率可 能高于能够被纠错电路系统校正的位错误率。然而，如果单元电压过高， 则过度的应力被置于可编程电阻存储器单元上，并且降低了耐久性，或者 甚至将位翻转到相反的状态(读取干扰)。在一些实施方案中，电流强加 读取通过钳制可能出现在MRAM单元两端的电压来限制可能出现在存储器 单元两端的电压。

如上文所指出的，在一个实施方案中，存储器系统向所选择驱动晶体 管施加的过驱动电压(Von)在所选择驱动晶体管传递读取电流时相比所选 择驱动晶体管传递写入电流时较小。读取电流可以在参考读取或自参考读 取(SRR)期间使用。在电流强加参考读取的一个实施方案中，对作为强 制读取电流通过存储器单元的结果而出现在可编程电阻存储器单元两端的 电压进行采样。将采样电压与参考电压进行比较。基于该采样电压是高于还是低于参考电压来确定存储器单元的状态。电流强加SRR的一个实施方 案包括第一次读取、写入已知状态和第二次读取。第一次读取将对作为强 制读取电流通过存储器单元的结果而出现在可编程电阻存储器单元两端的 电压进行采样。将采样电压存储起来。可以调整所存储的电压(例如，向 上或向下调整150mV)，以便与稍后的读取进行比较。然后，将存储器单 元写入已知状态。例如，可以将MRAM存储器单元写入AP状态。第二次 读取将对作为强制读取电流通过存储器单元的结果而出现在可编程电阻存 储器单元两端的电压进行采样。将第二采样电压与经调整的第一采样电压 进行比较，以确定存储器单元的原始状态。如果写入已知状态改变了单元 的状态，则将存储器单元写回到其原始状态，除非后续的写入命令针对 SRR之后的现有状态。

本文所用的术语“顶部”和“底部”、“上”和“下”以及“垂直” 和“水平”及其形式，如可仅以举例方式和出于示例性目的用于本文，并 且不旨在限制技术的描述，因为所引用的项目可在位置和取向上交换。另 外，如本文所用，术语“基本上”和/或“约”是指指定的尺寸或参数可在 给定应用的可接受的公差内变化。

图1是连接到主机系统120的非易失性存储器系统(或更简单地称为 “存储器系统”)100的一个实施方案的框图。存储器系统100可以实现本 文提出的用于改进交叉点阵列中的读取容限的技术。在一个实施方案中， 存储器单元具有与阈值开关选择器(诸如OTS)串联的可编程电阻存储器 元件(例如，MRAM元件)。许多不同类型的存储器系统可与本文提出的 技术一起使用。示例存储器系统包括双列直插式存储器模块(DIMM)、 固态驱动器(“SSD”)、存储卡和嵌入式存储器设备；然而，也可以使 用其他类型的存储器系统。

图1的存储器系统100包括存储器控制器102、用于存储数据的存储器 104，以及本地存储器140(例如，MRAM、ReRAM、DRAM)。本地存储 器140可以是非易失性的并且在断电后保留数据。或者，本地存储器140可 以是易失性或非易失性的，并且不期望在断电后通过从上电后的数据重新 加载数据(例如DRAM或DRAM替换)来保留数据。这里，例如，本地存 储器140可以是MRAM，但是可能不需要在断电后保留数据，或者如果将 附加电路系统添加到芯片，则可以保留数据。在一个实施方案中，存储器 控制器102和/或本地存储器控制器164提供对本地存储器140中的交叉点 阵列中的可编程电阻存储器单元的访问。例如，存储器控制器102可以提供 对本地存储器140中的MRAM单元的交叉点阵列的访问。在另一个实施方案中，将存储器控制器102或接口126或这两者取消，并且存储器封装件通 过诸如DDRn的总线直接连接到主机120。或者，它们连接到主机存储器管 理单元(MMU)。在另一种情况下，存储器控制器102或其部分被移动到 存储器104上，以便将存储器104直接连接到主机，诸如通过在存储器上提 供奇偶校验位、ECC和损耗级别，连同到/来自主机或MMU的DDRn接 口。如贯穿本文档所使用的术语“存储器系统”不限于存储器系统100。例 如，本地存储器140或者存储器控制器164与本地存储器140的组合可以被 认为是存储器系统。同样，主机存储器124或者主机处理器122与主机存储 器124的组合被认为是存储器系统。

图1中所描绘的存储器系统100的部件是电子电路。存储器控制器102 具有主机接口152、处理器156、ECC引擎158、存储器接口160和本地存 储器控制器164。主机接口152连接到主机120并且与其通信。主机接口 152还连接到片上网络(NOC)154。NOC是集成电路上的通信子系统。 NOC可跨越同步和异步时钟域，或者使用非时钟的异步逻辑。NOC技术将 网络理论和方法应用于片上通信，并且与常规总线和交叉开关互连相比带 来了显著的改善。与其他设计相比，NOC提高了片上系统(SoC)的可扩 展性以及复杂SoC的电源效率。NOC的导线和链路由许多信号共享。由于 NOC中的所有链路可在不同的数据分组上同时运行，因此实现了高度并 行。因此，随着集成子系统的复杂性不断增大，与先前的通信架构(例 如，专用的点对点信号线、共享总线或具有桥的分段总线)相比，NOC提 供增强的性能(诸如吞吐量)和可扩展性。在其他实施方案中，NOC 154 可以由总线替换。处理器156、ECC引擎158、存储器接口160和本地存储 器控制器164连接到NOC 154并且与其通信。本地存储器控制器164用于 操作本地高速存储器140(例如，MRAM)并且与其通信。在其他实施方案 中，本地高速存储器140可以是DRAM、SRAM或另一种类型的易失性存 储器。

ECC引擎158执行纠错服务。例如，ECC引擎158执行数据编码和解 码，以用于对从存储器140或104获取的数据进行纠错。在一个实施方案 中，ECC引擎158是由软件编程的电子电路。例如，ECC引擎158可以是 能够编程的处理器。在其他实施方案中，ECC引擎158是不具有任何软件 的定制的专用硬件电路。在一个实施方案中，ECC引擎158的功能由处理 器156实现。在一个实施方案中，本地存储器140具有ECC引擎，且具有 或不具有损耗级别引擎。在一个实施方案中，存储器104具有ECC引擎， 且具有或不具有损耗级别引擎。

处理器156执行各种控制器存储器操作，诸如编程、擦除、读取和包 括损耗级别在内的存储器管理过程。在一个实施方案中，处理器156由固件 编程。在其他实施方案中，处理器156是不具有任何软件的定制的专用硬件 电路。处理器156还实现转换模块，作为软件/固件过程或作为专用硬件电 路。在许多系统中，使用与一个或多个存储器裸片相关联的物理地址将非 易失性存储器向内寻址到存储系统。然而，主机系统将使用逻辑地址来寻址各种存储器位置。这使主机能够将数据分配给连续的逻辑地址，同时存 储系统空闲下来按希望的那样在一个或多个存储器裸片的位置间存储数 据。为了实现这种系统，存储器控制器102(例如，转换模块)在由主机使 用的逻辑地址与由存储器裸片使用的物理地址之间执行地址转换。一个示 例性具体实施是维护识别逻辑地址与物理地址之间的当前转换的表(即， 上述L2P表)。L2P表中的条目可包括逻辑地址和对应物理地址的标识。虽 然逻辑地址到物理地址表(或L2P表)包括字词“表”，但它们不必是字 面意义上的表。而是，逻辑地址到物理地址表(或L2P表)可为任何类型 的数据结构。在一些示例中，存储系统的存储器空间非常大，以致于本地 存储器140不能保存所有L2P表。在这种情况下，将整组L2P表存储在存 储器104中，并且将L2P表的子集高速缓存(L2P高速缓存)在本地高速存 储器140中。

存储器接口160与非易失性存储器104通信。在一个实施方案中，非易 失性存储器104在交叉点阵列中包含可编程电阻存储器单元。在一个实施方 案中，存储器接口提供切换模式接口。也可使用其他接口。在一些示例具 体实施中，存储器接口160(或控制器102的另一部分)实现用于向一个或 多个存储器裸片传输数据以及从一个或多个存储器裸片接收数据的调度器 和缓冲器。

在一个实施方案中，本地存储器140具有ECC引擎。本地存储器140 可以执行其他功能，诸如损耗均衡。在名称为“Memory Maintenance Operations During RefreshWindow”的美国专利10,545,692和名称为“Data Rewrite During Refresh Window”的美国专利10,885,991中描述了片上存储 器维护的进一步细节，这两份专利据此全文以引用方式并入。如果允许读 取本地存储器140的时间始终小于最坏情况极限(因此允许第一次读取/采 样/存储和SRR两者)，则该存储器是同步的。如果使用握手，则存储器是 异步的并且需要握手，使得可以针对等待时间发信号通知强加电流参考读 取的更快或更慢的等待时间。在另一个实施方案中，强加电流参考读取总 是与固定参考一起使用，而不增加SRR周期的写入和读取，因此该芯片能 够以该更快的等待时间同步地用于直接替换直接到主机的DDRn接口中的 DRAM。对于固定层级读取(快速读取)或自参考读取(SRR)，在片上 或片外的ECC之后，BER必须足够低，以使得所有错误都在应用于片上或 片外或这两者的ECC引擎的校正能力之内。

在一个实施方案中，存储器104包括多个存储器封装件。每个存储器 封装件都包括一个或多个存储器裸片。因此，存储器控制器102连接到一个 或多个存储器裸片。在一个实施方案中，存储器封装件可以包括多种类型 的存储器，诸如基于可编程电阻随机存取存储器(诸如，ReRAM、 MRAM、FeRAM或RRAM)的存储级存储器(SCM)，或相变存储器 (PCM)。在一个实施方案中，存储器控制器102提供对存储器封装件104 中的交叉点阵列中的存储器单元的访问。

存储器控制器102经由实现诸如计算快速链路(CXL)的协议的接口 152与主机系统120通信。或者，可以取消这种控制器，并且可以将存储器 封装件直接放置在主机总线(例如DDRn)上。为了与存储器系统100一起 工作，主机系统120包括沿总线128连接的主机处理器122、主机存储器124和接口126。主机存储器124是主机的物理存储器，并且可以是DRAM、SRAM、ReRAM、MRAM、非易失性存储器或另一类型的存储装 置。在一个实施方案中，主机存储器124包含可编程电阻存储器单元的交叉 点阵列，其中每个存储器单元均包括可编程电阻存储器元件和与该存储器 元件串联的双端子阈值选择器元件。

主机系统120在存储器系统100外部并且分开。在一个实施方案中，存 储器系统100嵌入在主机系统120中。主机存储器124在本文中可以被称为 存储器系统。主机处理器122和主机存储器124的组合在本文中可以被称为 存储器系统。在一个实施方案中，这种主机存储器可以是使用MRAM的交 叉点存储器。

图2A是描绘可以实现本文所述技术的存储器裸片292的一个示例的框 图。在一个实施方案中，存储器裸片292被包括在本地存储器140中，并且 在另一个实施方案中被包括在存储器104中。在一个实施方案中，存储器裸 片292被包括在主机存储器124中。存储器裸片292包括存储器阵列202， 该存储器阵列可以包括以下所述的存储器单元中的任一个。存储器阵列202 的阵列端子线包括组织成行的各种字线层，以及组织成列的各种位线层。 然而，也可以实现其他取向。存储器裸片292包括行控制电路220，该行控 制电路的输出端208连接到存储器阵列202的相应字线。行控制电路220从 系统控制逻辑电路260接收一组M个行地址信号和一个或多个各种控制信 号，并且通常可以包括诸如行解码器222、行驱动器224和块选择电路系统 226等电路以用于读取操作和写入操作两者。行控制电路220还可以包括读 取/写入电路系统。在一个实施方案中，行解码和控制电路220具有感测放 大器228，每个感测放大器均包含用于感测存储器阵列202的字线的状况 (例如，电压)的电路系统。在一个实施方案中，通过感测字线电压，确 定交叉点阵列中的存储器单元的状况。存储器裸片292还包括列解码和控制 电路210，该列解码和控制电路的输入端/输出端206连接到存储器阵列202 的相应位线。尽管针对阵列202仅示出了单个块，但是存储器裸片可以包括 能够被单独访问的多个阵列或“图块”。列控制电路210从系统控制逻辑部 件260接收一组N个列地址信号和一个或多个各种控制信号，并且通常可 以包括诸如列解码器212、列解码和驱动器214、块选择电路系统216以及 读取/写入电路系统和I/O多路复用器等电路。

系统控制逻辑部件260从主机系统接收数据和命令，并且向该主机系 统提供输出数据和状态。在其他实施方案中，系统控制逻辑部件260从单独 的控制器电路接收数据和命令，并且向该控制器电路提供输出数据，其中 该控制器电路与主机系统通信。这种控制器系统实现诸如DDR、DIMM、 CXL、PCIe等的接口。在另一个实施方案中，这些数据和命令直接从存储 器封装件发送和接收到主机，而无需单独的控制器，并且所需的任何控制 器在每个裸片内或在添加到多芯片存储器封装件的裸片内。在一些实施方 案中，系统控制逻辑部件260可以包括提供存储器操作的裸片级控制的状态 机262。在一个实施方案中，状态机262能够由软件编程。在其他实施方案 中，状态机262不使用软件并且完全地在硬件(例如，电子电路)中实现。 在另一个实施方案中，状态机262被微控制器或微处理器替换。系统控制逻 辑部件260还可以包括功率控制模块264，该功率控制模块控制在存储器操 作期间供应给存储器202的行和列的功率、电流源电流和电压，并且可以包 括电荷泵和调节器电路，用于产生调节电压，以及用于存储器单元对字线 和位线中每一者的选择的接通/断开控制。系统控制逻辑部件260包括存储 装置266，该存储装置可以用于存储用于操作存储器阵列202的参数。系统 控制逻辑部件260还包括刷新逻辑部件272和损耗均衡逻辑部件274。这种 系统控制逻辑部件可以由主机120或存储器控制器102命令到刷新逻辑部件 272，该刷新逻辑部件应当加载可以在刷新之后递增的芯片上存储的行和列 地址(指针)。可以仅选择这样的地址位(以刷新OTS)。或者，可以读 取此类地址、通过经由ECC引擎269的操纵来校正，然后将其存储在“备 用”位置中，该“备用”位置也在递增(因此在损耗均衡逻辑部件274的控 制下，在整个芯片中周期性地读取、校正和重新定位所有码字)以实际上 达到损耗级别，因此在整个芯片上每个位的使用更均匀。这种操作可以更 直接地由外部控制器(例如与存储器芯片分离定位或定位在存储器裸片上 的PCIe或CXL控制器)的主机来控制。

命令和数据经由存储器控制器接口268(也称为“通信接口”)在存储 器控制器102与存储器裸片292之间传输。这种接口可以是例如PCIe、 CXL、DDRn。存储器控制器接口268是用于与存储器控制器102通信的电 接口。存储器控制器接口268的示例还包括切换模式接口。也可以使用其他 I/O接口。例如，存储器控制器接口268可以实现切换模式接口，该切换模 式接口连接到存储器控制器102的存储器接口228/258的切换模式接口。在 一个实施方案中，存储器控制器接口268包括连接到控制器102的一组输入 和/或输出(I/O)引脚。在另一个实施方案中，接口是JEDEC标准DDRn或 LPDDRn，诸如DDR5或LPDDR5，或具有较小页面和/或松弛定时的其子 集。

定位在存储器封装件中的存储器裸片上的控制器中的系统控制逻辑部 件260可以包括纠错码(ECC)引擎269。ECC引擎269可以被称为裸片上 ECC引擎，因为它与存储器单元在同一个半导体裸片上。也就是说，裸片 上ECC引擎269可以用于对将存储在存储器阵列202中的数据进行编码， 并且对解码后的数据进行解码和纠错。经编码的数据在本文中可以被称为 码字或ECC码字。ECC引擎269可以用于执行解码算法并且用于执行纠 错。因此，ECC引擎269可以将ECC码字解码。在一个实施方案中，ECC 引擎269通过直接解码而无需迭代能够更快速地将数据解码。

在与存储器单元相同的裸片上具有ECC引擎269允许更快的解码。 ECC引擎269可以使用各式各样的解码算法，包括但不限于Reed Solomon、 Bose-Chaudhuri-Hocquenghem(BCH)和低密度奇偶校验(LDPC)。在一 个实施方案中，ECC引擎269能够在对码字进行解码之前确定或估计码字 中的位错误的数量。在一个实施方案中，ECC引擎269计算码字的校正子， 以便估计码字中的位错误的数量。在一个实施方案中，ECC引擎269能够 对码字进行解码，只要码字中存在的位错误不超过一定数量。

在一些实施方案中，存储器裸片292的所有元件(包括系统控制逻辑 部件260)可以形成为单个裸片的一部分。在其他实施方案中，系统控制逻 辑部件260中的一些或全部可以形成在不同的裸片上。

在一个实施方案中，存储器结构202包括非易失性或易失性存储器单 元的三维存储器阵列，其中多个存储器层级形成在单个衬底(诸如晶圆) 上方。存储器结构可以包括任何类型的非易失性或易失性存储器，该非易 失性或易失性存储器在具有设置在硅(或其他类型的)衬底上方的有源区 域的存储器单元的一个或多个物理层级中一体地形成。在另一个实施方案 中，存储器结构202包括非易失性存储器单元的二维存储器阵列。

被包括在存储器结构202中的存储器阵列架构或存储器单元的确切类 型不限于上述示例。许多不同类型的存储器阵列架构或存储器技术可用于 形成存储器结构326。实现本文提出的要求保护的新实施方案不需要特定的 非易失性存储器技术。用于存储器结构202的存储器单元的合适技术的其他 示例包括ReRAM存储器(电阻式随机存取存储器)、磁阻式存储器(例 如，MRAM、自旋转移矩MRAM、自旋轨道转矩MRAM)、FeRAM、相 变存储器(例如，PCM)，等等。用于存储器结构202的存储器单元架构 的合适技术的示例包括二维阵列、三维阵列、交叉点阵列、堆叠二维阵 列、竖直位线阵列，等等。

ReRAM或MRAM交叉点存储器的一个示例包括与OTS选择器串联的 可编程电阻开关元件，该OTS选择器布置在由X线和Y线(例如，字线和 位线)访问的交叉点阵列中。在另一个实施方案中，交叉点是与OTS选择 器串联的PCM。在另一个实施方案中，存储器单元可包括导电桥存储器元 件。导电桥存储器元件也可称为可编程金属化单元。基于固体电解质内的离子的物理重新定位，导电桥存储器元件可用作状态改变元件。在一些情 况下，导电桥存储器元件可包括两个固体金属电极，一个是相对惰性的 (例如，钨)，而另一个是电化学活性的(例如，银或铜)，在两个电极 之间具有固体电解质的薄膜。随着温度升高，离子的迁移率也增加，这导 致导电桥存储器单元的编程阈值降低。因此，导电桥存储器元件可在整个温度范围内具有宽范围的编程阈值。

磁阻随机存取存储器(MRAM)使用磁存储元件存储数据。这些元件 由两个被薄绝缘层隔开的铁磁层形成，这两个铁磁层中的每一个铁磁层都 可以保持磁化。对于场控MRAM，这两个层中的一个层是被设置为特定极 性的永磁体；可以改变另一层的磁化以匹配外磁场的磁化来存储存储器。 其他类型的MRAM单元是可能的。存储器设备可以由MRAM单元的网格 构建。在用于编程的一个实施方案中，每个存储器单元位于一对写入线之 间，该对写入线被布置成彼此成直角，与单元平行，一个在单元上方并且 一个在单元下方。对于一些MRAM单元，当电流通过它们时，产生感应磁 场。下文将更详细地讨论基于MRAM的存储器实施方案。

相变存储器(PCM)利用了硫属化合物玻璃的独特性能。一个实施方 案使用GeTe-Sb2Te3超晶格通过仅利激光脉冲(或来自另一个源的光脉 冲)改变锗原子的配位状态来实现非热相变。存储器单元由电流脉冲编 程，该电流脉冲可以改变PCM材料的协调或在无定形状态和结晶状态之间 切换。应当注意，在该文件中使用“脉冲”不需要矩形脉冲，但包括声 音、电流、电压光或其他波的(连续或非连续)振动或脉冲串。并且被强 加用于写入的电流可以例如被快速驱动到峰值，然后以例如200ns边缘速率 线性斜降。此类峰值电流力可能受到分区电压合规性的限制，该分区电压 合规性随存储器单元沿着字线或位线的位置而变化。在一个实施方案中， 相变存储器单元具有与阈值开关选择器(诸如OTS)串联的相变存储器元 件。

本领域普通技术人员将认识到，本文所述的技术不限于单个特定存储 器结构、存储器配置或材料构成，但涵盖了在如本文所述的以及如本领域 普通技术人员所理解的技术实质与范围内的许多相关的存储器结构。

可以将图2A的元件分组成两个部分：存储器结构202和外围电路系统 (包括所有其他元件)。存储器电路的重要特性是其容量，该容量可以通 过增大留给存储器结构202作特定用途的存储器裸片292的面积来增加；然 而，这减小了可用于外围电路系统的存储器裸片的面积，或者增加了与芯 片面积相关的成本。这可以对这些外围元件造成相当严重的限制。例如， 需要在可用区域内装配感测放大器电路，这可是对感测放大器设计架构的 重大限制。相对于系统控制逻辑部件260，可用面积减小可能会限制可以在 芯片上实现的可用功能。因此，在存储器裸片292的设计中，需要对存储器 结构202的专用面积量以及外围电路系统的专用面积量进行基本权衡。这种 权衡可能会由于在字线和位线上的驱动电路之间使用较大的x-y存储器阵列 而导致更多IR下降，这又可能从使用电压极限和通过沿着字线和位线的存 储器单元位置对电压合规性进行的分区受益更多。

存储器结构202与外围电路系统通常有矛盾的另一个区域是在形成这 些区域时所涉及的处理中，因为这些区域通常涉及不同的处理技术以及在 单个裸片上实施不同技术时的权衡。例如，诸如感测放大器电路、电荷 泵、状态机中的逻辑元件和系统控制逻辑部件260中的其他外围电路系统等 元件通常采用PMOS器件。在一些情况下，存储器结构将基于CMOS器 件。用于制造CMOS裸片的处理操作在许多方面将不同于仅针对NMOS技 术优化的处理操作。

为了改进这些限制，下文所述的实施方案可以将图2A的元件分离到单 独形成的裸片上，然后将这些裸片接合在一起。图2B描绘了具有存储器结 构裸片280和控制裸片290的集成存储器组件270。存储器结构202形成在 存储器结构裸片280上，并且包括一个或多个控制电路在内的外围电路系统 元件中的一些或全部形成在控制裸片290上。例如，存储器结构裸片280可 以仅由存储器元件形成，诸如MRAM存储器、PCM存储器、ReRAM存储 器或其他存储器类型的存储器单元阵列。然后可以将外围电路中的一些或 全部电路(甚至包括诸如解码器和感测放大器等元件)移到控制裸片上。 这允许根据其技术单独地优化半导体裸片中的每个裸片。这为外围元件提 供了更多空间，如果外围元件被限制于容纳了存储器单元阵列的相同裸片 的边缘，则现在可结合可能不容易结合的附加能力。然后可在接合式多裸 片集成存储器组件中将两个裸片接合在一起，其中一个裸片上的阵列连接 到另一个裸片上的外围元件。例如，虽然下面将集中介绍一个存储器裸片 和一个控制裸片的集成存储器组件，但是其他实施方案可以使用附加裸 片，诸如两个存储器裸片和一个控制裸片。

与图2A的202一样，图2B中的存储器结构裸片280可以包括多个可 独立访问的阵列或“图块”。系统控制逻辑部件260、行控制电路220和列 控制电路210定位在控制裸片290中。在一些实施方案中，列控制电路210 的全部或一部分以及行控制电路220的全部或一部分定位在存储器结构裸片 280上。在一些实施方案中，系统控制逻辑部件260中的电路系统的一部分 定位在存储器结构裸片280上。

图2B示出了控制裸片290上的列控制电路210，该列控制电路通过电 路径293耦接到存储器结构裸片280上的存储器结构202。例如，电路径 293可以在列解码器212、列驱动器电路系统214、块选择器216与存储器 结构202的位线之间提供电连接。电路径可以从控制裸片290中的列控制电 路210延伸穿过控制裸片290上的焊盘，这些焊盘接合到存储器结构裸片 280的对应焊盘，这些对应焊盘连接到存储器结构202的位线。存储器结构 202的每条位线都可以在电路径293中具有对应的电路径，包括连接到列控 制电路210的一对接合焊盘。类似地，行控制电路220(包括行解码器 222、行驱动器224、块选择器226和感测放大器228)通过电路径294耦接 到存储器结构202。电路径294中的每个电路径可以对应于例如字线。还可 以在控制裸片290与存储器结构裸片280之间提供附加的电路径。

出于本文档的目的，短语“控制电路”可以包括以下中的一者或多 者：存储器控制器102(或者本地存储器控制器164、处理器156、ECC引 擎158、主机接口152和/或存储器接口160中的一者或多者)、系统控制逻 辑部件260、列控制电路210、行控制电路220、主机处理器122、微控制 器、状态机和/或其他控制电路，或者用于控制非易失性存储器的其他类似 电路。控制电路可以仅包括硬件或者包括硬件和软件(包括固件)的组 合。例如，由固件编程以执行本文描述的功能的控制器是控制电路的一个 示例。控制电路可以包括处理器、FPGA、ASIC、集成电路，或其他类型 的电路。此类控制电路可以包括驱动器，诸如经由通过驱动到固定电压 (诸如电源)的全导通晶体管(栅极到电源)连接节点的直接驱动器。这 种控制电路可以包括电流源驱动器。

出于本文档的目的，术语“装置”可以包括但不限于以下中的一者或 多者：主机系统120、主机处理器122与主机存储器124的组合、主机存储 器124、存储器系统100、存储器控制器102、本地存储器140、本地存储器 控制器164和/或存储器控制器102与本地存储器140的组合、存储器封装 件104、存储器裸片292、集成存储器组件270和/或控制裸片290。

在以下讨论中，图2A和图2B的存储器阵列202将在交叉点架构的语 境中讨论。在交叉点架构中，第一组导线或线(诸如字线)相对于下面的 衬底在第一方向上延伸，第二组导线或线(诸如位线)相对于下面的衬底 在第二方向上延伸。存储器单元位于字线和位线的交汇处。这些交叉点处 的存储器单元可以根据多种技术(包括上文所述的那些)中的任一种来形 成。以下讨论将主要集中介绍基于使用MRAM存储器单元的交叉点架构的 实施方案，其中每个MRAM存储器单元与阈值开关选择器(诸如双向阈值 开关(OTS))串联，以包括可选择的存储器位。然而，实施方案并不限 于其中MRAM单元各自具有串联OTS选择器的交叉点架构。

在一些实施方案中，集成存储器组件270中存在多于一个控制裸片290 和多于一个存储器结构裸片280。在一些实施方案中，集成存储器组件270 包括多个控制裸片290和多个存储器结构裸片280的叠堆。图3A描绘了堆 叠在衬底302上的集成存储器组件270(例如，包括控制裸片290和存储器 结构裸片280的叠堆)的一个实施方案的侧视图。集成存储器组件270具有 三个控制裸片290和三个存储器结构裸片280。在一些实施方案中，存在多于三个存储器结构裸片280和多于三个控制裸片290。

每个控制裸片290均可以附连(例如，接合)到存储器结构裸片280中 的至少一个存储器结构裸片。每个控制裸片290在该控制裸片290的主表面 上具有多个接合焊盘374。每个存储器结构裸片280在该存储器结构裸片 280的主表面上具有多个接合焊盘370。需注意，存在接合焊盘对370/674。 在一个实施方案中，接合焊盘370的图案匹配接合焊盘374的图案。在一些 实施方案中，接合焊盘370和/或374是倒装芯片接合焊盘。因此，接合焊 盘370、374将存储器结构裸片280电耦接和物理耦接到控制裸片290。另 外，接合焊盘370、374准许存储器结构裸片280与控制裸片290之间的内 部信号传输。因此，存储器结构裸片280和控制裸片290利用接合焊盘接合 在一起。

接合焊盘370、374可以由例如铜、铝及其合金形成。在接合焊盘 370、374与主表面之间可以存在衬垫348。衬垫可以由例如钛/氮化钛堆叠 形成。接合焊盘370、374和衬垫可以通过气相沉积和/或电镀技术施加。接 合焊盘和衬垫一起可以具有720nm的厚度，但是在其他实施方案中该厚度 可以更大或更小。

接合焊盘允许内部信号传输。在本文中，“内部信号传输”是指控制 裸片290与存储器结构裸片280之间的信号传输。内部信号传输准许控制裸 片290上的电路系统控制存储器结构裸片280中的存储器操作。因此，接合 焊盘370、374可以用于存储器操作信号传输。在本文中，“存储器操作信 号传输”是指与存储器结构裸片280中的存储器操作有关的任何信号。存储 器操作信号传送可以包括但不限于提供电压、提供电流、接收电压、接收电流、感测电压和/或感测电流。

可以有远比图3A所描绘的更多的接合焊盘。接合在一起的两个裸片 280、290之间的空间填充有固态层348，该固态层可以由环氧树脂或其他树 脂或聚合物形成。该固态层348保护了裸片280、290之间的电连接，并进 一步将裸片固定在一起。各种材料可以用作固态层348，但是在实施方案 中，该材料可以是来自Henkel公司(该公司在美国加利福尼亚州设有办事 处)的Hysol环氧树脂。

集成存储器组件270可以例如以阶梯式偏移堆叠，使得每一层级处的 接合焊盘均不被覆盖并且能够从上方触及。连接到接合焊盘的引线接合部 306将控制裸片290连接到衬底302。多个此类引线接合部可以在每个控制 裸片290的整个宽度上形成(即，形成到图3A的页面中)。

存储器结构裸片硅通孔(TSV)312可以用于将信号路由穿过存储器结 构裸片280。控制裸片硅通孔(TSV)314可以用于将信号路由穿过控制裸 片290。TSV 312、314可以在半导体裸片280、290中的集成电路形成之 前、期间或之后形成。可通过蚀刻穿过晶圆的孔来形成TSV。然后，可将 这些孔衬有防金属扩散的阻挡。阻挡层又可以衬有种子层，并且种子层可 以镀有电导体，诸如铜，尽管可以使用其他合适的材料，诸如铝、锡、 镍、金、掺杂的多晶硅以及合金或其组合。

焊球308可以任选地附连到衬底302的下表面上的接触焊盘310。焊球 308可以用于将集成存储器组件270电耦接和机械耦接到主机设备(诸如印 刷电路板)。在集成存储器组件270将用作LGA封装件的情况下，可以省 略焊球308。焊球308可以形成集成存储器组件270与存储器控制器102之 间的界面的一部分。

图3B描绘了堆叠在衬底302上的集成存储器组件270的一个实施方案 的侧视图。集成存储器组件270具有三个控制裸片290和三个存储器结构裸 片280。在一些实施方案中，存在远多于三个存储器结构裸片280和远多于 三个控制裸片290。在该示例中，每个控制裸片290接合到至少一个存储器 结构裸片280。任选地，控制裸片290可以接合到两个存储器结构裸片 280。

描绘了接合焊盘370、374中的一些接合焊盘。可能有更多的接合焊 盘。接合在一起的两个裸片280、290之间的空间填充有固态层348，该固 态层可以由环氧树脂或其他树脂或聚合物形成。与图3A中的示例相比，图 3B中的集成存储器组件270没有阶梯式偏移。存储器结构裸片硅通孔 (TSV)312可以用于将信号路由穿过存储器结构裸片280。控制裸片硅通 孔(TSV)314可以用于将信号路由穿过控制裸片290。

焊球308可以任选地附连到衬底302的下表面上的接触焊盘310。焊球 308可以用于将集成存储器组件270电耦接和机械耦接到主机设备(诸如印 刷电路板)。在集成存储器组件270将用作LGA封装件的情况下，可以省 略焊球308。

如上面已经简要讨论的，控制裸片290和存储器结构裸片280可以接合 在一起。每个裸片280、290上的接合焊盘可以用于将两个裸片接合在一 起。在一些实施方案中，在所谓的Cu-Cu接合工艺中，接合焊盘在没有焊 料或其他附加材料的情况下直接彼此接合。在Cu-Cu接合工艺中，接合焊 盘被控制为高度平坦的，并且形成在高度受控的环境中，该环境基本上没 有环境颗粒，否则该环境颗粒可能沉积在接合焊盘上并阻止紧密接合。在 这种适当控制的条件下，接合焊盘对准并彼此压靠，以基于表面张力形成 相互接合。这种接合可以在室温下形成，尽管也可以施加热量。在使用Cu- Cu接合的实施方案中，接合焊盘可以为约3μm见方，并且彼此以3μm至 3μm的间距间隔开。虽然该工艺在本文中被称为Cu-Cu接合，但是该术语 也可以适用于接合焊盘由除铜之外的材料形成的情况。

当接合焊盘的面积小时，可能难以将半导体裸片接合在一起。通过在 包括接合焊盘的半导体裸片的表面上提供膜层，可以进一步减小接合焊盘 的尺寸和接合焊盘之间的间距。膜层设置在接合焊盘周围。当裸片被放在 一起时，接合焊盘可以彼此接合，并且各个裸片上的膜层可以彼此接合。 这种接合技术可以称为混合接合。在使用混合接合的实施方案中，接合焊 盘可以为约3μm见方，并且彼此以1μm至3μm的间距间隔开。可以使用接 合技术来提供具有更小尺寸和间距的接合焊盘。

一些实施方案可以在裸片280、290的表面上包括膜。如果最初没有提 供这样的膜，则可以用环氧树脂或其他树脂或聚合物对裸片之间的空间进 行底部填充。底部填充材料可作为液体施加，然后使其硬化为固态层。该 底部填充步骤保护了裸片280、290之间的电连接，并进一步将裸片固定在 一起。各种材料可用作底部填充材料，但在实施方案中，底部填充材料可 以是来自Henkel公司的Hysol环氧树脂，该公司在美国加利福尼亚州设有办事处。

图4A以斜视图描绘了形成交叉点架构的存储器阵列的一部分的一个实 施方案。图4A的存储器阵列202是图2A或图2B中的存储器阵列202的具 体实施的一个示例，其中存储器裸片292或存储器结构裸片280可以包括多 个此类阵列结构。存储器阵列202可以被包括在本地存储器140或主机存储 器124中。位线BL₁-BL₅相对于裸片的下层衬底(未示出)沿第一方向(表 示为延伸到页面中)布置，而字线WL₁-WL₅沿垂直于第一方向的第二方向 布置。图4A是水平交叉点结构的示例，其中字线WL₁-WL₅和BL₁-BL₅两者 均相对于衬底沿水平方向延伸，而存储器单元(其中两个以401指示)被取 向成使得通过存储器单元的电流(诸如以I_单元所示)沿竖直方向流动。在具 有存储器单元的附加层的存储器阵列中，诸如下文关于图4D所讨论的，将 存在位线和字线的对应附加层。

如图4A所描绘的，存储器阵列202包括多个存储器单元401。存储器 单元401可以包括可重写的存储器元件，其诸如可以使用ReRAM、 MRAM、PCM或其他具有可编程电阻的材料来实现。包括MRAM存储器 元件的存储器单元将被简单地表示为MRAM存储器单元。存储器单元401 还可以包括选择器元件，其诸如可以使用双向阈值开关(OTS)、易失性 导电桥(VCB)、金属-绝缘体-金属(MIM)或提供电流对选择电压的高 度非线性依赖性的其他材料来实现。以下讨论内容将集中介绍由与双向阈 值开关串联组合的MRAM存储器元件构成的存储器单元，尽管该讨论内容 中的大部分内容可以更一般地应用。第一存储器层级的存储器单元中的电 流被示出为如箭头I_单元所指示向上流动，但电流可以沿任一方向流动，如下文更详细地讨论的。

图4B和图4C分别呈现了图4A中的交叉点结构的侧视图和顶视图。图 4B的侧视图示出了一条底线或字线WL₁，以及多条顶线或位线BL₁-BL_n。 MRAM存储器单元401位于每条顶线与底线之间的交叉点处，但可以将 PCM、ReRAM、FeRAM或其他技术用作存储器元件。图4C是展示M条底 线WL₁-WL_M和N条顶线BL₁-BL_N的交叉点结构的顶视图。在二进制实施方 案中，每个交叉点处的MRAM单元可以被编程为两种电阻状态—高电阻状 态和低电阻状态—中的一种。下文给出了关于MRAM存储器单元设计的实 施方案和它们的读取技术的更多细节。在一些实施方案中，这些导线的组 连续排列为“图块”，并且此类图块可以在字线(WL)方向上相邻地配对 并且在位线方向上正交地配对以创建模块。此类模块可以由2×2图块构成 以形成四个图块组合，其中图块之间的WL驱动器在图块之间是“中心驱动 的”，其中WL在线的近似中心在驱动器上连续运行。类似地，BL驱动器 可以位于在BL方向上配对的图块对之间，从而被中心驱动，由此驱动器和 其区域在一对图块之间共享。

图4A的交叉点阵列展示了具有一层字线和位线的一个实施方案，其中 MRAM或其他存储器单元位于这两组导电线的交汇处。为了增加存储器裸 片的存储密度，可以形成多层此类存储器单元和导电线。双层示例在图4D 中示出。

图4D以斜视图描绘了形成交叉点架构的两级存储器阵列的一部分的一 个实施方案。如图4A中那样，图4D示出了阵列202的第一层418存储器 单元401，其连接在第一层字线WL_1,1-WL_1,4与位线BL₁-BL₅的交叉点处。第 二层存储器单元420形成在位线BL₁-BL₅上方以及这些位线与第二组字线 WL_2,1-WL_2,4之间。尽管图4D示出了存储器单元的两个层418和420，但是 该结构可以通过字线和位线的附加交替层而向上延伸。取决于该实施方 案，图4D的阵列的字线和位线可以被偏置用于读取操作或编程操作，使得 每个层中的电流从字线层流向位线层或以相反方向环流。针对给定操作， 两个层可被构造成在每一层中具有沿相同方向的电流，或者通过通过驱动 器在正或负方向上的选择具有沿相反方向的电流。

交叉点架构的使用允许具有小占有面积的阵列，并且若干此类阵列可 以形成在单个裸片上。在每个交叉点处形成的存储器单元可以是电阻类型 的存储器单元，其中数据值被编码为不同的电阻水平。取决于该实施方 案，存储器单元可以是二进制值的，具有低电阻状态或高电阻状态，或者 是多层单元(MLC)，这些多层单元可以具有介于低电阻状态与高电阻状 态中间的附加电阻。此处描述的交叉点阵列可以用于图2A的存储器裸片 292、图1中的本地存储器140和/或图1中的主机存储器124中。电阻类型 的存储器单元可以根据上文提及的技术中的许多种来形成，诸如ReRAM、 PCM、FeRAM或MRAM。以下讨论主要在使用具有二进制值MRAM存储 器单元的交叉点架构的存储器阵列的上下文中呈现，但是大部分讨论可更 一般地应用。

图5展示了MRAM单元的结构的一个实施方案。该MRAM单元包括 底部电极501、间隔层512、阈值开关选择器502、间隔层514、被分离层或 隧穿层(在该示例中，为氧化镁(MgO))505分离的一对磁层(基准层 503和自由层507)，然后是通过间隔层509与自由层507分开的顶部电极511。间隔层509可以包括与自由层507接触的MgO封盖层。间隔层509还 可以包含附加的金属层。在另一个实施方案中，基准层503的位置和自由层 507的位置交换，此时基准层503在MgO 505之上，并且自由层507在MgO 505下方。在另一个实施方案中，阈值开关选择器502的位置介于自由层 507与顶部电极511之间。

MRAM单元的底部电极501连接到电流驱动器520。电流驱动器520连 接到能够提供读取电流(Iread)或写入电流(Iwrite)的电流源530。因 此，电流驱动器520在被选择时，将驱动读取电流或写入电流流到底部电极 501。电流可以在任一方向上流动，这取决于所使用的技术。贯穿本文档， 电流驱动器520将被描述为将电流从电流源530驱动到导电线(例如，电 极)，而不管电流的方向是怎样的。

过驱动电压选择用于选择施加到电流驱动器520的过驱动电压。在一 个实施方案中，在驱动读取电流时使用比在驱动写入电流流到底部电极501 时低的过驱动电压。较低的过驱动电压增大了电流驱动器520的电阻，这改 进了读取容限。如阈值开关选择器502所经历的，增加电流驱动器520的电 阻可以具有降低阈值开关选择器502的Ihold的效果，这改进了读取容限。

在一些实施方案中，底部电极501被称为字线，并且顶部电极511被称 为位线。在其他实施方案中，底部电极501被称为位线，并且顶部电极511 被称为字线。存储器单元的状态基于基准层503和自由层507的磁化的相对 取向：如果这两个层沿相同方向磁化，则存储器单元将处于平行(P)低电 阻状态(LRS)；并且如果它们具有相反取向，则存储器单元将处于反平 行(AP)高电阻状态(HRS)。MLC实施方案将包括附加的中间状态。基 准层503的取向是固定的，并且在图5的示例中向上取向。基准层503也称 为固定层或钉扎层。基准层503可以由在通常称为合成反铁磁体或简称SAF 的结构中以反铁磁方式耦合的多个铁磁层构成。

通过将自由层507编程为具有相同取向或相反取向，来将数据写入 MRAM存储器单元。通过将所有MRAM存储器单元设置为处于低电阻状 态，MRAM存储器单元阵列可以置于初始或擦除状态，在该低电阻状态 下，MRAM存储器单元的所有自由层具有与其基准层相同的磁场取向。然 后，通过将磁场反转为与基准层503的磁场相反而将存储器单元的自由层507置于高电阻状态来对存储器单元中的每个存储器单元选择性地编程(也 称为“写入”)。基准层503被形成为使得其将在对自由层507编程时维持 其取向。基准层503可以具有包括合成反铁磁层和附加基准层的更复杂的设 计。为简单起见，附图和讨论省略了这些附加层，并且仅集中于主要负责 该单元中的隧穿磁阻的固定磁层。

阈值开关选择器502具有高电阻(处于断开或非导电状态)，直到其 被偏置到高于其阈值电压的电压或高于其阈值电流的电流为止，并且直到 其电压偏置降到低于Vhold(“Voffset”)或电流低于Ihold为止。在超过 Vt之后并且在超过开关选择器两端的Vhold时，开关选择器具有低电阻 (处于接通或导电状态)。阈值开关选择器维持接通，直到其电流降低到 保持电流Ihold以下，或者电压降低到保持电压Vhold以下。当发生这种情 况时，阈值开关选择器返回断开(较高)电阻状态。因此，为了对交叉点 处的存储器单元编程，施加足以接通相关联的阈值开关选择器并且设置或 重置存储器单元的电压；并且为了读取存储器单元，类似地，在可以确定 该存储器单元的电阻状态之前，通过接通来激活阈值开关选择器。阈值开 关选择器的一组示例是双向阈值开关(OTS)的双向阈值开关材料。示例性阈值开关材料包括Ge-Se、Ge-Se-N、Ge-Se-As、Ge-Se-Sb-N、 Ge58Se42、GeTe₆、Si-Te、Zn-Te、C-Te、B-Te、Ge-As-Te-Si-N、Ge-As- Se-Te-Si和Ge-Se-As-Te，其中每个元素的原子百分比范围从几百分比到超 过90％。在一个实施方案中，阈值开关选择器是双端子设备。阈值开关选 择器502还可以在与基准层503的界面上包含附加导电层。例如，在开关选 择器502与基准层503之间描绘了间隔层514。与基准层503的界面上的间 隔层514可以是单个导电层或由多个导电层构成。阈值开关选择器502还可 以在与底部电极501的界面上包含附加导电层。例如，在开关选择器502与 基准层503之间描绘了间隔层512。与底部电极501的界面上的间隔层512 可以是单个导电层或由多个导电层构成。与OTS相邻的导电层的示例包括 碳、氮化碳、硅化碳、碳钨、钛、氮化钛、钨、氮化钨、钽、氮化钽及其 他。阈值电压开关具有阈值电压(Vt)，在超过该阈值电压时，设备的电 阻基本上从绝缘或准绝缘变为导电。

在图5的实施方案中，使用电流强加方法来访问MRAM单元。该电流 强加方法可以用于读取或写入MRAM单元。在电流强加方法中，电流驱动 器520驱动访问电流(例如，I_读取或I_写入)通过电极501。电流将由电流源530提供。电流驱动器520是电极501的行驱动器电路系统(例如，阵列驱 动器224)的一部分。然而，替代性地，电流驱动器520可以是电极501的 列驱动器电路系统(例如，驱动器电路系统214)的一部分。向电极511提 供电压(例如，V_选择)。当阈值开关选择器502接通时，驱动访问电流通过 第一导电线(例如，字线)的一部分、通过所选择存储器单元，然后通过 第二导电线(例如，位线)的一部分。在本文中，术语“读取电流”(I_读取)和“写入电流”(I_写入)将与被驱动通过MRAM单元(或其他可编程电 阻单元)的访问电流结合使用。写入电流可以改变MRAM单元的状态。例 如，对于具有约20纳米的临界尺寸(CD)与RA10Ωμm²的MRAM单元， 可以使用约30μA持续50ns的写入电流，以将MRAM状态从P状态切换为 AP状态。如果施加有限的时间(诸如<20ns)，则读取电流可能约为写入 电流的一半。沿一个方向流过MRAM单元的写入电流将使AP状态MRAM 单元从AP状态改变为P状态。沿另一方向流过MRAM单元的写入电流将 使P状态MRAM单元从P状态改变为AP状态。一般来讲，读取电流将优 选地被设置得足够低并且读取持续时间足够短，以免在读取期间将MRAM 单元的状态从P状态改变为AP状态或者从AP状态改变为P状态。通常， 将MRAM状态从P状态切换为AP状态所需的写入电流在绝对量值上大于 将MRAM状态从AP状态切换为P状态所需的写入电流。

如下面结合图7B更全面地讨论的，在一些实施方案中，读取电流可以 在P2AP方向上施加，或者替代性地，可以在AP2P方向上施加。在一些实 施方案中，通过执行SRR(自参考读取)来读取MRAM单元。SRR操作可 以包括两次读取操作和一次或两次写入操作，其允许将初始位状态电阻与 已知编程状态中的位的电阻直接比较，接着如果初始位状态不同于第一次 写入之后的初始状态，则通过重新写入来恢复初始位状态；然而，如果读 取操作之后是对SRR读取之后该位的状态的命令写入，则该位不需要被写 入。在一个实施方案中，SRR具有第一次读取(P2AP方向上的Read1)、 第一次写入(Write 1到AP状态)和第二次读取(P2AP方向上的Read2)， 之后是可选的第二次写入(对于最初处于P状态的位，Write 2到P状态)。 由于P2AP方向上的Read1引起的存储器单元的电压电平被存储在例如电容 器上；或通过模拟数字转换器和存储在存储器中的位转换为数字位，例如 在SRAM中，直到在Read2中使用之后。通过将电压强加在连接到存储电 容器的电容器的一个端子上，可以调节存储在电容器上的状态，例如，正 或负150mv。或者，数字存储水平可以通过对存储位在数字上加或减 150mV来调整。150mV可以被调整为或多或少地取决于典型的位电阻。例 如，如果位低电阻状态为25K欧姆而高电阻状态为50K，则差值为25K。 例如，如果读取电流为15μA，则状态之间的电压差为25K×15μA＝ 375mV，选择150mV是可接受的，但是也许建议187mV是更优的。

接下来，将存储器单元写入AP状态(Write 1)。将由于P2AP方向上 的Read2(Write1之后)而感测到的电压电平与从Read1存储和调整的电压 电平比较，其中Read1和Read2都在P2AP方向上进行。Read2与Read1之 间的电压电平的足够大的变化(例如超过150mV)指示MRAM单元最初处 于P状态。如果电压的变化小于150mV，则MRAM单元最初处于AP状态 (写入将位状态引导为该AP状态)。如果该位最初处于P状态并通过Write 1切换为AP状态，则执行位在AP2P方向上的可选Write 2。替代性地， SRR具有第一次读取(AP2P方向上的Read1)、第一次写入(Write 1到P 状态)和第二次读取(AP2P方向上的Read2)。由于AP2P方向上的Read1 引起的存储单元的电压电平被存储并且被调整，例如-150mV。接下来，将 存储器单元写入P状态(Write 1)。将由于AP2P方向上的Read2引起的电 压电平与由于AP2P方向上的Read1引起的经调整电压电平进行比较。电压 电平的足够大的变化指示MRAM单元最初处于AP状态。如果该位最初处 于AP状态并通过Write 1切换为P状态，则执行可选的Write 2。在一些实 施方案中，相同的极性用于Read1、Write1和Read2，这避免了在Read1与 Read2之间切断选择器。在一些实施方案中，Write 2被延迟并且仅在执行其 他操作之后执行。在一些实施方案中，通过延长在Read 1期间施加的读取 电流的持续时间来执行Write 1。

在一个实施方案中，通过将例如0V施加到电极511，同时驱动例如15 微安(μA)的电流通过电极501来读取MRAM单元。该读取电流将从电极 501流动到电极511。注意，读取可以是P2AP方向上的Read1或Read2。 P2AP意味着电流在将位从P写入AP或从AP写入AP的方向上流动。在一 些实施方案中，使用双极性写入操作将数据写入MRAM单元。在一个实施 方案中，通过将例如3V施加到电极511，同时驱动例如-30μA的写入电流 通过电极501，来将MRAM单元从AP状态写入P状态。该写入电流将从 顶部电极511流动到底部电极501。在一个实施方案中，通过将例如0V施 加到顶部电极511，同时驱动例如30μA的电流通过底部电极501，来将 MRAM单元从P状态写入AP状态。该写入电流将从电极501流动到电极 511。

作为图5中的方法的替代形式，可以将选择电压施加到电极501，此时 访问电流通过电极511施加。在一个这样的实施方案中，通过将例如3V施 加到底部电极501，同时驱动例如-15μA的读取电流通过顶部电极511来读 取MRAM单元。该读取电流将从底部电极501流动到顶部电极511。

在一个实施方案中，通过将例如-3V施加到底部电极501，同时驱动例 如30μA的写入电流通过顶部电极511，来将MRAM单元从AP状态写入P 状态。该电子电流将从底部电极501流动到顶部电极511。在一个实施方案 中，通过将例如0V施加到底部电极501，同时驱动例如-30μA的电流通过 顶部电极511，来将MRAM单元从P状态写入AP状态。该电子电流将从顶部电极511流动到底部电极501。施加读电流的持续时间可以显著不同于 施加写入电流的持续时间。例如，在通过单元的电流减小到零，或者减小 到在施加该电流的持续时间内对单元造成干扰的机会可忽略的量之前，可 以施加读取电流20ns，而可以施加写入电流50ns。例如，写入电流和读取 电流的持续时间也可以相同或基本上相似，诸如20ns。可以通过增大写入 电流来缩短写入时间。每次读取可以在比写入低得多的所施加电流下执 行，诸如分别为10μA和40μA。减小读取电流减小了感测放大器处的读取 信号差(读取电流×较高的电阻–读取电流×低电阻)。在此讨论中，还应当 理解，用于将位的磁化切换为P或AP状态的电流极性的方向可以基于基准 层设计和基准层相对于自由层的位置而变化。

图6更详细地展示了能够以交叉点阵列实现的MRAM存储器单元设计 的一个实施方案。当被置于交叉点阵列中时，MRAM存储器单元的顶部电 极和底部电极将是阵列的顶线和底线。在这里示出的实施方案中，底部电 极是该存储器单元的字线601，并且顶部电极是该存储器单元的位线611， 但是在其他实施方案中，这些电极可以颠倒。基准层603和自由层607介于 字线601与位线611之间，它们也被MgO势垒605分离。在图6所示的实 施方案中，MgO封盖608也形成在自由层607之上，并且导电间隔层606形 成在位线611与MgO封盖608之间。基准层603通过另一个导电间隔层602 与字线601分开。阈值开关选择器502可以驻留在基准层603与导电间隔层 602之间。该存储器单元结构的任一侧有衬垫621和623，其中这些衬垫可 以是相同结构的一部分，但是在图6的横截面中看起来是分离的。在衬垫 621、623的任一侧示出了用于填充交叉点结构的原本为空的区域的填充材 料625、627的一部分。

关于自由层设计607，实施方案包括厚度为约1nm至2nm的CoFe或 CoFeB合金，其中Ir层可以散布在自由层中靠近MgO势垒605的位置，并 且自由层607可以掺杂或散布有Ta、W或Mo。基准层603的实施方案可以 包括与Ir或Ru间隔层或者两者的组合或合金602耦接的CoFeB和Co/Pt多 层的双层。MgO封盖608是可选的，但是可以用于增大自由层607的各向 异性并且减小该自由层的临界开关电流。导电间隔物可以是导电金属，诸 如Ta、W、Ru、CN、TiN和TaN，等等。自由层还可以是由多个自由层构 成的复合自由层，其中在所述多个自由层之间具有导电层，诸如在所述多 个自由层之间具有W、Ta、W或隧穿层，诸如MgO。

以下讨论将主要关于垂直自旋转移矩MRAM存储器单元进行讨论，其 中图5和图6的自由层507/607包括垂直于自由层的平面的可切换磁化方 向。自旋转移矩(“STT”)是可以使用自旋极化电流来修改磁隧道结 (MJT)中的磁层取向的效应。电荷载流子(诸如电子)具有被称为自旋 的特性，自旋是载流子固有的少量角动量。电流一般是非极化的(例如，由50％的自旋向上和50％的自旋向下电子组成)。自旋极化电流是任一自 旋的电子更多(例如，多数为自旋向上电子或多数自旋向下电子)的电 流。通过使电流经过厚磁层(基准层)，可以产生自旋极化电流。如果该 自旋极化电流被注入第二磁层(自由层)中，则角动量可以转移至该第二 磁层，从而改变第二磁层的磁化方向。这被称为自旋转移矩。图7A和图7B 展示了使用自旋转移矩对MRAM存储器进行编程或写入。自旋转移矩磁性 随机存取存储器(STT MRAM)的优点在于，与其他MRAM变型形式相比 功耗更低且可扩展性更好。与其他MRAM具体实施相比(诸如切换 MRAM)，STT切换技术需要相对低的功率，这实际上消除了相邻位干扰 的问题，并且对于更高的存储器单元密度具有更有利的缩放(MRAM单元 尺寸减小)。后一个问题还有利于STT MRAM，其中自由层磁化和基准层 磁化垂直于膜平面取向，而不是在平面内取向。

由于STT现象更容易根据电子行为来描述，所以图7A和图7B及其讨 论根据电子电流来给出，其中写入电流的方向被定义为电子流动的方向。 因此，参考图7A和图7B的术语“写入电流”是指电子电流。当电子带负 电时，电子电流将在与常规限定的电流相反的方向上，使得电子电流将从 较低电压电平流向较高电压电平，而不是常规电流从较高电压电平流向较 低电压电平。

图7A和图7B展示了通过STT机制对MRAM存储器单元的写入，其 描绘了STT切换MRAM存储器单元700的一个示例的简化示意性表示，其 中基准层磁化和自由层磁化都在垂直方向上。存储器单元700包括磁隧道结 (MTJ)702，该磁隧道结包括上部铁磁层710、下部铁磁层712和隧道势 垒(TB)714，该隧道势垒用作这两个铁磁层之间的绝缘层。在该示例中， 上部铁磁层710为自由层FL，并且其磁化方向可以切换。下部铁磁层712 为基准(或固定)层RL，并且其磁化方向不可以切换。当自由层710中的 磁化与基准层RL 712中的磁化平行时，跨存储器单元700的电阻是相对低 的。当自由层FL 710中的磁化与基准层RL 712中的磁化反平行时，跨存储 器单元700的电阻是相对高的。存储器单元700中的数据(“0”或“1”) 通过测量存储器单元700的电阻(诸如通过强加)来读取。就这一点而言， 附接到存储器单元700的电导体706/708用于读取MRAM数据。通过设计， 平行配置和反平行配置两者都在静止状态和/或读取操作期间(在足够低的 读取电流下)保持稳定。

对于基准层RL 712和自由层FL 710这两者来说，磁化方向均在垂直方 向上(即，垂直于由自由层限定的平面并且垂直于由基准层限定的平 面)。图7A和图7B示出，基准层RL 712的磁化方向为上，并且自由层FL 710的磁化方向可在上与下之间切换，其也垂直于该平面。

在一个实施方案中，隧道势垒714由氧化镁(MgO)制成；然而，也 可以使用其他材料。自由层710为铁磁金属，其具有改变/切换其磁化方向 的能力。基于过渡金属如Co、Fe及其合金的多层可以用于形成自由层 710。在一个实施方案中，自由层710包含钴、铁和硼的合金。基准层712 可以为许多不同类型的材料，包括(但不限于)多层钴和铂和/或钴和铁的合金。

为了“设置”MRAM存储器单元位值(即，选择自由层磁化的方 向)，从导体708向导体706施加电子电流750，如图7A所描绘的(因此 电流以相反方向流动)。为了产生电子电流750，由于电子的负电荷，顶部 导体706被置于比底部导体708更高的电压电平。电子电流750中的电子随 着它们穿过基准层712而变为自旋极化的，因为基准层712为铁磁金属。当自旋极化的电子隧穿隧道势垒714时，角动量的守恒可以导致自旋转移矩施 加在自由层710和基准层712两者上，但该转移矩并不足以(通过设计)影 响基准层712的磁化方向。相反，如果自由层710的初始磁化取向与基准层 712反平行(AP)，则该自旋转移矩(通过设计)足以使自由层710中的磁 化取向切换成与基准层712的磁化取向平行(P)，这称为反平行至平行 (AP2P)写入。然后，在关闭这种电子电流之前和之后，平行磁化将保持 稳定。

相比之下，如果自由层710磁化和基准层712磁化最初是平行的，则通 过施加与前述情况相反方向的电子电流，可以将自由层710的磁化方向切换 成与基准层712反平行。例如，如图7B所描绘的，通过在下部导体708上 施加较高的电压电平，将电子电流752从导体706施加到导体708。这将把 处于P状态的自由层710写入AP状态，称为平行至反平行(P2AP)写入。 因此，经由相同的STT物理性质，可以通过明智地选择电子电流方向(极 性)来确定性地将自由层710的磁化方向设置为两个稳定取向中的任一个。

存储器单元700中的数据(“0”或“1”)可以通过测量存储器单元 700的电阻来读取。低电阻通常表示“0”位，并且高电阻通常表示“1” 位，但是有时会发生另选的惯例。通过施加从导体708到导体706的电子电 流(如图7A中针对750所示流动(“AP2P方向”))，可以施加跨存储 器单元(例如，跨MJT 702)的读取电流；替代性地，电子电流可以从导体 706施加到导体708，如图7B中针对752所示流动(“P2AP方向”)。众 所周知，电子电流以与常规限定的电流相反的方向流动。在读取操作中， 如果电子电流太高，则这可能干扰存储在存储器单元中的数据并且改变其 状态。例如，如果电子电流Read1使用图7B的P2AP方向，则在Read1期 间的位电压被存储之前，过高的电流电平或电压电平可以将处于低电阻P状 态的任何存储器单元切换为高电阻AP状态。因此，尽管可以沿任一方向读 取MRAM存储器单元，但是在各种实施方案中，写入操作的方向性质可以 使一个读取方向优先于另一个读取方向。例如，对于给定读取电流，错误 率可能较少在P2AP方向上执行SRR。

尽管图7A和图7B的讨论是在读取电流和写入电流的电子电流的语境 中进行的，但是除非另外指明，否则后续讨论将在常规电流的语境中进 行。

无论是读取还是写入图4A至图4D的阵列结构中的所选择存储器单 元，对应于所选择存储器单元的位线和字线均被偏置以在所选择存储器单 元两端施加电压或者施加通过所选择存储器单元的电流，并且诱发电子流 动，如关于图7A或图7B所展示的。需注意，在本文中，“所选择存储器 单元”意指选择该存储器单元进行访问(例如，读取访问、写入访问)。 “未选择的存储器单元”意指未通过例如将其WL或BL或两者置于存储器 单元两端的最大正电压与最小负电压之间的大约一半的电压处来选择以供 访问的存储器单元。需注意，在一个实施方案中，在读取期间使邻近所选 择WL的未选择的WL浮动，这通过减小所选择存储器单元中的阈值开关选 择器所经历的电容来改进读取容限。给定过程可能导致与MRAM的正向相 对于反向写入大致相同的写入电流，或者可能是从低电阻状态(LRS)到 高电阻状态(HRS)的写入需要约20％或更大的电流，用于约20nm和 RA10Ωμm²的CD。

一些偏置技术可能导致在阵列的未选择的存储器单元两端的电压，该 电压可以在未选择的存储器单元中诱发电流。尽管这种浪费的功耗可以通 过将存储器单元设计成对于高电阻状态和低电阻状态两者均具有相对高的 电阻水平而在某种程度上减轻，但这仍将导致增加的电流和功耗以及对存 储器单元和阵列的设计施加额外的设计约束。解决这种不期望的电流泄漏 的一种方法是将选择器元件与每个MRAM或其他电阻式(例如，ReRAM、 PCM)存储器单元串联放置。例如，在图4A至图4D中，选择晶体管可以 与每个电阻式存储器单元元件串联放置，使得存储器单元401现在是选择晶 体管与可编程电阻的复合结构。然而，使用选择晶体管需要引入额外的控 制线和单元区域，以便能够接通所选择的存储器单元的对应晶体管。此 外，晶体管通常不会以与电阻式存储器元件写入电流相同的方式缩放，使 得随着存储器阵列移动到较小的尺寸，使用基于晶体管的选择器可能是例 如降低成本的限制因素。选择晶体管的另选方法是使用与可编程电阻式元 件串联的阈值开关选择器(例如，阈值开关选择器502)。双端子阈值开关 选择器不需要前述附加控制线和单元区域就能够接通所选择存储器单元的 对应选择晶体管。

图8A和图8B展示了用于将阈值开关选择器结合到具有交叉点架构的 MRAM存储器阵列中的实施方案。图8A和图8B还描绘了用于向字线800、 820提供电流的电流驱动器520，以及用于向位线810施加电压的电压驱动 器825。图8A和图8B的示例示出了两层交叉点阵列中的两个MRAM单元 (层1单元、层2单元)，诸如图4D所示，不过是以侧视图示出的。如图8A所描绘的，在层1单元和层2单元中保持MRAM层的取向相同允许制造 过程对于每一层是相同的。图8A和图8B示出了下部的第一导电线即字线 1 800、上部的第一导电线即字线2820，以及中间的第二导电线即位线 810。在这些附图中，为了便于呈现，所有这些线均被示出为在整个页面上 从左到右延伸，但是在交叉点阵列中，它们将被更准确地表示为如图4D的 斜视图所表示的，其中字线或者第一导电线或导线在平行于下层衬底的表 面的一个方向上延伸，并且位线或者第二导电线或导线在平行于衬底的表 面的第二方向上延伸，该第二方向基本上正交于第一方向。MRAM存储器 单元也以简化形式表示，仅示出基准层、自由层和中间的隧道势垒，但是 在实际的具体实施中，通常将包括上文关于图5和图6所述的附加结构。

包括自由层801、隧道势垒803和基准层805的MRAM元件802形成 在阈值开关选择器809上方，其中MRAM元件802和阈值开关选择器809 的该串联组合一起在位线810与字线1800之间形成层1单元。MRAM元件 802和阈值开关选择器809的串联组合在阈值开关选择器809接通时在很大 程度上如上文关于图7A和图7B所述的那样操作。然而，最初需要通过施加高于阈值开关选择器809的阈值电压V_th的电压来接通阈值开关选择器 809，然后需要将偏置电流或电压维持得足够高以高于阈值开关选择器809 的保持电流或保持电压，使得其在后续的读取或写入操作期间保持接通。

在第二层上，包括自由层811、隧道势垒813和基准层815的MRAM 元件812形成在阈值开关选择器819上方，其中MRAM元件812和阈值开 关选择器819的串联组合一起在位线810与字线2 820之间形成层2单元。 层2单元将如层1单元那样操作，但是下部导体现在对应于位线810，并且 上部导体现在是字线，即字线2 820。附加配对层可以类似地在它们之间共 享另一条位线，具有WL1、BL1、WL2的模式；WL3、BL2、WL4；或在 诸如WL1、BL1、WL2、BL2的模式中具有单独的位线。

在图8A的实施方案中，阈值开关选择器809/819形成在MRAM元件 802/812下方，但是在另选的实施方案中，阈值开关选择器可以形成在一个 或两个层的MRAM元件的上方。如关于图7A和图7B所讨论的，MRAM 存储器单元具有方向性。在图8A中，MRAM元件802和812具有相同的取 向，其中自由层801/811在基准层805/815上方(相对于未示出的衬底)。 在具有相同结构的导电线之间形成这些层可以具有许多优点，尤其是对于 加工而言，因为这两个层中的每一者，以及在具有更多个层的实施方案中 的后续层可以根据相同的加工顺序来形成。

图8B展示了与图8A类似地布置的另选实施方案，不同的是在层2单 元中，基准层和自由层的位置颠倒。更具体地讲，如图8A中那样，在字线 1 850与位线860之间，层1单元包括MRAM元件1，该MRAM元件具有 形成在隧道势垒853上方的自由层851，该隧道势垒又形成在基准层855上 方，其中MRAM元件852形成在阈值开关选择器859上方。图8B的实施 方案的第二层也具有在位线860与字线2 870之间形成在阈值开关选择器 869上方的MRAM元件862，但是相对于图8A，MRAM元件862倒置，使 得基准层861现在形成在隧道势垒863上方并且自由层865现在形成在隧道 势垒863下方。替代性地，MRAM单元862的配置可以用于层1单元，并 且MRAM单元852的配置可以用于层2单元。

虽然图8B的实施方案需要用于形成这些层的不同加工顺序，但是在一 些实施方案中，其可以具有优点。具体地讲，MRAM结构的方向性可以使 得图8B的实施方案具有吸引力，因为当在相同方向(相对于基准层和自由 层)上写入或读取时，位线将针对下层和上层两者偏置相同的量，并且两 条字线也将偏置相同的量。例如，如果在P2AP方向(相对于基准层和自由 层)上感测到层1存储器单元和层2存储器单元两者，则位线层860将诸如 在P2AP方向上偏置，位线860对于上部单元和下部单元两者均偏置为低 (例如，0V)，且字线1 850和字线2 870两者均偏置到较高的电压电平。 类似地，相对于写入，为了写入高电阻AP状态，位线860对于上部单元和 下部单元两者均偏置为低(例如，0V)，且字线1 850和字线2870两者均 偏置到较高的电压电平。在一个实施方案中，图8B中的电流驱动器520用 于在P2AP方向上读取，以及用于写入高电阻AP。为了写入低电阻P状态， 位线860偏置到高电压电平，且字线1 850和字线2 870两者均偏置到低电 压电平。因此，电流源530中的电流方向可以是如图8B所描绘的相反方向 (其中VP接地)。相比之下，对于图8A的实施方案，位线和字线将需要 使其偏置电平反转，以便相对于较低电平(层1)对较高电平(层2)执行 这些操作中的任一者。

从MRAM存储器单元读取数据或将数据写入该MRAM存储器单元涉 及使电流经过存储器单元。在阈值开关选择器与MRAM元件串联放置的实 施方案中，在电流可以经过MRAM元件之前，需要通过在阈值开关选择器 和MRAM元件的串联组合两端施加足够大的电压以及施加通过该串联组合 的电流来将阈值开关选择器接通。

图9描绘了具有交叉点架构的存储器阵列202的一个实施方案。阵列 202具有一组第一导电线906a至906h和一组第二导电线908a至908d。在 一个实施方案中，该组第一导电线906a至906h为字线，并且该组第二导电 线908a至908b为位线。为了便于讨论，该组第一导电线906a至906h可被 称为字线，并且该组第二导电线908a至908b可被称为位线。然而，该组第 一导电线906a至906h可以是位线，并且该组第二导电线908a至908b可以 是字线。

阵列202具有多个可编程电阻存储器单元401。每个存储器单元401连 接在第一导电线906中的一条导电线与第二导电线908中的一条导电线之 间。每个存储器单元401具有与阈值开关选择器元件502串联的磁阻式随机 存取存储器(MRAM)元件902。因此，每个存储器单元(“位”)401可 以被称为MRAM单元或位。阈值开关选择器502被配置为响应于施加超过 阈值开关选择器502的阈值电压的电压电平而以较低电阻变得导电，并且以 较低电阻保持导电直到通过该开关选择器502的电流减小到低于选择器保持 电流Ihold为止。阈值开关选择器元件502可以是双端子设备。在一个实施 方案中，阈值开关选择器元件502包括OTS。

每条第一导电线906可以由WL驱动器910a至910h中的一个驱动器 驱动。例如，第一导电线906a可以由WL驱动器910a驱动，第一导电线 906b可以由WL驱动器910b驱动，等等。每条第二导电线908由BL驱动 器912a至912d中的一个驱动器驱动。例如，第二导电线908a由BL驱动 器912a驱动，第二导电线908b由BL驱动器912b驱动，等等。在一个实 施方案中，从字线或位线的一端驱动该字线和该位线。图9描绘了这样的 实施方案，其中从一端驱动字线和位线。在另选地实施方案中，位线和/或 字线从中点驱动。从中点驱动字线或位线会降低最坏情况IR降。

尽管将单独的驱动器910描绘为连接到每条字线906，但是不需要针 对每条字线具有单独的驱动器910。驱动器可以通过选择要驱动的WL 906 的解码电路系统连接到所选择字线。驱动器和解码电路可连接到“全局节 点”(参见图18中的全局节点VX)。然而，图9中的WL驱动器910a至 910h的位置仍然可以指示被驱动的字线的位置(例如，端部)。

出于讨论的目的，存储器单元401a被选择用于访问。这可以是读取或 写入访问。所选择的存储器单元401a位于所选择的字线906g和所选择的位 线908b的交叉点处。其他存储器单元未被选择用于访问(即，未选择的存 储器单元)。所有其他字线和所有其他位线通过将它们强制到在驱动合规 性电压的大约一半(例如3.3V)下的未选择电压(诸如Vmid，例如 1.65V)而未被选择。为了选择存储器单元401，将诸如接近接地的选择电 压(V_{select_BL})提供给所选择位线(例如，位线908b)，并且驱动(或强 制)访问电流通过所选择字线(例如，字线906g)。访问电流可以在所选 择的字线的一部分之间流动，流过所选择的存储器单元，并流过所选择的 位线的一部分。将未选择电压(V_{unsel_BL})提供给未选择的位线(例如，位 线908a、908c、908d)。在一个实施方案中，V_{select_BL}具有一量值，使得所 选择存储器单元中的阈值开关选择器502将接通，从而假定对所选择字线施 加I_访问。例如，V_{select_BL}可以为约0V。另一方面，V_{unsel_BL}具有使得未选择的 存储器单元中的阈值开关选择器502不会接通的量值，例如，如果正供电电 源为3.3V，则V_{select_BL}可以为约1.65V。字线驱动器910g驱动访问电流(I _访问)通过所选择字线906g的至少一部分。该访问电流还可以流过所选择的存储器单元401a并且在所选择的位线908b的一部分中流动。例如，这种所 选择WL可以由具有例如3.3V的顺从电压的电流源驱动高15μA以进行读 取或者驱动高30μA以进行写入。

如贯穿本文档在将选择电压施加到交叉点存储器阵列中的所选择的第 二导电线、同时将访问电流提供给该交叉点存储器阵列中的所选择的第一 导电线的语境中所用的术语“选择电压”，意指当与被驱动到所选择的第 一导电线的访问电流组合地施加到所选择的第二导电线时将选择在所选择 的第一导电线与所选择的第二导电线的交汇处的可编程电阻存储器单元以 用于读取访问或用于写入访问的电压。

在一个实施方案中，为了读取和写入，将不同的过驱动电压施加到字 线驱动器910。可以使用过驱动选择信号(OVS)来选择过驱动电压。在一 个实施方案中，OVS控制施加到驱动晶体管的栅极的电压的量值。在一个 实施方案中，读取时使用的过驱动电压低于写入时使用的过驱动电压。使 用较低的过驱动电压来读取，通过减小OTS接通时的瞬态电流而改进了读 取容限。并且较低的过驱动电压增大了WL驱动器910的电阻，这可以减小 所选择存储器单元的阈值选择器502的Ihold，从而改进了对抗OTS接通/断 开振荡的读取容限。

WL驱动器910被配置为供应电流或吸收电流。因此，I_访问可以在任一 方向上流动通过所选择的字线(以及所选择的位线)。根据本文中使用的 惯例，当电流驱动器910用作电流源时，访问电流的量值为正。根据本文中 使用的惯例，当电流驱动器910用作电流吸收器时，访问电流的量值为负。 无论电流驱动器910是供应还是吸收电流，这在本文中都将被称为强加或驱 动电流到或通过所选择字线。在一个实施方案中，除泄漏之外没有电流被 强制通过未选择的字线(例如，906a、906b、906c、906d、906e、906f和 906h)。需注意，在本文中，例如对于20nm CD被强制以15μA进行读取 或以30μA进行写入并且具有约3.3V的顺从电压的“所选择字线”意指该 字线连接到所选择存储器单元，这种单元进一步由其与处于约0V的“所选 择”位线的连接来确定。为了写入相反的极性，例如，将所选择字线强加- 30μA并且将所选择位线强加至3.3V。如果另一单元端子在Vmid(诸如 1.65V)处连接到未选择的位线，则也可以将所选择的字线连接到未选择的 存储器单元。“未选择的字线”意指字线连接到仅未选择的存储器单元。 换句话讲，连接到未选择的字线的所有存储器单元是未选择的存储器单 元，例如当未选择的WL对于Vp 3.3V被强制处于Vmid 1.65V时；或者， 例如当未选择的BL被强制处于Vmid 1.65V时。需注意，在本文中，“所 选择位线”意指例如在读取和写入P2AP的情况下处于接近0V或者在写入 AP1P的情况下处于接近Vp(例如，约3.3V)的位线连接到至少一个所选 择存储器单元。“未选择的位线”意指位线连接到仅未选择的存储器单 元。换句话讲，连接到未选择的位线的所有存储器单元是未选择的存储器 单元，并且例如对于Vp＝3.3V，BL处于1.65V。如上文所指出的，所选择 存储器单元是被选择用于访问以供读取或写入的存储器单元。所选择的存 储器单元连接在所选择的字线与所选择的位线之间。

在一个实施方案中，在驱动访问电流(强加电流)通过所选择字线的 一部分、通过所选择存储器单元，然后通过所选择位线的一部分的同时， 将所选择字线电压钳制到电压极限(顺从电压)。换句话讲，电压可以被 钳制，使得其不被允许超过特定量值。在使用电流强加读取时钳制所选择 字线电压可以导致较低的位错误率，同时减小存储器单元上的应力。

在图9的示例中，交叉点阵列中的字线比位线多。在一个实施方案 中，交叉点阵列中的位线比字线多。在一个实施方案中，交叉点阵列中的 位线的数量等于字线的数量。在图9的示例中，交叉点阵列中的字线是位线 的两倍；然而，可以使用不同的比率。由此，可以实现不同的图块尺寸。 例如，图块可以有1024个BL乘以2048个WL，其可以通过在四个图块之 间中心驱动WL和BL来构成为2048×4096单元的模块。

在一些实施方案中，电流强加方法用于访问交叉点存储器阵列中的存 储器单元。电流强加方法有助于补偿变化的字线电阻和/或变化的位线电阻 或者存储器单元的变化的IR下降。阈值开关选择器可以与存储器单元串联 使用。阈值开关选择器与字线和位线之间的存储器元件串联连接。因此， 开关选择器上的任何电压将减小跨存储器元件上的电压。通常，开关选择 器之间的偏移电压或保持电压将存在一些变化。电流强加方法有助于减轻 阈值开关选择器之间的偏移电压变化，从而有助于最小化所选择单元之间 的单元电流变化。

图10A是示出连接到字线的驱动器电路的一个实施方案的示意图，其 中该字线连接到可编程电阻存储器单元401。在一个实施方案中，驱动器电 路520是行控制电路(参见图2A、图2B中的220)中的阵列驱动器224的 一部分。电流源530也可以是行控制电路220的一部分。驱动器电路520包 括PMOS驱动晶体管1002和PMOS栅极电压源1004。PMOS栅极电压源 1004连接到PMOS驱动晶体管1002的栅极。PMOS栅极电压源1004能够 向PMOS驱动晶体管1002的栅极提供至少两个不同量值的电压。PMOS栅 极电压源1004可以包含一系列逻辑门。PMOS栅极电压源1004连接到VP_Hi和VP_Lo，其中VP_Hi和VP_Lo是两个不同的电压源。作为一个示 例，VP_Hi对于增加选择晶体管电阻(诸如在读取期间)为1V，并且 VP_Lo对于最小化选择晶体管电阻(诸如在写入期间)为0V。过驱动电压 选择信号用于在两个不同的电压源之间进行选择。因此，过驱动电压选择 信号用于选择PMOS驱动晶体管1002的栅极电压。在一个实施方案中，栅 极电压的量值控制PMOS驱动晶体管1002的过驱动电压。

PMOS驱动晶体管1002具有连接到电流源530的源极端子，该电流源 可以提供读取电流或写入电流。PMOS驱动晶体管1002具有连接到字线 (WL)的漏极端子，以便将电流从电流源530传递到字线。图10A示出了 正在由选择电压驱动的位线(BL)。在一个实施方案中，位线的选择电压 为0V，并且V_P为约3V。在一个实施方案中，PMOS驱动晶体管1002和 电流源530作为用于所选择WL的上拉晶体管来操作。

在一个实施方案中，当写入存储器单元401时，栅极电压为约0V。假 设PMOS驱动晶体管1002的电流源530两端的Vt为0.7V和0.2V，当写入 存储器单元401时，过驱动电压(Von)将为约3V–0.7V–0.2V～1.1V～ 2.3V。在一个实施方案中，当读取存储器单元401时，栅极电压为约0.5V。 假设PMOS驱动晶体管1002的Vt为0.7V并且电流源530两端的Vt为约0.8V，当读取存储器单元401时，过驱动电压(Von)将为约3V-0.8V- 0.7V-0.5V＝约1V。因此，PMOS驱动晶体管1002的过驱动电压在将读取 电流驱动到字线时比在将写入电流驱动到字线时低。因此，PMOS驱动晶 体管1002的电阻在将读取电流驱动到所选择字线时比在将写入电流驱动到 所选择字线时高。当读取存储器单元时，PMOS驱动晶体管1002的较高电阻可以减小阈值开关选择器502的Ihold，这改进了读取容限。

图10B是示出连接到字线的驱动器电路的一个实施方案的示意图，其 中该字线连接到可编程电阻存储器单元401。在一个实施方案中，驱动器电 路520是行控制电路220中的阵列驱动器224的一部分(参见图2A或图 2B)。驱动器电路520包括NMOS驱动晶体管1020和NMOS栅极电压源 1006。NMOS栅极电压源1006连接到NMOS驱动晶体管1020的栅极。 NMOS栅极电压源1006类似于图10A中所描绘的PMOS栅极电压源1004， 但是施加到NMOS驱动晶体管1020的栅极的电压的量值可以不同于关于 PMOS驱动晶体管1002所描述的量值。NMOS栅极电压源1006连接到VN_Hi和VN_Lo，其中VN_Hi和VN_Lo是两个不同的电压源。作为一个 示例，VN_Hi是3V，并且VN_Lo是2.5V。过驱动电压选择信号用于在两 个不同的电压源之间进行选择。

NMOS驱动晶体管1020具有连接到电流源530的源极端子，该电流源 可以提供读取电流或写入电流。NMOS驱动晶体管1020具有连接到字线 (WL)的漏极端子，以便将电流从电流源530传递到字线。图10B示出了 正在由选择电压驱动的位线(BL)。在一个实施方案中，选择电压为3V并 且电流源530接地。在一个实施方案中，NMOS驱动晶体管1020作为下拉 晶体管来操作。因此，如果电流被描述为具有正量值的电流，则电流从位 线流过存储器单元，然后流过字线。然而，电流在本文中可以被描述为例 如从NMOS驱动晶体管1020驱动到字线的-15μA的电流。因此，根据本文 中使用的惯例，将指出，NMOS驱动晶体管1020将电流从电流源530驱动 到字线。

在一个实施方案中，当写入存储器单元401时，NMOS驱动晶体管 1020的栅极电压为约3V。假设NMOS驱动晶体管1020的Vt为0.7V并且 电流源530两端的Vt为约0.2V，当写入存储器单元401时，过驱动电压 (Von)将为约3V-0.7V-0.2V＝2.1V。在一个实施方案中，在将读取电流 驱动到字线时，NMOS驱动晶体管1020的栅极电压为约2.5V。假设NMOS 驱动晶体管1020的Vt为0.7V并且电流源530两端的Vt为约0.8V，当读取 存储器单元401时，过驱动电压(Von)将为约2.5V–0.8V–0.7V＝1V。 因此，NMOS驱动晶体管1020的过驱动电压在将读取电流驱动到字线时比 在将写入电流驱动到字线时低。因此，NMOS驱动晶体管1020的电阻在将 读取电流驱动到字线时比在将写入电流驱动到字线时高。当读取存储器单 元时，NMOS驱动晶体管1020的较高电阻可以减小阈值开关选择器502的 Ihold，这改进了读取容限。

虽然图10A和图10B描绘了其中电流驱动器通过解码选择晶体管连接 到字线的实施方案，但是电流驱动器可以替代性地通过选择晶体管连接到 位线。图10C是示出连接到位线的驱动器电路的一个实施方案的示意图， 其中该位线连接到可编程电阻存储器单元401。在一个实施方案中，驱动器 电路520和电流源530是列控制电路210中的驱动器电路系统214的一部分 (参见图2A、图2B)。驱动器电路520包括NMOS驱动晶体管1040和BL 栅极电压源1008。BL栅极电压源1008连接到NMOS驱动晶体管1040的栅 极。BL栅极电压源1008连接到VN_Hi和VN_Lo，其中VN_Hi和VN_Lo 是两个不同的电压源。作为一个示例，VN_Hi是3V，并且VN_Lo是2.5V。 过驱动电压选择信号用于在两个不同的电压源之间进行选择。

NMOS驱动晶体管1040具有连接到电流源530的源极端子，该电流源 可以提供读取电流或写入电流。NMOS驱动晶体管1040具有连接到位线 (BL)的漏极端子，以便将电流从电流源530传递到位线。图10C示出了 正在由选择电压驱动的字线(WL)。在一个实施方案中，选择电压为3V 并且电流源530接地。在一个实施方案中，NMOS驱动晶体管1040和电流 源530作为用于所选择BL的下拉晶体管来操作。

在一个实施方案中，当写入存储器单元401时，NMOS驱动晶体管 1040的栅极电压为约3V。假设NMOS驱动晶体管1040的Vt为0.7V并且 电流源530两端的Vt为约0.2V，当写入存储器单元401时，过驱动电压 (Von)将为约3V-0.7V-0.2V＝2.1V。在一个实施方案中，当读取存储器 单元401时，NMOS驱动晶体管1040的栅极电压为约2V。假设NMOS驱 动晶体管1040的Vt为0.7V并且电流源530两端的Vt为约0.8V，当将读取 电流驱动到位线时，过驱动电压(Von)将为约2.5V–0.8V–0.7V＝1V。 因此，NMOS驱动晶体管1040的过驱动电压在将读取电流驱动到位线时比 在将写入电流驱动到位线时低。因此，NMOS驱动晶体管1040的电阻在将 读取电流驱动到位线时比在将写入电流驱动到位线时高。当读取存储器单 元时，NMOS驱动晶体管1040的较高电阻可以减小阈值开关选择器502的 Ihold，这改进了读取容限。

图11是操作交叉点阵列中的可编程电阻存储器单元的过程1100的一个 实施方案的流程图。该交叉点阵列具有过程1100，其描述了对可编程电阻 存储器单元进行读取和写入，该可编程电阻存储器单元具有与阈值开关选 择器串联的可编程电阻存储器元件。在一个实施方案中，过程1100在SRR 期间执行。在一个实施方案中，过程1100包括单独的读取操作和写入操 作。过程1100将读取操作描述为在写入操作之前发生；然而，读取操作可 以在写入操作之后发生。过程1100在读取存储器单元时改进了读取容限。

步骤1102包括由电流源产生读取电流。在一个实施方案中，电流源 530产生读取电流并将其提供给电流驱动器520的驱动晶体管。

步骤1104包括将第一过驱动电压施加到所选择驱动晶体管以将读取电 流驱动到所选择的第一导电线。所选择可编程电阻存储器单元连接在所选 择的第一导电线与所选择的第二导电线之间。读取电流可以对所选择的第 一导电线上的电压进行充电，以接通所选择存储器单元中的阈值开关选择 器。当阈值开关选择器接通时，读取电流可以经过所选择的第一导电线的 一部分、经过所选择存储器单元，然后经过所选择的第二导电线的一部分。

步骤1106包括在双端子选择器接通时，响应于读取电流经过所选择存 储器单元，测试所选择存储器单元的状况。在一个实施方案中，当阈值开 关选择器接通时，响应于读取电流经过所选择存储器单元，测量所选择存 储器单元两端的电压。

步骤1108包括由电流源产生写入电流。在一个实施方案中，电流源 530产生写入电流并将其提供给电流驱动器520的驱动晶体管。

步骤1110包括将第二过驱动电压施加到所选择驱动晶体管，以驱动写 入电流通过所选择可编程电阻存储器单元，从而将所选择存储器单元编程 到目标状态。当阈值开关选择器接通时，写入电流经过所选择的第一导电 线的一部分、经过所选择存储器单元，然后经过所选择的第二导电线的一 部分。在一个实施方案中，步骤1110在SRR期间将所选择存储器单元编程 到已知状态，这不一定改变存储器单元的状态。在一个实施方案中，步骤1110在SRR期间将所选择存储器单元编程回到其初始状态，这将改变存储 器单元的状态。在一个实施方案中，步骤1110在独立于步骤1102至1106 的参考读取操作的写入操作期间将所选择存储器单元编程回到目标状态。

当在步骤1104中驱动读取电流时使用的第一过驱动电压具有比当在步 骤1108中驱动写入电流时使用的第二过驱动电压低的量值。较低的过驱动 电压导致所选择驱动晶体管在读取时具有相对于写入时的电阻较高的电 阻。所选择驱动晶体管的较高电阻通过降低阈值开关选择器的Ihold来改进 读取容限。

图12A是在操作交叉点阵列中的可编程电阻存储器单元时将过驱动电 压提供给驱动晶体管的过程1200的一个实施方案的流程图。过程1200可以 用于过程1100的步骤1104和步骤1110中。在一个实施方案中，过程1200 用于操作图10A所描绘的电流驱动器520。

步骤1202包括将选择电压施加到所选择位线。在一个实施方案中，所 选择位线接地。在一个实施方案中，使用电压驱动器来将位线接地。在一 个实施方案中，图10A中的电压V_P可以为约3V。

步骤1204包括在将读取电流提供给所选择驱动晶体管时，将第一栅极 电压施加到所选择驱动晶体管的栅极。在一个实施方案中，PMOS驱动晶 体管1002的栅极接收栅极电压。在一个实施方案中，第一栅极电压为约 1V。在一个实施方案中，这导致PMOS驱动晶体管1002的过驱动电压 (Von)为约1.3V，从而假定Vt为约0.7V。步骤1204可以在过程1100的 步骤1104的一个实施方案期间执行。

步骤1206包括在将写入电流提供给所选择驱动晶体管时，将第二栅极 电压施加到所选择驱动晶体管的栅极。第一栅极电压的量值大于第二栅极 电压的量值。在一个实施方案中，PMOS驱动晶体管1002的栅极接收约0V 的栅极电压。在一个实施方案中，这导致PMOS驱动晶体管1002的过驱动 电压(Von)为约2.3V。读取时较低的过驱动电压(例如，1.3V)导致 PMOS驱动晶体管1002具有相对于写入时的电阻较高的电阻。PMOS驱动 晶体管1002的较高电阻通过降低阈值开关选择器的Ihold来改进读取容限。 步骤1206可以在过程1100的步骤1110的一个实施方案期间执行。

图12B是在操作交叉点阵列中的可编程电阻存储器单元时将过驱动电 压提供给驱动晶体管的过程1220的一个实施方案的流程图。过程1220可以 用于过程1100的步骤1104和步骤1108中。在一个实施方案中，过程1220 用于操作图10B所描绘的电流驱动器520。

步骤1222包括将选择电压施加到所选择位线。在一个实施方案中，将 约3V施加到所选择位线。在一个实施方案中，使用电压驱动器将选择电压 施加到位线。在一个实施方案中，图10B中的电流源530可以接地。

步骤1224包括在将读取电流提供给所选择驱动晶体管时，将第一栅极 电压施加到所选择驱动晶体管的栅极。在一个实施方案中，NMOS驱动晶 体管1020的栅极接收栅极电压。在一个实施方案中，第一栅极电压为约 2V。在一个实施方案中，这导致NMOS驱动晶体管1020的过驱动电压 (Von)为约1.3V，从而假定Vt为约0.7V。步骤1224可以在过程1100的 步骤1104的一个实施方案期间执行。

步骤1226包括在将写入电流提供给所选择驱动晶体管时，将第二栅极 电压施加到所选择驱动晶体管的栅极。第一栅极电压的量值低于第二栅极 电压的量值。在一个实施方案中，NMOS驱动晶体管1020的栅极接收约3V 的栅极电压。在一个实施方案中，这导致NMOS驱动晶体管1020的过驱动 电压(Von)为约2.3V。读取时较低的过驱动电压(例如，1.3V)导致 NMOS驱动晶体管1020具有相对于写入时的电阻较高的电阻。NMOS驱动 晶体管1020的较高电阻通过降低阈值开关选择器的Ihold来改进读取容限。 步骤1226可以在过程1100的步骤1110的一个实施方案期间执行。

图13A是在操作交叉点阵列中的可编程电阻存储器单元时将过驱动电 压提供给驱动晶体管的过程1300的一个实施方案的流程图。过程1300可以 用于过程1100的步骤1104和步骤1110中。过程1300在SRR期间使用。

步骤1302包括在自参考读取操作的第一次读取期间将第一过驱动电压 施加到所选择驱动晶体管。步骤1302可以导致接通所选择存储器单元的阈 值开关选择器并且在驱动读取电流通过所选择存储器单元时保持阈值开关 选择器接通。步骤1302可以在过程1100的步骤1104的一个实施方案期间 执行。

步骤1304包括在自参考读取操作的第一次写入期间将第二过驱动电压 施加到所选择驱动晶体管。该写入可以被称为破坏性写入。步骤1304导致 在阈值开关选择器保持接通时驱动写入电流通过所选择存储器单元。步骤 1304可以在过程1100的步骤1110的一个实施方案期间执行。

步骤1306包括在自参考读取操作的第二次读取期间将第一过驱动电压 施加到所选择驱动晶体管。步骤1306导致在阈值开关选择器保持接通时驱 动读取电流通过所选择存储器单元。步骤1306可以在过程1100的步骤1104 的一个实施方案期间执行。

可选步骤1308包括在自参考读取操作的第二次写入期间将第二过驱动 电压施加到所选择驱动晶体管。这种第二次写入可以称为回写，因为其用 于在需要时将存储器单元回写到其初始状态。步骤1308导致在阈值开关选 择器保持接通时驱动写入电流通过所选择存储器单元。步骤1308可以在过 程1100的步骤1110的一个实施方案期间执行。

当在步骤1304和1308中驱动写入电流时使用的第二过驱动电压具有比 当在步骤1302和1306中驱动写入电流时使用的第一过驱动电压高的量值。 在读取时使用的较低的过驱动电压导致所选择驱动晶体管具有相对于写入 时的电阻较高的电阻。所选择驱动晶体管的较高电阻通过降低阈值开关选 择器的Ihold来改进读取容限。

图13B是在操作交叉点阵列中的可编程电阻存储器单元时将过驱动电 压提供给驱动晶体管的过程1320的一个实施方案的流程图。过程1300可以 用于过程1100的步骤1104和步骤1110中。过程1320用于单独的读取操作 和写入操作。

步骤1322包括在参考读取操作的读取期间将第一过驱动电压施加到所 选择驱动晶体管。步骤1322可以导致接通所选择存储器单元的阈值开关选 择器并且在驱动读取电流通过所选择存储器单元时保持阈值开关选择器接 通。步骤1322可以在过程1100的步骤1104的一个实施方案期间执行。

步骤1324包括在独立于参考读取操作的写入操作期间将第二过驱动电 压施加到所选择驱动晶体管。步骤1324导致在阈值开关选择器接通时驱动 写入电流通过所选择存储器单元。步骤1324可以在过程1100的步骤1110 的一个实施方案期间执行。在步骤1322与步骤1324之间描绘虚线箭头以指 示这些步骤是独立的存储器操作。

当在步骤1322中驱动读取电流时使用的第一过驱动电压具有比当在步 骤1324中驱动写入电流时使用的第二过驱动电压低的量值。在读取时使用 的较低的过驱动电压导致所选择驱动晶体管具有相对于写入时的电阻较高 的电阻。所选择驱动晶体管的较高电阻通过降低阈值开关选择器的Ihold来 改进读取容限。

在一个实施方案中，在读取交叉点阵列中的可编程电阻存储器单元期 间，使邻近所选择字线的一条或多条字线浮动。使字线浮动导致电容减 小，这降低了所选择存储器单元中的阈值开关选择器的Ihold。因此，改进 了读取容限。

图14是在读取交叉点阵列中的可编程电阻存储器单元期间使字线浮动 的过程1400的一个实施方案的流程图。在一个实施方案中，结合过程1100 来执行过程1400。然而，过程1400可以独立于过程1100来执行。

步骤1402包括访问来自电流源的读取电流。在一个实施方案中，电流 源530将读取电流提供给电流驱动器520的驱动晶体管。

步骤1404包括将过驱动电压施加到所选择驱动晶体管以将读取电流驱 动到所选择的第一导电线。所选择可编程电阻存储器单元连接在所选择的 第一导电线与所选择的第二导电线之间。读取电流可以对所选择的第一导 电线上的电压进行充电，以接通所选择存储器单元中的阈值开关选择器。 当阈值开关选择器接通时，读取电流可以经过所选择的第一导电线的一部 分、经过所选择存储器单元，然后经过所选择的第二导电线的一部分。需 注意，步骤1402和步骤1404可以分别对应于过程1100中的步骤1102和步 骤1104。

步骤1406包括使与所选择字线相邻的未选择的字线浮动。例如，参考 图9，如果字线906g为所选择字线，则未选择的字线906f和/或906h可以 是浮动的。在一个实施方案中，仅使这些相邻字线中的一条字线浮动。在 一个实施方案中，使这些相邻字线均发生浮动。在一个实施方案中，存在 位于交叉点阵列的外边缘处的虚设字线，其在所选择字线与虚设字线相邻 的情况下浮动。在步骤1406中，可以将与所选择字线不相邻的其他未选择 的字线驱动到所选择字线电压与所选择位线电压之间的大约一半的电压。 例如，如果所选择位线电压为0V并且所选择字线正被朝约3V驱动(当前 驱动的所选择字线可能未达到3V)，则这些其他未选择的字线可以被驱动 到约1.5V(VMID)。在一个实施方案中，使邻近的未选择的字线浮动是通 过断开原本会将该邻近的未选择的字线连接到VMID的晶体管来实现的。

图15是描绘电流强加参考读取的过程1500的一个实施方案的流程图。 当过程1100、1200、1220、1320或1400中的任一者中的读取为参考读取 时，过程1500提供进一步的细节。过程1500描述读取一个存储器单元。该 过程可以对群组中的不同存储器单元并行地执行。该群组可以存储ECC码 字。步骤1502包括将选择电压施加到所选择的第二导电线。参考图9，将 选择电压提供给所选择位线。将未选择电压提供给未选择的位线。

步骤1504包括将读取电流驱动到所选择的第一导电线以对所选择的第 一导电线充电，从而接通所选择存储器单元中的阈值开关选择器。参考图 9，I_访问被驱动到所选择字线1206g中。选择电压被施加到所选择位线。没 有向未选择的字线提供读取电流。

步骤1506包括在阈值开关选择器保持接通时继续将读取电流驱动到所 选择的第一导电线，以强制读取电流通过所选择存储器单元。参考图9，I_访问被驱动到所选择字线1206g中。没有向未选择的字线提供读取电流。读取 电流可以流过所选择字线的一部分、流过所选择存储器单元，然后流过所 选择位线的一部分。特别地，读取电流可以流过所选择字线的其中该字线 (由电流驱动器)驱动到所选择存储器单元的那部分。读取电流可以从所 选择存储器单元流过所选择位线的该部分，到达该位线由电压驱动器驱动 的位置。

步骤1508包括在读取电流经过所选择存储器单元时感测由所选择存储 器单元产生的电压。在一个实施方案中，直接地或在包括驱动电路系统的 全局节点上感测在所选择字线与所选择位线之间在所选择位处的电压。感 测到的电压是在地与将电流驱动到阵列解码电路系统中的电流源之间的电 压。

步骤1510包括将感测到的电压与参考电压进行比较，以确定存储器单 元的状态。参考电压的量值与存储器单元的物理状态(例如，电阻)无 关。公共参考电压可以用于阵列中的不同存储器单元。然而，在一些实施 方案中，参考电压的量值可以基于诸如存储器单元在阵列中的位置等因 素。因此，不要求参考电压对于阵列中的所有存储器单元具有相同的量 值。

图16是描绘电流强加SRR过程1600的一个实施方案的流程图。SRR 可以被称为破坏性SRR，这意味着可以在SRR期间改变存储器单元的初始 状态。当过程1100、1200、1220、1300或1400中的任一者中的读取是SRR 时，过程1600提供进一步的细节。过程1600描述读取一个存储器单元，并 且可以在码字群组(其可以驻留在不同的图块或图块组中)中的存储器单 元上并行地执行。在一个实施方案中，过程1600由存储器裸片292中的控 制电路执行。在一个实施方案中，过程1600由控制裸片290中的控制电路 执行。在一个实施方案中，过程1600由主机122中的控制电路(例如，主 机处理器122)执行。将参考图17A和图17B讨论过程1600。图17A描绘 了在电流强加SRR的一个实施方案期间被驱动通过所选择字线的存取电流 的电流与时间的关系。图17B描绘了在电流强加SRR的一个实施方案期间 所选择MRAM单元两端的电压的电压与时间的关系。

步骤1601包括在将选择电压施加到所选择位线时将第一读取电流驱动 到所选择字线中以对所选择字线充电，以便接通所选择MRAM单元的阈值 开关选择器。现在将关于一个MRAM单元401讨论图17A和图17B，以对 步骤1601作出进一步详细说明。参考图17A，电流在时间t1处增大到I_读取。参考图17B，存储器单元401两端的电压在从t1到t2期间增加。阈值开 关选择器502在t1与t2之间断开。在t1与t2之间，该电流使得字线电压增 大。该电流还支持路径中的任何泄漏。一旦阈值开关选择器502两端的电压 达到阈值开关选择器502的阈值电压V_th，该阈值开关选择器就将接通并且 (在t2)切换到低电阻状态。因此，当阈值开关选择器处于断开状态时， 阈值开关选择器502和电阻式MRAM元件902的串联组合两端的电压在t1 与t2之间斜升。

回想到在本文所述的各种实施方案中，将第一过驱动电压施加到驱动 晶体管以驱动读取电流到所选择字线。在一个实施方案中，当阈值开关选 择器502断开时，在t1与t2之间将第一过驱动电压施加到驱动晶体管。因 此，当读取电流正在对所选择字线上的电压进行充电时，在t1与t2之间将 第一过驱动电压施加到驱动晶体管。

步骤1602包括在阈值开关选择器保持接通时驱动第一读取电流通过所 选择MRAM单元。参考图9，电流驱动器910g驱动I_访问通过所选择的第一 导电线906g，以使用例如15μA的电流驱动I_访问通过存储器单元401a。参 考图9，由电压驱动器912b将V_{select_BL}施加到第二导电线908b。在一个实 施方案中，例如，I_访问为15μA，并且V_{select_BL}为0V。在另一个实施方案中，对于具有RA 10的20nm CD MRAM来说，电流为-15μA并且V_{select_BL}为3.3V，其中该MRAM可以具有约25K欧姆的低电阻状态和约50K欧姆 的高电阻状态。

现在将关于一个MRAM单元401讨论图17A和图17B，以对步骤1602 作出进一步详细说明。参考图17A，电流在t2与t3之间保持在I_读取。参考 图17B，阈值开关选择器502在t2和t3之间保持接通(处于低电阻状态)。 一旦阈值开关选择器502处于接通状态(在t2处)，I_读取电流就将流过所选 择存储器单元401。当访问电流保持固定在I_读取时，存储器单元两端的电压将下降到取决于MRAM元件902的串联电阻和阈值开关选择器502的接通 状态电阻的电平。对于其中存储器单元仅存储两种状态的二进制实施方 案，存储器单元将具有高电阻AP状态(例如，50K欧姆)和低电阻P状态 (例如25K欧姆)。针对高电阻状态(HRS)和低电阻状态(LRS)的响应 于I_读取电流在串联连接的MRAM元件902和阈值开关选择器502两端的所 得电压分别被示出为线1710和线1712。虽然这里的讨论是在基于MRAM 的存储器单元与阈值开关选择器串联放置的上下文中进行的，但是该读取 技术可以类似地应用于其他可编程电阻存储器单元，诸如PCM或ReRAM 设备。

在本文所述的各种实施方案中，将第一过驱动电压施加到驱动晶体管 以驱动读取电流通过所选择存储器单元。在一个实施方案中，当阈值开关 选择器502保持接通时，在t2与t3之间将第一过驱动电压施加到驱动晶体 管。因此，当读取电流被驱动通过所选择MRAM单元时，在t2与t3之间将 第一过驱动电压施加到驱动晶体管。

然而，增大驱动晶体管的电阻能够影响字线电压，该字线电压影响在 图17B中示为线1710和线1712的高电阻状态(HRS)电压和低电阻状态 (LRS)电压。增大驱动晶体管的电阻能够使字线电压上移，这意味着高 电阻状态(HRS)和低电阻状态(LRS)这两者的电压都会上移。驱动晶体 管在其能够将字线电压上拉的程度上受到限制(假设驱动晶体管的示例为 上拉晶体管)。如果高电阻状态(HRS)和低电阻状态(LRS)的电压上移 过多，则发生饱和，这意味着如果驱动晶体管不能向所选择字线提供足够 大的电压，则HRS与LRS之间的电压差将减小。因此，在确定用于驱动晶 体管的合适的过驱动电压时，应当考虑这种饱和效应。换句话讲，如果驱 动晶体管的过驱动电压过低，这可能不利地影响读取操作。

再次返回图16，步骤1604包括感测所选择存储器单元两端的电压。步 骤1604还可以包括将感测到的电压存储在例如电容器上。步骤1605包括通 过加上(Deck1)或减去(Deck2)150mV电压来调整所存储的电压。在一 个实施方案中，Deck1和Deck2是两个不同的层(参见图4D中的418、 420)。

步骤1606包括驱动写入电流通过所选择字线，同时向所选择位线施加 选择电压，以强制写入电流通过所选择MRAM单元。参考图9，电流驱动 器910g驱动I_访问通过所选择的第一导电线906g，以强制I_访问通过存储器单 元401a。参考图9，由电压驱动器912b将V_{select_BL}施加到第二导电线908b。 在一个实施方案中，要写入的I_访问为30μA，并且V_{select_BL}为0V。在另一个 实施方案中，要写入的I_访问为-30μA，并且V_{select_BL}为3.3V。

现在将关于一个MRAM单元401讨论图17A和图17B，以对步骤1606 作出进一步详细说明。参考图17A，访问电流在时间t3处增加至I_写入，并 且保持在I_写入直到t5。参考图17B，在t3处，MRAM单元401两端的电压 在t3处增加。如果MRAM单元401处于HRS(线1710)，则MRAM单元 两端的电压将在t3处增加到由线1720指示的电平，并且保持该电平直到 t5。回想一下，HRS为AP状态。因此，该MRAM单元将保持在AP状态。

如果MRAM单元401处于LRS(线1712)，则MRAM单元两端的电 压将在t3处增加到由线1722指示的电平。回想一下，LRS为P状态。如果 MRAM单元401处于P状态，则其将切换为AP状态。图17B示出线1722 在t4处增大以与线1720相遇。这表示MRAM单元已经从P状态(LRS)被切换为AP状态(HRS)。

回想到在本文所述的各种实施方案中，将第二过驱动电压施加到驱动 晶体管以驱动写入电流通过所选择存储器单元。在一个实施方案中，当阈 值开关选择器502保持接通时，在t3与t5之间将第二过驱动电压施加到驱 动晶体管。因此，当写入电流被驱动通过所选择MRAM单元时，在t3与t5 之间将第二过驱动电压施加到驱动晶体管。例如，如在过程1100中所描述 的，当驱动写入电流通过MRAM单元时使用的第二过驱动电压具有比当驱 动读取电流通过MRAM单元时使用的第一过驱动电压高的量值。当写入电 流被驱动通过所选择MRAM单元时使用较高的过驱动电压改善了写入操 作。

再次返回图16，步骤1608包括在阈值开关选择器保持接通时驱动第二 读取电流通过所选择字线。步骤1608包括在将读取电流驱动到所选择字线 以便强制第二访问电流通过所选择MRAM单元时，将选择电压施加到所选 择位线。在一个实施方案中，第二访问电流具有与第一访问电流相同的方 向和基本上相同的量值。参考图9，电流驱动器910g驱动I_访问通过所选择 的第一导电线906g，以强制I_访问通过存储器单元401a。参考图9，由电压 驱动器912b将V_选择施加到第二导电线908b。在一个实施方案中，I_访问为 15μA，并且V_选择为0V。

现在将关于一个MRAM单元401讨论图17A和图17B，以对步骤1608 作出进一步详细说明。参考图17A，访问电流在时间t5处从I_写入减小至I_读取，并且保持在I_读取直到t6。参考图17B，存储器单元401两端的电压在t5 处减小至由1730指示的水平，并且保持在该水平直到t6。需注意，线1730 处于HRS电平。还回想到，无论MRAM单元的初始状态如何，在步骤1608中MRAM单元均被置于HRS状态(AP状态)。

回想到在本文所述的各种实施方案中，将第一过驱动电压施加到驱动 晶体管以驱动读取电流通过所选择存储器单元。在一个实施方案中，当阈 值开关选择器502保持接通时，在t5与t6之间将第一过驱动电压施加到驱 动晶体管。因此，当读取电流被驱动通过所选择MRAM单元时，在t5与t6 之间将第一过驱动电压施加到驱动晶体管。例如，如在过程1100中所描述 的，当驱动读取电流时使用的第一过驱动电压具有比当驱动写入电流时使用的第二过驱动电压低的量值。较低的过驱动电压导致所选择驱动晶体管 在读取时具有相对于写入时的电阻较高的电阻。所选择驱动晶体管的较高 电阻通过降低阈值开关选择器502的Ihold来改进读取容限。

再次返回图16，步骤1610包括感测所选择存储器单元两端的电压。步 骤1610还包括将步骤1610中感测的电压与所存储的电压(如步骤1605中 所调整的)进行比较。

步骤1612包括确定所选择MRAM单元的预读取状态。步骤1612基于 由于驱动第一读取电流通过所选择存储器单元所产生的所存储的电压(其 通过步骤1605进行调整)与由于强制第二读取电流通过所选择存储器单元 所产生的电压的比较。

现在将关于一个MRAM单元401讨论图17A和图17B，以对步骤1612 作出进一步详细说明。所选择的字线上的来自施加第一读取电流的第一电 压将是t2和t3之间的电压。因此，第一电压为HRS电平1710或LRS电平 1712。需注意，该第一电压可以在步骤1604中通过例如使用字线电压对感 测电容器充电来存储。然而，如步骤1605所述对该电压进行调整。所选择 的字线上的来自施加第二读取电流的第二电压将是t5和t6之间的电压。该 第二电压通常将处于约HRS电平1710。然而，第二电压可能与HRS电平 1710略有不同。因此，将第一(经调整)电压与第二电压进行比较可以用 于确定MRAM单元在t2与t3之间是处于HRS电平1710还是处于LRS电 平1712。为了便于比较，可以将由Read1电流产生的通往AP状态的电平存 储起来，并且将其正向调整HRS与LRS之间的电压差的大约一半，例如 150mV。替代性地，如果Read1电流为P状态，则可以将电平调整为负。这 些选择可以根据MRAM单元取向而颠倒，这对于本领域技术人员来说将是 显而易见的。

再次返回图16，在步骤1612之后，确定是否需要回写(步骤1614)。 如上文所指出的，过程1600是破坏性SRR，其中存储器单元的初始状态可 能在步骤1606期间丢失。如果需要，回写用于恢复存储器单元的初始状 态。因此，如果需要回写，则执行步骤1616。如果需要，步骤1616包括驱 动写入电流通过所选择字线，以回写存储器单元的初始状态。回想一下， 步骤1606将所有MRAM单元置于AP状态。因此，在步骤1616中，最初 处于P状态的所有MRAM单元被回写为P状态。在步骤1616中，最初处于 AP状态的所有MRAM单元都留在AP状态。需注意，如上所述，在步骤 1612中，ECC引擎可以开始对数据进行解码和校正。因此，在步骤1616 中，在回写完成之前可以对数据进行解码、校正并且将其提供给请求者。

图18是用于将电流驱动到字线以便强制电流通过存储器单元的部件的 框图。电流源发生器1810产生并输出电流控制信号，该电流控制信号被提 供给电流源530。在一个实施方案中，电流控制信号是高精度电压。电流源 530响应于电流控制信号而输出电流。电流源530可以用于产生读取电流或 写入电流，该读取电流或写入电流可以被称为访问电流。该访问电流经由 行解码和驱动电路系统1840提供给所选择字线。行解码和驱动电路系统 1840包含多个电流驱动器520。在一个实施方案中，行解码和驱动电路系统 1840被包括在行控制电路220的行解码器222和阵列驱动器224中。

行解码和驱动电路系统1840输入WL地址，并且将访问电流提供给所 选择字线。状态机262可以将该WL地址提供给行解码和驱动电路系统 1840。在一个实施方案中，存在用于产生读取电流和写入电流的单独电流 源530，其中选择逻辑部件用于为存储器操作选择适当的电流源。在一个实 施方案中，存在用于生成正写入电流的第一电流源和用于生成负写入电流 的第二电流源。图18中未描绘位线驱动器，其可以将选择电压提供给所选 择位线。访问电流可以流过所选择字线的一部分、流过所选择存储器单 元，然后流过所选择位线的一部分(当阈值开关选择器接通时)。在一个 实施方案中，节点VX处的电压被钳制，使得其不超过一定量值。钳制节点 VX处的电压将钳制字线上的电压，这减小了存储器单元(例如，MRAM 单元)上的应力，同时通过选择钳位电压来维持低位错误率，该钳位电压 足够高以不减小读取容限，但又足够低以减小一些较小的CD MRAM位上 的应力。

图19是电流源发生器530的一个实施方案的框图。电流源发生器530 (在晶体管1920与1930之间)输出电压Read_1G(其被提供给电流源 530)。在一些实施方案中，可以将Read_1G提供给若干类型的电流源，诸 如读取电流源、正电流写入源和负电流写入源。

晶体管1930和1922的栅极分别由电阻器1912和1914提供电压。这些 电阻器电压由左侧电路系统产生，该左侧电路系统包括电流源1902、晶体 管1904、晶体管1906、晶体管1908和晶体管1910，以及电容器1916和 1918。电流源1902可以为约5微安。右侧电路系统包括晶体管1920、 1930、1922、1924、1926和1928。在一些实施方案中，左侧电路用于整个 库，其中右侧电路的单独版本用于每个图块。电流源1902(例如5μA)可 以在分布到图块的晶体管1904的漏极上产生约2Vt的地上电压。进入晶体 管1910的栅极的V_PA可以是高的(例如，V_P)以激活电路，或者可以 在晶体管1910的栅极接地的情况下断开电路，因此当电路未使用时消除电 流。晶体管1904的栅极可以分布到图块并且仅驱动晶体管栅极而不驱动源 极或漏极，以消除到图块的压降，并且使图块中的所得电流对于每个图块 相对相同。继而，在约1.5V和0V下的两个分布式电压在每个图块中连接 到右侧的发生器。也就是说，晶体管1930的栅极将为约1.5V，并且晶体管 1922的栅极将为约0V。继而，可以通过在V_P处高的Step1T、Read1T或 Read1T_NX来打开那些镜电路。结果是，电流源1902的电流被驱动到晶体管1920漏极中，并且如果V_P为3.3V，则晶体管1920的栅极将处于V_P –Vt或约2.5V。

鉴于前述内容，根据第一实施方案可以看出，一种装置包括交叉点存 储器阵列，该交叉点存储器阵列包括多条第一导电线、多条第二导电线， 以及多个可编程电阻存储器单元。每个相应的存储器单元连接在第一导电 线中的一条导电线与第二导电线中的一条导电线之间。每个存储器单元包 括可编程电阻存储器元件和与该存储器元件串联连接的双端子选择器。该 装置具有耦接到所选择的第一导电线的驱动器电路。该驱动器电路包括驱 动晶体管，该驱动晶体管被配置为接收读取电流并且将读取电流驱动到所 选择的第一导电线，以及接收写入电流并且将写入电流驱动到所选择的第 一导电线。该装置具有与驱动器电路和交叉点存储器阵列通信的控制电 路。该控制电路被配置为将第一过驱动电压施加到驱动晶体管，以使得驱 动晶体管将读取电流驱动到连接至所选择存储器单元的所选择的第一导电 线。该控制电路被配置为在所选择存储器单元的双端子选择器接通时，响应于读取电流经过所选择存储器单元，测试所选择存储器单元的状况。该 控制电路被配置为将第二过驱动电压施加到所选择驱动晶体管，以使得所 选择驱动晶体管将写入电流驱动到所选择的第一导电线，从而将所选择存 储器单元编程到目标状态，其中第一过驱动电压具有比第二过驱动电压低 的量值。

在第二实施方案中，在第一实施方案的进一步方面，控制电路被进一 步配置为在驱动晶体管将读取电流驱动到所选择的第一导电线时，使第一 导电线中的与所选择的第一导电线相邻的一条或多条第一导电线浮动。

在第三实施方案中，在第一实施方案或第二实施方案的进一步方面， 可编程电阻存储器元件包括磁阻随机存取存储器(MRAM)元件。

在第四实施方案中，在第一实施方案或第二实施方案的进一步方面， 可编程电阻存储器元件包括相变存储器元件。

在第五实施方案中，在第一实施方案至第四实施方案中任一项的进一 步方面，双端子选择器包括双向阈值开关(OTS)。

在第六实施方案中，在第一实施方案至第五实施方案中任一项的进一 步方面，驱动晶体管为上拉晶体管。该控制电路被配置为在驱动晶体管将 读取电流驱动到所选择的第一导电线时，将选择电压施加到连接至所选择 存储器单元的所选择的第二导电线。该控制电路被配置为将第一栅极电压 施加到驱动晶体管的栅极，以使得驱动晶体管将读取电流驱动到所选择的 第一导电线，其中所选择的第一导电线被驱动到高于施加到所选择的第二 导电线的选择电压的电压。该控制电路被配置为在驱动晶体管将写入电流 驱动到所选择的第一导电线时，将选择电压施加到所选择的第二导电线。 该控制电路被配置为将第二栅极电压施加到驱动晶体管的栅极，以使得驱 动晶体管将写入电流驱动到所选择的第一导电线，其中所选择的第一导电 线被驱动到高于施加到所选择的第二导电线的选择电压的电压，其中第一 栅极电压具有比第二栅极电压高的量值。

在第七实施方案中，在第一实施方案至第五实施方案中任一项的进一 步方面，驱动晶体管为下拉晶体管。该控制电路被配置为在驱动晶体管将 读取电流驱动到所选择的第一导电线时，将选择电压施加到连接至所选择 存储器单元的所选择的第二导电线。该控制电路被配置为将第一栅极电压 施加到驱动晶体管的栅极，以使得驱动晶体管将读取电流驱动到所选择的 第一导电线，其中所选择的第一导电线被驱动到低于施加到所选择的第二 导电线的选择电压的电压。该控制电路被配置为在驱动晶体管将写入电流 驱动到所选择的第一导电线时，将选择电压施加到所选择的第二导电线。 该控制电路被配置为将第二栅极电压施加到驱动晶体管的栅极，以使得驱 动晶体管将写入电流驱动到所选择的第一导电线，其中所选择的第一导电 线被驱动到低于施加到所选择的第二导电线的选择电压的电压，其中第一 栅极电压具有比第二栅极电压低的量值。

在第八实施方案中，在第一实施方案至第七实施方案中任一项的进一 步方面，控制电路被配置为在自参考读取操作的读取期间将第一过驱动电 压施加到驱动晶体管，以使得驱动晶体管将读取电流驱动到所选择的第一 导电线。该控制电路被配置为当双端子选择器接通时，在自参考读取操作 的写入期间将第二过驱动电压施加到驱动晶体管，以使得驱动晶体管将写 入电流驱动到所选择的第一导电线。

在第九实施方案中，在第一实施方案至第七实施方案中任一项的进一 步方面，控制电路被配置为在参考读取操作的读取期间将第一过驱动电压 施加到驱动晶体管，以使得驱动晶体管将读取电流驱动到所选择的第一导 电线。该控制电路被配置为在独立于参考读取操作的写入操作的写入期 间，将第二过驱动电压施加到驱动晶体管，以使得驱动晶体管将写入电流 驱动到所选择的第一导电线。

在第十方面，在第一实施方案至第九实施方案中任一项的进一步方 面，控制电路被配置为将第一过驱动电压施加到驱动晶体管，以使得驱动 晶体管将读取电流驱动到所选择的第一导电线，以将所选择的第一导电线 充电到接通所选择存储器单元的双端子选择器的电压。该控制电路被配置 为在所选择存储器单元的双端子选择器保持接通时，继续将第一过驱动电 压施加到驱动晶体管，以使得驱动晶体管将读取电流驱动通过所选择的第 一导电线的一部分、通过所选择存储器单元，然后通过所选择的第二导电 线的一部分。

进一步的方面包括一种操作交叉点存储器阵列的方法。该方法包括将 具有第一量值的第一过驱动电压施加到所选择驱动晶体管，以将读取电流 驱动到所选择字线，从而将所选择字线充电到接通交叉点存储器阵列中的 所选择磁阻式随机存取存储器(MRAM)单元的阈值开关选择器的电压。 所选择MRAM单元连接在所选择字线与所选择位线之间。该方法包括在阈 值开关选择器保持接通时，继续将第一过驱动电压施加到所选择驱动晶体管，以使读取电流经过所选择字线的一部分、经过所选择MRAM单元，然 后经过所选择位线的一部分。该方法包括响应于读取电流经过所选择 MRAM单元，测试所选择MRAM单元的状况。该方法包括在阈值开关选择 器接通时，将具有第二量值的第二过驱动电压施加到所选择驱动晶体管， 以使写入电流经过所选择字线的一部分、经过所选择MRAM单元，然后经 过所选择位线的一部分，以将该MRAM单元编程到目标状态。第二量值大 于第一量值。

进一步的方面包括一种存储器系统，其包括交叉点存储器阵列，该交 叉点存储器阵列包括多条第一导电线、多条第二导电线和多个磁阻式随机 存取存储器(MRAM)单元，每个相应的MRAM单元连接在第一导电线中 的一条导电线与第二导电线中的一条导电线之间。每个MRAM单元均包括 MRAM元件和与MRAM元件串联连接的阈值开关选择器。该存储器系统包 括被配置为产生读取电流和写入电流的电流产生电路。该存储器系统包括 多个电流驱动器。每个电流驱动器与相关联的第一导电线连通。每个电流 驱动器被配置为从电流产生电路接收读取电流，并且将读取电流驱动到相 关联的第一导电线中。每个电流驱动器被配置为从电流产生电路接收写入 电流，并且将写入电流驱动到相关联的第一导电线中。存储器系统包括与 多个电流驱动器通信的控制电路。该控制电路被配置为在所选择MRAM单元的自参考读取(SRR)期间将第一信号施加到所选择电流驱动器，以使 得所选择电流驱动器将读取电流驱动到所选择的第一导电线。该控制电路 被配置为在SRR期间当所选择MRAM单元的阈值开关选择器接通时，响应 于读取电流经过所选择MRAM单元，测量所选择MRAM单元两端的电压。 该控制电路被配置为在SRR期间将第二信号施加到所选择电流驱动器，以使得所选择电流驱动器将写入电流驱动到所选择的第一导电线，其中第一 信号使得所选择电流驱动器具有第一电阻，并且第二信号使得所选择电流 驱动器具有低于第一电阻的第二电阻。

出于本文件的目的，说明书中提到“实施方案”、“一个实施方 案”、“一些实施方案”或“另一个实施方案”可用于描述不同的实施方 案或相同的实施方案。

出于本文件的目的，连接可为直接连接或间接连接(例如，经由一个 或多个其它部件)。在一些情况下，当元件被提及连接或耦接到另一个元 件时，该元件可直接连接至另一个元件，或者经由居间元件间接连接至另 一个元件。当元件被提及直接连接至另一个元件时，则在该元件与另一个 元件之间没有居间元件。如果两个设备是直接连接或间接连接的，则两个 设备是“通信”的，使得它们能够在它们之间进行电子信号通信。

出于本文档的目的，术语“基于”可理解为“至少部分地基于”。

出于本文档的目的，在没有附加上下文的情况下，诸如“第一”对 象、“第二”对象和“第三”对象的数字术语的使用可能不意味着对象的 排序，而是可用于识别目的以识别不同的对象。

出于说明和描述的目的，已提供了上述详细描述。其并非旨在详尽的 或旨在限制本发明所公开的精确形式。根据以上教导内容，很多修改和变 型都是可能的。选择所述实施方案以便最好地解释所建议的技术的原理及 其实际应用，从而使本领域的其他技术人员能够在各种实施方案中和适合 于设想的具体使用的各种修改中最好地利用它。本发明的范围旨在由所附 权利要求书限定。

Claims (20)

1.一种装置，包括：

交叉点存储器阵列，所述交叉点存储器阵列包括多条第一导电线、多条第二导电线和多个可编程电阻存储器单元，每个相应的存储器单元连接在所述第一导电线中的一条第一导电线与所述第二导电线中的一条第二导电线之间，其中每个存储器单元包括可编程电阻存储器元件和与所述存储器元件串联连接的双端子选择器；

驱动器电路，所述驱动器电路耦接到所选择的第一导电线，所述驱动器电路包括驱动晶体管，所述驱动晶体管被配置为接收读取电流并且将所述读取电流驱动到所述所选择的第一导电线，以及接收写入电流并且将所述写入电流驱动到所述所选择的第一导电线；以及

控制电路，所述控制电路与所述驱动器电路和所述交叉点存储器阵列通信，所述控制电路被配置为：

将第一过驱动电压施加到所述驱动晶体管，以使得所述驱动晶体管将所述读取电流驱动到连接至所选择存储器单元的所选择的第一导电线；

在所述所选择存储器单元的所述双端子选择器接通时，响应于所述读取电流经过所述所选择存储器单元，测试所述所选择存储器单元的状况；并且

将第二过驱动电压施加到所述驱动晶体管，以使得所述驱动晶体管将所述写入电流驱动到所述所选择的第一导电线，从而将所述所选择存储器单元编程到目标状态，其中所述第一过驱动电压具有比所述第二过驱动电压低的量值。

2.根据权利要求1所述的装置，其中所述控制电路被进一步配置为：

在所述驱动晶体管将所述读取电流驱动到所述所选择的第一导电线时，使所述第一导电线中的与所述所选择的第一导电线相邻的一条或多条第一导电线浮动。

3.根据权利要求1所述的装置，其中所述可编程电阻存储器元件包括磁阻式随机存取存储器(MRAM)元件。

4.根据权利要求1所述的装置，其中所述可编程电阻存储器元件包括相变存储器元件。

5.根据权利要求1所述的装置，其中所述双端子选择器包括双向阈值开关(OTS)。

6.根据权利要求1所述的装置，其中：

所述驱动晶体管是上拉晶体管；并且

所述控制电路被配置为：

在所述驱动晶体管将所述读取电流驱动到所述所选择的第一导电线时，将选择电压施加到连接至所述所选择存储器单元的所选择的第二导电线；

将第一栅极电压施加到所述驱动晶体管的栅极，以使得所述驱动晶体管将所述读取电流驱动到所述所选择的第一导电线，其中所述所选择的第一导电线被驱动到高于施加到所述所选择的第二导电线的所述选择电压的电压；

在所述驱动晶体管将所述写入电流驱动到所述所选择的第一导电线时，将选择电压施加到所述所选择的第二导电线；并且

将第二栅极电压施加到所述驱动晶体管的所述栅极，以使得所述驱动晶体管将所述写入电流驱动到所述所选择的第一导电线，其中所述所选择的第一导电线被驱动到高于施加到所述所选择的第二导电线的所述选择电压的电压，其中所述第一栅极电压具有比所述第二栅极电压高的量值。

7.根据权利要求1所述的装置，其中：

所述驱动晶体管是下拉晶体管；并且

所述控制电路被配置为：

在所述驱动晶体管将所述读取电流驱动到所述所选择的第一导电线时，将选择电压施加到连接至所述所选择存储器单元的所选择的第二导电线；

将第一栅极电压施加到所述驱动晶体管的栅极，以使得所述驱动晶体管将所述读取电流驱动到所述所选择的第一导电线，其中所述所选择的第一导电线被驱动到低于施加到所述所选择的第二导电线的所述选择电压的电压；

在所述驱动晶体管将所述写入电流驱动到所述所选择的第一导电线时，将选择电压施加到所述所选择的第二导电线；并且

将第二栅极电压施加到所述驱动晶体管的所述栅极，以使得所述驱动晶体管将所述写入电流驱动到所述所选择的第一导电线，其中所述所选择的第一导电线被驱动到低于施加到所述所选择的第二导电线的所述选择电压的电压，其中所述第一栅极电压具有比所述第二栅极电压低的量值。

8.根据权利要求1所述的装置，其中所述控制电路被配置为：

在自参考读取操作的读取期间将所述第一过驱动电压施加到所述驱动晶体管，以使得所述驱动晶体管将所述读取电流驱动到所述所选择的第一导电线；并且

当所述双端子选择器接通时，在所述自参考读取操作的写入期间将所述第二过驱动电压施加到所述驱动晶体管，以使得所述驱动晶体管将所述写入电流驱动到所述所选择的第一导电线。

9.根据权利要求1所述的装置，其中所述控制电路被配置为：

在参考读取操作的读取期间将所述第一过驱动电压施加到所述驱动晶体管，以使得所述驱动晶体管将所述读取电流驱动到所述所选择的第一导电线；并且

在独立于所述参考读取操作的写入操作的写入期间，将所述第二过驱动电压施加到所述驱动晶体管，以使得所述驱动晶体管将所述写入电流驱动到所述所选择的第一导电线。

10.根据权利要求1所述的装置，其中所述控制电路被配置为：

将所述第一过驱动电压施加到所述驱动晶体管，以使得所述驱动晶体管将所述读取电流驱动到所述所选择的第一导电线，以将所述所选择的第一导电线充电到接通所述所选择存储器单元的所述双端子选择器的电压；并且

在所述所选择存储器单元的所述双端子选择器保持接通时，继续将所述第一过驱动电压施加到所述驱动晶体管，以使得所述驱动晶体管将所述读取电流驱动通过所述所选择的第一导电线的一部分、通过所述所选择存储器单元，然后通过所述所选择的第二导电线的一部分。

11.一种操作交叉点存储器阵列的方法，所述方法包括：

将具有第一量值的第一过驱动电压施加到所选择驱动晶体管，以将读取电流驱动到所选择字线，从而将所述所选择字线充电到接通所述交叉点存储器阵列中的所选择磁阻式随机存取存储器(MRAM)单元的阈值开关选择器的电压，其中所述所选择MRAM单元连接在所述所选择字线与所选择位线之间；

在所述阈值开关选择器保持接通时，继续将所述第一过驱动电压施加到所述所选择驱动晶体管，以使所述读取电流经过所述所选择字线的一部分、经过所述所选择MRAM单元，然后经过所选择位线的一部分；

响应于所述读取电流经过所述所选择MRAM单元，测试所述所选择MRAM单元的状况；以及

在所述阈值开关选择器接通时，将具有第二量值的第二过驱动电压施加到所述所选择驱动晶体管，以使写入电流经过所述所选择字线的所述部分、经过所述所选择MRAM单元，然后经过所述所选择位线的所述部分，以将所述MRAM单元编程到目标状态，其中所述第二量值大于所述第一量值。

12.根据权利要求11所述的方法，其中所述阈值开关选择器包括双向阈值开关(OTS)。

13.根据权利要求11所述的方法，还包括：

在将所述第一过驱动电压施加到所述所选择驱动晶体管时，使与所述所选择字线相邻的未选择的字线浮动。

14.根据权利要求11所述的方法，其中：

在自参考读取操作的第一次读取期间，继续将所述第一过驱动电压施加到所述所选择驱动晶体管，以使所述读取电流经过所述所选择字线的所述部分、经过所述所选择MRAM单元，然后经过所述所选择位线的所述部分；并且

在所述自参考读取操作的第一次写入期间，将所述第二过驱动电压施加到所述所选择驱动晶体管，以使所述写入电流经过所述所选择字线的所述部分、经过所述所选择MRAM单元，然后经过所述所选择位线的所述部分。

15.根据权利要求11所述的方法，其中：

在参考读取操作期间，继续将所述第一过驱动电压施加到所述所选择驱动晶体管，以使所述读取电流经过所述所选择字线的所述部分、经过所述所选择MRAM单元，然后经过所述所选择位线的所述部分；并且

在独立于所述参考读取操作的写入操作期间，将所述第二过驱动电压施加到所述所选择驱动晶体管，以使所述写入电流经过所述所选择字线的所述部分、经过所述所选择MRAM单元，然后经过所述所选择位线的所述部分。

16.一种存储器系统，包括：

交叉点存储器阵列，所述交叉点存储器阵列包括多条第一导电线、多条第二导电线和多个磁阻式随机存取存储器(MRAM)单元，每个相应的MRAM单元连接在所述第一导电线中的一条第一导电线与所述第二导电线中的一条第二导电线之间，其中每个MRAM单元包括MRAM元件和与所述MRAM元件串联连接的阈值开关选择器；

电流产生电路，其被配置为产生读取电流和写入电流；

多个电流驱动器，每个电流驱动器与相关联的第一导电线连通，每个电流驱动器被配置为从所述电流产生电路接收读取电流并且将所述读取电流驱动到所述相关联的第一导电线中，每个电流驱动器被配置为从所述电流产生电路接收写入电流并且将所述写入电流驱动到所述相关联的第一导电线中；以及

控制电路，所述控制电路与所述多个电流驱动器通信，所述控制电路被配置为：

在所选择MRAM单元的自参考读取(SRR)期间将第一信号施加到所选择电流驱动器，以使得所述所选择电流驱动器将所述读取电流驱动到所选择的第一导电线；

在所述SRR期间当所述所选择MRAM单元的所述阈值开关选择器接通时，响应于所述读取电流经过所述所选择存储器单元，测量所述所选择MRAM单元两端的电压；并且

在所述SRR期间将第二信号施加到所述所选择电流驱动器，以使得所述所选择电流驱动器将所述写入电流驱动到所述所选择的第一导电线，其中所述第一信号使得所述所选择电流驱动器具有第一电阻，并且所述第二信号使得所述所选择电流驱动器具有低于所述第一电阻的第二电阻。

17.根据权利要求16所述的存储器系统，其中所述控制电路被进一步配置为：

在将所述读取电流驱动到所述所选择的第一导电线时，使与所述所选择的第一导电线相邻的第一导电线浮动。

18.根据权利要求16所述的存储器系统，其中所述阈值开关选择器包括双向阈值开关(OTS)。

19.根据权利要求16所述的存储器系统，其中每个电流驱动器包括：

驱动晶体管，所述驱动晶体管被配置为将来自所述电流产生电路的所述读取电流传递到相关联的所选择的第一导电线，并且将来自所述电流产生电路的所述写入电流传递到所述相关联的所选择的第一导电线，其中所述控制电路被配置为：

将第一过驱动电压施加到所选择驱动晶体管，以使得所述所选择驱动晶体管将所述读取电流驱动到所述所选择的第一导电线，其中所述第一过驱动电压使得所述所选择驱动晶体管具有所述第一电阻；并且

将第二过驱动电压施加到所述所选择驱动晶体管，以使得所述所选择驱动晶体管将所述写入电流驱动到所述所选择的第一导电线，其中所述第二过驱动电压使得所述所选择驱动晶体管具有低于所述第一电阻的所述第二电阻。

20.根据权利要求16所述的存储器系统，其中所述控制电路被配置为：

将所述第一信号施加到所述所选择电流驱动器，以使得所述所选择电流驱动器将所述读取电流驱动到所述所选择的第一导电线，以将所述所选择的第一导电线充电到接通所述所选择MRAM单元的所述阈值开关选择器的电压；并且

在所述所选择存储器单元的所述阈值开关选择器保持接通时，继续将所述第一信号施加到所述所选择电流驱动器，以使得所述所选择电流驱动器将所述读取电流驱动通过所述所选择的第一导电线的一部分、通过所述所选择MRAM单元，然后通过所选择的第二导电线的一部分。