TW202401593A - 半導體封裝和其製造方法 - Google Patents

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大衛 錫納樂
麥克 凱利
羅納 休莫勒
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美商艾馬克科技公司
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Abstract

一種半導體封裝結構和一種用於製造半導體封裝的方法。作為非限制性實例，本揭示內容的各種態樣提供各種半導體封裝結構和其製造方法，所述半導體封裝結構包括在多個其它半導體晶粒之間按特定路線發送電信號的連接晶粒。

Description

半導體封裝和其製造方法
本發明相關於半導體封裝和製造半導體封裝的方法。 相關申請的交叉引用 / 通過引用合併
本申請案是2017年9月18日提交的標題為“半導體封裝和其製造方法（SEMICONDUCTOR PACKAGE AND FABRICATING METHOD THEREOF）”的第15/707,646號美國專利申請案的部分接續申請案，第15/707,646號美國專利申請案是2017年5月12日提交的標題為“半導體封裝和其製造方法（SEMICONDUCTOR PACKAGE AND FABRICATING METHOD THEREOF）”的第15/594,313號美國專利申請的部分接續申請案，第15/594,313號美國專利申請案是2016年7月11日提交的標題為“半導體封裝和其製造方法（SEMICONDUCTOR PACKAGE AND FABRICATING METHOD THEREOF）”的第15/207,186號美國專利申請案（現在是第9,653,428號美國專利案）的接續，第15/207,186號美國專利申請案引用2016年1月27日提交的標題為“半導體封裝和其製造方法（SEMICONDUCTOR PACKAGE AND FABRICATING METHOD THEREOF）”的第62/287,544號美國臨時申請案、主張其優先權並請求其權益，以上申請案中的每一個由此以全文引用的方式併入本文中。
本申請案與以下申請案有關：2015年4月14日提交的標題為“具有高佈設密度貼片的半導體封裝（SEMICONDUCTOR PACKAGE WITH HIGH ROUTING DENSITY PATCH）”的第14/686,725號美國專利申請案；2015年8月11日提交的標題為“半導體封裝和其製造方法（SEMICONDUCTOR PACKAGE AND FABRICATING METHOD THEREOF）”的第14/823,689號美國專利申請案（現在是第9,543,242號美國專利案）；2017年1月6日提交的標題為“半導體封裝和其製造方法（SEMICONDUCTOR PACKAGE AND FABRICATING METHOD THEREOF）”的第15/400,041號美國專利申請案；以及2016年3月10日提交的標題為“半導體封裝和其製造方法（SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF）”的第15/066,724號美國專利申請案，以上申請案中的每一個由此以全文引用的方式併入本文中。
目前的半導體封裝和用於形成半導體封裝的方法是不適當的，例如導致成本過高、可靠性降低或封裝尺寸過大。通過將此類方法與如在本申請案的其餘部分中參考附圖所闡述的本揭示內容進行比較，對於所屬領域的技術人員而言，常規和傳統方法的進一步限制和缺點將變得顯而易見。
本揭示內容的各種態樣提供一種半導體封裝結構和一種用於製造半導體封裝的方法。作為非限制性實例，本揭示的各種態樣提供各種半導體封裝結構和其製造方法，所述半導體封裝結構包括在多個其它半導體晶粒之間按特定路線發送電信號的連接晶粒。
以下討論通過提供其實例來呈現本揭示內容的各種態樣。此類實例是非限制性的，並且由此本揭示內容的各種態樣的範圍不必一定由所提供的實例的任何特定特徵來限制。在以下討論中，用語“例如”和“示例性”是非限制性的，並且通常與“作為實例而非限制”、“例如且非限制性”等同義。
如本文所用，“和/或”是指列表中由“和/或”連接的任何一個或多個項。例如，“x和/或y”表示三元素集合{(x), (y), (x, y)}中的任何元素。換句話說，“x和/或y”表示“x和y中的一個或兩個”。作為另一實例，“x、y和/或z”表示七元素集合{(x), (y), (z), (x, y), (x, z), (y, z), (x, y, z)}中的任何元素。換句話說，“x、y和/或z”表示“x、y和z中的一個或多個”。
本文使用的術語僅出於描述特定實例的目的，且並不意圖限制本揭示內容。如本文所使用，除非上下文另外明確指示，否則單數形式也意圖包含複數形式。將進一步理解，術語“包括”、“包含”、“具有”等當在本說明書中使用時，表示所陳述特徵、整體、步驟、操作、元件和/或部件的存在，但是不排除一個或多個其它特徵、整體、步驟、操作、元件、部件和/或其群組的存在或添加。
應理解的是，雖然術語第一、第二等可在本文中用以描述各種元件，但這些元件不應受這些術語的限制。這些術語僅用於將一個元件與另一元件區分開來。因此，例如，在不脫離本揭示內容的教示的情況下，下文討論的第一元件、第一部件或第一部分可被稱為第二元件、第二部件或第二部分。類似地，各種空間術語，例如“上部”、“下部”、“側部”等，可以用於以相對方式將一個元件與另一元件區分開來。然而，應理解的是，部件可以不同方式定向，例如，在不脫離本揭示內容的教示的情況下，半導體裝置或封裝可以側向轉動，使得其“頂”表面水平地面向且其“側”表面垂直地面向。
本揭示內容的各種態樣提供了一種半導體裝置或封裝和其製造方法，其可以降低成本、增加可靠性和/或提高半導體裝置或封裝的可製造性。
本揭示內容的以上和其它態樣將在各種實例實施方案的以下描述中進行描述並從各種實例實施方案的以下描述中顯而易見。現將參考附圖提出本揭示內容的各種態樣，使得所屬領域的技術人員可容易地實踐各種態樣。
圖1示出製造電子裝置（例如，半導體封裝等）的實例方法100的流程圖。實例方法100可以例如與本文討論的任何其它實例方法（例如，圖3的實例方法300、圖5的實例方法500、圖7的實例方法700等）共享任何或所有特徵。圖2A至圖2Q示出的橫截面圖示出根據本揭示內容的各種態樣的實例電子裝置（例如，半導體封裝等）和製造實例電子裝置的實例方法。圖2A至圖2Q可以例如以圖1的方法100的各個方塊（或步驟）示出實例電子裝置。現將一起討論圖1和圖2A至圖2Q。應注意，在不脫離本揭示內容的範圍的情況下，方法100的實例方塊的順序可以變化。
實例方法100可以在方塊105處開始執行。方法100可以響應於各種原因或條件中的任何一種而開始執行，本文提供了其非限制性實例。例如，在方法100執行期間使用的部件和/或製造材料到達時，方法100可以響應於從一個或多個上游和/或下游製造站接收的一個或多個信號、響應於來自中央製造線控制器的信號等而開始自動執行。又例如，方法100可以響應於操作員命令開始而開始執行。另外，例如，方法100可以響應於從本文討論的任何其它方法方塊（或步驟）接收到執行流程而開始執行。
實例方法100可以在方塊110處包括接收、製造和/或準備多個功能晶粒。方塊110可以包括以各種方式中的任何一種接收、製造和/或準備多個功能晶粒，本文提供了其非限制性實例。例如，方塊110可以與本文討論的功能晶粒接收、製造和/或準備操作中的任何一個共享任何或所有特徵。在圖2A呈現了方塊110的各種實例態樣。
方塊110可以例如包括在相同設施或地理位置從上游製造製程接收多個功能晶粒（或其任何部分）。方塊110還可以例如包括從供應商（例如，從鑄造廠等）接收功能晶粒（或其任何部分）。
所接收、製造和/或準備的功能晶粒可以包括各種特徵中的任何一種。例如，儘管未示出，但是所接收的晶粒可以包括在同一晶圓（例如，多項目晶圓（MPW））上的多個不同晶粒。第15/594,313號美國專利申請案的圖2A的實例210A中示出了此類配置的實例，所述美國專利申請案出於所有目的由此以全文引用的方式併入本文中。在此類MPW配置中，晶圓可以包含多個不同類型的功能晶粒。例如，第一晶粒可以包括處理器，並且第二晶粒可以包括記憶體晶片。又例如，第一晶粒可以包括處理器，並且第二晶粒可以包括協處理器。另外，例如，第一晶粒和第二晶粒均可以包括記憶體晶片。通常，晶粒可以包括主動半導體電路。儘管本文中呈現的各種實例通常放置或附接經過切割的功能晶粒，但是此類晶粒也可以在放置之前相互連接（例如，作為同一半導體晶圓的一部分、作為重構晶圓的一部分等）。
方塊110可以例如包括在專用於單一類型的晶粒的一個或多個相應晶圓中接收功能晶粒。例如，如圖2A所示，實例200A-1示出專用於晶粒1的整個晶圓的晶圓，所述晶粒的實例晶粒以元件符號211示出，並且實例晶圓200A-3示出專用於晶粒2的整個晶圓的晶圓，所述晶粒的實例晶粒以元件符號212示出。應理解的是，儘管本文所示的各種實例通常涉及第一和第二功能晶粒（例如，晶粒1和晶粒2），但本揭示內容的範圍擴展到相同或不同類型的任何數量的功能晶粒（例如，三個晶粒、四個晶粒等）。例如，除了或代替功能半導體晶粒，本揭示內容的範圍還擴展到被動電子部件（例如，電阻器、電容器、電感器等）。
功能晶粒211和212可以包括晶粒互連結構。例如，如圖2A所示，第一功能晶粒211包括第一組一個或多個晶粒互連結構213，以及第二組一個或多個晶粒互連結構214。類似地，第二功能晶粒212可以包括此類結構。晶粒互連結構213和214可以包括各種晶粒互連結構特徵中的任何一種，本文提供了其非限制性實例。
第一晶粒互連結構213可以例如包括金屬（例如，銅、鋁等）柱或連接盤（land）。第一晶粒互連結構213還可以例如包括導電凸塊（例如，C4凸塊等）或球、引線、柱等。
第一晶粒互連結構213可以以各種方式中的任何一種形成。例如，第一晶粒互連結構213可以被鍍在功能晶粒211的晶粒襯墊上。又例如，第一晶粒互連結構213可以被印刷和回焊、引線接合等。應注意的是，在一些實例實施方案中，第一晶粒互連結構213可以是第一功能晶粒211的晶粒襯墊。
第一晶粒互連結構213可以例如被封蓋。例如，第一晶粒互連結構213可以被焊料封蓋。又例如，第一晶粒互連結構213可以金屬層（例如，除了焊料之外的金屬層，其形成取代型固體溶液或具有銅的金屬間化合物）封蓋。例如，第一晶粒互連結構213可如在2015年12月8日提交的標題為“金屬接合的瞬態界面梯度接合（Transient Interface Gradient Bonding for Metal Bonds）”的第14/963,037號美國專利申請案中所解釋般形成和/或連接，所述美國專利申請案的全部內容由此以引用的方式併入本文中。另外，例如，第一晶粒互連結構213可如在2016年1月6日提交的標題為“具有互鎖金屬對金屬接合的半導體產品和其製造方法（Semiconductor Product with Interlocking Metal-to-Metal Bonds and Method for Manufacturing Thereof）”的第14/989,455號美國專利申請案中所解釋般形成和/或連接，所述美國專利申請案的全部內容由此以引用的方式併入本文中。
第一晶粒互連結構213可以例如包括各種尺寸特徵中的任何一種。例如，在實例實施方案中，第一晶粒互連結構213可以包括30微米的間距（例如，中心到中心的間隔）和17.5微米的直徑（或寬度、短軸或主軸寬度等）。又例如，在實例實施方案中，第一晶粒互連結構213可以包括在20到40（或30到40）微米範圍內的間距和在10到25微米範圍內的直徑（或寬度、短軸或主軸寬度等）。第一晶粒互連結構213可以例如是15到20微米高。
第二晶粒互連結構214可以例如與第一晶粒互連結構213共享任何或所有特徵。第二晶粒互連結構214中的一些或全部可以例如與第一晶粒互連結構213基本不同。
第二晶粒互連結構214可以例如包括金屬（例如，銅、鋁等）柱或連接盤。第二晶粒互連結構214還可以例如包括導電凸塊（例如，C4凸塊等）或球、引線等。第二晶粒互連結構214可以例如是與第一晶粒互連結構213相同的一般類型的互連結構，但是不必如此。例如，第一晶粒互連結構213和第二晶粒互連結構214都可以包括銅柱。又例如，第一晶粒互連結構213可以包括金屬連接盤，並且第二晶粒互連結構214可以包括銅柱。
第二晶粒互連結構214可以以各種方式中的任何一種形成。例如，第二晶粒互連結構214可以被鍍在功能晶粒211的晶粒襯墊上。又例如，第二晶粒互連結構214可以被印刷和回焊、引線接合等。可以在與第一晶粒互連結構213相同的製程步驟中形成第二晶粒互連結構214，但是此類晶粒互連結構213和214也可以在單獨的各個步驟中和/或在重疊的步驟中形成。
例如，在第一實例情境中，可以在與第一晶粒互連結構213相同的第一電鍍操作中形成第二晶粒互連結構214中的每一個的第一部分（例如，第一半、前三分之一）。繼續第一實例情境，然後可以在第二電鍍操作中形成第二晶粒互連結構214中的每一個的第二部分（例如，第二半、其餘三分之二等）。例如，在第二電鍍操作期間，可以抑制第一晶粒互連結構213進行額外的電鍍（例如，通過在其上形成的介電質或保護遮罩層、通過去除電鍍信號等）。在另一實例情境中，可以在完全獨立於用於形成第一晶粒互連結構213的第一電鍍製程的第二電鍍製程中形成第二晶粒互連結構214，在第二電鍍製程期間所述第一晶粒互連結構可以例如由保護遮罩層覆蓋。
第二晶粒互連結構214可以例如未封蓋。例如，第二晶粒互連結構214可以未被焊料封蓋。在實例情境中，第一晶粒互連結構213可以被封蓋（例如，被焊料封蓋、被金屬層封蓋等），而第二晶粒互連結構214未被封蓋。在另一實例情境中，第一晶粒互連結構213和第二晶粒互連結構214均未被封蓋。
第二晶粒互連結構214可以例如包括各種尺寸特徵中的任何一種。例如，在實例實施方案中，第二晶粒互連結構214可以包括80微米的間距（例如，中心到中心的間隔）和25微米或更大的直徑（或寬度）。又例如，在實例實施方案中，第二晶粒互連結構214可以包括在50到80微米範圍內的間距和在20到30微米範圍內的直徑（或寬度、短軸或主軸寬度等）。另外，例如，在實例實施方案中，第二晶粒互連結構214可以包括在80到150（或100到150）微米範圍內的間距和在25到40微米範圍內的直徑（或寬度、短軸或主軸寬度等）。第二晶粒互連結構214可以例如是40到80微米高。
應注意，可以接收已經具有形成在其上的一個或多個晶粒互連結構213/214（或其任何部分）的功能晶粒（例如，呈晶圓形式等）。
還應注意，此時可以從其原始晶粒厚度（例如，通過研磨、機械和/或化學減薄等）使功能晶粒（例如，呈晶圓形式）減薄，但是不必如此。例如，功能晶粒晶圓（例如，實例200A-1、200A-2、200A-3和/或200A-4所示的晶圓）可以是全厚度晶圓。又例如，可以將功能晶粒晶圓（例如，實例200A-1、200A-2、200A-3、200A-4等所示的晶圓）至少部分地變薄以減小所得封裝的厚度同時仍實現安全地處理晶圓。
通常，方塊110可以包括接收、製造和/或準備多個功能晶粒。因此，本揭示內容的範圍不應受此類接收和/或製造的任何特定方式的特徵的限制，也不受此類功能晶粒的任何特定特徵的限制。
實例方法100可以在方塊115處包括接收、製造和/或準備連接晶粒。方塊115可以包括以各種方式中的任何一種接收、製造和/或準備多個連接晶粒，本文提供了其非限制性實例。在圖2B-1和圖2B-2所示的實例200B-1到實例200B-7中呈現了方塊115的各種實例態樣。
方塊115可以例如包括在相同設施或地理位置從上游製造製程接收多個連接晶粒。方塊115還可以例如包括從供應商（例如，從鑄造廠等）接收連接晶粒。
所接收、製造和/或準備的連接晶粒可以包括各種特徵中的任何一種。例如，所接收、製造和/或準備的晶粒可以包括晶圓（例如，矽或其它半導體晶圓、玻璃晶圓或面板、金屬晶圓或面板等）上的多個連接晶粒。例如，如圖2B-1所示，實例200B-1包括連接晶粒的整個晶圓，連接晶粒的實例連接晶粒以元件符號216a示出。應理解，儘管本文所示的各種實例通常涉及封裝中單個連接晶粒的利用，但是可以在單個電子裝置封裝中利用多個連接晶粒（例如，具有相同或不同設計的多個連接晶粒）。本文提供了此類配置的非限制性實例。
在本文示出的實例（例如200B-1到200B-4）中，連接晶粒可以例如僅包含電性路由電路（例如，沒有主動半導體部件和/或被動部件）。然而，注意，本揭示內容的範圍不限於此。例如，本文所示的連接晶粒可以包括被動電子部件（例如，電阻器、電容器、電感器、整合式被動裝置（IPD）等）和/或主動電子部件（例如，電晶體、邏輯電路、半導體處理部件、半導體記憶體部件等）和/或光學部件等。
連接晶粒可以包括連接晶粒互連結構。例如，圖200B-1所示的實例連接晶粒216a包括連接晶粒互連結構217。連接晶粒互連結構217可以包括各種互連結構特徵中的任何一種，本文提供了其非限制性實例。儘管此討論通常將所有連接晶粒互連結構217呈現為彼此相同，但是它們也可以彼此不同。例如，參考圖2B-1，連接晶粒互連結構217的左側部分可以與連接晶粒互連結構217的右側部分相同或不同。
連接晶粒互連結構217和/或其形成可以與本文討論的第一晶粒互連結構213和/或第二晶粒互連結構214和/或其形成共享任何或所有特徵。在實例實施方案中，連接晶粒互連結構217的第一部分可以包括提供將此類第一部分配合到第一功能晶粒211的相應第一晶粒互連結構213的間隔、佈局、形狀、大小和/或材料特徵，並且連接晶粒互連結構217的第二部分可以包括提供將此類第二部分配合到第二功能晶粒212的相應第一晶粒互連結構213的間隔、佈局、形狀、大小和/或材料特徵。
連接晶粒互連結構217可以例如包括金屬（例如，銅、鋁等）柱或連接盤。連接晶粒互連結構217還可以例如包括導電凸塊（例如，C4凸塊等）或球、引線、柱等。
連接晶粒互連結構217可以以各種方式中的任何一種形成。例如，連接晶粒互連結構217可以被鍍在連接晶粒216a的晶粒襯墊上。又例如，連接晶粒互連結構217可以被印刷和回焊、引線接合等。應注意的是，在一些實例實施方案中，連接晶粒互連結構217可以是連接晶粒216a的晶粒襯墊。
連接晶粒互連結構217可以例如被封蓋。例如，連接晶粒互連結構217可以被焊料覆蓋。又例如，連接晶粒互連結構217可以金屬層（例如，形成取代型固體溶液或具有銅的金屬間化合物的金屬層）封蓋。例如，連接晶粒互連結構217可如在2015年12月8日提交的標題為“金屬接合的瞬態界面梯度接合（Transient Interface Gradient Bonding for Metal Bonds）”的第14/963,037號美國專利申請案中所解釋般形成和/或連接，所述美國專利申請案的全部內容由此以引用的方式併入本文中。另外，例如，連接晶粒互連結構217可如在2016年1月6日提交的標題為“具有互鎖金屬對金屬接合的半導體產品和其製造方法（Semiconductor Product with Interlocking Metal-to-Metal Bonds and Method for Manufacturing Thereof）”的第14/989,455號美國專利申請案中所解釋般形成和/或連接，所述美國專利申請案的全部內容由此以引用的方式併入本文中。
連接晶粒互連結構217可以例如包括各種尺寸特徵中的任何一種。例如，在實例實施方案中，連接晶粒互連結構217可以包括30微米的間距（例如，中心到中心的間隔）和17.5微米的直徑（或寬度、短軸或主軸寬度等）。又例如，在實例實施方案中，連接晶粒互連結構217可以包括在20到40（或30到40）微米範圍內的間距和在10到25微米範圍內的直徑（或寬度、短軸或主軸寬度等）。連接晶粒互連結構217可以例如是15到20微米高。
在實例情境中，連接晶粒互連結構217可以包括與第一功能晶粒211和第二功能晶粒212的相應第一晶粒互連結構213（例如，金屬連接盤、導電凸塊、銅柱等）配合的銅柱。
連接晶粒216a（或其晶圓200B-1）可以以各種方式中的任何一種形成，本文討論了其非限制性實例。例如，參考圖2B-1，連接晶粒216a（例如，在實例200B-3中示出）或其晶圓（例如，在實例200B-1中示出）可以例如包括支撐層290a（例如，矽或其它半導體層、玻璃層、金屬層、塑料層等）。可以在支撐層290上形成重分佈（RD）結構298。RD結構298可以例如包括基礎介電質層291、第一介電質層293、第一導電跡線292、第二介電質層296、第二導電跡線295以及連接晶粒互連結構217。
基礎介電質層291可以例如在支撐層290上。基礎介電質層291可以例如包括氧化物層、氮化物層、各種無機介電質材料中的任何一種等。基礎介電質層291可以例如按照規格形成和/或可以是天然的。基礎介電質層291可以被稱為鈍化層。基礎介電質層291可以是或包括例如使用低壓化學氣相沉積（LPCVD）製程形成的二氧化矽層。在其它實例實施方案中，基礎介電質層291可以由各種有機介電質材料中的任何一種形成，本文提供了其許多實例。
連接晶粒216a（例如，在實例200B-3中示出）或其晶圓（例如，在實例200B-1中示出）也可以例如包括第一導電跡線292和第一介電質層293。第一導電跡線292可以例如包括沉積的導電金屬（例如，銅、鋁、鎢等）。第一導電跡線292可以例如通過濺射、電鍍、無電電鍍等形成。第一導電跡線292可以例如以亞微米或亞兩微米間距（或中心到中心的間隔）形成。第一介電質層293可以例如包括無機介電質材料（例如，氧化矽、氮化矽等）。應注意的是，在各種實施方案中，第一介電質層293可以在第一導電跡線292之前形成，例如形成有孔，然後用第一導電跡線292或其一部分填充所述孔。在例如包括銅導電跡線的實例實施方案中，可以利用雙鑲嵌製程來沉積跡線。
在替代組件中，第一介電質層293可以包括有機介電質材料。例如，第一介電質層293可以包括雙馬來醯亞胺三嗪（bismaleimidetriazine，BT）、酚醛樹脂、聚醯亞胺（polyimide，PI）、苯並環丁烯（benzo cyclo butene，BCB）、聚苯並噁唑（poly benz oxazole，PBO）、環氧樹脂和其等同物和其化合物，但是本揭示內容的態樣不限於此。可以以各種方式中的任何一種來形成有機介電質材料，例如化學氣相沉積（CVD）。在此類替代組件中，第一導電跡線292可以例如呈2到5微米的間距（或中心到中心的間隔）。
連接晶粒216a（例如，在實例200B-3中示出）或其晶圓200B-1（例如，在實例200B-1中示出）也可以例如包括第二導電跡線295和第二介電質層296。第二導電跡線295可以例如包括沉積的導電金屬（例如，銅等）。第二導電跡線295可以例如通過相應的導電通孔294或孔（例如，在第一介電質層293中）連接到相應的第一導電跡線292。第二介電質層296可以例如包括無機介電質材料（例如，氧化矽、氮化矽等）。在替代組件中，第二介電質層296可以包括有機介電質材料。例如，第二介電質層296可以包括雙馬來醯亞胺三嗪（BT）、酚醛樹脂、聚醯亞胺（PI）、苯並環丁烯（BCB）、聚苯並噁唑（PBO）、環氧樹脂和其等同物和其化合物，但是本揭示內容的態樣不限於此。第二介電質層296可以例如使用CVD製程形成，但是本揭示的範圍不限於此。應注意的是，各種介電質層（例如，第一介電質層293、第二介電質層296等）可以由相同的介電質材料形成和/或使用相同的製程形成，但這不是必需的。例如，第一介電質層293可以由本文討論的任何無機介電質材料形成，第二介電質層296可以由本文討論的任何有機介電質材料形成，反之亦然。
儘管在圖2B-1中示出了兩組介電質層和導電跡線，但是應理解的是，連接晶粒216a（例如，在實例200B-3中示出）的RD結構298或其晶圓（例如，如實例200B-1所示）可以包括任何數量的此類層和跡線。例如，RD結構298可以僅包括一個介電質層和/或一組導電跡線、三組介電質層和/或導電跡線等。
連接晶粒互連結構217（例如，導電凸塊、導電球、導電柱或支柱、導電連接盤或襯墊等）可以形成在RD結構298的表面上。此類連接晶粒互連結構217的實例在圖2B-1和2B-2中示出，其中連接晶粒互連結構217示出為形成在RD結構298的前面（或頂面）上，並且通過第二介電質層296中的導電通孔電連接到相應的第二導電跡線295。此類連接晶粒互連結構217可以例如用於將RD結構298耦合到各種電子部件（例如，主動半導體部件或晶粒、被動部件等），包含例如本文討論的第一功能晶粒211和第二功能晶粒212。
連接晶粒互連結構217可以例如包括各種導電材料中的任何一種（例如，銅、鎳、金等中的任何一種或組合）。連接晶粒互連結構217也可以例如包括焊料。又例如，連接晶粒互連結構217可以包括焊球或凸塊、多焊球焊柱、細長焊球、在金屬芯上具有焊料層的金屬（例如銅）芯球、鍍柱結構（例如，銅柱等）、引線結構（例如引線接合引線）等。
參考圖2B-1，示出連接晶粒216a的晶圓的實例200B-1可以被減薄，以例如產生如實例200B-2所示的薄連接晶粒216b的薄連接晶粒晶圓。例如，可以將薄連接晶粒晶圓（例如，如實例200B-2所示）減薄（例如，通過研磨、化學和/或機械減薄等）到仍然允許安全處理薄連接晶粒晶圓和/或其單個薄連接晶粒216b但提供低輪廓的程度。例如，參考圖2B-1，在其中支撐層290包括矽的實例實施方案中，薄連接晶粒216b仍可以包括矽支撐層290的至少一部分。例如，薄連接晶粒216b的底面（或背面）可以包括足夠的非導電支撐層290、基礎介電質層291等，以禁止在其餘支撐層290的底面導電接觸頂面的導電層。在其它實例中，可以將薄連接晶粒216b減薄以基本上或完全去除支撐層290。在此類實例中，連接晶粒216b底面的導電接觸仍可被基礎介電質291阻擋。
例如，在實例實施方案中，薄連接晶粒晶圓（例如，如實例200B-2所示）或其薄連接晶粒216b可以具有50微米或更小的厚度。在另一實例實施方案中，薄連接晶粒晶圓（或其薄連接晶粒216b）可以具有20到40微米範圍內的厚度。如本文將要討論的，薄連接晶粒216b的厚度可以小於第一晶粒211和第二晶粒212的第二晶粒互連結構214的長度，例如，使得薄連接晶粒216b可以裝配在載體與功能晶粒211和212之間。
在圖2B-2的200B-5處示出了標記為“連接晶粒實例1”和“連接晶粒實例2”的兩個實例連接晶粒實施方案。連接晶粒實例1可以例如利用RD結構298和半導體支撐層290中的無機介電質層（和/或無機和有機介電質層的組合）。連接晶粒實例1可以例如利用Amkor Technology的無矽整合式模塊（SLIM™）技術產生。半導體支撐層可以例如是30到100 μm（例如70 μm）厚，並且RD結構的每個層級（或子層或層）（例如，至少包含介電質層和導電層）可以例如是1到3 μm（例如3 μm、5 μm等）厚。實例所得結構的總厚度可以例如在33到109 μm的範圍內（例如，＜80 μm等）。應注意，本揭示內容的範圍不限於任何特定尺寸。
連接晶粒實例2可以例如利用RD結構298和半導體支撐層290中的有機介電質層（和/或無機和有機介電質層的組合）。連接晶粒實例2可以例如利用Amkor Technology的矽晶圓整合式扇出（SWIFT™）技術產生。半導體支撐層可以例如是30到100 μm（例如70 μm）厚，並且RD結構的每個層級（或子層或層）（例如，至少包含介電質層和導電層）可以例如是4到7 μm厚、10 μm厚等。實例所得結構的總厚度可以例如在41到121 μm的範圍內（例如，＜80 μm、100 μm、110 μm等）。應注意，本揭示內容的範圍不限於任何特定尺寸。還應注意的是，在各種實例實施方案中，可以使連接晶粒實例2的支撐層290減薄（例如，相對於連接晶粒實例1），以得到相同或相似的整體厚度。
本文呈現的實例實施方案通常涉及單面連接晶粒，其可以例如僅在一面上具有互連結構。然而，應注意的是，本揭示內容的範圍不限於此類單面結構。例如，如實例200B-6和200B-7所示，連接晶粒216c可以在兩面上包括互連結構。也可以稱為雙面連接晶粒的此類連接晶粒216c（例如，如實例200B-7所示）和其晶圓（例如，如實例200B-6所示）的實例實施方案在圖2B-2示出。實例晶圓（例如，實例200B-6）可以例如與圖2B中示出並且在本文中討論的實例晶圓（例如，實例200B-1和/或200B-2）共享任何或所有特徵。又例如，實例連接晶粒216c可以與圖2B-1中示出並且在本文中討論的實例連接晶粒216a和/或216b共享任何或所有特徵。例如，連接晶粒互連結構217b可以與圖2B-1中示出並且在本文中討論的連接晶粒互連結構217共享任何或所有特徵。又例如，重分佈（RD）結構298b、基礎介電質層291b、第一導電跡線292b、第一介電質層293b、導電通孔294b、第二導電跡線295b和第二介電質層296b中的任何一個或全部可以分別與圖2B-1中示出並且在本文中討論的重分佈（RD）結構298、基礎介電質層291、第一導電跡線292、第一介電質層293、導電通孔294、第二導電跡線295和第二介電質層296共享任何或所有特徵。實例連接晶粒216c還包含在連接晶粒216c的與連接晶粒互連結構217b相反的一面上接收和/或製造的第二組連接晶粒互連結構299。此類第二連接晶粒互連結構299可以與連接晶粒互連結構217共享任何或所有特徵。在實例實施方案中，可以在RD結構298b在支撐結構（例如，類似於支撐結構290）上積累時首先形成第二連接晶粒互連結構299，然後將其去除或減薄或平坦化（例如，通過研磨、剝離、脫除、蝕刻等）。
類似地，第15/594,313號美國專利申請案中示出的任何或所有實例方法和結構可以通過任何此類連接晶粒216a、216b和/或216c執行，所述美國專利申請案由此以全文引用的方式併入本文中。
應注意的是，第二連接晶粒互連結構299中的一個或多個或全部可以與連接晶粒216c的其它電路隔離，所述其它電路在本文中也可以稱為虛設結構（例如，虛設柱等）、錨固結構（例如，錨固柱等）。例如，第二連接晶粒互連結構299中的任何一個或全部可以僅形成用於在稍後的步驟將連接晶粒216c錨固到載體或RD結構或金屬圖案。還應注意的是，第二連接晶粒互連結構299中的一個或多個或全部可以電連接到電跡線，所述電跡線可以例如連接到附接到連接晶粒216c的晶粒的電子裝置電路。此類結構可以例如被稱為主動結構（例如，主動柱等）等。
通常，方塊115可以包括接收、製造和/或準備連接晶粒。因此，本揭示內容的範圍不應受此類接收、製造和/或準備的任何特定方式的特徵或此類連接晶粒的任何特定特徵的限制。
實例方法100可以在方塊120處包括接收、製造和/或準備第一載體。方塊120可以包括以各種方式中的任何一種接收、製造和/或準備載體，本文提供了其非限制性實例。例如，方塊120可以例如與本文討論的其它載體接收、製造和/或準備步驟共享任何或所有特徵。在圖2C的實例200C處呈現了方塊120的各種實例態樣。
方塊120可以例如包括在相同設施或地理位置從上游製造製程接收載體。方塊120還可以例如包括從供應商（例如，從鑄造廠等）接收載體。
所接收、製造和/或準備的載體221可以包括各種特徵中的任何一種。例如，載體221可以包括半導體晶圓或面板（例如，典型的半導體晶圓，利用比本文討論的功能晶粒所使用的矽低級的矽的低級半導體晶圓等）。又例如，載體221可以包括金屬、玻璃、塑料等。載體221可以是例如可重複使用或可破壞的（例如，單次使用、多次使用等）。
載體221可以包括各種形狀中的任何一種。例如，載體可以是晶圓形的（例如，圓形的等），可以是面板形的（例如，正方形的、矩形的等），等。載體221可以具有各種橫向尺寸和/或厚度中的任何一種。例如，載體221可以具有本文討論的功能晶粒和/或連接晶粒的晶圓的相同或相似的橫向尺寸和/或厚度。又例如，載體221可以具有與本文討論的功能晶粒和/或連接晶粒的晶圓相同或相似的厚度。本揭示的範圍不受任何特定載體特徵（例如，材料、形狀、尺寸等）的限制。
圖2C所示的實例200C包括一層黏合劑材料223。黏合劑材料223可以包括各種類型的黏合劑中的任何一種。例如，黏合劑可以是液體、糊劑、膠帶等。
黏合劑223可以包括各種尺寸中的任何一種。例如，黏合劑223可以覆蓋第一載體221的整個頂面。又例如，黏合劑可以覆蓋第一載體221的頂面的中心部分，同時保留第一載體221的頂面的外圍邊緣未被覆蓋又例如，黏合劑可以覆蓋第一載體221的頂面的在位置上對應於單個電子封裝的功能晶粒的未來位置的相應部分。
黏合劑223的厚度可以大於第二晶粒互連結構214的高度，並且因此也大於第一晶粒互連結構213的高度（例如，大5％、大10％、大20％等）。
實例載體221可以與本文討論的任何載體共享任何或所有特徵。例如但不限於，載體可以沒有信號分佈層，但是也可以包括一個或多個信號分佈層。此類結構和其形成的實例在圖6A的實例600A中示出並且在本文中進行了討論。
通常，方塊120可以包括接收、製造和/或準備載體。因此，本揭示的範圍不應受接收載體的任何特定條件、製造載體的任何特定方式和/或準備此類載體以供使用的任何特定方式的特徵的限制。
實例方法100可以在方塊125處包括將功能晶粒耦合（或安裝）到載體（例如，耦合到非導電載體的頂面、耦合到載體的頂面上的金屬圖案、耦合到載體的頂面上的RD結構等）。方塊125可以包括以各種方式中的任何一種執行此類耦合，本文提供了其非限制性實例。例如，方塊125可以例如與本文討論的其它晶粒安裝步驟共享任何或所有特徵。在圖2D所示的實例200D中呈現了方塊125的各種實例態樣。
例如，功能晶粒201-204（例如，功能晶粒211和212中的任何一個）可以作為單獨的晶粒被接收。又例如，一個或多個功能晶粒201-204可以被接收在單個晶圓上，功能晶粒201-204中的一個或多個可以被接收在多個相應的晶圓上（例如，如實例200A-1和200A-3等所示），等。在以晶圓形式接收功能晶粒中的一個或兩個的情況下，可以從晶圓切割功能晶粒。應注意，如果功能晶粒201-204中的任何功能晶粒被接收在單個MPW上，則可以將此類功能晶粒作為附接裝置（例如，與塊狀矽連接）從晶圓中切割出來。
方塊125可以包括將功能晶粒201-204放置在黏合劑層223中。例如，第二晶粒互連結構214和第一晶粒互連結構213可以被完全（或部分地）插入黏合劑層223中。如本文所討論，黏合劑層223可以比第二晶粒互連結構214的高度厚，使得當晶粒201-204的底表面接觸黏合劑層223的頂表面時，第二晶粒互連結構214的底端不接觸載體221。然而，在替代實施方案中，黏合劑層223可以比第二晶粒互連結構214的高度薄，但是仍然足夠厚以當晶粒201-204放置在黏合劑層223上時覆蓋第一晶粒互連結構213的至少一部分。
方塊125可以包括利用例如晶粒拾取和放置機器來放置功能晶粒201-204。
應注意，儘管本文的圖示總體上將功能晶粒201-204（和其互連結構）的大小和形狀設置為相似，但此類對稱性並非必需的。例如，功能晶粒201-204可以具有不同的相應形狀和大小，可以具有不同類型和/或數量的互連結構，等。還應注意的是，功能晶粒201-204（或本文討論的任何所謂的功能晶粒）可以是半導體晶粒，但是也可以是各種電子部件中的任何一種，例如被動電子部件、主動電子部件、裸晶粒、封裝晶粒等。因此，本揭示內容的範圍不應受限於功能晶粒201-204（或本文討論的任何所謂的功能晶粒）的特徵。
通常，方塊125可以包括將功能晶粒耦合（或安裝）到載體。因此，本揭示的範圍不應受執行此類耦合的任何特定方式的特徵或此類功能晶粒、互連結構、載體、附接構件等的任何特定特徵的限制。
實例方法100可以在方塊130處包括囊封。方塊130可以包括以各種方式中的任何一種執行此類囊封，本文提供了其非限制性實例。在圖2E所示的實例200E中呈現了方塊130的各種實例態樣。方塊130可以例如與本文討論的其它囊封共享任何或所有特徵。
方塊130可以例如包括執行晶圓（或面板）級模製製程。如本文所討論，在切割各個模塊之前，本文討論的任何或所有製程步驟可以在面板或晶圓級執行。參考圖2E所示的實例實施方案200E，囊封材料226'可以覆蓋黏合劑223的頂面、功能晶粒201-204的頂面、功能晶粒201-204的側面表面的至少部分（或全部）等。囊封材料226'還可以例如覆蓋第二晶粒互連結構214的任何部分、第一晶粒互連結構213以及從223暴露的功能晶粒201-204的底表面（如果任何此類部件暴露在外的話）。
囊封材料226'可以包括各種類型的囊封材料中的任何一種，例如模製材料、本文呈現的任何介電質材料等。
儘管囊封材料226'（如圖2E所示）被示出為覆蓋功能晶粒201-204的頂面，但是任何或所有此類頂面（或此類頂面的任何相應部分）可以從囊封材料226暴露（如圖2F所示）。方塊130可以例如包括最初形成其中晶粒頂面暴露的囊封材料226（例如，利用膜輔助模製技術、晶粒密封模製技術等）；形成囊封材料226'，接著進行減薄製程（例如，在方塊135處執行）以使囊封材料226'減薄到足以暴露任何或所有功能晶粒201-204的頂面；形成囊封材料226'，接著進行減薄製程（例如，在方塊135處執行）以使囊封材料減薄但仍保留一部分囊封材料226'覆蓋任何或所有功能晶粒201-204的頂面（或其任何相應部分）；等。
通常，方塊130可以包括囊封。因此，本揭示內容的範圍不應受執行此類囊封的任何特定方式的特徵或任何特定類型的囊封材料或其配置的特徵的限制。
實例方法100可以在方塊135處包括研磨囊封材料。方塊135可以包括以各種方式中的任何一種執行此類研磨（或任何減薄或平坦化），本文提供了其非限制性實例。方塊135可以例如與本文討論的其它研磨（或減薄）方塊（或步驟）共享任何或所有特徵。在圖2F所示的實例200F中呈現了方塊135的各種實例態樣。
如本文所討論，在各種實例實施方案中，囊封材料226'可以最初形成為大於最終所需的厚度。在此類實例實施方案中，可以執行方塊135以研磨（或者以其它方式減薄或平坦化）囊封材料226'。在圖2F所示的實例200F中，已研磨囊封材料226'以形成囊封材料226。研磨（或減薄或平坦化）的囊封材料226的頂表面與功能晶粒201-204的頂表面共平面，因此，所述功能晶粒從囊封材料226暴露。應注意的是，在各種實例實施方案中，功能晶粒201-204中的一個或多個可以暴露，而功能晶粒201-204中的一個或多個可以保持由囊封材料226覆蓋。應注意的是，如果執行，此類研磨操作不需要暴露功能晶粒201-204的頂面。
在實例實施方案中，方塊135可以包括研磨（或減薄或平坦化）囊封材料226'以及任何或所有功能晶粒201-204的背面，從而實現囊封材料226的頂表面與功能晶粒201-204中的一或多個的共平面性。
通常，方塊135可以包括研磨囊封材料。因此，本揭示的範圍不應受執行此類研磨（或減薄或平坦化）的任何特定方式的特徵的限制。
實例方法100可以在方塊140處包括附接第二載體。方塊140可以包括以各種方式中的任何一種附接第二載體，本文提供了其非限制性實例。例如，方塊140可以與本文討論的任何載體附接共享任何或所有特徵。圖2G示出了方塊140的各種實例態樣。
如圖2G的實例200G所示，第二載體231可以附接到囊封材料226的頂面和/或功能晶粒201-204的頂面。應注意的是，此時組件可能仍為晶圓（或面板）形式。第二載體231可以包括各種特徵中的任何一種。例如，第二載體231可以包括玻璃載體、矽（或半導體）載體、金屬載體、塑料載體等。方塊140可以包括以各種方式中的任何一種附接（或耦合或安裝）第二載體231。例如，方塊140可以包括使用黏合劑、使用機械附接機制、使用真空附接等附接第二載體231。
通常，方塊140可以包括附接第二載體。因此，本揭示的範圍不應受附接載體的任何特定方式的特徵或任何特定類型的載體的特徵的限制。
實例方法100可以在方塊145處包括去除第一載體。方塊145可以包括以各種方式中的任何一種去除第一載體，本文提供了其非限制性實例。例如，方塊145可以與本文討論的任何載體去除製程共享任何或所有特徵。在圖2H所示的實例200H中呈現了方塊145的各種實例態樣。
例如，圖2H的實例200H示出去除了第一載體221（例如，與圖2G的實例200G相比）。方塊145可以包括以各種方式中的任何一種（例如，研磨、蝕刻、化學機械平坦化、剝離、剪切、熱釋放或雷射釋放等）執行此類載體去除。
又例如，方塊145可以包括去除在方塊125處使用的將功能晶粒201-204耦合到第一載體221的黏合劑層223。例如，此類黏合劑層223可以與第一載體221一起在單步或多步製程中去除。例如，在實例實施方案中，方塊145可以包括從功能晶粒201-204和囊封材料226中拉出第一載體221，其中與第一載體221一起去除黏合劑（或其一部分）。又例如，方塊145可以包括利用溶劑、熱能、光能或其它清潔技術從功能晶粒201-204（例如，從功能晶粒201-204的底表面、從第一晶粒213和/或第二晶粒214互連結構等）和囊封材料226去除黏合劑層223（例如，整個黏合劑層223和/或黏合劑層223的在去除第一載體221之後剩餘的任何部分等）。
通常，方塊145可以包括去除第一載體。因此，本揭示的範圍不應受去除載體的任何特定方式的特徵或任何特定類型的載體的特徵的限制。
實例方法100可以在方塊150處包括將連接晶粒附接（或耦合或安裝）到功能晶粒。方塊150可以包括以各種方式中的任何一種執行此類附接，本文提供了其非限制性實例。方塊150可以例如與本文討論的任何晶粒附接製程共享任何或所有特徵。在圖2I處呈現了方塊150的各種實例態樣。
例如，第一連接晶粒216b（例如，此類連接晶粒中的任何一個或全部）的晶粒互連結構217可以機械地且電連接到第一功能晶粒201和第二功能晶粒202的相應的第一晶粒互連結構213。
此類互連結構可以以各種方式中的任何一種來連接。例如，可以通過焊接來執行連接。在實例實施方案中，第一晶粒互連結構213和/或連接晶粒互連結構217可以包括可被回焊以執行連接的焊料蓋（或其它焊料結構）。此類焊料蓋可以例如通過質量回焊、熱壓接合（TCB）等來回焊。在另一實例實施方案中，可以通過直接的金屬對金屬（例如，銅對銅等）接合而不利用焊料來執行連接。此類連接的實例在2015年12月8日提交的標題為“金屬接合的瞬態界面梯度接合（Transient Interface Gradient Bonding for Metal Bonds）”的第14/963,037號美國專利申請案和在2016年1月6日提交的標題為“具有互鎖金屬對金屬鍵的半導體產品和其製造方法（Semiconductor Product with Interlocking Metal-to-Metal Bonds and Method for Manufacturing Thereof）”的第14/989,455號美國專利申請案中提供，所述美國專利申請案中的每一個的全部內容由此以引用的方式併入本文中。可以利用各種技術中的任何一種來將第一晶粒互連結構213附接到連接晶粒互連結構217（例如，質量回焊、熱壓接合（TCB）、直接的金屬對金屬的金屬間接合、導電黏合劑，等）。
如實例200I所示，第一連接晶粒201的第一晶粒互連結構213連接到連接晶粒216b的相應連接晶粒互連結構217，並且第二連接晶粒202的第一晶粒互連結構213連接到連接晶粒216b的相應連接晶粒互連結構217。在連接時，連接晶粒216b經由RD結構298在第一功能晶粒201和第二功能晶粒202的各種晶粒互連結構之間提供電連接（例如，如圖2B-1的實例200B-3等所示）。
在圖2I所示的實例200I中，第二晶粒互連結構214的高度可以例如大於（或等於）第一晶粒互連結構213、連接晶粒互連結構217、RD結構298以及連接晶粒216b的任何支撐層290b的組合高度。此類高度差可以例如為連接晶粒216b與另一基板（例如，如圖2N的實例200N所示並且在本文中討論的）之間的緩衝材料（例如，底部填充物等）提供空間。
應注意，儘管實例連接晶粒（216b）被示為單面連接晶粒（例如，類似於圖2B-1的實例連接晶粒216b），但是本揭示內容的範圍不限於此。例如，任何或所有此類實例連接晶粒216b可以是雙面的（例如，類似於圖2B-2的實例連接晶粒216c）。
通常，方塊150可以包括將連接晶粒附接（或耦合或安裝）到功能晶粒。因此，本揭示內容的範圍不應受執行此類附接的任何特定方式的特徵或任何特定類型的附接結構的特徵的限制。
實例方法100可以在方塊155處包括對連接晶粒進行底部填充。方塊155可以包括以各種方式中的任何一種執行此類底部填充，本文提供了其非限制性實例。方塊155可以例如與本文討論的任何底部填充製程共享任何或所有特徵。在圖2J所示的實例200J中呈現了方塊155的各種實例態樣。
應注意的是，可以在連接晶粒216b與功能晶粒201-204之間施加底部填充物。在利用預施加底部填充物（PUF）的情境中，可以在將連接晶粒互連結構217耦合到功能晶粒201-204的第一晶粒互連結構213之前（例如，在方塊150處）將此類PUF施加到功能晶粒201-204和/或施加到連接晶粒216b。
在方塊150處執行的附接之後，方塊155可以包括形成底部填充物（例如，毛細管底部填充物等）。如圖2J的實例實施方案200J所示，底部填充材料223（例如，本文討論的任何底部填充材料等）可以完全或部分覆蓋連接晶粒216b的底面（例如，如圖2J所示的定向），和/或連接晶粒216b的側面的至少一部分（如果不是全部的話）。底部填充材料223還可以例如圍繞連接晶粒互連結構217，並且圍繞功能晶粒201-204的第一晶粒互連結構213。底部填充材料223可以另外例如在對應於第一晶粒互連結構213的區域中覆蓋功能晶粒201-204的頂面（如圖2J所示的定向）。
應注意，在實例方法100的各種實例實施方案中，可以跳過在方塊155處執行的底部填充。例如，可以在另一方塊處（例如，在方塊175處等）執行對連接晶粒進行底部填充。又例如，可以完全省略此類底部填充。
通常，方塊155可以包括對連接晶粒進行底部填充。因此，本揭示的範圍不應受執行此類底部填充的任何特定方式的特徵或任何特定類型的底部填充的特徵的限制。
實例方法100可以在方塊160處包括去除第二載體。方塊160可以包括以各種方式中的任何一種去除第二載體，本文提供了其非限制性實例。例如，方塊160可以與本文討論的任何載體去除處理（例如，關於方塊145等）共享任何或所有特徵。圖2K所示的實例200K呈現了方塊160的各種實例態樣。
例如，圖2K所示的實例實施方案200K不包含圖2J所示的實例實施方案200J的第二載體231。應注意的是，此類去除可以例如包括清潔表面、去除黏合劑（如果使用的話）等。
通常，方塊160可以包括去除第二載體。因此，本揭示內容的範圍不應受執行此類載體去除的任何特定方式的特徵或被去除的任何特定類型的載體或載體材料的特徵的限制。
實例方法100可以在方塊165處包括單粒化切割。方塊165可以包括以各種方式中的任何一種執行此類單粒化切割，本文討論了其非限制性實例。方塊165可以例如與本文討論的任何單粒化切割共享任何或所有特徵。圖2L所示的實例200L呈現了方塊165的各種實例態樣。
如本文所討論，本文所示的實例組件可以形成於包含多個此類組件（或模塊）的晶圓或面板上。例如，圖2K所示的實例200K具有通過囊封材料226接合在一起的兩個組件（左和右）。在此類實例實施方案中，可以將晶圓或面板單粒化切割（或切塊）以形成單獨的組件（或模塊）。在圖2L的實例200L中，將囊封材料226鋸切（或剪裁、折斷、拉斷、切塊，或以其它方式剪裁等）成兩個囊封材料部分226a和226b，每個部分對應於相應的電子裝置。
在圖2L所示的實例實施方案200L中，僅需要剪裁囊封材料226。然而，方塊165可以包括剪裁各種材料中的任何一種（如果沿著單粒化切割線（或剪裁線）存在的話）。例如，方塊165可以包括剪裁底部填充材料、載體材料、功能和/或連接晶粒材料、基板材料等。
通常，方塊165可以包括單粒化切割。因此，本揭示內容的範圍不應受單粒化切割的任何特定方式的限制。
實例方法100可以在方塊170處包括安裝到基板。方塊170可以例如包括以各種方式中的任何一種執行此類附接，本文提供了其非限制性實例。例如，方塊170可以與本文討論的任何安裝（或附接）步驟（例如，附接互連結構、附接晶粒背面等）共享任何或所有特徵。圖4M所示的實例400M中呈現了方塊170的各種實例態樣。
基板288可以包括各種特徵中的任何一種，本文提供了其非限制性實例。例如，基板288可以包括封裝基板、中介層、母板、印刷引線板、功能半導體晶粒、另一裝置的堆積重分佈結構等。基板288可以例如包括無芯基板、有機基板、陶瓷基板等。基板288可以例如包括一個或多個介電質層（例如，有機和/或無機介電質層）和/或形成在半導體（例如，矽等）基板、玻璃或金屬基板、陶瓷基板等上的導電層。基板288可以例如與圖2B-1的RD結構298、圖2B-2的RD結構298b、本文討論的任何RD結構等共享任何或所有特徵。基板288可以例如包括單獨的封裝基板，或者可以包括耦合在一起（例如，在面板或晶圓中）且可以後續切割的多個基板。
在圖2M所示的實例200M中，方塊170可以包括將功能晶粒201-202的第二晶粒互連結構214焊接（例如，利用質量回焊、熱壓接合、雷射焊接等）到相應襯墊（例如，接合襯墊、跡線、連接盤等）或基板288的其它互連結構（例如，柱、支柱、球、凸塊等）。
應注意的是，在其中連接晶粒216b是類似於連接晶粒216c的雙面連接晶粒的實例實施方案中，方塊170還可以包括將第二組連接晶粒互連結構299連接到基板288的相應襯墊或其它互連結構。然而，在圖2M的實例200M中，連接晶粒216b是單面連接晶粒。應注意的是，如本文所討論，由於功能晶粒201-202的第二晶粒互連結構214比第一晶粒互連結構213、連接晶粒互連結構217和連接晶粒216b的支撐層290b的組合高度高，因此在連接晶粒216b的背面（圖2M中的連接晶粒216b的下面）與基板288的頂面之間存在間隙。如圖2N所示，此間隙可以用底部填充物填充。
通常，方塊170包括將在方塊165處單粒化切割的組件（或模塊）安裝（或附接或耦合）到基板。因此，本揭示內容的範圍不應受任何特定類型的安裝（或附接）的特徵或任何特定安裝（或附接）結構的特徵的限制。
實例方法100可以在方塊175處包括在基板與在方塊170處安裝到其上的組件（或模塊）之間進行底部填充。方塊175可以包括以各種方式中的任何一種執行底部填充，本文提供了其非限制性實例。方塊175可以例如與本文討論的任何底部填充（或囊封）製程（例如，關於方塊155等）共享任何或所有特徵。在圖2N所示的實例200N中呈現了方塊175的各種態樣。
方塊175可以例如包括在方塊170處執行安裝之後執行毛細管底部填充物或注入的底部填充物處理。又例如，在利用預施加底部填充物（PUF）的情境中，可以在此類安裝之前將此類PUF施加到基板、基板的金屬圖案和/或其互連結構。方塊175還可以包括利用模製的底部填充製程執行此類底部填充。
如圖2N的實例實施方案200N所示，底部填充材料291（例如，本文討論的任何底部填充材料等）可以完全或部分覆蓋基板288的頂面。底部填充材料291還可以例如圍繞功能晶粒201-202的第二晶粒互連結構214（和/或相應的基板襯墊）。底部填充材料291可以例如覆蓋功能晶粒201-202的底面、連接晶粒216b的底面和囊封材料226a的底面。底部填充材料291還可以例如覆蓋連接晶粒216b的側面表面和/或在連接晶粒216b與功能晶粒201-202之間的底部填充物223的暴露的橫向表面。底部填充材料291可以例如覆蓋囊封材料226a和/或功能晶粒201-202的側面表面（例如，全部或一部分）。
在其中未形成底部填充物223的實例實施方案中，可以形成底部填充材料291代替底部填充物223。例如，參考實例200N，在實例200N中可以用更多的底部填充材料291代替底部填充材料223。
在其中形成底部填充物223的實例實施方案中，底部填充材料291可以是與底部填充材料223不同類型的底部填充材料。在另一實例實施方案中，底部填充材料223和291都可以是相同類型的材料。
與方塊155一樣，也可以跳過方塊175，例如在另一方塊處留下要用另一底部填充物（例如，模製底部填充物等）填充的空間。
通常，方塊175包括進行底部填充。因此，本揭示內容的範圍不應受任何特定類型的底部填充的特徵或任何特定底部填充材料的特徵的限制。
實例方法100可以在方塊190處包括執行繼續處理。此類繼續處理可以包括各種特徵中的任何一種，本文提供了其非限制性實例。例如，方塊190可以包括將實例方法100的執行流程返回到其任何方塊。又例如，方塊190可以包括將實例方法100的執行流程引導到本文討論的任何其它方法方塊（或步驟）（例如，關於圖3的實例方法300、圖5的實例方法500等）。
例如，方塊190可以包括在基板288的底面上形成互連結構299（例如，導電球、凸塊、柱等）。
又例如，如圖2O的實例200O所示，方塊190可以包括形成囊封材料225。此類囊封材料225可以例如覆蓋基板288的頂面、底部填充物224的側面、囊封材料226a的側面和/或功能晶粒201-202的側面。在圖2O所示的實例200O中，囊封材料225的頂面、囊封材料226a的頂面和/或功能晶粒201-202的頂面可以共平面。
如本文所討論，可能不形成底部填充物224（例如，如在方塊175處形成的底部填充物）。在這種情況下，囊封材料225可以代替底部填充物。在圖2P處提供了此類結構和方法的實例200P。相對於圖20所示的實例實施方案200O，在實例實施方案200P中，用囊封材料225替換實例實施方案200O的底部填充物224作為底部填充物。
如本文所討論，可能不形成底部填充物223（例如，如在方塊155處形成的）和底部填充物224。在這種情況下，囊封材料225可以代替它們。在圖2Q處提供了此類結構和方法的實例實施方案200Q。相對於圖2P所示的實例實施方案200P，在實例實施方案200Q中，用囊封材料225代替實例實施方案200P的底部填充物223。
應注意，在圖2O、2P和2Q所示的任何實例實施方案200O、200P和200Q中，囊封材料225和基板288的側面可以共平面。
在圖1和圖2A-2Q所示的實例方法100中，各種晶粒互連結構（例如，第一晶粒互連結構213、第二晶粒互連結構214、連接晶粒互連結構217（和/或299）等）通常在晶粒的接收、製造和/或準備製程中形成。例如，此類各種晶粒互連結構通常可以在其相應晶粒整合到組件中之前形成。然而，本揭示內容的範圍不應受此類實例實施方案的時序的限制。例如，任何或所有各種晶粒互連結構可以在其相應晶粒整合到組件中之後形成。現將討論示出在不同階段形成晶粒互連結構的實例方法300。
圖3示出製造電子裝置（例如，半導體封裝等）的實例方法300的流程圖。 實例方法300可以例如與本文討論的任何其它實例方法（例如，圖1的實例方法100、圖5的實例方法500、圖7的實例方法700等）共享任何或所有特徵。圖4A-4N示出的橫截面圖示出根據本揭示的內容各種態樣的實例電子裝置（例如，半導體封裝等）和製造實例電子裝置的實例方法。圖4A-4N可以例如以圖3的方法300的各個方塊（或步驟）示出實例電子裝置。現將一起討論圖3和4A-4N。應注意，在不脫離本揭示內容的範圍的情況下，方法300的實例方塊的順序可以變化。
實例方法300可以在方塊305處開始執行。方法300可以響應於各種原因或條件中的任何一種而開始執行，本文提供了其非限制性實例。例如，方法300可以響應於從一個或多個上游和/或下游製造站接收的一個或多個信號、響應於來自中央製造線控制器的信號等而開始自動執行。又例如，方法300可以響應於操作員命令開始而開始執行。另外，例如，方法300可以響應於從本文討論的任何其它方法方塊（或步驟）接收到執行流程而開始執行。
實例方法300可以在方塊310處包括接收、製造和/或準備多個功能晶粒。方塊310可以包括以各種方式中的任何一種接收、製造和/或準備多個功能晶粒，本文提供了其非限制性實例。例如，方塊310可以與圖1所示且在本文討論的實例方法100的方塊110共享任何或所有特徵。在圖4A所示的實例400A-1到400A-4中呈現了方塊310的各種態樣。
方塊310可以例如包括在相同設施或地理位置從上游製造製程接收多個功能晶粒。方塊310還可以例如包括從供應商（例如，從鑄造廠等）接收功能晶粒。方塊310還可以例如包括形成多個功能晶粒的任何或所有特徵。
在實例實施方案中，方塊310可以與圖1的實例方法100的方塊110共享任何或所有特徵，但是不具有第一晶粒互連結構213和第二晶粒互連結構214。將會看到，此類晶粒互連結構可以稍後在實例方法300中形成（例如，在方塊347處等）。儘管未在圖4A中示出，但是功能晶粒411-412中的每一個可以例如包括晶粒襯墊和/或凸塊下金屬化結構，可以在其上形成此類晶粒互連結構。
圖4A所示的功能晶粒411-412可以例如與圖2A所示的功能晶粒211-212共享任何或所有特徵（例如，不具有第一晶粒互連結構213和第二晶粒互連結構214）。例如但不限於，功能晶粒411-412可以包括各種電子部件（例如，被動電子部件、主動電子部件、裸晶粒或部件、封裝晶粒或部件等）中的任何一種的特徵。
通常，方塊310可以包括接收、製造和/或準備多個功能晶粒。因此，本揭示的範圍不應受執行此類接收、製造和/或準備的任何特定方式的特徵的限制，也不受此類功能晶粒的任何特定特徵的限制。
實例方法300可以在方塊315處包括接收、製造和/或準備連接晶粒。方塊315可以包括以各種方式中的任何一種接收、製造和/或準備一個或多個連接晶粒，本文提供了其非限制性實例。方塊315可以例如與圖1所示且在本文討論的實例方法100的方塊115共享任何或所有特徵。在圖4B所示的實例400B-1和400B-2中呈現了方塊315的各種實例態樣。
連接晶粒416a和/或416b（或其晶圓）可以例如包括連接晶粒互連結構417。連接晶粒互連結構417可以包括各種特徵中的任何一種。例如，連接晶粒互連結構417和/或其任何態樣的形成可以與圖2B-1到圖2B-2所示且在本文討論的連接晶粒互連結構217和/或其形成具有任何或所有特徵。
連接晶粒416a和/或416b（或其晶圓）可以以各種方式中的任何一種形成，本文例如關於圖2B-1到2B-2的連接晶粒216a、216b和/或216c提供了其非限制性實例。
通常，方塊315可以包括接收、製造和/或準備連接晶粒。因此，本揭示的範圍不應受執行此類接收、製造和/或準備的任何特定方式的特徵的限制，也不受此類連接晶粒的任何特定特徵的限制。
實例方法300可以在方塊320處包括接收、製造和/或準備第一載體。方塊320可以包括以各種方式中的任何一種接收、製造和/或準備第一載體，本文提供了其非限制性實例。方塊320可以例如與本文討論的其它載體接收、製造和/或準備步驟（例如，與圖1的實例方法100的方塊120等）共享任何或所有特徵。
在圖4C所示的實例400C中呈現了方塊320的各種實例態樣。例如，載體421可以與圖2C的載體221共享任何或所有特徵。又例如，黏合劑423可以與圖2C的黏合劑223共享任何或所有特徵。然而，應注意的是，由於黏合劑423不接收功能晶粒的晶粒互連結構（例如，在方塊325處），因此黏合劑423不必與黏合劑223一樣厚。
通常，方塊320可以包括接收、製造和/或準備第一載體。因此，本揭示內容的範圍不應受接收載體的任何特定條件、製造載體的任何特定方式和/或準備此類載體以供使用的任何特定方式的特徵的限制。
實例方法300可以在方塊325處包括將功能晶粒耦合（或安裝）到載體（例如，耦合到非導電載體的頂面、耦合到載體的頂面上的金屬圖案、耦合到載體的頂面上的RD結構等）。方塊325可以包括以各種方式中的任何一種執行此類耦合，本文提供了其非限制性實例。例如，方塊325可以例如與本文討論的其它晶粒安裝步驟（例如，在圖1的實例方法100的方塊125處等）共享任何或所有特徵。
在圖4D所示的實例400D中呈現了方塊325的各種實例態樣。實例400D可以與圖2D的實例200D共享任何或所有特徵。例如，功能晶粒401-404（例如，晶粒411和/或412的實例）可以與圖2D的功能晶粒201-204（例如，晶粒211和/或212的實例）共享任何或所有特徵（例如，晶粒互連結構213和214未延伸到黏合劑223中。
在實例400D中，示出了功能晶粒401-404的相應主動面耦合到黏合劑423，但是本揭示內容的範圍不限於此類定向。在替代實施方案中，功能晶粒401-404的相應非作用面可以安裝到黏合劑423（例如，其中功能晶粒404-404可以具有矽通孔或其它結構以稍後連接到連接晶粒等）。
通常，方塊325可以包括將功能晶粒耦合到載體。因此，本揭示的範圍不應受執行此類耦合的任何特定方式的特徵的限制。
實例方法300可以在方塊330處包括囊封。方塊330可以包括以各種方式中的任何一種執行此類囊封，本文提供了其非限制性實例。例如，方塊330可以與本文討論的其它囊封（例如，與圖1的實例方法100的方塊130等）共享任何或所有特徵。
在圖4E所示的實例400E中呈現了方塊330的各種實例態樣。例如，囊封材料426'（和/或其形成）可以與圖2E的囊封材料226'（和/或其形成）共享任何或所有特徵。
通常，方塊330可以包括囊封。因此，本揭示的範圍不應受執行此類囊封的任何特定方式的特徵、任何特定類型的囊封材料的特徵等的限制。
實例方法300可以在方塊335處包括研磨（或以其它方式減薄或平坦化）囊封材料。方塊335可以包括以各種方式中的任何一種執行此類研磨（或任何減薄或平坦化製程），本文提供了其非限制性實例。例如，方塊335可以與本文討論的其它研磨（或減薄或平坦化）（例如，與圖1的實例方法100的方塊135等）共享任何或所有特徵。
在圖4F所示的實例400F中呈現了方塊335的各種實例態樣。實例研磨的（或減薄或平坦化的等）囊封材料426（和/或其形成）可以與圖2F的囊封材料226（和/或其形成）共享任何或所有特徵。
通常，方塊335可以包括研磨（或以其它方式減薄或平坦化）囊封材料。因此，本揭示內容的範圍不應受執行此類研磨（或減薄或平坦化）的任何特定方式的特徵的限制。
實例方法300可以在方塊340處包括附接第二載體。方塊340可以包括以各種方式中的任何一種附接第二載體，本文提供了其非限制性實例。例如，方塊340可以與本文討論的任何載體附接（例如，與圖1的實例方法100的方塊140等）共享任何或所有特徵。
在圖4G所示的實例400G中示出了方塊340的各種實例態樣。第二載體431（和/或其附接）可以例如與圖2G的第二載體231共享任何或所有特徵。
通常，方塊340可以包括附接第二載體。因此，本揭示內容的範圍不應受執行此類附接的任何特定方式的特徵和/或任何特定類型的第二載體的特徵的限制。
實例方法300可以在方塊345處包括去除第一載體。方塊345可以包括以各種方式中的任何一種去除第一載體，本文提供了其非限制性實例。例如，方塊345可以與本文討論的任何載體去除（例如，與圖1所示的實例方法100的方塊145等）共享任何或所有特徵。
在圖4H-1所示的實例400H中示出了方塊345的各種實例態樣。例如，相對於實例400G，已經去除了第一載體421。
通常，方塊345可以包括去除第一載體。因此，本揭示內容的範圍不應受執行此類去除的任何特定方式的特徵的限制。
實例方法300可以在方塊347處包括形成互連結構。方塊347可以包括以各種方式中的任何一種形成互連結構，本文提供了其非限制性實例。例如，方塊347可以與本文討論的其它互連結構形成製程（或步驟或方塊）（例如，關於圖1所示和本文討論的實例方法100的方塊110等）共享任何或所有特徵。
在圖4H-2的實例400H-2處示出了方塊347的各種實例態樣。圖4H-2的第一晶粒互連結構413（和/或其形成）可以與圖2A的第一晶粒互連結構213（和/或其形成）共享任何或所有特徵。類似地，圖4H-2的第二晶粒互連結構414（和/或其形成）可以與圖2A的第二晶粒互連結構214（和/或其形成）共享任何或所有特徵。
實例實施方案400H-2包含鈍化層417（或重新鈍化層）。儘管在圖2A的實例實施方案和/或本文呈現的其它實例實施方案中未示出，但是此類實例實施方案也可以包含此類鈍化層417（例如，在功能晶粒與晶粒互連結構之間和/或在晶粒互連結構的基底周圍，在連接晶粒與連接晶粒互連結構之間和/或在連接晶粒互連結構的基底周圍，等）。例如，在方塊347之前尚未形成此類鈍化層417的情況下，方塊347可以包括形成此類鈍化層417。應注意的是，也可以省略鈍化層417。
在實例實施方案中，例如其中通過外部無機介電質層接收或形成功能晶粒，鈍化層417可以包括有機介電質層（例如，包括本文討論的任何有機介電質層）。
鈍化層417（和/或其形成）可以包括本文討論的任何鈍化（或介電質）層（和/或其形成）的特徵。第一晶粒互連結構413和第二晶粒互連結構414可以例如通過鈍化層417中的相應孔電連接到功能晶粒401-404。
儘管在模製層426和功能晶粒401-404上示出了鈍化層417，但是鈍化層417也可以僅在功能晶粒401-404上形成（例如，在方塊310處）。在此類實例實施方案中，鈍化層417的外表面（例如，在圖4H-2中鈍化層417的面向上的表面）可以與囊封材料426的對應表面（例如，在圖4H-2中囊封材料426的面向上的表面）共平面。
通常，方塊347可以包括形成互連結構。因此，本揭示內容的範圍不應受此類形成的任何特定方式的特徵或互連結構的任何特定特徵的限制。
實例方法300可以在方塊350處包括將連接晶粒附接（或耦合或安裝）到功能晶粒。方塊350可以包括以各種方式中的任何一種執行此類附接，本文提供了其非限制性實例。例如，方塊350可以例如與本文討論的任何晶粒附接（例如，與圖1的實例方法100的方塊150等）共享任何或所有特徵。
在圖4I所示的實例400I中呈現了方塊350的各種實例態樣。連接晶粒416b、功能晶粒401-404和/或此類晶粒彼此的連接可以例如與圖2I所示的實例200I的連接晶粒216b、功能晶粒201-204和/或此類晶粒彼此的連接共享任何或所有特徵。
通常，方塊350可以包括將連接晶粒附接到功能晶粒。因此，本揭示內容的範圍不應受執行此類附接的任何特定方式的特徵和/或用於執行此類附接的任何特定結構的特徵的限制。
實例方法300可以在方塊355處包括對連接晶粒進行底部填充。方塊355可以包括以各種方式中的任何一種執行此類底部填充，本文提供了其非限制性實例。方塊355可以例如與本文討論的任何底部填充（例如，與圖1的實例方法100的方塊155和/或方塊175等）共享任何或所有特徵。
在圖4J所示的實例400J中呈現了方塊355的各種實例態樣。例如，圖4J的底部填充劑423（和/或其形成）可以與圖2J的底部填充物223（和/或其形成）共享任何或所有特徵。應注意的是，與本文討論的任何底部填充一樣，各種實例實施方案可以省略執行此類底部填充。
通常，方塊355可以包括對連接晶粒進行底部填充。因此，本揭示的範圍不應受執行此類底部填充的任何特定方式的特徵或任何特定類型的底部填充材料的特徵的限制。
實例方法300可以在方塊360處包括去除第二載體。方塊360可以包括以各種方式中的任何一種去除第二載體，本文提供了其非限制性實例。例如，方塊360可以與本文討論的任何載體去除（例如，與圖1的實例方法100的方塊145和/或方塊160、與方塊345等）共享任何或所有特徵。
在圖4K所示的實例400K中呈現了方塊360的各種實例態樣。例如，將圖4K與圖4J進行比較，已經去除了第二載體431。
通常，方塊360可以包括去除第二載體。因此，本揭示內容的範圍不應受執行此類去除的任何特定方式的特徵的限制。
實例方法300可以在方塊365處包括單粒化切割。方塊365可以包括以各種方式中的任何一種執行此類單粒化切割，本文討論了其非限制性實例。方塊365可以例如與本文討論的任何單粒化切割（例如，如關於圖1的實例方法100的方塊165所討論的等）共享任何或所有特徵。
在圖4L所示的實例400L中呈現了方塊365的各種實例態樣。單粒化切割的結構（例如，對應於兩個囊封材料部分426a和426b）可以例如與圖2L的單粒化切割的結構（例如，對應於兩個囊封材料部分226a和226b）共享任何或所有特徵。
通常，方塊365可以包括單粒化切割。因此，本揭示的範圍不應受單粒化切割的任何特定方式的特徵的限制。
實例方法300可以在方塊370處包括安裝到基板。方塊370可以例如包括以各種方式中的任何一種執行此類安裝（或耦合或附接），本文提供了其非限制性實例。例如，方塊370可以與本文討論的任何安裝（或耦合或附接）（例如，關於圖1所示的實例方法100的方塊170等）共享任何或所有特徵。
圖4M所示的實例400M中呈現了方塊370的各種實例態樣。例如，基板488（和/或到此類基板288的附接）可以與圖2M的實例200M的基板288（和/或到此類基板288的附接）共享任何或所有特徵。
通常，方塊370可以包括安裝到基板。因此，本揭示內容的範圍不應受安裝到基板的任何特定方式的特徵或任何特定類型的基板的特徵的限制。
實例方法300可以在方塊375處包括在基板與在方塊370處安裝到其上的組件（或模塊）之間進行底部填充。方塊375可以包括以各種方式中的任何一種執行底部填充，本文提供了其非限制性實例。方塊375可以例如與本文討論的任何底部填充（或囊封）製程（例如，關於方塊355、關於圖1的實例方法100的方塊155和175等）共享任何或所有特徵。
在圖4N所示的實例400N中呈現了方塊375的各種態樣。底部填充物424（和/或其形成）可以例如與圖2N的實例200N所示的實例底部填充物224（和/或其形成）共享任何或所有特徵。應注意的是，與本文討論的任何底部填充一樣，可以跳過或可以在方法中的不同點處執行方塊375的底部填充。
通常，方塊375可以包括在基板與安裝到基板的組件之間進行底部填充。因此，本揭示的範圍不應受安裝到基板的任何特定方式的特徵或任何特定類型的基板的特徵的限制。
實例方法300可以在方塊390處包括執行繼續處理。此類繼續處理可以包括各種特徵中的任何一種，本文提供了其非限制性實例。例如，方塊390可以與本文討論的圖1的實例方法100的方塊190共享任何或所有特徵。
例如，方塊390可以包括將實例方法300的執行流程返回到其任何方塊。又例如，方塊390可以包括將實例方法300的執行流程引導到本文討論的任何其它方法方塊（或步驟）（例如，關於圖1的實例方法100、圖5的實例方法500、圖7的實例方法700等）。
例如，方塊390可以包括在基板488的底面上形成互連結構499（例如，導電球、凸塊、柱等）。
又例如，如圖2O的實例200O、圖2P的實例200P和圖2Q的實例200Q所示，方塊390可以包括形成囊封材料和/或底部填充物（或跳過形成囊封材料和/或底部填充物）。
在本文討論的各種實例實施方案中，在將連接晶粒附接到功能晶粒之前，將功能晶粒安裝到載體。本揭示內容的範圍不限於此類安裝順序。現將呈現非限制性實例，其中在將連接晶粒附接到功能晶粒之前將連接晶粒安裝到載體。
圖5示出根據本揭示內容的各種態樣的製造電子裝置的實例方法500的流程圖。實例方法500可以例如與本文討論的任何其它實例方法（例如，圖1的實例方法100、圖3的實例方法300、圖7的實例方法700等）共享任何或所有特徵。圖6A-6M示出的橫截面圖示出根據本揭示內容的各種態樣的實例電子裝置（例如，半導體封裝等）和製造實例電子裝置的實例方法。圖6A-6M可以例如以圖5的方法500的各個方塊（或步驟）示出實例電子裝置。現將一起討論圖5和6A-6M。應注意的是，在不脫離本揭示內容的範圍的情況下，方法500的實例方塊的順序可以變化。
實例方法500可以在方塊505處開始執行。方法500可以響應於各種原因或條件中的任何一種而開始執行，本文提供了其非限制性實例。例如，方法500可以響應於從一個或多個上游和/或下游製造站接收的一個或多個信號、響應於來自中央製造線控制器的信號等而開始自動執行。又例如，方法500可以響應於操作員命令開始而開始執行。另外，例如，方法500可以響應於從本文討論的任何其它方法方塊（或步驟）接收到執行流程而開始執行。
實例方法500可以在方塊510處包括接收、製造和/或準備多個功能晶粒。方塊510可以包括以各種方式中的任何一種接收、製造和/或準備多個功能晶粒，本文提供了其非限制性實例。例如，方塊510可以與圖3所示且在本文討論的實例方法300的方塊310共享任何或所有特徵。在圖4A所示的實例400A-1到400A-4中呈現了方塊510的各種態樣。應注意的是，方塊510還可以例如與圖1所示且在本文討論的實例方法100的方塊110共享任何或所有特徵。
如圖6A-6M中的許多圖所示的功能晶粒611a和612a（和/或其形成）可以例如與圖4A的功能晶粒411和412（和/或其形成）、與圖2A的功能晶粒211-212（和/或其形成）等共享任何或所有特徵。例如但不限於，功能晶粒611和612可以包括各種電子部件（例如，被動電子部件、主動電子部件、裸晶粒或部件、封裝晶粒或部件等）中的任何一種的特徵。
通常，方塊510可以包括接收、製造和/或準備多個功能晶粒。因此，本揭示內容的範圍不應受執行此類接收和/或製造的任何特定方式的特徵的限制，也不受此類功能晶粒的任何特定特徵的限制。
實例方法500可以在方塊515處包括接收、製造和/或準備連接晶粒。方塊515可以包括以各種方式中的任何一種接收和/或製造多個連接晶粒，本文提供了其非限制性實例。例如，方塊515可以與圖1所示且在本文討論的實例方法100的方塊115共享任何或所有特徵。在圖2B-1到2B-2所示的實例200B-1和200B-7中呈現了方塊515的各種實例態樣。應注意的是，方塊515還可以與圖3所示且在本文討論的實例方法300的方塊315共享任何或所有特徵。
如圖6A-6M中的許多圖所示的連接晶粒616b和連接晶粒互連結構617（和/或其形成）可以例如與圖2B-1到2B-2的連接晶粒216b和連接晶粒互連結構217（和/或其形成）共享任何或所有特徵。
應注意，連接晶粒互連結構617（和/或其形成）可以例如與第一晶粒互連結構213（和/或其形成）共享任何或所有特徵。例如，在實例實施方案中，代替在功能晶粒211/212上形成如圖2A的第一晶粒互連結構213之類的第一晶粒互連結構，可以在連接晶粒616b上形成相同或相似的連接晶粒互連結構617。
通常，方塊515可以包括接收、製造和/或準備連接晶粒。因此，本揭示的範圍不應受此類接收、製造和/或準備的任何特定方式的特徵或此類連接晶粒的任何特定特徵的限制。
實例方法500可以在方塊520處包括接收、製造和/或準備其上具有信號重分佈（RD）結構（或分佈結構）的載體。方塊520可以包括以各種方式中的任何一種執行此類接收、製造和/或準備，本文提供了其非限制性實例。
方塊520可以例如與本文討論的任何或所有載體接收、製造和/或準備（例如，關於圖1的實例方法100的方塊120、關於圖3的實例方法300的方塊320等）共享任何或所有特徵。在圖6A的實例600A中提供了方塊520的各種實例態樣。
如本文所討論，本文討論的任何或所有載體可以例如僅包括塊狀材料（例如，塊狀矽、塊狀玻璃、塊狀金屬等）。任何或所有此類載體還可以在塊狀材料上（或代替塊狀材料）包括信號重分佈（RD）結構。方塊520提供了此類載體的接收、製造和/或準備的實例。
方塊520可以包括以各種方式中的任何一種在塊狀載體621a上形成RD結構646a，本文呈現了其非限制性實例。在實例實施方案中，一個或多個介電質層和一個或多個導電層可以形成為將電連接橫向地和/或垂直地分佈到第二晶粒互連結構614（稍後形成），所述第二晶粒互連結構將最終連接到功能晶粒611和612（稍後連接）。
圖6A示出了其中RD結構646a包括三個介電質層647和三個導電層648的實例。此類層數僅僅是實例，並且本揭示的範圍不限於此。在另一實例實施方案中，RD結構646a可以僅包括單個介電質層647和單個導電層648，兩個介電質層和兩個導電層等。實例重分佈（RD）結構646a形成在塊狀載體621a材料上。
介電質層647可以由任何的各種材料（例如，Si 3N 4、SiO 2、SiON、PI、BCB、PBO、WPR、環氧樹脂或其它絕緣材料）形成。可以利用各種製程（例如，PVD、CVD、印刷、旋塗、噴塗、燒結、熱氧化等）中的任何一種來形成介電質層647。介電質層647可以例如被圖案化以暴露各種表面（例如，暴露導電層648的下部跡線或襯墊等）。
導電層648可以由各種材料（例如，銅、銀、金、鋁、鎳、其組合、其合金等）中的任何一種形成。可以利用各種製程（例如，電解電鍍、無電電鍍、CVD、PVD等）中的任何一種來形成導電層648。
重分佈結構646a可以例如包括在其外表面處暴露（例如，在實例600A的頂表面處暴露）的導體。此類暴露的導體可以例如用於晶粒互連結構的附接（或形成）（例如，在方塊525等處）。在此類實施方案中，暴露的導體可以包括襯墊，並且可以例如包括在其上形成的凸塊下金屬（UBM），以增強晶粒互連結構的附接（或形成）。此類凸塊下金屬可以例如包括一層或多層的Ti、Cr、Al、TiW、TiN或其它導電材料。
在2015年8月11日提交的標題為“半導體封裝和其製造方法（SEMICONDUCTOR PACKAGE AND FABRICATING METHOD THEREOF）”的第14/823,689號美國專利申請案；以及標題為“半導體裝置和其製造方法（SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF）”的第8,362,612號美國專利案中提供了實例重分佈結構和/或其形成；以上申請案中的每一個由此以全文引用的方式併入本文中。
重分佈結構646a可以例如執行至少一些電連接的扇出重分佈，例如將到（將要形成的）晶粒互連結構614的至少一部分的電連接橫向地移動到將經由此類晶粒互連結構614附接的功能晶粒611和612的覆蓋區之外的位置。又例如，重分佈結構646a可以執行至少一些電連接的扇入重分佈，例如將到（將要形成的）晶粒互連結構614的至少一部分的電連接橫向地移動到（待連接的）連接晶粒616b的覆蓋區內和/或到（待連接的）功能晶粒611和612的覆蓋區內部的位置。重分佈結構646a還可以例如提供功能晶粒611與612之間的各種信號的連通性（例如，除了由連接晶粒616b提供的連接之外）。
在各種實例實施方案中，方塊520可以包括僅形成整個RD結構646的第一部分646a，其中可以在稍後（例如，在方塊570處）形成整個RD結構646的第二部分646b。
通常，方塊520可以包括接收、製造和/或準備其上具有信號重分佈（RD）結構的載體。因此，本揭示的範圍不應受製造此類載體和/或信號重分佈結構的任何特定方式的特徵或此類載體和/或信號重分佈結構的任何特定特徵的限制。
實例方法500可以在方塊525處包括在RD結構（例如，如在方塊520處所提供的）上形成高晶粒互連結構。方塊525可以包括以各種方式中的任何一種在RD結構上形成高晶粒互連結構，本文提供了其非限制性實例。
方塊525可以例如與本文討論的任何或所有功能晶粒接收、製造和/或準備（例如，關於圖1的實例方法100的方塊110和第二晶粒互連結構214的形成和/或第一晶粒互連結構213的形成、關於圖3的實例方法347的方塊347和第二晶粒互連結構414的形成等）共享任何或所有特徵（例如，第二晶粒互連結構形成特徵等）。
在圖6B的實例600B中提供了方塊525的各種實例態樣。高互連結構614（和/或其形成）可以與圖2A的第二晶粒互連結構214（和/或其形成）和/或與圖4H-2的第二晶粒互連結構414（和/或其形成）共享任何或所有特徵。
通常，方塊525可以包括在RD結構（例如，如在方塊520處所提供的）上形成高晶粒互連結構。因此，本揭示內容的範圍不應受形成此類高晶粒互連結構的任何特定方式的特徵和/或任何特定類型的高互連結構的特徵的限制。
實例方法500可以在方塊530處包括將連接晶粒安裝到RD結構（例如，如在方塊520處所提供的）。方塊530可以包括以各種方式中的任何一種執行此類安裝（或附接或耦合），本文提供了其非限制性實例。方塊530可以例如與本文討論的任何晶粒附接共享任何或所有特徵（例如，關於圖3所示且在本文討論的實例方法300的方塊325、關於圖1所示且在本文討論的實例方法100的方塊125等）。在圖6C所示的實例600C中呈現了方塊530的各種實例態樣。
方塊530可以例如包括利用晶粒附接黏合劑（例如，膠帶、液體、糊劑等）將連接晶粒616b的背面附接到RD結構646a。儘管在圖6C中示出連接晶粒616b耦合到RD結構646a的介電質層，但是在其它實例實施方案中，可以將連接晶粒616b的背面耦合到導電層（例如，為了增強散熱，提供額外的結構支撐等）。
另外，如本文所討論，本文討論的任何連接晶粒可以是雙面的。在此類實例實施方案中，背面互連結構可以電連接到RD結構646a的對應互連結構（例如，襯墊、連接盤、凸塊等）。
通常，方塊530可以包括將連接晶粒安裝到RD結構（例如，如在方塊520處所提供的）。因此，本揭示的範圍不應受安裝連接晶粒的任何特定方式的特徵的限制。
實例方法500可以在方塊535處包括囊封。方塊535可以包括以各種方式中的任何一種執行此類囊封，本文提供了其非限制性實例。方塊535可以例如與本文討論的其它囊封方塊（或步驟）（例如，與圖1的實例方法100的方塊130、與圖3的實例方法300的方塊330等）共享任何或所有特徵。在圖6D處呈現了方塊535的各種實例態樣。
方塊535可以例如包括執行晶圓（或面板）級模製製程。如本文所討論，在單粒化切割各個模塊之前，本文討論的任何或所有製程步驟可以在面板或晶圓級執行。參考圖6D所示的實例實施方案600D，囊封材料651'可以覆蓋RD結構646a的頂面、高的柱614、連接晶粒互連結構617、連接晶粒616b的頂面（或作用面或前面），以及連接晶粒616b的側面表面的至少部分（或全部）。
儘管囊封材料651'（如圖6D所示）被示為覆蓋高互連結構614的頂端和連接晶粒互連結構617的頂端，但是這些端中的任何一個或全部可以從囊封材料651'暴露（如圖6E所示）。方塊535可以例如包括最初形成囊封材料651’，其中各種互連件的頂端暴露或突出（例如，利用膜輔助模製技術、晶粒密封模製技術等）。替代地，方塊535可以包括形成囊封材料651'，隨後進行減薄（或平坦化或研磨）製程（例如，在方塊540處執行），以使囊封材料651'減薄至足以暴露高互連結構614和連接晶粒互連結構617等中的任一個或全部的頂面。
通常，方塊535可以包括囊封。因此，本揭示內容的範圍不應受執行此類囊封的任何特定方式的特徵或任何特定類型的囊封材料或其配置的特徵的限制。
實例方法500可以在方塊540處包括研磨囊封材料和/或各種互連結構。方塊540可以包括以各種方式中的任何一種執行此類研磨（或任何減薄或平坦化），本文提供了其非限制性實例。在圖6E所示的實例600E中呈現了方塊540的各種實例態樣。方塊540可以例如與本文討論的其它研磨（或減薄或平坦化）方塊（或步驟）共享任何或所有特徵。
如本文所討論，在各種實例實施方案中，囊封材料651'可以最初形成為大於最終所需的厚度，和/或高互連結構614和連接晶粒互連結構617可以最初形成為大於最終所需的厚度。在此類實例實施方案中，可以執行方塊540以研磨（或以其它方式減薄或平坦化）囊封材料651'、高互連結構614和/或連接晶粒互連結構617。在圖6E所示的實例600E中，囊封材料651、高互連結構614和/或連接晶粒互連結構617已經被研磨以產生囊封材料651以及互連結構613和617（如圖6E所示）。研磨的囊封材料651的頂表面、高互連結構614的頂表面和/或連接晶粒互連結構617的頂表面可以例如是共平面的。
應注意的是，在各種實例實施方案中，例如利用使囊封材料651比互連結構614和/或617減薄更多的化學或機械製程，在方塊535處利用膜輔助和/或密封模製製程等，高互連結構614的頂表面和/或連接晶粒互連結構617的頂表面可以從囊封材料651的頂表面突出。
通常，方塊540可以包括研磨（或減薄或平坦化）囊封材料和/或各種互連結構。因此，本揭示內容的範圍不應受執行此類研磨（或減薄或平坦化）的任何特定方式的特徵的限制。
實例方法500可以在方塊545處包括將功能晶粒附接（或耦合或安裝）到高互連結構以及連接晶粒互連結構。方塊545可以包括以各種方式中的任何一種執行此類附接，本文提供了其非限制性實例。方塊545可以例如與本文討論的任何晶粒附接製程共享任何或所有特徵。在圖6F所示的實例600F中呈現了方塊545的各種實例態樣。
例如，第一功能晶粒611a的晶粒互連結構（例如，襯墊、凸塊等）可以機械地且電連接到相應的高互連結構614並連接到相應的連接晶粒互連結構617。類似地，第二功能晶粒612a的晶粒互連結構（例如，襯墊、凸塊等）可以機械地且電連接到相應的高互連結構614並連接到相應的連接晶粒互連結構617。
此類互連結構可以以各種方式中的任何一種來連接。例如，可以通過焊接來執行連接。在實例實施方案中，高晶粒互連結構614、連接晶粒互連結構617和/或第一功能晶粒611a和第二功能晶粒612a的相應互連結構可以包括可被回焊以執行連接的焊料蓋（或其它焊料結構）。此類焊料蓋可以例如通過質量回焊、熱壓接合（TCB）等來回焊。在另一實例實施方案中，可以通過直接的金屬對金屬（例如，銅對銅等）接合而不利用焊料來執行連接。此類連接的實例在2015年12月8日提交的標題為“金屬接合的瞬態界面梯度接合（Transient Interface Gradient Bonding for Metal Bonds）”的第14/963,037號美國專利申請案和在2016年1月6日提交的標題為“具有互鎖金屬對金屬接合的半導體產品和其製造方法（Semiconductor Product with Interlocking Metal-to-Metal Bonds and Method for Manufacturing Thereof）”的第14/989,455號美國專利申請案中提供，所述美國專利申請案中的每一個的全部內容由此以引用的方式併入本文中。可以利用各種技術中的任何一種來將功能晶粒互連結構附接到高互連結構614和連接晶粒互連結構617（例如，質量回焊、熱壓接合（TCB）、直接的金屬對金屬的金屬間接合、導電黏合劑，等）。
如實例實施方案600F所示，連接晶粒616b的第一連接晶粒互連結構617連接到第一功能晶粒611a的相應互連結構，並且連接晶粒616b的第二連接晶粒互連結構617連接到第二功能晶粒612a的相應互連結構。在連接時，連接晶粒616b經由連接晶粒616b的RD結構298在第一功能晶粒611a和第二功能晶粒612a的各種晶粒互連結構之間提供電連接（例如，如圖2B-1的實例200B-4等所示）。
在圖6F所示的實例600F中，高互連結構614的高度可以例如等於（或大於）連接晶粒互連結構217和連接晶粒616b的支撐層290b以及用於將連接晶粒616b附接到RD結構646a的黏合劑或其它構件的組合高度。
通常，方塊545可以包括將功能晶粒附接（或耦合或安裝）到高互連結構以及連接晶粒互連結構。因此，本揭示內容的範圍不應受執行此類附接的任何特定方式的特徵或任何特定類型的附接結構的特徵的限制。
實例方法500可以在方塊550處包括對功能晶粒進行底部填充。方塊550可以包括以各種方式中的任何一種執行此類底部填充，本文提供了其非限制性實例。方塊550可以例如與本文討論的任何底部填充（例如，與圖1的實例方法100的方塊155和/或方塊175、與圖3的實例方法300的方塊355和/或方塊375等）共享任何或所有特徵。在圖6G所示的實例600G中呈現了方塊550的各種實例態樣。
應注意的是，可以在功能晶粒611a和612a與囊封材料651之間施加底部填充物。在利用預施加底部填充物（PUF）的情境中，在耦合功能晶粒之前，可以將此類PUF施加到功能晶粒611a和612a，和/或施加到囊封材料651和/或互連結構614和617的頂部暴露端。
在方塊545處執行的附接之後，方塊550可以包括形成底部填充物（例如，毛細管底部填充物、注入的底部填充物等）。如在圖6G的實例實施方案600G所示，底部填充材料661（例如，本文討論的任何底部填充材料等）可以完全或部分覆蓋功能晶粒611a和612a的底面（例如，如圖6G所示的定向），和/或功能晶粒611a和612a的側面的至少一部分（如果不是全部的話）。底部填充材料661還可以例如覆蓋囊封材料651的頂面的大部分（或全部）。底部填充材料661還可以例如圍繞高互連結構614和連接晶粒互連結構617所附接到的功能晶粒611a和612a的相應互連結構。在其中高互連結構614和/或連接晶粒互連結構617的端部從囊封材料651突出的實例實施方案中，底部填充材料661也可以圍繞此類突出部分。
應注意的是，在實例方法500的各種實例實施方案中，可以跳過在方塊550處執行的底部填充。例如，可以在另一方塊處（例如，在方塊555等處）執行對功能晶粒進行底部填充。又例如，可以完全省略此類底部填充。
通常，方塊550可以包括對功能晶粒進行底部填充。因此，本揭示的範圍不應受執行此類底部填充的任何特定方式的特徵或任何特定類型的底部填充材料的特徵的限制。
實例方法500可以在方塊555處包括囊封。方塊555可以包括以各種方式中的任何一種執行此類囊封，本文提供了其非限制性實例。例如，方塊555可以例如與本文討論的其它囊封方塊（或步驟）（例如，與方塊535、與圖1的實例方法100的方塊130、與圖3的實例方法300的方塊330等）共享任何或所有特徵。
在圖6H所示的實例600H中呈現了方塊555的各種實例態樣。例如，囊封材料652'（和/或其形成）可以與圖2E的囊封材料226'（和/或其形成）、與圖4K的囊封材料426（和/或其形成）、與圖6D的囊封材料651（和/或其形成）等共享任何或所有特徵。
囊封材料652'覆蓋囊封材料651的頂面，覆蓋底部填充物661的側面表面，覆蓋功能晶粒611a和612b的側面表面中的至少一些（如果不是全部的話），覆蓋功能晶粒611a和612b的頂面等。
如本文關於其它囊封材料（例如，圖2E的囊封材料226'等）所討論的，囊封材料652'最初不必形成為覆蓋功能晶粒611a和612a的頂面。例如，方塊555可以包括利用膜輔助模製、密封模製等來形成囊封材料652'。
通常，方塊555可以包括囊封。因此，本揭示的範圍不應受執行此類囊封的任何特定方式的特徵、任何特定類型的囊封材料的特徵等的限制。
實例方法500可以在方塊560處包括研磨（或以其它方式減薄或平坦化）囊封材料。方塊560可以包括以各種方式中的任何一種執行此類研磨（或任何減薄或平坦化製程），本文提供了其非限制性實例。例如，方塊560可以例如與本文討論的其它研磨（或減薄）方塊（或步驟）（例如，與圖1的實例方法100的方塊135、與圖3的實例方法300的方塊335、與方塊540等）共享任何或所有特徵。
在圖6I所示的實例600I中呈現了方塊560的各種實例態樣。實例研磨的（或減薄或平坦化的等）囊封材料652（和/或其形成）可以與圖2F的囊封材料226（和/或其形成）、與圖4F的囊封材料426（和/或其形成）、與圖6E的囊封材料651（和/或其形成）等共享任何或所有特徵。
方塊560可以例如包括研磨囊封材料652和/或功能晶粒611a和612a，使得囊封材料652的頂表面與功能晶粒611a的頂表面和/或與功能晶粒612a的頂表面共平面。
通常，方塊560可以包括研磨（或以其它方式減薄或平坦化）囊封材料。因此，本揭示的範圍不應受執行此類研磨（或減薄或平坦化）的任何特定方式的特徵的限制。
實例方法500可以在方塊565處包括去除載體。方塊565可以包括以各種方式中的任何一種去除載體，本文提供了其非限制性實例。例如，方塊565可以與本文討論的任何載體去除製程（例如，與圖1的實例方法100的方塊145和/或方塊160、與圖3的實例方法300的方塊345和/或方塊360等）共享任何或所有特徵。在圖6J的實例600J中示出了方塊565的各種實例態樣。
例如，圖6J的實例600J示出去除了第一載體621a（例如，與圖6I的實例600I相比）。方塊565可以包括以各種方式中的任何一種（例如，研磨、蝕刻、化學機械平坦化、剝離、剪切、熱釋放或雷射釋放等）執行此類載體去除。又例如，如果例如在方塊520處在RD結構646a的形成期間利用了黏合劑層，則方塊565可以包括去除黏合劑層。
應注意，在各種實例實施方案中，如本文關於圖1和3的實例方法100和300所示和所討論的，可以利用第二載體（例如，耦合到囊封材料652和/或耦合到功能晶粒611a和612a）。在其它實例實施方案中，可以利用各種工具結構代替載體。
通常，方塊565可以包括去除載體。因此，本揭示內容的範圍不應受去除載體的任何特定方式的特徵或任何特定類型的載體的特徵的限制。
實例方法500可以在方塊570處包括完成信號重分佈（RD）結構。 方塊570可以包括以各種方式中的任何一種完成RD結構，本文提供了其非限制性實例。方塊570可以例如與方塊520（例如，關於方塊520的RD結構形成態樣）共享任何或所有特徵。在圖6K所示的實例600K中示出了方塊570的各種態樣。
如本文所討論，例如，關於方塊520，可以在僅形成所需RD結構的一部分的情況下已經（但不必已經）接收（或製造或準備）載體。在此類實例情境中，方塊570可以包括完成RD結構的形成。
參考圖6K，方塊570可以包括在RD結構的第一部分646a（例如，在方塊520處已經接收或製造或準備RD結構的第一部分646a）上形成RD結構的第二部分646b。方塊570可以例如包括以與形成RD結構的第一部分646a相同的方式形成RD結構的第二部分646b。
應注意，在各種實施方案中，RD結構的第一部分646a和RD結構的第二部分646b可以利用不同的材料和/或不同的製程形成。例如，RD結構的第一部分646a可以利用無機介電質層形成，而RD結構的第二部分646b可以利用有機介電質層形成。又例如，RD結構的第一部分646a可以形成為具有較細的間距（或較細的跡線等），而RD結構的第二部分646b可以形成為具有較粗的間距（或較粗的跡線等）。又例如，RD結構的第一部分646a可以利用後段製程（BEOL）半導體晶圓製造（fab）製程形成，而RD結構的第二部分646b可以利用後fab電子裝置封裝製程形成。另外，RD結構的第一部分646a和RD結構的第二部分646b可以形成在不同的地理位置處。
與RD結構的第一部分646a一樣，RD結構的第二部分646b可以具有任意數量的介電質層和/或導電層。
如本文所討論，可以在RD結構646b上形成互連結構。在此類實例實施方案中，方塊565可以包括在暴露的襯墊上形成凸塊下金屬化物（UBM），以增強此類互連結構的形成（或附接）。
通常，方塊570可以包括完成信號重分佈（RD）結構。因此，本揭示內容的範圍不應受形成信號重分佈結構的任何特定方式的特徵或任何特定類型的信號分佈結構的特徵的限制。
實例方法500可以在方塊575處包括在重分佈結構上形成互連結構。方塊575可以包括以各種方式中的任何一種形成互連結構，本文提供了其非限制性實例。例如，方塊575可以與本文討論的任何互連結構形成共享任何或所有特徵。
在圖6L所示的實例600L中呈現了方塊575的各種實例態樣。實例互連結構652（例如，封裝互連結構等）可以包括各種互連結構中的任何一種的特徵。例如，封裝互連結構652可以包括導電球（例如，焊球等）、導電凸塊、導電柱、引線等。
方塊575可以包括以各種方式中的任何一種形成互連結構652。例如，可以將互連結構652黏貼和/或印刷在RD結構646b上（例如，黏貼和/或印刷到其相應的襯墊651和/或UBM），然後進行回焊。又例如，互連結構652（例如，導電球、導電凸塊、柱、引線等）可以在附接之前預先形成，然後例如經過回焊、電鍍、用環氧樹脂膠合、引線接合等附接到RD結構646b（例如，附接到其相應的襯墊651）。
應注意的是，如上所述，RD結構646b的襯墊651可以由凸塊下金屬（UBM）或任何金屬化物形成以輔助互連結構652的形成（例如，構建、附接、耦合、沉積等）。例如，可以在方塊570和/或方塊575處執行此類UBM形成。
通常，方塊575可以包括在重分佈結構上形成互連結構。因此，本揭示的範圍不應受形成此類互連結構的任何特定方式的特徵或互連結構的任何特定特徵的限制。
實例方法500可以在方塊580處包括單粒化切割。方塊580可以包括以各種方式中的任何一種執行此類單粒化切割，本文討論了其非限制性實例。方塊580可以例如與本文討論的任何單粒化切割（例如，如關於圖1的實例方法100的方塊165所討論、如關於圖3的實例方法300的方塊365所討論等）共享任何或所有特徵。
在圖6M所示的實例600M中呈現了方塊580的各種實例態樣。單粒化切割的結構（例如，對應於囊封材料部分652a）可以例如與圖2L的單粒化切割的結構（例如，對應於兩個囊封材料部分226a和226b）、與圖4L的單粒化切割的結構（例如，對應於兩個囊封材料部分426a和426b）等共享任何或所有特徵。
通常，方塊580可以包括單粒化切割。因此，本揭示的範圍不應受單粒化切割的任何特定方式的特徵的限制。
實例方法500可以在方塊590處包括執行繼續處理。此類繼續處理可以包括各種特徵中的任何一種，本文提供了其非限制性實例。例如，方塊590可以與圖1的實例方法100的方塊190、與圖3的實例方法300的方塊390等共享任何或所有特徵。
例如，方塊590可以包括將實例方法500的執行流程返回到其任何方塊。又例如，方塊590可以包括將實例方法500的執行流程引導到本文討論的任何其它方法方塊（或步驟）（例如，關於圖1的實例方法100、圖3的實例方法300、圖7的實例方法700等）。
又例如，如圖2O的實例200O、圖2P的實例200P和圖2Q的實例200Q所示，方塊590可以包括形成囊封材料和/或底部填充物（或跳過形成囊封材料和/或底部填充物）。
如本文所討論，功能晶粒和連接晶粒可以例如以多晶片模塊配置安裝到基板。在圖9和10中示出此類配置的非限制性實例。
圖7示出根據本揭示的各種態樣的製造電子裝置的實例方法700的流程圖。實例方法700可以例如與本文討論的任何其它實例方法（例如，圖1的實例方法100、圖3的實例方法300、圖5的實例方法500等）共享任何或所有特徵。圖8A-8N示出的橫截面圖示出根據本揭示的各種態樣的實例電子裝置（例如，半導體封裝等）和製造實例電子裝置的實例方法。圖8A-8N可以例如以圖7的方法700的各個方塊（或步驟）示出實例電子裝置。現將一起討論圖7和8A-8N。應注意的是，在不脫離本揭示的範圍的情況下，方法700的實例方塊的順序可以變化。在實例實施方案中，可以認為圖7的方法700與圖5的方法相似，但是增加了用於形成第二重分佈結構的方塊742。
實例方法700可以在方塊705處開始執行。方法700可以響應於各種原因或條件中的任何一種而開始執行，本文提供了其非限制性實例。例如，方法700可以響應於從一個或多個上游和/或下游製造站接收的一個或多個信號、響應於來自中央製造線控制器的信號等而開始自動執行。又例如，方法700可以響應於操作員命令開始而開始執行。另外，例如，方法700可以響應於從本文討論的任何其它方法方塊（或步驟）接收到執行流程而開始執行。
實例方法700可以在方塊710處包括接收、製造和/或準備多個功能晶粒。方塊710可以包括以各種方式中的任何一種接收、製造和/或準備多個功能晶粒，本文提供了其非限制性實例。例如，方塊710可以與圖5所示且在本文討論的實例方法500的方塊510、與圖3所示且在本文討論的實例方法300的方塊310等共享任何或所有特徵。在圖4A所示的實例400A-1到400A-4中呈現了方塊710的各種態樣。應注意的是，方塊710還可以例如與圖1所示且在本文討論的實例方法100的方塊110共享任何或所有特徵。
如圖8A-8N中的許多圖所示的功能晶粒811a和812a（和/或其形成）可以例如與功能晶粒611a和612a（和/或其形成）、功能晶粒411和412（和/或其形成）、功能晶粒211和212（和/或其形成）等共享任何或所有特徵。例如但不限於，功能晶粒811a和812a可以包括各種電子部件（例如，被動電子部件、主動電子部件、裸晶粒或部件、封裝晶粒或部件等）中的任何一種的特徵。
通常，方塊710可以包括接收、製造和/或準備多個功能晶粒。因此，本揭示內容的範圍不應受執行此類接收和/或製造的任何特定方式的特徵的限制，也不受此類功能晶粒的任何特定特徵的限制。
實例方法700可以在方塊715處包括接收、製造和/或準備連接晶粒。方塊715可以包括以各種方式中的任何一種接收、製造和/或準備多個連接晶粒，本文提供了其非限制性實例。例如，方塊715可以與圖1所示且在本文討論的實例方法100的方塊115共享任何或所有特徵。在圖2B-1到2B-2所示的實例200B-1和200B-7中呈現了方塊715的各種實例態樣。應注意，方塊715還可以例如與圖3所示且在本文討論的實例方法100的方塊315、與圖5中所示的實例方法500的方塊515等共享任何或所有特徵。
如圖8A-8N中的許多圖所示的連接晶粒816b和連接晶粒互連結構817（和/或其形成）可以例如與圖2B-1到2B-2的連接晶粒216b和連接晶粒互連結構217（和/或其形成）共享任何或所有特徵。
應注意，連接晶粒互連結構817（和/或其形成）可以例如與第一晶粒互連結構213（和/或其形成）共享任何或所有特徵。例如，在實例實施方案中，代替在功能晶粒211/212上形成如圖2A的第一晶粒互連結構213之類的第一晶粒互連結構，可以在連接晶粒816b上形成相同或相似的連接晶粒互連結構817。
通常，方塊715可以包括接收、製造和/或準備連接晶粒。因此，本揭示的範圍不應受此類接收、製造和/或準備的任何特定方式的特徵或此類連接晶粒的任何特定特徵的限制。
實例方法700可以在方塊720處包括接收、製造和/或準備其上具有信號重分佈（RD）結構（或分佈結構）的載體。方塊720可以包括以各種方式中的任何一種執行此類接收、製造和/或準備，本文提供了其非限制性實例。
方塊720可以例如與本文討論的任何或所有載體接收、製造和/或準備（例如，關於圖1的實例方法100的方塊120、關於圖3的實例方法300的方塊320、關於圖5的實例方法500的方塊520等）共享任何或所有特徵。在圖8A的實例800A中提供了方塊720的各種實例態樣。
如本文所討論，本文討論的任何或所有載體可以例如僅包括塊狀材料（例如，塊狀矽、塊狀玻璃、塊狀金屬等）。任何或所有此類載體還可以在塊狀材料上（或代替塊狀材料）包括信號重分佈（RD）結構。方塊720提供了此類載體的接收、製造和/或準備的實例。
方塊720可以包括以各種方式中的任何一種在塊狀載體821a上形成RD結構846a，本文呈現了其非限制性實例。在實例實施方案中，一個或多個介電質層和一個或多個導電層可以形成為將電連接橫向地和/或垂直地分佈到垂直互連結構814（稍後形成），所述垂直互連結構將最終連接到第二重分佈結構896和/或功能晶粒811和812（稍後連接）。因此，RD結構846a可以是無芯的。然而，應注意的是，在各種替代實施方案中，RD結構846a可以是有芯結構。
圖8A示出其中RD結構846a包括三個介電質層847和三個導電層848的實例。此類層數僅僅是實例，並且本揭示的範圍不限於此。在另一實例實施方案中，RD結構846a可以僅包括單個介電質層847和單個導電層848，兩個介電質層和兩個導電層等。實例重分佈（RD）結構846a形成在塊狀載體821a材料上。
介電質層847可以由任何的各種材料（例如，Si 3N 4、SiO 2、SiON、PI、BCB、PBO、WPR、環氧樹脂或其它絕緣材料）形成。可以利用各種製程（例如，PVD、CVD、印刷、旋塗、噴塗、燒結、熱氧化等）中的任何一種來形成介電質層847。介電質層847可以例如被圖案化以暴露各種表面（例如，暴露導電層848的下部跡線或襯墊等）。
導電層848可以由各種材料（例如，銅、銀、金、鋁、鎳、其組合、其合金等）中的任何一種形成。可以利用各種製程（例如，電解電鍍、無電電鍍、CVD、PVD等）中的任何一種來形成導電層848。
重分佈結構846a可以例如包括在其外表面處暴露（例如，在實例800A的頂表面處暴露）的導體。此類暴露的導體可以例如用於晶粒互連結構的附接（或形成）（例如，在方塊725等處）。在此類實施方案中，暴露的導體可以包括襯墊，並且可以例如包括在其上形成的凸塊下金屬（UBM），以增強晶粒互連結構的附接（或形成）。此類凸塊下金屬可以例如包括一層或多層的Ti、Cr、Al、TiW、TiN或其它導電材料。
在2015年8月11日提交的標題為“半導體封裝和其製造方法（SEMICONDUCTOR PACKAGE AND FABRICATING METHOD THEREOF）”的第14/823,689號美國專利申請案；以及標題為“半導體裝置和其製造方法（SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF）”的第8,362,612號美國專利案中提供了實例重分佈結構和/或其形成；以上申請中的每一個由此以全文引用的方式併入本文中。
重分佈結構846a可以例如執行至少一些電連接的扇出重分佈，例如將到（將要形成的）垂直互連結構814的至少一部分的電連接橫向地移動到將經由此類垂直互連結構814附接的功能晶粒811和812的覆蓋區之外的位置。又例如，重分佈結構846a可以執行至少一些電連接的扇入重分佈，例如將到（將要形成的）垂直互連結構814的至少一部分的電連接橫向地移動到（待連接的）連接晶粒816b的覆蓋區內和/或到（待連接的）功能晶粒811和812的覆蓋區內部的位置。重分佈結構846a還可以例如提供功能晶粒811和812之間的各種信號的連通性（例如，除了由連接晶粒816b提供的連接之外）。
在各種實例實施方案中，方塊720可以包括僅形成整個RD結構846的第一部分846a，其中可以在稍後（例如，在方塊770處）形成整個RD結構846的第二部分846b。
通常，方塊720可以包括接收、製造和/或準備其上具有信號重分佈（RD）結構的載體。因此，本揭示的範圍不應受製造此類載體和/或信號重分佈結構的任何特定方式的特徵或此類載體和/或信號重分佈結構的任何特定特徵的限制。
實例方法700可以在方塊725處包括在RD結構（例如，如在方塊720處所提供的）上形成垂直互連結構。方塊725可以包括以各種方式中的任何一種在RD結構上形成垂直互連結構，本文提供了其非限制性實例。應注意，垂直互連結構在本文中也可以被稱為高凸塊、高柱、高支柱、晶粒互連結構、功能晶粒互連結構等。
方塊725可以例如與本文討論的任何或所有功能晶粒接收、製造和/或準備（例如，關於圖1的實例方法100的方塊110和第二晶粒互連結構214的形成和/或第一晶粒互連結構213的形成、關於圖3的實例方法347的方塊347和第二晶粒互連結構414的形成、關於圖5的實例方法500的方塊525等）共享任何或所有特徵（例如，第二晶粒互連結構形成特徵等）。
在圖8B的實例800B中提供了方塊725的各種實例態樣。垂直互連結構814（和/或其形成）可以與圖2A的第二晶粒互連結構214（和/或其形成）和/或與圖4H-2的第二晶粒互連結構414（和/或其形成）共享任何或所有特徵。另外，垂直互連結構814（和/或其形成）可以與圖6B的互連結構614（和/或其形成）共享任何或所有特徵。
通常，方塊725可以包括在RD結構（例如，如在方塊720處所提供的）上形成垂直互連結構。因此，本揭示的範圍不應受形成此類垂直互連結構的任何特定方式的特徵和/或任何特定類型的垂直互連結構的特徵的限制。
實例方法700可以在方塊730處包括將連接晶粒安裝到RD結構（例如，如在方塊720處所提供的）。方塊730可以包括以各種方式中的任何一種執行此類安裝（或附接或耦合），本文提供了其非限制性實例。方塊730可以例如與本文討論的任何晶粒附接共享任何或所有特徵（例如，關於圖5所示且在本文討論的實例方法500的方塊530、關於圖3所示且在本文討論的實例方法300的方塊325、關於圖1所示且在本文討論的實例方法100的方塊125等）。在圖8C所示的實例800C中呈現了方塊730的各種實例態樣。
方塊730可以例如包括利用晶粒附接黏合劑（例如，膠帶、液體、糊劑等）將連接晶粒816b的背面附接到RD結構846a。儘管在圖8C中示出連接晶粒816b耦合到RD結構846a的介電質層，但是在其它實例實施方案中，可以將連接晶粒816b的背面耦合到導電層（例如，為了增強散熱、提供額外的結構支撐等）。
另外，如本文所討論，本文討論的任何連接晶粒可以是雙面的。在此類實例實施方案中，背面互連結構可以電連接到RD結構846a的對應互連結構（例如，襯墊、連接盤、凸塊等）。
通常，方塊730可以包括將連接晶粒安裝到RD結構（例如，如在方塊720處所提供的）。因此，本揭示的範圍不應受安裝連接晶粒的任何特定方式的特徵的限制。
實例方法700可以在方塊735處包括囊封。方塊735可以包括以各種方式中的任何一種執行此類囊封，本文提供了其非限制性實例。例如，方塊735可以例如與本文討論的其它囊封方塊（或步驟）（例如，與圖1的實例方法100的方塊130、與圖3的實例方法300的方塊330、與圖5的實例方法500的方塊530等）共享任何或所有特徵。在圖8D處呈現了方塊735的各種實例態樣。
方塊735可以例如包括執行晶圓（或面板）級模製製程。如本文所討論，在單粒化切割各個模塊之前，本文討論的任何或所有製程步驟可以在面板或晶圓級執行。參考圖8D所示的實例實施方案800D，囊封材料851'可以覆蓋RD結構846a的頂面、垂直互連結構814、連接晶粒互連結構817、連接晶粒816b的頂面（或主動面或正面），以及連接晶粒816b的側面表面的至少部分（或全部）。
儘管囊封材料851’（如圖8D所示）被示為覆蓋垂直互連結構814的頂端和連接晶粒互連結構817的頂端，但是這些端中的任何一個或全部可以從囊封材料851’暴露（如圖8E所示）。方塊735可以例如包括最初形成囊封材料851’，其中各種互連件的頂端暴露或突出（例如，利用膜輔助模製技術、晶粒密封模製技術等）。替代地，方塊735可以包括形成囊封材料851’，隨後進行減薄（或平坦化或研磨）製程（例如，在方塊740處執行），以使囊封材料851’減薄至足以暴露垂直互連結構814和連接晶粒互連結構817等中的任一個或全部的頂面。
通常，方塊735可以包括囊封。因此，本揭示內容的範圍不應受執行此類囊封的任何特定方式的特徵或任何特定類型的囊封材料或其配置的特徵的限制。
實例方法700可以在方塊740處包括研磨囊封材料和/或各種互連結構。方塊740可以包括以各種方式中的任何一種執行此類研磨（或任何減薄或平坦化），本文提供了其非限制性實例。在圖8E所示的實例800E中呈現了方塊740的各種實例態樣。方塊740可以例如與本文討論的其它研磨（或減薄或平坦化）方塊（或步驟）共享任何或所有特徵。
如本文所討論，在各種實例實施方案中，囊封材料851’可以最初形成為大於最終所需的厚度，和/或垂直互連結構814和連接晶粒互連結構817可以最初形成為大於最終所需的厚度。在此類實例實施方案中，可以執行方塊740以研磨（或以其它方式減薄或平坦化）囊封材料851’、垂直互連結構814和/或連接晶粒互連結構817。在圖8E所示的實例800E中，囊封材料851、垂直互連結構814和/或連接晶粒互連結構817已經被研磨以產生囊封材料851和垂直互連結構814以及連接晶粒互連結構817（如圖8E所示）。研磨的囊封材料851的頂表面、垂直互連結構814的頂表面和/或連接晶粒互連結構817的頂表面可以例如是共平面的。
應注意的是，在各種實例實施方案中，例如利用使囊封材料851比垂直互連結構814和/或連接晶粒互連結構817減薄更多的化學或機械製程，在方塊735處利用膜輔助和/或密封模製製程等，垂直互連結構814的頂表面和/或連接晶粒互連結構817的頂表面可以從囊封材料851的頂表面突出。
通常，方塊740可以包括研磨（或減薄或平坦化）囊封材料和/或各種互連結構。因此，本揭示內容的範圍不應受執行此類研磨（或減薄或平坦化）的任何特定方式的特徵的限制。
實例方法700可以在方塊742處包括形成第二信號重分佈（RD）結構（或分佈結構）。方塊742可以包括以各種方式中的任何一種執行此類形成，本文提供了其非限制性實例。
方塊742可以例如與本文討論的任何或所有信號分佈結構形成（例如，關於圖1的實例方法100的方塊120、關於圖3的實例方法300的方塊320、關於圖5的實例方法500的方塊520、關於方塊720等）共享任何或所有特徵。在圖8F的實例800F中提供了方塊742的各種實例態樣。
如本文所討論，由方塊740產生的實例結構800E可以包括頂表面，所述頂表面包括囊封材料851的頂表面、垂直互連結構814和/或連接晶粒互連結構817的暴露的頂端表面、垂直互連結構814和/或連接晶粒互連結構817的暴露的頂部側表面等。方塊742可以例如包括在任何或所有此類表面上形成第二信號重分佈結構。
方塊742可以包括以各種方式中的任何一種例如在結構800E的頂部上形成第二RD結構，本文呈現了其非限制性實例。在實例實施方案中，一個或多個介電質層和一個或多個導電層可以形成為將垂直互連結構814和/或連接晶粒互連結構817之間的電連接橫向地和/或垂直地分佈到安裝在其中的電部件（例如，分佈到例如晶粒811和812的半導體晶粒、被動電部件、屏蔽部件等）。圖8F示出其中第二RD結構896包括三個介電質層897和三個導電層898的實例。此類層數僅僅是實例，並且本揭示的範圍不限於此。在另一實例實施方案中，第二RD結構896可以僅包括單個介電質層897和單個導電層898，兩個介電質層和兩個導電層等。因此，第二RD結構896可以是無芯的。然而，應注意的是，在各種替代實施方案中，第二RD結構896可以是有芯結構。在另一實例實施方案中，第二重分佈（或分佈）結構896可以僅包括單個垂直金屬結構（例如，一層或多層），例如凸塊下金屬化結構。
介電質層897可以由任何的各種材料（例如，Si3N4、SiO2、SiON、PI、BCB、PBO、WPR、環氧樹脂或其它絕緣材料）形成。可以利用各種製程（例如，PVD、CVD、印刷、旋塗、噴塗、燒結、熱氧化等）中的任何一種來形成介電質層897。介電質層897可以例如被圖案化以暴露各種表面（例如，暴露導電層898的下部跡線或襯墊等）。
導電層898可以由各種材料（例如，銅、銀、金、鋁、鎳、其組合、其合金等）中的任何一種形成。可以利用各種製程（例如，電解電鍍、無電電鍍、CVD、PVD等）中的任何一種來形成導電層898。
第二RD結構896可以例如包括在其外表面處暴露（例如，在實例800F的頂表面處暴露）的導體。此類暴露的導體可以例如用於電部件和/或其附接結構的附接（或形成）（例如，在方塊745等處）。此類暴露的導體可以例如包括襯墊結構、凸塊下金屬化結構等。在此類實施方案中，暴露的導體可以包括襯墊，並且可以例如包括在其上形成的凸塊下金屬（UBM），以增強部件和/或其互連結構的附接（或形成）。此類凸塊下金屬可以例如包括一層或多層的Ti、Cr、Al、TiW、TiN或其它導電材料。
在2015年8月11日提交的標題為“半導體封裝和其製造方法（SEMICONDUCTOR PACKAGE AND FABRICATING METHOD THEREOF）”的第14/823,689號美國專利申請案；以及標題為“半導體裝置和其製造方法（SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF）”的第8,362,612號美國專利案中提供了實例重分佈結構和/或其形成；以上申請中的每一個由此以全文引用的方式併入本文中。
第二RD結構896可以例如執行至少一些電連接或信號的扇出重分佈，將電連接或信號從連接晶粒互連結構817和/或垂直互連結構814（附接到第二RD結構896的底面）的至少一部分橫向地移動到連接晶粒互連結構817（或連接晶粒816b）和/或垂直互連結構814的覆蓋區之外的位置。又例如，第二RD結構896可以執行至少一些電連接或信號的扇入重分佈，將電連接或信號從連接晶粒互連結構817和/或垂直互連結構814的至少一部分橫向地移動到連接晶粒互連結構817（或連接晶粒816b）和/或垂直互連結構814的覆蓋區內部的位置。第二RD結構896還可以例如提供功能晶粒811與812之間的各種信號的連通性（例如，除了由連接晶粒816b提供的連接之外、除了由RD結構846a提供的連接之外等）。
儘管實例方塊742已描述為逐層形成第二RD結構，但是應注意，可以以預形成的格式接收第二RD結構且接著在方塊742處附接（例如，焊接、用環氧樹脂膠合等）第二RD結構。
通常，方塊742可以包括形成第二重分佈（RD）結構。因此，本揭示的範圍不應受製造此類載體和/或信號重分佈結構的任何特定方式的特徵或此類載體和/或信號重分佈結構的任何特定特徵的限制。
實例方法700可以在方塊745處包括將功能晶粒附接（或耦合或安裝）到第二重分佈（RD）結構（例如，如在方塊742處形成的）。方塊745可以包括以各種方式中的任何一種執行此類附接，本文提供了其非限制性實例。方塊745可以例如與本文討論的任何晶粒附接製程共享任何或所有特徵。在圖8G所示的實例800G中呈現了方塊745的各種實例態樣。
例如，第一功能晶粒811a的晶粒互連結構（例如，襯墊、凸塊等）可以機械地且電連接到第二RD結構896的相應導體（例如，襯墊、凸塊下金屬、暴露的跡線等）。例如，第一功能晶粒811a的晶粒互連結構可以通過第二RD結構896的導體電連接到相應的垂直互連結構814和/或電連接到相應的連接晶粒互連結構817。類似地，第二功能晶粒812a的晶粒互連結構（例如，襯墊、凸塊等）可以機械地且電連接到第二RD結構896的相應導體（例如，襯墊、凸塊下金屬、暴露的跡線等）。例如，第二功能晶粒812a的晶粒互連結構可以通過第二RD結構896的導體電連接到相應的垂直互連結構814和/或電連接到相應的連接晶粒互連結構817。
功能晶粒的此類互連結構可以以各種方式中的任何一種來連接。例如，可以通過焊接來執行連接。在實例實施方案中，功能晶粒811a和812a的互連結構可以包括可以通過質量回焊、熱壓接合（TCB）等進行回焊的焊料蓋（或其它焊料結構）。類似地，第二RD結構896的襯墊或凸塊下金屬可以已經形成有（例如，在方塊742處）可以通過質量回焊、熱壓接合（TCB）等進行回焊的焊料蓋（或其它焊料結構）。在另一實例實施方案中，可以通過直接的金屬對金屬（例如，銅對銅等）接合而不利用焊料和/或通過利用一個或多個中間的非焊料金屬層來執行連接。此類連接的實例在2015年12月8日提交的標題為“金屬接合的瞬態界面梯度接合（Transient Interface Gradient Bonding for Metal Bonds）”的第14/963,037號美國專利申請案和在2016年1月6日提交的標題為“具有互鎖金屬對金屬接合的半導體產品和其製造方法（Semiconductor Product with Interlocking Metal-to-Metal Bonds and Method for Manufacturing Thereof）”的第14/989,455號美國專利申請案中提供，所述美國專利申請案中的每一個的全部內容由此以引用的方式併入本文中。可以利用各種技術中的任何一種來將功能晶粒互連結構附接到第二RD結構896（例如，質量回焊、熱壓接合（TCB）、直接的金屬對金屬的金屬間接合、導電黏合劑，等）。
如實例實施方案800G所示，連接晶粒816b的第一連接晶粒互連結構817通過第二RD結構896連接到第一功能晶粒811a的相應互連結構，並且連接晶粒816b的第二連接晶粒互連結構817通過第二RD結構896連接到第二功能晶粒812a的相應互連結構。在連接時，連接晶粒816b（例如，與第二RD結構896結合）經由連接晶粒816b的RD結構298在第一功能晶粒811a和第二功能晶粒812a的各種晶粒互連結構之間提供電連接（例如，如圖2B-1的實例200B-4等所示）。
在圖8F所示的實例800G中，垂直互連結構814的高度可以例如等於（或大於）連接晶粒互連結構217和連接晶粒816b的支撐層290b以及用於將連接晶粒816b附接到RD結構846a的黏合劑或其它構件的組合高度。因此，第二RD結構896可以例如包括大致平面的下面、大致均勻的厚度和大致平面的上面。
通常，方塊745可以包括將功能晶粒附接（或耦合或安裝）到第二RD結構。因此，本揭示的範圍不應受執行此類附接的任何特定方式的特徵或任何特定類型的附接結構的特徵的限制。
實例方法700可以在方塊750處包括對功能晶粒進行底部填充。方塊750可以包括以各種方式中的任何一種執行此類底部填充，本文提供了其非限制性實例。方塊750可以例如與本文討論的任何底部填充（例如，與圖1的實例方法100的方塊155和/或方塊175、與圖3的實例方法300的方塊355和/或方塊375、與圖5的實例方法500的方塊550等）共享任何或所有特徵。在圖8H所示的實例800H中呈現了方塊750的各種實例態樣。
應注意，可以在功能晶粒811a和812a與第二RD結構896之間施加底部填充物。在利用預施加底部填充物（PUF）的情境中，在耦合功能晶粒811a和812a之前，可以將此類PUF施加到功能晶粒811a和812a，和/或施加到第二RD結構896和/或第二RD結構896的頂部暴露導體（例如，襯墊、凸塊下金屬化物、暴露的跡線等）。
在方塊745處執行的附接之後，方塊750可以包括形成底部填充物（例如，毛細管底部填充物、注入的底部填充物等）。如在圖8H的實例實施方案800H所示，底部填充材料861（例如，本文討論的任何底部填充材料等）可以完全或部分覆蓋功能晶粒811a和812a的底面（例如，如圖8H所示的定向），和/或功能晶粒811a和812a的側面的至少一部分（如果不是全部的話）。底部填充材料861還可以例如覆蓋第二RD結構896的頂面的大部分（或全部）。底部填充材料861還可以例如圍繞第二RD結構896的相應互連結構（例如，襯墊、連接盤、跡線、凸塊下金屬化物等）所附接到的功能晶粒811a和812a的相應互連結構（例如，襯墊、凸塊等）。在其中第二RD結構896的互連結構的端部從第二RD結構896的頂表面（例如，頂部介電質層表面）突出的實例實施方案中，底部填充材料861也可以圍繞此類突出部分。
應注意的是，在實例方法700的各種實例實施方案中，可以跳過在方塊750處執行的底部填充。例如，可以在另一方塊處（例如，在方塊755等處）執行對功能晶粒進行底部填充。又例如，可以完全省略此類底部填充。
通常，方塊750可以包括對功能晶粒進行底部填充。因此，本揭示的範圍不應受執行此類底部填充的任何特定方式的特徵或任何特定類型的底部填充材料的特徵的限制。
實例方法700可以在方塊755處包括囊封。方塊755可以包括以各種方式中的任何一種執行此類囊封，本文提供了其非限制性實例。例如，方塊755可以例如與本文討論的其它囊封方塊（或步驟）（例如，與方塊735、與圖1的實例方法100的方塊130、與圖3的實例方法300的方塊330、與圖5的實例方法500的方塊535和555等）共享任何或所有特徵。
在圖8I所示的實例800I中呈現了方塊755的各種實例態樣。例如，囊封材料852’（和/或其形成）可以與圖2E的囊封材料226'（和/或其形成）、與圖4K的囊封材料426（和/或其形成）、與圖6D和6H的囊封材料651和652’（和/或其形成）、與圖8E的囊封材料851等共享任何或所有特徵。
囊封材料852'覆蓋第二RD結構896的頂面，覆蓋底部填充物861的側面表面，覆蓋底部填充物861的頂表面（例如，在晶粒811a與812a之間），覆蓋功能晶粒811a和812a的側面表面的至少一些（如果不是全部的話），覆蓋功能晶粒811a和812a的頂面等。在其它實例中，囊封材料852'可以代替底部填充物861，因此在功能晶粒811a和/或812a與第二RD結構896之間提供底部填充物。
如本文關於其它囊封材料（例如，圖2E的囊封材料226'等）所討論的，囊封材料852’最初不必形成為覆蓋功能晶粒811a和812a的頂面。例如，方塊755可以包括利用膜輔助模製、密封模製等來形成囊封材料852’。
通常，方塊755可以包括囊封。因此，本揭示內容的範圍不應受執行此類囊封的任何特定方式的特徵、任何特定類型的囊封材料的特徵等的限制。
實例方法700可以在方塊760處包括研磨（或以其它方式減薄或平坦化）囊封材料。方塊760可以包括以各種方式中的任何一種執行此類研磨（或任何減薄或平坦化製程），本文提供了其非限制性實例。例如，方塊760可以例如與本文討論的其它研磨（或減薄）方塊（或步驟）（例如，與圖1的實例方法100的方塊135、與圖3的實例方法300的方塊335、與圖5的實例方法500的方塊540和555、與方塊735等）共享任何或所有特徵。
在圖8J所示的實例800J中呈現了方塊760的各種實例態樣。實例研磨的（或減薄或平坦化的等）囊封材料852（和/或其形成）可以與圖2F的囊封材料226（和/或其形成）、與圖4F的囊封材料426（和/或其形成）、與圖6E和6I的囊封材料651和652（和/或其形成）、與囊封材料851等共享任何或所有特徵。
方塊760可以例如包括研磨囊封材料852和/或功能晶粒811a和812a，使得囊封材料852的頂表面與功能晶粒811a的頂表面和/或與功能晶粒812a的頂表面共平面。
通常，方塊760可以包括研磨（或以其它方式減薄或平坦化）囊封材料。因此，本揭示的範圍不應受執行此類研磨（或減薄或平坦化）的任何特定方式的特徵的限制。
實例方法700可以在方塊765處包括去除載體。方塊765可以包括以各種方式中的任何一種去除載體，本文提供了其非限制性實例。例如，方塊765可以與本文討論的任何載體去除製程（例如，與圖1的實例方法100的方塊145和/或方塊160、與圖3的實例方法300的方塊345和/或方塊360、與圖5的實例方法500的方塊565等）共享任何或所有特徵。在圖8K的實例800K中示出了方塊765的各種實例態樣。
例如，圖8K的實例800K示出去除了第一載體821a（例如，與圖8J的實例800J相比）。方塊765可以包括以各種方式中的任何一種（例如，研磨、蝕刻、化學機械平坦化、剝離、剪切、熱釋放或雷射釋放等）執行此類載體去除。又例如，如果例如在方塊720處在RD結構846a的形成期間利用了黏合劑層，則方塊765可以包括去除黏合劑層。
應注意，在各種實例實施方案中，如本文關於圖1和3的實例方法100和300所示和所討論的，可以利用第二載體（例如，耦合到囊封材料852和/或耦合到功能晶粒811a和812a）。在其它實例實施方案中，可以利用各種工具結構代替載體。
通常，方塊765可以包括去除載體。因此，本揭示的範圍不應受去除載體的任何特定方式的特徵或任何特定類型的載體的特徵的限制。
實例方法700可以在方塊770處包括完成信號重分佈（RD）結構（例如，如果在方塊820處沒有完全形成RD結構846a）。方塊770可以包括以各種方式中的任何一種完成RD結構，本文提供了其非限制性實例。方塊770可以例如與方塊720（例如，關於方塊720的RD結構形成態樣）共享任何或所有特徵。在圖8L所示的實例800L中呈現了方塊770的各種態樣。
如本文所討論，例如，關於方塊720，可以在僅形成所需RD結構的一部分的情況下已經（但不必已經）接收（或製造或準備）載體。在此類實例情境中，方塊770可以包括完成RD結構的形成。
參考圖8L，方塊770可以包括在RD結構的第一部分846a（例如，在方塊720處已經接收或製造或準備RD結構的第一部分846a）上形成RD結構的第二部分846b。方塊770可以例如包括以與形成RD結構的第一部分846a相同的方式形成RD結構的第二部分846b。
應注意，在各種實施方案中，RD結構的第一部分846a和RD結構的第二部分846b可以利用不同的材料和/或不同的製程形成。例如，RD結構的第一部分846a可以利用無機介電質層形成，而RD結構的第二部分846b可以利用有機介電質層形成。又例如，RD結構的第一部分846a可以形成為具有較細的間距（或較細的跡線等），而RD結構的第二部分846b可以形成為具有較粗的間距（或較粗的跡線等）。又例如，RD結構的第一部分846a可以利用後段製程（BEOL）半導體晶圓製造（fab）製程形成，而RD結構的第二部分846b可以利用後fab電子裝置封裝製程形成。另外，RD結構的第一部分846a和RD結構的第二部分846b可以形成在不同的地理位置處。
與RD結構的第一部分846a一樣，RD結構的第二部分846b可以具有任意數量的介電質層和/或導電層。
如本文所討論，可以在RD結構846b上形成互連結構。在此類實例實施方案中，方塊765可以包括在暴露的襯墊上形成凸塊下金屬化物（UBM），以增強此類互連結構的形成（或附接）。
通常，方塊770可以包括完成信號重分佈（RD）結構。因此，本揭示的範圍不應受形成信號重分佈結構的任何特定方式的特徵或任何特定類型的信號分佈結構的特徵的限制。
實例方法700可以在方塊775處包括在重分佈結構上形成互連結構。方塊775可以包括以各種方式中的任何一種形成互連結構，本文提供了其非限制性實例。例如，方塊775可以與本文討論的任何互連結構形成共享任何或所有特徵。
在圖8M所示的實例800M中呈現了方塊775的各種實例態樣。實例互連結構852（例如，封裝互連結構等）可以包括各種互連結構中的任何一種的特徵。例如，封裝互連結構852可以包括導電球（例如，焊球等）、導電凸塊、導電柱、引線等。
方塊775可以包括以各種方式中的任何一種形成互連結構852。例如，可以將互連結構852黏貼和/或印刷在RD結構846b上（例如，黏貼和/或印刷到其相應的襯墊851和/或UBM），然後進行回焊。又例如，互連結構852（例如，導電球、導電凸塊、柱、引線等）可以在附接之前預先形成，然後例如經過回焊、電鍍、環氧、引線接合等附接到RD結構846b（例如，附接到其相應的襯墊851）。
應注意的是，如上所述，RD結構846b的襯墊851可以由凸塊下金屬（UBM）或任何金屬化物形成以輔助互連結構852的形成（例如，構建、附接、耦合、沉積等）。例如，可以在方塊770和/或方塊775處執行此類UBM形成。
通常，方塊775可以包括在重分佈結構上形成互連結構。因此，本揭示的範圍不應受形成此類互連結構的任何特定方式的特徵或互連結構的任何特定特徵的限制。
實例方法700可以在方塊780處包括單粒化切割。方塊780可以包括以各種方式中的任何一種執行此類單粒化切割，本文討論了其非限制性實例。方塊780可以例如與本文討論的任何單粒化切割（例如，如關於圖1的實例方法100的方塊165所討論、如關於圖3的實例方法300的方塊365所討論、如關於圖5的實例方法500的方塊580所討論等）共享任何或所有特徵。
在圖8N所示的實例800N中呈現了方塊780的各種實例態樣。單粒化切割的結構（例如，對應於囊封材料部分852a）可以例如與圖2L的單粒化切割的結構（例如，對應於兩個囊封材料部分226a和226b）、與圖4L的單粒化切割的結構（例如，對應於兩個囊封材料部分426a和426b）、與圖6M的單粒化切割的結構600M等共享任何或所有特徵。
通常，方塊780可以包括切割。因此，本揭示的範圍不應受切割的任何特定方式的特徵的限制。
實例方法700可以在方塊790處包括執行繼續處理。此類繼續處理可以包括各種特徵中的任何一種，本文提供了其非限制性實例。例如，方塊790可以與圖1的實例方法100的方塊190、與圖3的實例方法300的方塊390、與圖5的實例方法500的方塊590等共享任何或所有特徵。
例如，方塊790可以包括將實例方法700的執行流程返回到其任何方塊。又例如，方塊790可以包括將實例方法700的執行流程引導到本文討論的任何其它方法方塊（或步驟）（例如，關於圖1的實例方法100、圖3的實例方法300、圖5的實例方法500等）。
又例如，如圖2O的實例200O、圖2P的實例200P和圖2Q的實例200Q所示，方塊790可以包括形成囊封材料和/或底部填充物（或跳過形成囊封材料和/或底部填充物）。
如本文所討論，功能晶粒和連接晶粒可以例如以多晶片模塊配置安裝到基板。在圖9和10中示出此類配置的非限制性實例。
圖9示出根據本揭示內容的各種態樣的實例電子裝置900的俯視圖。實例電子裝置900可以例如與本文討論的任何或所有電子裝置共享任何或所有特徵。例如，功能晶粒911和912可以與本文討論的任何或所有功能晶粒（211、212、201-204、411、412、401-404、611a、612a、811a、812a等）共享任何或所有特徵。又例如，連接晶粒916可以與本文討論的任何或所有連接晶粒（216a、216b、216c、290a、290b、416a、416b、616b、816b等）共享任何或所有特徵。另外，例如，基板930可以與本文討論的任何或所有基板和/或RD結構（288、488、646、846、896等）共享任何或所有特徵。
圖10示出根據本揭示內容的各種態樣的實例電子裝置的俯視圖。實例電子裝置1000可以例如與本文討論的任何或所有電子裝置共享任何或所有特徵。例如，功能晶粒（功能晶粒1到功能晶粒10）可以與本文討論的任何或所有功能晶粒（211、212、201-204、411、412、401-404、611a、612a、811a、812a、911、912等）共享任何或所有特徵。又例如，連接晶粒（連接晶粒1到連接晶粒10）可以與本文討論的任何或所有連接晶粒（216a、216b、216c、290a、290b、416a、416b、616b、816b、916等）共享任何或所有特徵。另外，例如，基板1030可以與本文討論的任何或所有基板和/或RD結構（288、488、646、846、896、930等）共享任何或所有特徵。
儘管本文討論的圖示通常包括兩個功能晶粒之間的連接晶粒，但是本揭示內容的範圍不限於此。例如，如圖10所示，連接晶粒9連接到三個功能晶粒（例如，功能晶粒2、功能晶粒9和功能晶粒10），例如將每個此類功能晶粒彼此電連接。因此，單個連接晶粒可以耦合多個功能晶粒（例如，兩個功能晶粒、三個功能晶粒、四個功能晶粒等）。
另外，儘管本文討論的圖示通常包括僅連接到一個連接晶粒的功能晶粒，但是本揭示的範圍不限於此。例如，單個功能晶粒可以連接到兩個或更多個連接晶粒。例如，如圖10所示，功能晶粒1經由許多相應的連接晶粒連接到許多其它功能晶粒。
本文的討論包含許多說明性附圖，其示出了半導體裝置組件（或封裝）和/或其製造方法的各個部分。為了清楚地說明，這些附圖未示出每個實例組件的所有態樣。本文呈現的任何實例組件可以與本文呈現的任何或所有其它組件共享任何或所有特徵。
總之，本揭示內容的各種態樣提供了一種半導體封裝結構和用於製造半導體封裝的方法。作為非限制性實例，本揭示內容的各種態樣提供各種半導體封裝結構和其製造方法，所述半導體封裝結構包括在多個其它半導體晶粒之間按特定路線發送電信號的連接晶粒。儘管已經參考某些態樣和實例描述了前述內容，但是所屬領域的技術人員將理解，在不脫離本揭示內容的範圍的情況下，可以進行各種改變並且可以替換等同物。另外，在不脫離本揭示內容的範圍的情況下，可以做出許多修改以使特定情況或材料適應本發明的教示。因此，希望本揭示內容不限於所揭示內容的特定實例，而是本揭示內容將包含落入所附請求項的範圍內的所有實例。
100:實例方法/方法 105:方塊 110:方塊 115:方塊 120:方塊 125:方塊 130:方塊 135:方塊 140:方塊 145:方塊 150:方塊 155:方塊 160:方塊 165:方塊 170:方塊 175:方塊 190:方塊 200A-1:實例 200A-2:實例 200A-3:實例/實例晶圓 200A-4:實例 200B-1:實例/晶圓 200B-2:實例 200B-3:實例 200B-4:實例 200B-5:實例 200B-6:實例 200B-7:實例 200C:實例 200D:實例 200E:實例 200F:實例 200G:實例 200H:實例 200I:實例 200J:實例 200K:實例 200L:實例 200M:實例 200N:實例 200O:實例/實例實施方案 200P:實例/實例實施方案 200Q:實例/實例實施方案 201:功能晶粒 202:功能晶粒 203:功能晶粒 204:功能晶粒 211:實例晶粒/功能晶粒/第一功能晶粒/第一晶粒 212:實例晶粒/功能晶粒/第二功能晶粒/第二晶粒 213:晶粒互連結構/第一晶粒互連結構 214:晶粒互連結構/第二晶粒互連結構 216a:實例連接晶粒/連接晶粒 216b:薄連接晶粒/連接晶粒 216c:連接晶粒 217:連接晶粒互連結構 217b:連接晶粒互連結構 221:載體 223:黏合劑材料/黏合劑層/底部填充物 224:底部填充物 225:囊封材料 226:囊封材料 226’:囊封材料 226a:囊封材料部分 226b:囊封材料部分 231:第二載體 288:基板 290:支撐層 290a:支撐層 290b:支撐層 291:基礎介電質層 291b:基礎介電質層 292:第一導電跡線 292b:第一導電跡線 293:第一介電質層 293b:第一介電質層 294:導電通孔 294b:導電通孔 295:第二導電跡線 295b:第二導電跡線 296:第二介電質層 296b:第二介電質層 298:重分佈（RD）結構 298b:重分佈（RD）結構 299:第二組連接晶粒互連結構/第二連接晶粒互連結構 300:實例方法/方法 305:方塊 310:方塊 315:方塊 320:方塊 325:方塊 330:方塊 335:方塊 340:方塊 345:方塊 347:方塊 350:方塊 355:方塊 360:方塊 365:方塊 370:方塊 375:方塊 390:方塊 400A-1:實例 400A-2:實例 400A-3:實例 400A-4:實例 400B-1:實例 400B-2:實例 400C:實例 400D:實例 400E:實例 400F:實例 400G:實例 400H:實例 400H-2:實例/實例實施方案 400I:實例 400J:實例 400K:實例 400L:實例 400M:實例 400N:實例 401:功能晶粒 402:功能晶粒 403:功能晶粒 404:功能晶粒 411:功能晶粒 412:功能晶粒 413:第一晶粒互連結構 414:第二晶粒互連結構 416a:連接晶粒 416b:連接晶粒 417:連接晶粒互連結構/鈍化層 421:載體 423:黏合劑/底部填充劑 424:底部填充物 426:囊封材料 426’:囊封材料 426a:囊封材料部分 426b:囊封材料部分 431:第二載體 488:基板 500:實例方法/方法 505:方塊 510:方塊 515:方塊 520:方塊 525:方塊 530:方塊 535:方塊 540:方塊 545:方塊 550:方塊 555:方塊 560:方塊 565:方塊 570:方塊 575:方塊 580:方塊 590:方塊 600A:實例 600B:實例 600C:實例 600D:實例 600E:實例 600F:實例 600G:實例 600H:實例 600I:實例 600J:實例 600K:實例 600L:實例 600M:實例 611a:第一功能晶粒 612a:第二功能晶粒 614:柱/互連結構 616b:連接晶粒 617:連接晶粒互連結構/互連結構 621a:塊狀載體 646a:重分佈（RD）結構 646b:RD結構 647:介電質層 648:導電層 651:囊封材料 651’:囊封材料 652:輔助互連結構 652’:囊封材料 652a:囊封材料部分 661:底部填充材料 700:實例方法/方法 705:方塊 710:方塊 715:方塊 720:方塊 725:方塊 730:方塊 735:方塊 740:方塊 742:方塊 745:方塊 750:方塊 755:方塊 760:方塊 765:方塊 770:方塊 775:方塊 780:方塊 790:方塊 800A:實例 800B:實例 800C:實例 800D:實例 800E:實例 800F:實例 800G:實例 800H:實例 800I:實例 800J:實例 800K:實例 800L:實例 800M:實例 800N:實例 811a:功能晶粒 812a:功能晶粒 814:垂直互連結構 816b:連接晶粒 817:連接晶粒互連結構 821a:塊狀載體 846a:重分佈（RD）結構/第一部分 846b:重分佈（RD）結構/第二部分 847:介電質層 848:導電層 851:囊封材料 851’:囊封材料 852:囊封材料 852’:囊封材料 852a:囊封材料部分 861:底部填充材料 896:第二重分佈（RD）結構 897:介電質層 898:導電層 900:實例電子裝置 911:功能晶粒 912:功能晶粒 916:連接晶粒 930:RD結構 1000:實例電子裝置 1030:基板
[圖1]示出根據本揭示內容的各種態樣的製造電子裝置的實例方法的流程圖。
[圖2A]至[圖2Q]示出的橫截面圖示出根據本揭示內容的各種態樣的實例電子裝置和製造實例電子裝置的實例方法。
[圖3]示出根據本揭示內容的各種態樣的製造電子裝置的實例方法的流程圖。
[圖4A]至[圖4N]示出的橫截面圖示出根據本揭示內容的各種態樣的實例電子裝置和製造實例電子裝置的實例方法。
[圖5]示出根據本揭示內容的各種態樣的製造電子裝置的實例方法的流程圖。
[圖6A]至[圖6M]示出的橫截面圖示出根據本揭示內容的各種態樣的實例電子裝置和製造實例電子裝置的實例方法。
[圖7]示出根據本揭示內容的各種態樣的製造電子裝置的實例方法的流程圖。
[圖8A]至[圖8N]示出的橫截面圖示出根據本揭示內容的各種態樣的實例電子裝置和製造實例電子裝置的實例方法。
[圖9]示出根據本揭示內容的各種態樣的實例電子裝置的俯視圖。
[圖10]示出根據本揭示內容的各種態樣的實例電子裝置的俯視圖。
200Q:實例/實例實施方案
201:功能晶粒
202:功能晶粒
213:晶粒互連結構/第一晶粒互連結構
214:晶粒互連結構/第二晶粒互連結構
216b:薄連接晶粒/連接晶粒
225:囊封材料
288:基板
299:第二組連接晶粒互連結構/第二連接晶粒互連結構

Claims (1)

  1. 一種電子裝置，其包括： 第一信號重分佈結構； 多個第一垂直互連結構，其在所述第一信號重分佈結構的第一面上； 連接晶粒，其包括背面和正面，其中所述背面面向且耦合到所述第一信號重分佈結構的所述第一面；以及 多個第一連接晶粒互連結構，其耦合到所述連接晶粒的所述正面； 第二信號重分佈結構，其包括第一側和與所述第一側相對的第二側，其中所述第二信號重分佈結構的所述第二側在所述第一垂直互連結構上且在所述第一連接晶粒互連結構上； 多個第一導電襯墊和多個第二導電襯墊，其在所述第二信號重分佈結構的所述第一側上。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11424191B2 (en) * 2020-06-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
WO2022252087A1 (en) * 2021-05-31 2022-12-08 Huawei Technologies Co., Ltd. Method of manufacturing active reconstructed wafers
EP4362086A1 (en) * 2021-08-19 2024-05-01 Huawei Technologies Co., Ltd. Chip package structure and electronic apparatus

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7868440B2 (en) * 2006-08-25 2011-01-11 Micron Technology, Inc. Packaged microdevices and methods for manufacturing packaged microdevices
US8064224B2 (en) 2008-03-31 2011-11-22 Intel Corporation Microelectronic package containing silicon patches for high density interconnects, and method of manufacturing same
JP2011151185A (ja) * 2010-01-21 2011-08-04 Shinko Electric Ind Co Ltd 配線基板及び半導体装置
US9236366B2 (en) 2012-12-20 2016-01-12 Intel Corporation High density organic bridge device and method
JP6230794B2 (ja) * 2013-01-31 2017-11-15 新光電気工業株式会社 電子部品内蔵基板及びその製造方法
US9349703B2 (en) * 2013-09-25 2016-05-24 Intel Corporation Method for making high density substrate interconnect using inkjet printing
US9275955B2 (en) * 2013-12-18 2016-03-01 Intel Corporation Integrated circuit package with embedded bridge
US20150364422A1 (en) * 2014-06-13 2015-12-17 Apple Inc. Fan out wafer level package using silicon bridge
US20160141234A1 (en) * 2014-11-17 2016-05-19 Qualcomm Incorporated Integrated device package comprising silicon bridge in photo imageable layer
US9633939B2 (en) * 2015-02-23 2017-04-25 Amkor Technology, Inc. Semiconductor package and manufacturing method thereof
TWI701782B (zh) * 2016-01-27 2020-08-11 美商艾馬克科技公司 半導體封裝以及其製造方法
US10833052B2 (en) * 2016-10-06 2020-11-10 Micron Technology, Inc. Microelectronic package utilizing embedded bridge through-silicon-via interconnect component and related methods

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