TW202331954A - 半導體裝置、半導體封裝及半導體裝置的製造方法 - Google Patents

半導體裝置、半導體封裝及半導體裝置的製造方法 Download PDF

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Abstract

一種半導體裝置包括一第一基板。該半導體裝置包括複數個金屬化層，該些金屬化層形成於該第一基板上方。該半導體裝置包括複數個通道結構，該些通道結構形成於該些金屬化層上方。該半導體裝置包括一第二基板，該第二基板經由該些通道結構附接至該第一基板。該半導體裝置包括一第一導電線，該第一導電線安置於該些金屬化層中的一第一金屬化層中。沿著一第一橫向方向延伸的該第一導電線連接至該些通道結構中的與該第二基板的一第一貫穿通道結構電接觸的至少一第一通道結構且連接至該些通道結構中的與該第一貫穿通道結構橫向偏移的至少一第二通道結構。

Description

熱感知半導體封裝
無
由於多種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度的繼續改良，半導體產業已經歷快速增長。一般來說，積體密度的這種改良來自最小特徵大小的重複減少(例如，使半導體製程節點朝著次奈米節點縮小)，此允許將更多組件整合至給定區域中。由於最近對小型化、較高速度及較大頻寬以及較低功率消耗及潛時的需求已增長，因此對於半導體晶粒已發展出對較小且更具創造性的封裝技術的需要。
無
以下揭示內容提供用於實現所提供標的之不同特徵的許多不同實施例或實例。組件及配置的特定實例將在下文描述以簡化本揭示內容。當然，這些僅為實例且不欲為限制性的。舉例而言，在隨後的描述中的第一特徵形成於第二特徵上方或上可包括第一特徵及第二特徵係直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間，使得第一特徵及第二特徵不可直接接觸的實施例。另外，本揭示內容可在各種實例中重複參考數字及/或字母。此重複係出於簡單及清楚的目的且本身並不規定所論述的各種實施例及/或組態之間的關係。
此外，為了方便用於描述如諸圖中圖示的一個元件或特徵與另外(多個)元件或特徵的關係的描述，在本文中可使用空間相關術語，諸如「在……下面」、「在……下」、「下部」、「在……之上」、「上部」、「頂部」、「底部」及類似術語。空間相關術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。設備可另外定向(旋轉90度或處於其他定向)，且本文中所使用的空間相關描述符可類似地加以相應解釋。
隨著半導體金屬進一步發展，封裝式半導體裝置，例如，三維積體電路(three-dimensional integrated circuit，3DIC)，已作為有效替代物出現以使半導體裝置的實體大小進一步減小。在封裝式(例如，堆疊)半導體裝置中，諸如邏輯、記憶體、處理器電路及類似者的主動電路係在不同的半導體晶圓或晶粒上製造。兩個或更多個這些半導體晶粒可彼此並排地或堆疊地安裝在其上以使半導體裝置的形狀因數進一步減小。
為了最佳化(例如，最小化)沿著電力分配/輸送網路(power distribution/deliver network，PDN)的IR壓降，當此等半導體晶粒中的兩個或更多個彼此堆疊在其上時，堆疊半導體晶粒中的至少一者的對應PDN結構係緊接該些堆疊半導體晶粒的另一者的(例如，半導體)基板而安置。在現有技術中，這些PDN結構經由許多通道結構連接至一或多個貫穿通道結構。由於這些堆疊半導體晶粒中的每一者的(例如，電氣)效能可根據不斷發展的技術節點及/或封裝技術隨時間改良，但該些半導體晶粒的熱效能可能不利地受損害。舉例而言，給定每一半導體晶粒可佔用的相對緊張的空間，插入鄰近半導體晶粒之間的通道結構的數目係有限的，此反過來可降低PDN結構的有效導熱性。由於此較低導熱性，堆疊半導體晶粒中的任一者的不充分熱消散(或傳播)可形成堆疊半導體晶粒的總效能的瓶頸。因此，現有的半導體封裝在許多方面不能完全令人滿意。
本揭示內容提供包括至少兩個半導體晶粒的半導體封裝及形成該半導體封裝的方法的各種實施例，該些半導體晶粒彼此堆疊在其上。在各種實施例中，除了連接至貫穿通道結構的相對有限數目個通道結構及經組態用於定位另外的額外通道結構的一或多個導電結構之外，堆疊半導體晶粒中的至少一者的PDN結構亦各自具有連接至其的通道結構。舉例而言，如本文中所揭示，半導體晶粒的PDN結構可沿著第一橫向方向延伸相對長的長度，且該PDN結構可包括或連接至沿著同一個第一橫向方向延伸的一或多個相對短的導電結構。以此方式，PDN結構的總導熱性可例如藉由包括更多導熱材料而明顯提高。此等短的導電結構可允許在其上定位額外的通道結構，此可使PDN結構的導熱性進一步提高。更進一步，除了(例如，操作地)連接至對應的貫穿通道結構的通道結構之外，PDN結構可連接至未必連接至貫穿通道結構的一或多個額外的通道結構。即使此等通道結構在某些情形中不可操作地進行組態(例如，以輸送電力)，但具有連接至PDN結構的這些通道結構可更進一步地使PDN結構的導熱性有利地提高。
根據各種實施例，第1圖圖示半導體封裝100包括許多半導體晶粒102 (或晶片)、半導體晶粒104及半導體晶粒106的示意圖。如所示，半導體晶粒102至半導體晶粒106彼此整合以作為(例如，三維(three-dimensional，3D))系統封裝，例如，系統整合單晶片(System on Integrated Chip，SoIC)。然而，應理解，半導體封裝100可包括任何數目個積體半導體晶粒且那些半導體晶粒可以各種其他配置中的任一者整合，同時保持在本揭示內容的範疇內。
在各種實施例中，半導體晶粒102至半導體晶粒106中的每一者可組態為具有特定功能的分區系統(例如，晶片上系統(System on Chip，SoC))。此外，經由使用各種先進的互連技術(例如，第1圖的互連技術110)，半導體晶粒102至半導體晶粒106可具有各自不同的晶片大小、各自不同的功能及/或分別用不同的節點技術製造，此有利地允許半導體封裝100具有超低的鏈路潛時及超低的能量消耗。舉例而言，半導體晶粒102可充當邏輯系統，而半導體晶粒104及半導體晶粒106可分別充當記憶體系統及感測器系統。在另一實例中，半導體晶粒102可充當邏輯系統，而半導體晶粒104及半導體晶粒106可分別充當第一記憶體系統及第二記憶體系統。
根據各種實施例，第2圖圖示第1圖所示的半導體封裝100的一部分(在下文中為「封裝100A」)的橫截面圖。應瞭解，第2圖的說明性實施例僅為實例，且不欲限制本揭示內容的範疇。因此，第2圖的說明性實施例可包括各種其他組件(例如，一中介層、一重分配結構、一或多個凸塊、一底部填充材料、一封裝膠材料等)，同時保持在本揭示內容的範疇內。如第2圖的橫截面圖所示，封裝100A包括半導體晶粒200、半導體晶粒230及半導體晶粒260，該些半導體晶粒中的每一者可為半導體晶粒102至半導體晶粒106中的任一者的實作。
半導體晶粒200包括基板202、沿著基板202的主表面形成的許多單元(例如，單元204A、單元204B、單元204C)的主動裝置特徵(例如，電晶體)及形成於單元204A至單元204C上方的許多互連結構206。單元204A至單元204C各自包括彼此操作地耦接的一組電晶體(經由相應組的互連結構206)以便提供一功能(例如，布林邏輯功能)。互連結構206可進一步包括有時共同被稱為導電線208(或電線)的許多導電線208-0、導電線208-1A、導電線208-1B、導電線208-2、導電線208-3A和導電線208-3B等。導電線208可分別安置於許多金屬化層(或階層)中，且不同金屬化層中的導電線208可經由許多導電通道210中的對應導電通道彼此耦接。在一些實施例中，導電線208各自形成為沿著橫向方向(例如，X方向或Y方向)延伸的金屬結構，且導電通道210形成為沿著垂直方向(例如，Z方向)延伸的金屬結構。
如所示，導電線208跨四個金屬化層(例如，金屬化層M0、金屬化層M1、金屬化層M2及金屬化層M3)安置。然而，應理解，半導體晶粒200可包括形成於裝置特徵204之上的任何數目個金屬化層，同時保持在本揭示內容的範疇內。一般地，單元204A至單元204C中的每一者經由對應數目的導電通道210與相應數目的導電線208電接觸，由此實現該單元的相應功能且進一步允許不同的單元彼此電耦接。此外，單元204A至單元204C中的每一者可與導電線208中的用以提供電源電壓的至少一者電接觸。電源電壓(例如，電源電壓VDD、電源電壓VSS等)可為對應的單元供電。在各種實施例中，此導電線為電力輸送/重分配網路(power delivery/distribution network，PDN)的一部分，且可安置於金屬化層中的最頂部金屬化層中。在下文中，用以提供電源電壓的導電線有時被稱為PDN線或PDN電線。舉例而言，在第2圖中，導電線208-3A為PDN線的實作。如在下文將更詳細地論述，根據各種實施例，PDN線208-3A可包括連接至其的多個平行段/區段(用阿蓋耳圖案填充的部分)。此等段最初可組態為對應(例如，最頂部)金屬化層中的虛設導電線，該些虛設導電線係考慮製造良率(例如，對應研磨製程的良率)而形成。換言之，這種虛設導電線不可用以輸送電力或甚至信號。在最頂部金屬化層中，半導體晶粒200可進一步包括用以在同一單元內或跨不同單元傳播信號的許多導電線，該些導電線中的每一者有時被稱為信號線或信號電線。舉例而言，在第2圖中，導電線208-3B為信號線的實作。
半導體晶粒230包括基板232及安置在基板232之上的許多對應組件。此等組件包括單元及互連結構，該些單元及該些互連結構可分別類似於半導體晶粒200的單元204A至單元204B及互連結構206。為清楚起見，這些組件在第2圖的實例中共同圖示為塊234，且將不重複相關描述。在各種實施例中，半導體晶粒230經由各種凸塊結構或經由無凸塊接合整合(例如，接合)至半導體晶粒200。接合可為混合接合、熔合接合、直接接合、介電質接合、金屬接合、焊接接頭(例如，微凸塊)或類似者。舉例而言，半導體晶粒200及半導體晶粒230係面對面(face-to-face，F2F)接合的。在此等實施例中，塊234可包括安置在基板232之上的許多互連結構，及進一步在該些互連結構之上的許多單元。在另一實例中，半導體晶粒200及半導體晶粒230係正面對背面(face-to-back，F2B)接合的。在此等實施例中，塊234可包括安置在基板232之上的許多單元，及進一步在該些單元之上的許多互連結構。
在本揭示內容的各種實施例中，半導體晶粒230可經由許多互連結構接合至半導體晶粒200。舉例而言，在第2圖中，半導體晶粒200及半導體晶粒230係使用許多矽/基板通道(through silicon/substrate via，TSV)結構240A及TSV結構240B彼此接合。TSV結構240A至TSV結構240B中的每一者延伸穿過第二基板232。TSV結構240A經由第一接合通道242連接至導電線208-3A，且TSV結構240B經由第二接合通道244連接至信號線208-3B。在一些實施例中，TSV結構240A可將半導體晶粒200的PDN線208-3A耦接至半導體晶粒230的一或多個PDN線，且TSV結構240B可將信號線208-3B耦接至半導體晶粒230的一或多個信號線。此外，在一些實施例中，TSV結構240A及TSV結構240B可將半導體晶粒200的PDN線208-3A及信號線208-3B分別耦接至形成於半導體晶粒230的另一(例如，對置)側上的一或多個導電連接器。此等導電連接器可為球狀柵格陣列(ball grid array，BGA)連接器、焊料球、金屬柱、可控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、微凸塊、無電鎳-無電鈀浸沒金技術(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸塊或類似物。
此外，根據各種實施例，封裝100A可包括實體地連接至PDN線208-3A的許多熱接合通道，例如，熱接合通道246A、熱接合通道246B、熱接合通道246C及熱接合通道246D。儘管圖示出四個熱接合通道，但封裝100A可包括連接至PDN線208-3A的任何數目的熱接合通道，同時保持在本揭示內容的範疇內。熱接合通道246A至熱接合通道246D不可將PDN線208-3A電耦接至其他操作性組件(例如，另一PDN線)。舉例而言，藉由與TSV結構橫向偏移，熱接合通道246A至熱接合通道246D中沒有一個連接至半導體晶粒230的任何TSV結構(或延伸穿過基板232的任何TSV結構)。
然而，利用實體地(且因此熱)連接至PDN線208-3A的那些熱接合通道246A至至熱接合通道246D，行進穿過PDN線208-3A的熱傳播路徑的導熱性可明顯提高。此熱傳播路徑典型地自單元204A至單元204C中的至少一者(作為熱源)，穿過互連結構206、接合通道242及熱接合通道246A至熱接合通道246D中的一些，至TSV結構240A行進。由於此提高的導熱性，沿著該路徑產生的額外熱可更有效且更快地消散。儘管未展示，但應理解，封裝100A可包括安置於基板232的下表面與接合通道242至接合通道244及熱接合通道246A至熱接合通道246D中的每一者之間的(例如，金屬)接合墊，同時保持在本揭示內容的範疇內。
除了在形成於最頂部金屬化層中的PDN線208-3A之上形成的熱接合通道246A至熱接合通道246D之外，封裝100A可包括形成於最頂部金屬化層下的許多額外熱通道。舉例而言，在第2圖中，封裝100A包括熱通道246E、熱通道246F、熱通道246G等，其中的每一者與PDN線208-3A熱耦合且插入金屬化層中的任何鄰近的金屬化層之間。舉例而言，熱通道246E插入金屬化層M2與金屬化層M3(的導電線)之間；熱通道246F插入金屬化層M2與金屬化層M1(的導電線)之間；且熱通道246G插入金屬化層M1與金屬化層M0(的導電線)之間。不同於熱接合通道246A至246D，此等熱通道246E至熱通道246G不可用以將一個晶粒接合至另一個晶粒。在一些實施例中，此等熱通道246E至熱通道246G不可操作地連接至單元204A至熱通道204C中的任一者。舉例而言，熱通道246E至熱通道246G不可用以將任何電源電壓或信號輸送至該些單元。然而，將這些熱通道中的一或多個耦接至PDN線208-3A，對應熱傳播路徑的導熱性可進一步提高。
仍參考第2圖，封裝100A可進一步包括接合至半導體晶粒230的一或多個虛設半導體晶粒260。虛設半導體晶粒260包括基板262，且可能不包括形成於基板262上方的任何主動裝置特徵。替代地聲明，虛設半導體晶粒260不可為封裝100A提供主動操作功能。然而，在一些實施例中，此虛設半導體晶粒260可考慮到整個半導體封裝100的製造良率而形成(例如，為其他並排安置的半導體晶粒提供機械支撐)。虛設半導體晶粒260可經由一或多個接合層264(例如，氧化物)接合至半導體晶粒230(例如，半導體晶粒230的基板232)。在各種實施例中，封裝100A可包括延伸穿過接合層264的許多熱接合通道246H、熱接合通道246I及熱接合通道246J。
根據各種實施例，第3圖、第4圖及第5圖圖示所揭示PDN線(例如，第2圖的導電線208-3A)的許多實例配置及輪廓的相應俯視圖。儘管以下論述將集中於典型地形成於半導體晶粒的最頂部金屬化層中的PDN線，但應理解，根據本揭示內容的各種實施例，其他(例如，下部)金屬化層中的作為PDN的一部分(即，與PDN線電接觸)的任一者中的導電線可以所論述的配置及輪廓來實現。
首先參考第3圖，描繪了第一PDN線302及第二PDN線304。PDN線302及PDN線304彼此平行(即，沿著同一橫向方向延伸)。在一些實施例中，PDN線302及PDN線304可輸送相同的或分別不同的電源電壓。根據對應的技術節點，PDN線302及PDN線304以一距離(有時被稱為間距)彼此間隔。作為一非限制性實例，此距離可等於約5微米(μm)。
信號線306可形成在PDN線302與PDN線304之間。信號線306可平行於PDN線302及PDN線304而配置，但具有較窄寬度。舉例而言，在第3圖中，PDN線302及PDN線304各自具有寬度W 1且信號線306具有寬度W 2，其中寬度W 1實質上大於寬度W 2。根據各種實施例，在信號線306與PDN線302至PDN線304中的每一者之間，每一PDN線具有連接至其的至少一個平行段。舉例而言，PDN線302經由許多導電線313連接至段312，且PDN線304經由許多導電線315連接至段314。導電線313及導電線315可各自沿著垂直於PDN線的長度方向的另一橫向方向延伸。在各種實施例中，鑒於製造良率，此等段最初可形成為虛設導電線，同時形成相對較窄的導電線(例如，信號線306)。因而，段312至段314可具有與信號線306類似的寬度，即，寬度W 2。
接下來參考第4圖，描繪了第一PDN線402及第二PDN線404。PDN線402及PDN線404彼此平行(即，沿著同一橫向方向延伸)。在一些實施例中，PDN線402及PDN線404可輸送相同的或分別不同的電源電壓。根據對應的技術節點，PDN線402及PDN線404以一距離(有時被稱為間距)彼此間隔。作為一非限制性實例，此距離可等於或大於約5微米(μm)。
信號線406可形成在PDN線402與PDN線404之間。信號線406可平行於PDN線402及PDN線404配置，但具有較窄寬度。舉例而言，在第4圖中，PDN線402及PDN線404各自具有寬度W 1且信號線406具有寬度W 2，其中寬度W 1實質上大於寬度W 2。根據各種實施例，在信號線406與PDN線402至PDN線404中的每一者之間，每一PDN線具有連接至其的複數個平行段。舉例而言，PDN線402經由許多導電線413連接至段412A及段412B，且PDN線404經由許多導電線415連接至段414A及段414B。導電線413及導電線415可各自沿著垂直於PDN線的長度方向的另一橫向方向延伸。在各種實施例中，鑒於製造良率，此等段最初可形成為虛設導電線，同時形成相對較窄的導電線(例如，信號線406)。因而，段412A至段412B及段414A至段414B可具有與信號線406類似的寬度，即，寬度W 2。
接著參考第5圖，描繪了第一PDN線502及第二PDN線504。PDN線502及PDN線504彼此平行(即，沿著同一橫向方向延伸)。在一些實施例中，PDN線502及PDN線504可輸送相同的或分別不同的電源電壓。根據對應的技術節點，PDN線502及PDN線504以一距離(有時被稱為間距)彼此間隔。作為一非限制性實例，此距離可等於或大於約5微米(μm)。
在PDN線502與PDN線504之間可沒有信號線形成。實情為，許多虛設導電線520(或段)插入該些PDN線之間。虛設導電線520可各自平行於PDN線502及PDN線504而配置，但具有較窄寬度。舉例而言，在第5圖中，PDN線502及PDN線504各自具有寬度W 1且虛設導電線520各自具有寬度W 2，其中寬度W 1實質上大於寬度W 2。根據各種實施例，PDN線502至PDN線504中的至少一者連接至虛設導電線520中的至少一者。舉例而言，PDN線502經由導電線523連接至段522。導電線523可沿著垂直於PDN線的長度方向的另一橫向方向延伸。
為了提高PDN線302、PDN線304、PDN線402、PDN線404、PDN線502及PDN線504中的每一者(及其對應的熱傳播路徑)的導熱性，段312、段314、段412A、段412B、段414A、段414B及段522分別實體地連接至該些PDN線。藉由使更多金屬材料(該金屬材料在與圍繞PDN線的介電材料相比時通常具有相對高的導熱性)連接至PDN線中的每一者，PDN線中的每一者的導熱性可明顯提升。此外，那些段可形成而不違反任何原始設計規則，此係因為該些段最初已用以形成以在研磨(例如，化學機械研磨製程)製程期間為相對薄的信號線提供機械支撐。因此，包括所揭示PDN線的半導體封裝的熱效能可得到很大改良，同時保持原始電氣效能。
利用連接至PDN線的一或多個段(虛設導電線)，每一PDN線將增大量的佔地面積連接至一或多個熱通道，此可使對應導熱性進一步提高。再次分別參考第3圖、第4圖及第5圖，段312允許至少一個熱通道350連接至該段312；段412A允許至少一個熱通道450A連接至該段412A；段412B允許至少一個熱通道450B連接至該段412B；且段522允許至少一個熱通道550連接至該段522。在各種實施例中，此等熱通道可安置在PDN線之上或下。在熱通道形成於PDN線之上的一實例中，這個熱通道亦可充當熱接合通道(例如，類似於第2圖的熱接合通道246A至熱接合通道246D)。在熱通道形成於PDN線下的一實例中，這個熱通道可用以連接至更多的下部(例如，虛設)導電線(例如，類似於第2圖的熱接合通道246E至熱接合通道246G)。
根據各種實施例，第6圖、第7圖、第8圖及第9圖分別圖示包括所揭示熱通道中的一或多個的許多實例半導體封裝600、半導體封裝700、半導體封裝800及半導體封裝900的橫截面圖。半導體封裝600至半導體封裝900各自具有複數個半導體晶粒，該些半導體晶粒以實質上類似於關於第2圖論述的封裝100A(例如，SoIC封裝)的方式彼此整合。然而，應理解，所揭示的熱通道可實施於各種封裝(基板上晶圓上晶片(Chip-on-Wafer-on-Substrate，CoWoS)封裝、積體扇出(Integrated FanOut，InFo)封裝等)中的任一者中，同時保持在本揭示內容的範疇內。
在第6圖中，半導體封裝600包括接合至第四半導體晶粒630的第一半導體晶粒602、第二半導體晶粒610、第三半導體晶粒620。第二半導體晶粒610及第三半導體晶粒620可各自充當虛設半導體晶粒，而第一半導體晶粒602及第四半導體晶粒630可各自充當作用半導體晶粒(例如，邏輯晶粒、記憶體晶粒)。第一半導體晶粒602具有PDN線604，PDN線604耦接至延伸穿過第四半導體晶粒630的基板的TSV結構632。PDN線604經由接合通道634及接合墊636耦接至TSV結構632。在各種實施例中，半導體封裝600可進一步包括分別耦接至接合墊648、接合墊650及接合墊652的許多熱接合通道638、熱接合通道640及熱接合通道642。更進一步，半導體封裝600可包括分別將虛設第二半導體晶粒610及第三半導體晶粒620熱接合至第四半導體晶粒630的許多熱接合通道654及熱接合通道656。
在半導體晶粒602、610及620的對置側上，封裝600可包括附接至該封裝的散熱片660。散熱片可用以耗散在封裝600的操作期間所產生的熱的至少一些。在半導體晶粒630的對置側上，封裝600可視情況包括用以重新選路或重分配封裝600的互連結構的重分配結構670。此等重新選路的互連結構可耦接至封裝600的許多導電連接器680。
在第7圖中，半導體封裝700包括接合至第四半導體晶粒780的第一半導體晶粒702、第二半導體晶粒710、第三半導體晶粒720。半導體封裝700進一步包括分別接合至第一半導體晶粒702、第二半導體晶粒710及第三半導體晶粒720的第五半導體晶粒722、第六半導體晶粒730及第七半導體晶粒740。第二半導體晶粒710、第三半導體晶粒720、第六半導體晶粒730及第七半導體晶粒740可各自充當虛設半導體晶粒，而第二半導體晶粒702、第五半導體晶粒722及第四半導體晶粒780可各自充當作用半導體晶粒(例如，邏輯晶粒、記憶體晶粒)。半導體晶粒702具有PDN線704，PDN線704耦接至延伸穿過半導體晶粒780的基板的TSV結構732。PDN線704經由接合通道734及接合墊736耦接至TSV結構732。在各種實施例中，半導體封裝700可進一步包括分別耦接至接合墊748、接合墊750及接合墊752的許多熱接合通道738、熱接合通道742及熱接合通道744。更進一步，半導體封裝700可包括分別將虛設第二半導體晶粒710及虛設半導體晶粒720熱接合至第四半導體晶粒780的許多熱接合通道754及熱接合通道756。類似地，半導體晶粒722具有PDN線724，PDN線724經由接合通道758耦接至(半導體晶粒702的)接合墊760。在各種實施例中，半導體封裝700可進一步包括分別耦接至接合墊768、接合墊770及接合墊772的許多熱接合通道762、熱接合通道764及熱接合通道766。
在第五半導體晶粒722、第六半導體晶粒730及第七半導體晶粒740的對置側上，半導體封裝700可包括附接至該封裝的散熱片782。散熱片可用以耗散在半導體封裝700的操作期間所產生的熱的至少一些。在第四半導體晶粒780的對置側上，半導體封裝700可視情況包括用以重新選路或重分配半導體封裝700的互連結構的重分配結構790。此等重新選路的互連結構可耦接至半導體封裝700的許多導電連接器792。
在第8圖中，半導體封裝800包括接合至第四半導體晶粒880的第一半導體晶粒802、第二半導體晶粒810、第三半導體晶粒820。半導體封裝800進一步包括分別接合至第一半導體晶粒802、第二半導體晶粒810及第三半導體晶粒820的第五半導體晶粒822、第六半導體晶粒830及第七半導體晶粒840。第二半導體晶粒810、第三半導體晶粒820、第六半導體晶粒830及第七半導體晶840可各自充當虛設半導體晶粒，而第一半導體晶粒802、第五半導體晶粒822及第四半導體晶粒880可各自充當作用半導體晶粒(例如，邏輯晶粒、記憶體晶粒)。第一半導體晶粒802具有PDN線804，PDN線804耦接至延伸穿過第四半導體晶粒880的基板的TSV結構832。PDN線804經由接合通道834及接合墊836耦接至TSV結構832。在各種實施例中，半導體封裝800可進一步包括分別耦接至接合墊848、接合墊850及接合墊852的許多熱接合通道838、熱接合通道842及熱接合通道844。更進一步，半導體封裝800可包括分別將虛設第二半導體晶粒810及第三半導體晶粒820熱接合至第四半導體晶粒880的許多熱接合通道854及熱接合通道856。類似地，第五半導體晶粒822具有PDN線824，PDN線824經由接合通道858耦接至(半導體晶粒802的)接合墊860。在各種實施例中，半導體封裝800可進一步包括分別耦接至第一半導體晶粒802的接合墊868、接合墊870及接合墊872的許多熱接合通道862、熱接合通道864及熱接合通道866。半導體封裝800可包括分別將虛設第六半導體晶粒830及第七半導體晶粒840熱接合至第二半導體晶粒810及第三半導體晶粒820的許多熱接合通道874及熱接合通道876。
在第五半導體晶粒822、第六半導體晶粒830及第七半導體晶粒840的對置側上，半導體封裝800可包括附接至該封裝的散熱片882。散熱片可用以耗散在半導體封裝800的操作期間所產生的熱的至少一些。在第四半導體晶粒880的對置側上，半導體封裝800可視情況包括用以重新選路或重分配半導體封裝800的互連結構的重分配結構890。此等重新選路的互連結構可耦接至半導體封裝800的許多導電連接器892。
在第9圖中，半導體封裝900包括接合至第四半導體晶粒980的第一半導體晶粒902、第二半導體晶粒910、第三半導體晶粒920。半導體封裝900進一步包括接合至第一半導體晶粒902、第二半導體晶粒910及第三半導體晶粒920的第五半導體晶粒922。第二半導體晶粒910、第三半導體晶粒920及第五半導體晶粒922可各自充當虛設半導體晶粒，而第一半導體晶粒902及第四半導體晶粒980可各自充當作用半導體晶粒(例如，邏輯晶粒、記憶體晶粒)。第一半導體晶粒902具有PDN線904，PDN線904耦接至延伸穿過第四半導體晶粒980的基板的TSV結構932。PDN線904經由接合通道934及接合墊936耦接至TSV結構932。在各種實施例中，半導體封裝900可進一步包括分別耦接至接合墊948、接合墊950及接合墊952的許多熱接合通道938、熱接合通道940及熱接合通道942。更進一步，半導體封裝900可包括分別將虛設第二半導體晶粒910及第三半導體晶粒920熱接合至第四半導體晶粒980的許多熱接合通道954及熱接合通道956。在第五半導體晶粒922的對置側上，半導體封裝900可包括附接至該封裝的散熱片982。散熱片可用以耗散在半導體封裝900的操作期間所產生的熱的至少一些。
在第四半導體晶粒980的對置側上，半導體封裝900可視情況包括用以重新選路或重分配半導體封裝900的互連結構的重分配結構990。此等重新選路的互連結構可耦接至半導體封裝900的許多導電連接器992。
根據一些實施例，第10圖圖示用於形成一半導體封裝的至少一部分的一實例方法1000的流程圖。應注意，方法1000僅為實例，且不欲限制本揭示內容。因此，將理解，第10圖的方法1000的操作的次序可改變，額外操作可在第10圖的方法1000之前、期間及之後提供，且一些其他操作可在本文中予以簡要描述。
藉由方法1000製造的此種半導體封裝可包括彼此操作地且實體地耦接的至少兩個半導體(例如，電氣、光子或其組合)晶粒。此外，半導體晶粒中的至少一者的PDN線連接至一或多個導電段(例如，虛設導電線)，且連接至一或多個熱接合通道。舉例而言，半導體封裝可包括半導體封裝100、半導體封裝600、半導體封裝700、半導體封裝800及半導體封裝900的一部分，如上文所論述。因此，方法1000的操作有時可結合在上文關於附圖所論述的組件來論述。
方法1000以在一第一(例如，矽)基板上形成許多裝置特徵的操作1002開始。該些裝置特徵可部分地形成許多單元(例如，第2圖的單元204A至單元204C)。此等單元係沿著該第一基板(例如，第2圖的第一基板202)的一主表面形成。
方法1000進行至在該些裝置特徵上方形成許多金屬化層的操作1004。該些金屬化層(例如，第2圖的金屬化層M0、金屬化層M1、金屬化層M2、金屬化層M3)各自包括許多導電線(例如，第2圖的導電線208)，且不同金屬化層的導電線可經由一或多個通道(例如，第2圖的導電通道210)彼此連接。特別地，在金屬化層中的最頂部金屬化層中，導電線中的至少一者可組態為PDN線(例如，第2圖的PDN線208-3A)以將電源電壓(例如，電源電壓VDD、電源電壓VSS)輸送至對應單元中的一或多者。根據各種實施例，PDN線實體地連接至許多虛設導電線，該些虛設導電線中的每一者與PDN線平行。在一些實施例中，虛設導電線可以比PDN線的寬度窄的寬度作為特性。
方法1000進行至形成許多第一通道結構的操作1006。該些第一通道結構(例如，第2圖的第一通道結構242、通道結構246A至通道結構246D)可形成於PDN線上方(例如，最頂部金屬化層之上)。在各種實施例中，該些第一通道結構與PDN線電接觸。舉例而言，該些第一通道結構中的一些連接至PDN線(且安置在PDN線之上)，且該些第一通道結構中的一些連接至連接的虛設導電線(且安置在該(該些)連接的虛設導電線之上)。此外，在各種實施例中，至少一個該些第一通道結構與一待接合第二(例如，矽)基板的貫穿通道結構電接觸，而該些第一通道結構中的剩餘者與該貫穿通道結構電隔離，但與該第二基板熱接觸。
方法1000進行至基於一貫穿通道結構將一第二基板接合至該第一基板的操作1008。舉例而言，在第2圖中，第二基板(例如，第2圖的第二基板232)包括許多貫穿通道結構或TSV(例如，第2圖的TSV結構240A)，該些貫穿通道結構或TSV用以允許第二基板232經由第一通道結構(例如，第一通道結構242)中的至少一者接合至第一基板202。此種第一通道結構242可將形成於第一基板上方的PDN線208-3A電氣地且實體地接合至延伸穿過第二基板232的TSV結構240A。在各種實施例中，剩餘的第一通道結構(例如，第一通道結構246A至第一通道結構246D)不可連接至TSV結構240A，但可與第二基板232熱接觸。因而，這些第一通道結構246A至第一通道結構246D可幫助消耗經由PDN線208-3A產生的熱。
方法1000進行至在一第三(例如，矽)基板上方形成許多第二通道結構的操作1010。在一些實施例中，第三基板可不具有形成於其上的主動裝置特徵，例如，第2圖的第三基板262。在一些實施例中，第二通道結構(例如，第2圖的第二通道結構246H至第二通道結構246J)係沿著第三基板262的主表面形成，且與該第三基板262熱接觸。
方法1000進行至將該第三基板接合至該第二基板的操作1012。在一些實施例中，第三基板262係經由無凸塊接合(例如，經由沒有凸塊結構插入之間的一或多個氧化物層)接合至第二基板232。然而，當第二基板232及第三基板262彼此接合時，第二通道結構246H至第二通道結構246J可將第三基板262熱耦合至第二基板232。因而，這些第二通道結構246H至第二通道結構246J可幫助消耗經由第三基板262產生的熱。
根據一些實施例，第11圖圖示一半導體封裝的一部分的橫截面圖，該部分包括許多金屬化層M0、金屬化層M1、金屬化層M2、……、金屬化層Mx及形成於鄰近的金屬化層之間的許多通道VIA。金屬化層M0至金屬化層Mx可彼此垂直地配置在其上，其中金屬化層M0及金屬化層Mx分別經安置作為最底部及最頂部的金屬化層。每一金屬化層具有至少一個導電線，該至少一個導電線在下文被稱為導電線M0、導電線M1、導電線M2、……、導電線Mx。在一些實施例中，這些導電線可各自用以將電源電壓輸送至例如形成於最底部金屬化層M0下的一或多個對應單元。
第12圖及第13圖分別圖示導電線的兩個鄰近對的俯視圖。舉例而言，第12圖圖示導電線M0及導電線M1的俯視圖，且第13圖圖示導電線M1及導電線M2的俯視圖。如所示，導電線M0可沿著第一橫向方向延伸，導電線M1(安置在導電線M0之上)可沿著垂直於第一橫向方向的第二橫向方向延伸，且導電線M2(安置在導電線M1之上)可沿著第一橫向方向延伸，由此形成網格。
首先參考第12圖，導電線M0中的一些用以輸送例如電源電壓VDD的第一供應電壓(在下文中為VDD M0)。藉由形成以較小間距沿著導電線VDD M0中的每一者相等地間隔分開的許多通道(用「x」標記)，至少總共六個通道可形成於導電線VDD M0上，此允許亦載運電源電壓VDD的三個導電線形成(在下文中為導電線VDD M1)。舉例而言，額外的導電線VDD M1可形成於一對鄰近的導電線VDD M1之間。接下來參考第13圖，由於以較小間距沿著導電線VDD M1中的每一者相等地間隔分開的許多通道(用「x」標記)，至少總共九個通道可形成於導電線VDD M1上，此允許亦載運電源電壓VDD的三個導電線形成(在下文中為導電線VDD M2)。應理解，導電線的相同組態可用於載運例如電源電壓VSS的其他電源電壓。因而，導電線的載運某一電源電壓的網格可在相對緊密區域中，同時維持連接在該些導電線之間的大量通道。
在本揭示內容的一個態樣中，揭示一種半導體裝置。該半導體裝置包括一第一基板。該半導體裝置包括複數個金屬化層，該些金屬化層形成於該第一基板上方。該半導體裝置包括複數個通道結構，該些通道結構形成於該些金屬化層上方。該半導體裝置包括一第二基板，該第二基板經由該些通道結構附接至該第一基板。該半導體裝置包括一第一導電線，該第一導電線安置於該些金屬化層中的一第一金屬化層中。沿著一第一橫向方向延伸的該第一導電線連接至該些通道結構中的與該第二基板的一第一貫穿通道結構電接觸的至少一第一通道結構且連接至該些通道結構中的與該第一貫穿通道結構橫向偏移的至少一第二通道結構。
在本揭示內容的另一態樣中，揭示一種半導體封裝。該半導體封裝包括一第一矽基板。該半導體封裝包括複數個裝置特徵，該些裝置特徵沿著該第一矽基板的一主表面形成。該半導體封裝包括複數個金屬化層，該些金屬化層形成於該些裝置特徵上方。該半導體封裝包括一第二基板，該第一基板接合至該第二基板。該半導體封裝包括複數個貫穿通道結構，該些貫穿通道結構延伸穿過該第二基板。該半導體封裝包括複數個第一通道結構，該些第一通道結構安置在該些金屬化層與該第二基板之間。該半導體封裝包括一第一導電線，該第一導電線安置於該些金屬化層中的一最頂部金屬化層中，其中該第一導電線經組態為用於該些裝置特徵的一電力輸送網路的一部分。該第一導電線經由複數個第一通道結構與該第二基板熱接觸。至少一第一子集的該些第一通道結構各自與該些貫穿通道結構中的一對應貫穿通道結構電接觸，且至少一第二子集的該些第一通道結構各自與該些貫穿通道結構電隔離。
在本揭示內容的又一態樣中，揭示一種用於製造多個半導體裝置的方法。該方法包括沿著一第一矽基板的一主表面形成複數個裝置特徵。該方法包括形成複數個金屬化層，該些金屬化層形成於該些裝置特徵上方。安置於該些金屬化層中的一最頂部金屬化層中的至少一第一導電線用以輸送一電源電壓。該方法包括形成複數個第一通道結構，該些第一通道結構與該第一導電線電接觸。該方法包括將該第一矽基板接合至一第二矽基板。該第二矽基板具有延伸穿過該第二矽基板的一貫穿通道結構。該些第一通道結構中的至少一者與該貫穿通道結構電接觸，而該些第一通道結構中的剩餘者與該貫穿通道結構電隔離，但與該第二矽基板熱接觸。
如本文中所用，術語「約」及「近似」通常意味著所說明的值加或減10%。舉例而言，約0.5可包括0.45及0.55，約10可包括9至11，約1000可包括900至1100。
前述內容概述幾個實施例的特徵，使得熟習此項技術者可更好地理解本揭露的態樣。熟習此項技術者應瞭解，該些技術者可容易將本揭露用作為設計或修改用於實現與本文中介紹的實施例的相同目的及/或達成與本文中介紹的實施例的相同優點的其他製程及結構的基礎。熟習此項技術者亦應認識到，此等等效構造不背離本揭露的精神及範疇，且該些技術者可在不背離本揭露的精神及範疇的情況下作出本文中的各種改變、取代及改動。
100:半導體封裝 102:半導體晶粒 104:半導體晶粒 106:半導體晶粒 110:互連技術 200:半導體晶粒 202:基板 204A,204B,204C:單元 206:互連結構 208:導電線 208-0:導電線 208-1A:導電線 208-1B:導電線 208-2:導電線 208-3A:導電線,PDN線 208-3B:導電線,信號線 210:導電通道 230:半導體晶粒 232:基板 234:塊 240A:基板通道結構,TSV結構 240B:基板通道結構,TSV結構 242:接合通道,通道結構 244接合通道 246A:熱接合通道,通道結構 246B:熱接合通道,通道結構 246C:熱接合通道,通道結構 246D:熱接合通道,通道結構 246E:熱通道 246F:熱通道 246G:熱通道 246H:熱接合通道,第二通道結構 246I:熱接合通道,第二通道結構 246J:熱接合通道,第二通道結構 260:半導體晶粒 262:基板 264:接合層 302:PDN線 304:PDN線 306:信號線 312:段 313:導電線 314:段 315:導電線 350:熱通道 402:PDN線 404:PDN線 406:信號線 412A:段 412B:段 413:導電線 414A:段 414B:段 415:導電線 450A:熱通道 450B:熱通道 502:PDN線 504:PDN線 520:虛設導電線(或段) 522:段 523:導電線 550:熱通道 600:半導體封裝 602:第一半導體晶粒 604: PDN線 610:第二半導體晶粒 620:第三半導體晶粒 630:第四半導體晶粒 632:TSV結構 634:接合通道 636:接合墊 638:熱接合通道 640:熱接合通道 642:熱接合通道 648:接合墊 650:接合墊 652:接合墊 654:熱接合通道 656:熱接合通道 660:散熱片 670:重分配結構 680:導電連接器 700:半導體封裝 702:第一半導體晶粒 704:PDN線 710:第二半導體晶粒,虛設半導體晶粒 720:第三半導體晶粒,虛設半導體晶粒 722:第五半導體晶粒 724:PDN線 730:第六半導體晶粒 732:TSV結構 734:接合通道 736:接合墊 738:熱接合通道 740:第七半導體晶粒 742:熱接合通道 744:熱接合通道 748:接合墊 750:接合墊 752:接合墊 754:熱接合通道 756:熱接合通道 758:接合通道 760:接合墊 762:熱接合通道 764:熱接合通道 766:熱接合通道 768:接合墊 770:接合墊 772:接合墊 780:第四半導體晶粒 782:散熱片 790:重分配結構 792:導電連接器 800:半導體封裝 802:第一半導體晶粒 804:PDN線 810:第二半導體晶粒 820:第三半導體晶粒 822:第五半導體晶粒 824:PDN線 830:第六半導體晶粒 840:第七半導體晶粒 832:TSV結構 834:接合通道 836:接合墊 838:熱接合通道 840:熱接合通道 842:熱接合通道 848:接合墊 850:接合墊 852:接合墊 854:熱接合通道 856:熱接合通道 858:接合通道 860:接合墊 862:熱接合通道 864:熱接合通道 866:熱接合通道 868:接合墊 870:接合墊 872:接合墊 874:熱接合通道 876:熱接合通道 880:第四半導體晶粒 882:散熱片 890:重分配結構 892:導電連接器 900:半導體封裝 902:第一半導體晶粒 904:PDN線 910:第二半導體晶粒 920:第三半導體晶粒 922:第五半導體晶粒 932:TSV結構 934:接合通道 936:接合墊 938:熱接合通道 940:熱接合通道 942:熱接合通道 948:接合墊 950:接合墊 952:接合墊 954:熱接合通道 956:熱接合通道 980:第四半導體晶粒 982:散熱片 990:重分配結構 992:導電連接器 1000:方法 1002:操作 1004:操作 1006:操作 1008:操作 1010:操作 1012:操作 M0:金屬化層,導電線 M1:金屬化層,導電線 M2:金屬化層,導電線 M3:金屬化層,導電線 Mx:金屬化層,導電線 VDD:電源電壓 VSS:電源電壓 VIA:通道 W 1:寬度 W2:寬度
本揭示內容的態樣將在結合附圖閱讀時自以下詳細描述最佳地瞭解。請注意，根據產業中的標準方法，各種特徵未按比例繪製。實際上，為了論述清楚起見，各種特徵的尺寸可任意地增大或減小。 根據一些實施例，第1圖圖示一半導體封裝的示意圖。 根據一些實施例，第2圖圖示第1圖的半導體封裝的一部分的橫截面圖。 根據一些實施例，第3圖圖示第1圖的半導體封裝的許多PDN線的一種實例配置的俯視圖。 根據一些實施例，第4圖圖示第1圖的半導體封裝的許多PDN線的另一種實例配置的俯視圖。 根據一些實施例，第5圖圖示第1圖的半導體封裝的許多PDN線的又一種實例配置的俯視圖。 根據一些實施例，第6圖圖示包括許多所揭示的熱接合通道的一種實例半導體封裝的橫截面圖。 根據一些實施例，第7圖圖示包括許多所揭示的熱接合通道的另一種實例半導體封裝的橫截面圖。 根據一些實施例，第8圖圖示包括許多所揭示的熱接合通道的又一種實例半導體封裝的橫截面圖。 根據一些實施例，第9圖圖示包括許多所揭示的熱接合通道的又一種實例半導體封裝的橫截面圖。 根據一些實施例，第10圖圖示用於製造一半導體封裝的一實例方法的流程圖。 根據一些實施例，第11圖圖示包括許多金屬化層的一半導體封裝的一部分的橫截面圖。 根據一些實施例，第12圖圖示第11圖的半導體封裝的第一對鄰近的金屬化層的俯視圖。 根據一些實施例，第13圖圖示第11圖的半導體封裝的第二對鄰近的金屬化層的俯視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
1000:方法
1002:操作
1004:操作
1006:操作
1008:操作
1010:操作
1012:操作

Claims (19)

  1. 一種半導體裝置，包含： 一第一基板； 複數個金屬化層，該些金屬化層形成於該第一基板上方； 複數個通道結構，該些通道結構形成於該些金屬化層上方； 一第二基板，該第二基板經由該些通道結構附接至該第一基板；及 一第一導電線，該第一導電線安置於該些金屬化層中的一第一金屬化層中； 其中沿著一第一橫向方向延伸的該第一導電線連接至該些通道結構中的與該第二基板的一第一貫穿通道結構電接觸的至少一第一通道結構且連接至該些通道結構中的與該第一貫穿通道結構橫向偏移的至少一第二通道結構。
  2. 如請求項1所述之半導體裝置，其中該第一導電線用以輸送一電源電壓。
  3. 如請求項1所述之半導體裝置，其中該第二通孔結構與該第二基板的任何貫孔結構電隔離。
  4. 如請求項1所述之半導體裝置，該半導體裝置進一步包含： 一第二導電線，該第二導電線安置於該第一金屬化層中且沿著該第一橫向方向延伸；及 一第三導電線，該第三導電線安置於該第一金屬化層中且沿著垂直於該第一橫向方向的一第二橫向方向延伸，該第三導電線連接至該第二導電線； 其中該第一導電線具有在該第一橫向方向上的一第一長度，且該第二導電線具有在該第一橫向方向上的一第二長度，該第二長度實質上短於該第一長度。
  5. 如請求項4所述之半導體裝置，其中該第一導電線具有在該第二橫向方向上的一第一寬度且該第二導電線具有在該第二橫向方向上的一第二寬度，且其中該第一寬度實質上大於該第二寬度。
  6. 如請求項1所述之半導體裝置，該半導體裝置進一步包含： 一第四導電線，該第四導電線安置於該第一金屬化層中且沿著該第一橫向方向延伸； 一第五導電線，該第五導電線安置於該第一金屬化層中且沿著該第一橫向方向延伸；及 一第六導電線，該第六導電線安置於該第一金屬化層中且沿著垂直於該第一橫向方向的一第二橫向方向延伸，該第六導電線連接至該第四導電線及該第五導電線； 其中該第一導電線具有在該第一橫向方向上的一第一長度，且該第五導電線及該第六導電線各自具有在該第一橫向方向上的一第二長度，該第二長度實質上短於該第一長度。
  7. 如請求項1所述之半導體裝置，該半導體裝置進一步包含： 一第七導電線，該第七導電線安置於該第一金屬化層中且沿著該第一橫向方向延伸； 其中該第一導電線及該第七導電線在該第一橫向方向上具有相同長度。
  8. 如請求項7所述之半導體裝置，其中該第一導電線沿著該第二橫向方向與該第七導電線間隔分開，且其中該第一導電線用以輸送一第一供應電壓且該第七導電線用以輸送一第二供應電壓。
  9. 如請求項8所述之半導體裝置，其中該第一供應電壓係VDD且該第二供應電壓係VSS。
  10. 一種半導體封裝，包含： 一第一基板； 複數個裝置特徵，該些裝置特徵沿著該第一基板的一主表面形成； 複數個金屬化層，該些金屬化層形成於該些裝置特徵上方； 一第二基板，該第一基板接合至該第二基板； 複數個貫穿通道結構，該些貫穿通道結構延伸穿過該第二基板； 複數個第一通道結構，該些第一通道結構安置在該些金屬化層與該第二基板之間；及 一第一導電線，該第一導電線安置於該些金屬化層中的一最頂部金屬化層中，其中該第一導電線經組態為用於該些裝置特徵的一電力輸送網路的一部分； 其中該第一導電線經由該些第一通道結構與該第二基板熱接觸；且 其中至少一第一子集的該些第一通道結構各自與該些貫穿通道結構中的一對應貫穿通道結構電接觸，且至少一第二子集的該些第一通道結構各自與該些貫穿通道結構電隔離。
  11. 如請求項10所述之半導體封裝，其中該第一導電線進一步與該第二基板熱接觸。
  12. 如請求項10所述之半導體封裝，該半導體封裝進一步包含一第二導電線，該第二導電線安置於該最頂部金屬化層中、亦為該電力輸送網路的一部分。
  13. 如請求項12所述之半導體封裝，其中該第一導電線用以輸送一第一電源電壓且該第二導電線用以輸送一第二電源電壓，且其中該第一導電線及該第二導電線係彼此平行地安置。
  14. 如請求項13所述之半導體封裝，該半導體封裝進一步包含複數個第三導電線，該些第三導電線各自平行於該第一導電線及該第二導電線而安置，且插入該第一導電線與該第二導電線之間。
  15. 如請求項14所述之半導體封裝，該半導體封裝進一步包含複數個第四導電線，該些第四導電線各自垂直於該第一導電線及該第二導電線而安置，且連接至該第一導電線或該第二導電線。
  16. 如請求項10所述之半導體封裝，該半導體封裝進一步包含： 一第三矽基板，該第三矽基板亦接合至該第二矽基板，其中該第三矽基板與該第一矽基板橫向地間隔且不具有沿著該第三矽基板的一主表面形成的多個裝置特徵；及 複數個第二通孔結構，該些第二通孔結構安置於該第三基板與該第二基板之間，其中該第三矽基板經由該些第二通孔結構與該第二矽基板熱接觸。
  17. 一種用於製造半導體裝置的方法，包含以下步驟： 沿著一第一矽基板的一主表面形成複數個裝置特徵； 形成複數個金屬化層，該些金屬化層形成於該些裝置特徵上方，其中安置於該些金屬化層中的一最頂部金屬化層中的至少一第一導電線用以輸送一電源電壓； 形成複數個第一通道結構，該些第一通道結構與該第一導電線電接觸；及 將該第一矽基板接合至一第二矽基板，其中該第二矽基板具有延伸穿過該第二矽基板的一貫穿通道結構； 其中該些第一通道結構中的至少一者與該貫穿通道結構電接觸，而該些第一通道結構中的剩餘者與該貫穿通道結構電隔離，但與該第二矽基板熱接觸。
  18. 如請求項17所述之方法，該方法進一步包含以下步驟： 形成安置於該最頂部金屬化層中的至少一第二導電線及至少一第三導電線； 其中該第二導電線平行於該第一導電線而安置，且該第三導電線垂直於該第一導電線而安置；且 其中該第三導電線將該第一導電線連接至該第二導電線。
  19. 如請求項17所述之方法，該方法進一步包含以下步驟： 在一第三矽基板上方形成複數個第二通道結構，其中該第三矽基板不具有沿著其主表面形成的多個裝置特徵；及 將該第三矽基板接合至該第二矽基板，而該些第二通道結構插入該第三矽基板與該第二矽基板之間。
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US9537199B2 (en) * 2015-03-19 2017-01-03 International Business Machines Corporation Package structure having an integrated waveguide configured to communicate between first and second integrated circuit chips
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