TW202320247A - 用於支援更高連接密度的多晶粒（多－晶粒）積體電路（ｉｃ）封裝和相關製造方法 - Google Patents

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Abstract

用於支援更高連接密度的多晶粒（多-晶粒）積體電路（IC）封裝，以及相關製造方法。多晶粒IC封裝包括在相應晶粒封裝中提供的分離晶粒，該等晶粒封裝彼此堆疊以節省封裝面積。為了支援信號路由，包括延伸穿過晶粒封裝的貫穿封裝信號路由，每個晶粒封裝包括垂直互連，垂直互連設置在其相應晶粒附近並且耦合到該封裝基板中的相應封裝基板（若提供內插器基板的話亦耦合至內插器基板）。以此方式，作為實例，不需要在多晶粒IC封裝中製造延伸穿過晶粒本身以提供相應晶粒封裝之間的信號路由的穿矽通孔（TSV）。在另一實例中，在堆疊晶粒封裝的相鄰內插器基板之間產生的空間（經由互連凸塊彼此隔開）提供了用於散熱的區域。

Description

用於支援更高連接密度的多晶粒（多-晶粒）積體電路（IC）封裝和相關製造方法
本揭示的領域係關於積體電路（IC）封裝，並且更具體地關於採用多堆疊半導體晶粒以將電路應用分成多個晶粒的堆疊晶粒IC封裝。
積體電路（IC）是電子裝置的基石。IC通常被封裝在IC封裝（亦被稱為「半導體封裝」或「晶片封裝」）中。IC封裝可被包括在掌上型、電池供電的電子設備中，例如，在該等設備中，減小的封裝大小和減小的功耗尤為重要。習知IC封裝包括封裝基板、以及安裝到該封裝基板的一或多個IC晶片或其他電子模組以提供到IC晶片的電連接性。例如，IC封裝中的IC晶片可以是片上系統（SoC）、應用處理器或電源管理IC。IC晶片的半導體晶粒（「晶粒」）經由金屬互連（諸如焊料凸塊或銅柱形式的金屬互聯，亦稱為「互連凸塊」或簡稱為「凸塊」）電耦合到封裝基板。封裝基板中的金屬化層中的金屬跡線或連線耦合到互連凸塊以將電信號路由到IC封裝外部以及路由到IC封裝中的其他耦合的晶粒。
一些IC封裝被稱為多晶粒（多-晶粒）IC封裝，其包括用於不同目的或應用的被包括在IC 封裝中的多個晶粒。例如，多晶粒IC封裝可包括分開的電源管理晶粒和應用晶粒。作為實例，應用晶粒可以是數據機、處理器或片上系統（SoC）。多晶粒IC封裝亦可包括一或多個記憶體晶粒，其提供記憶體以支援資料儲存和應用晶粒的存取。將主要的應用/功能分離到單獨的晶粒中是將用於所有該等應用/功能的電路放入單個晶粒的替代方案。製造成本和複雜度隨著晶粒大小增大而不成比例地增加。這會導致更低的封裝良率。然而，藉由將IC封裝中的晶粒分離成多個晶粒，IC封裝的整體大小可能以不期望的方式增大。例如，由於必須在諸晶粒之間提供足夠的輸入/輸出（I/O）信號路徑以提供所需的晶粒到晶粒（D2D）通訊以及IC封裝的外部互連以用於外部通訊，IC封裝的大小可能增大。對於較小的設備應用，諸如舉例而言行動設備，非常需要最小化IC封裝大小。
本文揭示的態樣包括用於支援更高連接密度的多晶粒（多-晶粒）積體電路（IC）封裝。亦揭示相關製造方法。多晶粒IC封裝包括多個晶粒以將IC封裝的電路功能性分離到多個晶粒上。例如，這與可能以更高的成本和更低的良率在IC封裝中提供更大大小的單個晶粒相反。然而，在多晶粒IC封裝中，由於提供多個晶粒和其他基板結構來支援外部信號路由和晶粒到晶粒（D2D）信號路由，IC封裝的整體封裝大小可能增加。因此，在示例性態樣中，IC封裝包括分離的晶粒，該等晶粒在垂直方向（例如，Z軸方向）上彼此堆疊（例如，作為封裝上封裝（POP））以節省水平方向（例如，X/Y軸方向）上的封裝面積。多晶粒IC封裝中的分離晶粒被提供在彼此堆疊的相應的分離的晶粒封裝中。在分開的晶粒封裝中提供分離晶粒可允許在組裝到多晶粒IC封裝之前分別製造和測試每個晶粒封裝，從而以較低的成本提高良率。然而，對於分離晶粒配置，與單晶粒封裝相比，D2D和外部信號路由可能需要支援更大數目的輸入/輸出（I/O）連接。
就此而言，在另一示例性態樣中，為了支援多晶粒IC封裝中的信號路由（包括I/O信號路由），每個晶粒封裝包括垂直互連（例如，金屬柱、穿模垂直互連通路（通孔）（TMV）），該等垂直互連與其相應晶粒相鄰設置。垂直互連被耦合到其相應晶粒封裝中的封裝基板以提供到其晶粒的信號路由路徑。為了在分離晶粒封裝之間提供信號路由路徑，晶粒封裝亦包括可選的內插器基板。每個相應晶粒封裝中的垂直互連耦合到其相應封裝基板（和內插器基板，若提供的話）以提供與晶粒封裝中的晶粒相鄰並延伸穿過晶粒封裝的信號路由。因此，晶粒封裝中與其晶粒相鄰設置並且耦合到其封裝基板（和內插器基板，若提供的話）的垂直互連提供穿過晶粒封裝的貫穿連接以支援多晶粒IC封裝中的互連。以此方式，作為實例，不需要在多晶粒IC封裝中製造延伸穿過晶粒本身以提供相應晶粒封裝之間的信號路由的穿矽通孔（TSV）。
在一個實例中，多晶粒IC封裝中的晶粒封裝被定向為使得晶粒封裝的相應晶粒的被動側以背對背配置彼此面對。每個晶粒封裝中的晶粒耦合到與晶粒的主動側相鄰設置的相應封裝基板。可在任何晶粒封裝中提供內插器基板以促進在相應晶粒封裝中的垂直互連和將其晶粒封裝耦合到另一晶粒封裝的外部互連之間提供電介面。在一個實例中，若在晶粒封裝中提供內插器基板，則內插器基板在其相應封裝基板中與該晶粒的被動側相鄰設置。因此，每個晶粒封裝中的晶粒設置在其晶粒封裝的封裝基板和內插器基板（若提供）之間。給定晶粒封裝的封裝基板中的金屬化層中的金屬互連耦合到與晶粒相鄰定位的垂直互連。垂直互連延伸穿過該晶粒封裝並且耦合到設置在封裝基板的相對側上的晶粒模組的內插器基板（若提供的話）的金屬化層中的金屬互連。替代地，垂直互連可延伸到晶粒封裝的與封裝基板相對的第二外表面。作為實例，晶粒封裝中提供的垂直互連支援穿過晶粒封裝的貫穿連接以支援多晶粒IC封裝中的互連，並且不需要採用TSV。
在另一實例中，多晶粒IC封裝中的每一個晶粒封裝在垂直方向上以堆疊配置彼此相鄰設置，互連凸塊（例如，焊球）設置在其間以將晶粒封裝和其垂直互連電耦合在一起，並且在每個晶粒封裝中的垂直互連之間提供互連和信號路徑。例如，若晶粒封裝包括內插器基板，則晶粒封裝的內插器基板將被佈置為彼此相鄰並且經由互連凸塊連接。此種佈置可允許晶粒封裝中的垂直互連的更小間距，因為在每個晶粒封裝中提供並且彼此耦合的垂直互連具有比不提供單獨的第一和第二晶粒封裝的情況下更小的縱橫比，其中垂直互連將具有更大的縱橫比。此外，在其分開的晶粒模組中彼此相鄰設置的堆疊晶粒封裝之間產生的空間（如經由互連凸塊彼此隔開）亦提供了用於散熱的區域。設置在與堆疊晶粒封裝相鄰地產生的空間之間的導熱材料或空氣產生用於散熱的熱路徑。因此，藉由與兩個晶粒封裝相鄰的該熱介面空間，其由兩個晶粒封裝共用以用於散熱，這可節省多晶粒IC封裝中用於熱管理的原本所需的空間。
就此而言，在一個示例性態樣中，提供了一種多晶粒IC封裝。該多晶粒IC封裝包括第一晶粒封裝。該第一晶粒封裝包括第一封裝基板。該第一晶粒封裝亦包括耦合到該第一封裝基板的第一晶粒。該第一晶粒封裝亦包括在水平方向上與該第一晶粒相鄰設置的複數個第一垂直互連，該複數個第一垂直互連中的每一個第一垂直互連皆耦合到該第一封裝基板。該多晶粒IC封裝亦包括在垂直方向上與第一晶粒封裝相鄰的第二晶粒封裝。該第二晶粒封裝包括第二封裝基板。該第二晶粒封裝亦包括耦合到該第二封裝基板的第二晶粒。該第二晶粒封裝亦包括在水平方向上與該第二晶粒相鄰設置的複數個第二垂直互連，該複數個第二垂直互連中的每一個第二垂直互連皆耦合到該第二封裝基板。
在另一示例性態樣中，提供了一種製造多晶粒IC封裝的方法。該方法包括形成第一晶粒封裝，其包括提供第一封裝基板、提供第一晶粒、將該第一晶粒在垂直方向上耦合到該第一封裝基板、以及形成耦合到該第一封裝基板並在水平方向上與該第一晶粒相鄰設置的複數個第一垂直互連。該方法亦包括形成第二晶粒封裝，其包括提供第二封裝基板、提供第二晶粒、將該第二晶粒在垂直方向上耦合到該第二封裝基板、以及形成耦合到該第二封裝基板並在水平方向上與該第二晶粒相鄰設置的複數個第二垂直互連。該方法亦包括在垂直方向上將該第二晶粒封裝耦合到該第一晶粒封裝。
現在參照附圖，描述本揭示的若干示例性態樣。措辭「示例性」在本文中用於表示「用作示例、實例、或說明」。本文中描述為「示例性」的任何態樣不必被解釋為優於或勝過其他態樣。
本文揭示的態樣包括用於支援更高連接密度的多晶粒（多-晶粒）積體電路（IC）封裝。亦揭示相關製造方法。多晶粒IC封裝包括多個晶粒以將IC封裝的電路功能性分離到多個晶粒上。例如，這與可能以更高的成本和更低的良率在IC封裝中提供更大大小的單個晶粒相反。然而，在多晶粒IC封裝中，由於提供多個晶粒和其他基板結構來支援外部信號路由和晶粒到晶粒（D2D）信號路由，IC封裝的整體封裝大小可能增加。因此，在示例性態樣中，IC封裝包括分離的晶粒，該等晶粒在垂直方向（例如，Z軸方向）上彼此堆疊（例如，作為封裝上封裝（POP））以節省水平方向（例如，X/Y軸方向）上的封裝面積。多晶粒IC封裝中的分離晶粒被提供在彼此堆疊的相應的分離晶粒封裝中。在分開的晶粒封裝中提供分離晶粒可允許在組裝到多晶粒IC封裝之前分別製造和測試每個晶粒封裝，從而以較低的成本提高良率。然而，對於分離晶粒配置，與單晶粒封裝相比，D2D和外部信號路由可能需要支援更大數目的輸入/輸出（I/O）連接。
就此而言，在另一示例性態樣中，為了支援多晶粒IC封裝中的信號路由（包括I/O信號路由），每個晶粒封裝包括垂直互連（例如，金屬柱、穿模垂直互連通路（通孔）（TMV）），該等垂直互連與其相應晶粒相鄰設置。垂直互連被耦合到其相應晶粒封裝中的封裝基板以提供到其晶粒的信號路由路徑。為了在分離晶粒封裝之間提供信號路由路徑，晶粒封裝亦包括可選的內插器基板。每個相應晶粒封裝中的垂直互連耦合到其相應封裝基板（和內插器基板，若提供的話）以提供與晶粒封裝中的晶粒相鄰並延伸穿過晶粒封裝的信號路由。因此，晶粒封裝中與其晶粒相鄰設置並且耦合到其封裝基板（和內插器基板，若提供的話）的垂直互連提供穿過晶粒封裝的貫穿連接以支援多晶粒IC封裝中的互連。以此方式，作為實例，不需要在多晶粒IC封裝中製造延伸穿過晶粒本身以提供相應晶粒封裝之間的信號路由的穿矽通孔（TSV）。
就此而言，圖1是示例性多晶粒積體電路（IC）封裝100的側視圖，該多晶粒IC封裝包括作為分別在第一和第二晶粒封裝104(1)、104(2)中提供的第一和第二晶粒102(1)、102(2)的分離晶粒。提供分離的第一和第二晶粒102(1)、102(2)以在多個晶粒上分離多晶粒IC封裝100的電路功能性。例如，第一和第二晶粒102(1)、102(2)可以是用於多晶粒IC封裝100的應用晶粒（例如，數據機或處理器）。這與例如提供在提供包括在圖1中的多晶粒IC封裝100中的情況下原本將在第一和第二晶粒102(1)、102(2)之間分離的電路及/或功能性的單個增大大小的晶粒相反。即使將電路分離到多個晶粒中在封裝中增加了（諸）額外晶粒，然而單個較大大小的晶粒的製造成本可能會不成比例地增加，並且亦具有降低的良率。在該實例中，多晶粒IC封裝100亦包括可選的第三晶粒封裝104(3)，其包括第三晶粒102(3)。例如，晶粒102(3)可以是為第一和第二晶粒102(1)、102(2)提供電源管理的電源管理積體電路（PMIC）晶粒。第三晶粒封裝104(3)包括第三封裝基板114(3)，該第三封裝基板114(3)耦合到第三晶粒102(3)並經由外部互連凸塊105耦合到第二晶粒封裝104(2)。替代地，第二晶粒封裝104(2)的第二封裝基板114(2)可與第三晶粒封裝104(3)的第三封裝基板114(3)集成以節省垂直方向（Z軸方向）上的高度。然而，這可能增加施加在將第二晶粒102(2)耦合到第二封裝基板114(2)的第二晶粒互連115(2)上的應力。第一晶粒封裝104(1)經由外部互連凸塊108（例如，焊料凸塊、球柵陣列（BGA）、焊盤柵陣列（LGA））耦合到印刷電路板（PCB）106，該等外部互連凸塊108提供到多晶粒IC封裝100的外部連接。另一可選附加晶粒封裝104(4)耦合到PCB 106的與多晶粒IC封裝100相對的一側。例如，晶粒封裝104(4)可以是動態隨機存取記憶體（DRAM）晶片。
即使多晶粒IC封裝100中的分離晶粒102(1)、102(2)上分離電路功能可能增加多晶粒IC封裝100的整體大小以例如容適額外的連接（例如，I/O及/或電源連接）、以提供晶粒到晶粒（D2D）連接，將分離晶粒102(1)、102(2)中的電路製造到單個晶粒中可能不成比例地更加複雜和昂貴。然而，在該實例中，藉由將晶粒102(1)、102(2)在垂直方向（Z軸方向）（例如，作為層疊封裝（POP））上堆疊在彼此頂部而在其相應晶粒封裝104(1)、104(2)中以節省水平方向（X軸和Y軸方向）上的面積來減輕或抵消由於提供分離晶粒102(1)、102(2)而增加的多晶粒IC封裝的大小。第三晶粒封裝104(3)在垂直方向上堆疊在第二晶粒封裝104(2)上方並且耦合到第二晶粒封裝104(2)。就此而言，圖1中的多晶粒IC封裝100是堆疊晶粒IC封裝。分離的第一和第二晶粒102(1)、102(2)亦被提供在其自己的分開的和相應的晶粒封裝104(1)、104(2)中，該等晶粒封裝104(1)、104(2)在垂直方向上堆疊。在分開的晶粒封裝104(1)、104(2)中提供分離的第一晶粒102(1)和第二晶粒102(2)可允許在組裝到多晶粒IC封裝100之前分別製造和測試每個晶粒封裝104(1)、104(2)，以較低的成本提高良率。然而，採用多晶粒IC封裝100的分離晶粒配置，與單晶粒封裝相比，可能需要支援更多數目的I/O連接以用於D2D和外部I/O連接以供I/O信號路由。
就此而言，為了支援第1圖中的多晶粒IC封裝100中的用於D2D和外部信號路由的連接（包括I/O連接及/或電力連接），第一和第二晶粒封裝104(1)、104(2)各自包括相應的第一和第二垂直互連110(1)、110(2)。作為實例，第一和第二垂直互連110(1)、110(2)可以是金屬柱或金屬穿模垂直互連通路（通孔）（TMV）（其延伸穿過第一和第二晶粒封裝104(1)、104(2)的封裝模塑件112(1)、112(2)）。第一和第二垂直互連110(1)、110(2)與其相應的第一和第二晶粒102(1)、102(2)相鄰設置。例如，第一和第二垂直互連110(1)、110(2)可在其相應的晶粒封裝104(1)、104(2)中圍繞相應的第一和第二晶粒102(1)、102(2)的所有側設置。
關於第一晶粒封裝104(1)，第一晶粒封裝104(1)中的第一垂直互連110(1)穿過第一晶粒互連115(1)耦合到第一晶粒封裝104(1)中的第一封裝基板114(1)，以提供用於到第一晶粒102(1)的信號路由路徑的連接（例如，I/O及/或電力連接）。第一封裝基板114(1)可以是無芯或有芯基板。作為實例，第一封裝基板114(1)可包括層壓的基板層，其中設置有金屬化層和金屬互連116(1)（例如，金屬跡線、金屬線）。作為另一實例，第一封裝基板114(1)可包括重分佈層（RDL），其中在金屬化層中形成重分佈的金屬線或跡線以形成金屬互連116(1)。作為又一實例，第一封裝基板114(1)可包括具有嵌入在（諸）金屬層中的金屬互連116(1)（跡線）的（諸）嵌入式跡線基板（ETS）層。第一晶粒102(1)與第一封裝基板114(1)相鄰設置，並且亦耦合到第一封裝基板114(1)，第一封裝基板114(1)包含金屬化層，金屬化層具有金屬互連116(1)以提供到第一晶粒102(1)的信號路由。耦合到第一封裝基板114(1)的第一垂直互連110(1)提供第一封裝基板114(1)和第一垂直互連110(1)之間的連接。以此方式，連接由第一晶粒102(1)經由第一封裝基板114(1)提供到第一垂直互連110(1)。第一垂直互連110(1)在垂直方向上延伸穿過第一晶粒封裝104(1)。以此方式，第一垂直互連110(1)可被擴展以耦合到第二晶粒封裝104(2)，並耦合到其第二垂直互連110(2)，以提供第一和第二晶粒封裝104(1)、104(2)和其相應的第一和第二晶粒102(1)、102(2)之間的信號路由。
類似地，關於第二晶粒封裝104(2)，第二晶粒封裝104(2)中的第二垂直互連110(2)經由第二晶粒互連115(2)耦合到第二晶粒封裝104(2)中的第二封裝基板114(2)以提供用於到第二晶粒102(2)的信號路由路徑的連接。作為實例，第二封裝基板114(2)可包括層壓的基板層，其中設置有金屬化層和金屬互連116(2)（例如，金屬跡線、金屬線）。作為另一實例，第二封裝基板114(2)可包括RDL，其中在金屬化層中形成重分佈的金屬線或跡線以形成第二金屬互連116(2)。作為又一實例，第二封裝基板114(2)可包括具有嵌入在（諸）金屬層中的第二金屬互連116(2)（跡線）的（諸）ETS層。第二晶粒102(2)與第二封裝基板114(2)相鄰設置，並且亦耦合到第二封裝基板114(2)，第二封裝基板114(2)包含金屬化層，金屬化層具有金屬互連以提供到第二晶粒102(2)的信號路由。第二垂直互連110(2)耦合到第二封裝基板114(2)，從而提供第二封裝基板114(2)和第二垂直互連110(2)之間的連接。以此方式，連接由第二晶粒102(2)經由第二封裝基板114(2)提供到第二垂直互連110(2)。第二垂直互連110(2)在垂直方向上延伸穿過第二晶粒封裝104(2)。以此方式，第二垂直互連110(2)可被擴展以耦合到第一晶粒封裝104(1)，並耦合到其第一垂直互連110(1)，以提供第一和第二晶粒封裝104(1)、104(2)和其相應的第一和第二晶粒102(1)、102(2)之間的信號路由。
以此方式，如上所論述的，設置在多晶粒IC封裝100的第一和第二晶粒封裝104(1)、104(2)中的第一和第二垂直互連110(1)、110(2)允許在第一和第二晶粒封裝104(1)、104(2)和其相應的第一和第二晶粒102(1)、102(2)之間提供連接。這促成將第一和第二晶粒102(1)、102(2)中的電路在第一和第二晶粒102(1)、102(2)上分離，同時保持在第一和第二晶粒102(1)、102(2)中的電路之間可能需要的信號連接路徑以用於預期操作。相應的第一和第二晶粒封裝104(1)、104(2)中的第一和第二垂直互連110(1)、110(2)與第一和第二晶粒102(1)、102(2)相鄰設置提供了經由第一和第二晶粒封裝104(1)、104(2)的貫穿連接。以此方式，作為實例，TSV不需要在多晶粒IC封裝100中製造，其延伸穿過第一和第二晶粒102(1)、102(2)本身以提供相應的第一和第二晶粒封裝104(1)、104(2)之間的信號路由。在IC封裝中製造TSV可能更困難且成本更高。並且若多晶粒IC封裝100是基於例如先前的二維（2D）IC封裝設計和製造規則設計的（其不包括用於堆疊晶粒連接的TSV），則提供在相應的第一和第二晶粒封裝104(1)、104(2)中在水平方向（X及/或Y軸方向）上與第一和第二晶粒102(1)相鄰的第一和第二垂直互連110(1)、110(2)的製造可能較不複雜且成本較低。
圖2A是圖1中的多晶粒IC封裝100中的第一和第二晶粒封裝104(1)、104(2)的側視圖。圖2B是多晶粒IC封裝100中的第一和第二晶粒封裝104(1)、104(2)的特寫左側視圖。將參考圖2A和圖2B來論述多晶粒IC封裝100中的額外示例性細節。
就此而言，如圖2A和圖2B所示，多晶粒IC封裝100中的第一和第二晶粒封裝104(1)、104(2)亦包括可選的相應的第一和第二內插器基板118(1)、118(2)。在該實例中，參考第一晶粒封裝104(1)，第一內插器基板118(1)與第一晶粒102(1)相鄰設置，使得第一晶粒102(1)被設置於第一內插器基板118(1)和第一封裝基板114(1)之間。在該實例中，第一內插器基板118(1)與第一晶粒102(1)的被動側120(1)相鄰設置。在該實例中，如圖2A所示，第一和第二晶粒102(1)、102(2)以背對背配置相對於彼此堆疊，其中第一和第二晶粒102(1)、102(2)的被動側120(1)、120(2)彼此相鄰設置。在該實例中，相應的第一和第二晶粒102(1)、102(2)的主動側121(1)、121(2)與其第一和第二封裝基板114(1)、114(2)相鄰設置。替代地，第二晶粒102(2)可被翻轉，使得其主動側121(2)與第一晶粒102(1)的被動側120(1)相鄰。而且，第一晶粒102(2)可被翻轉，使得其主動側121(1)與第二晶粒102(2)（且例如第二晶粒102(2)的第二被動側120(2)）相鄰。多晶粒IC封裝100不限於第一和第二晶粒102(1)、102(2)在其相應的第一和第二晶粒封裝104(1)、104(2)中的任何特定定向。第一晶粒封裝104(1)中的第一垂直互連110(1)耦合到第一內插器基板118(1)。如圖2B所示，第一內插器基板118(1)包括一或多個金屬化層，該等金屬化層包括耦合到第一垂直互連110(1)的金屬互連122(1)。第一內插器基板118(1)中的金屬互連122(1)耦合到與第一內插器基板118(1)相鄰的第二晶粒封裝104(2)中的第二內插器基板118(2)中的（諸）金屬化層中的金屬互連122(2)，以促成第一和第二晶粒封裝104(1)、104(2)之間的連接。
此外，在該實例中，如圖2A和圖2B所示，第二晶粒封裝104(2)包括與第二晶粒102(2)相鄰設置的第二內插器基板118(2)，以使得第二晶粒102(2)設置在第二內插器基板118(2)和第二封裝基板114(2)之間。在該實例中，第二內插器基板118(2)與第二晶粒102(2)的被動側120(2)相鄰設置。第二晶粒封裝104(2)中的第二垂直互連110(2)耦合到第二內插器基板118(2)。第二內插器基板118(2)包括一或多個金屬化層，該等金屬化層包括耦合到第二垂直互連110(2)的金屬互連122(2)。第二內插器基板118(2)中的金屬互連122(2)耦合到與第二內插器基板118(2)相鄰的第一晶粒封裝104(1)中的第一內插器基板118(1)中的金屬互連122(1)，以促成第一和第二晶粒封裝104(1)、104(2)之間的連接。
繼續參考圖2A和圖2B，在該實例中，外部互連凸塊124（例如，焊料凸塊、BGA、LGA）設置在第一和第二內插器基板118(1)、118(2)之間以提供其相應金屬互連之間的連接，金屬互連耦合到第一和第二晶粒封裝104(1)、104(2)中的相應第一和第二垂直互連110(1)、110(2)。以此方式，第一和第二內插器基板118(1)、118(2)提供到其相應第一和第二晶粒封裝104(1)、104(2)以及其中的第一和第二晶粒102(1)、102(2)的電連接介面，因為第一和第二內插器基板118(1)、118(2)耦合到第一和第二晶粒封裝104(1)、104(2)中的相應第一和第二垂直互連110(1)、110(2)。第一和第二晶粒封裝104(1)、104(2)中的第一和第二垂直互連110(1)、110(2)耦合到相應的第一和第二封裝基板114(1)、114(2)，並且相應的第一和第二封裝基板114(1)、114(2)耦合到第一和第二晶粒102(1)、102(2)。
因此，多晶粒IC封裝100的相應第一和第二晶粒封裝104(1)、104(2)中的第一和第二內插器基板118(1)、118(2)耦合到第一和第二垂直互連110(1)、110(2)以提供到相應的第一和第二封裝基板114(1)、114(2)的信號連接和路由。
此外，在經由外部互連凸塊124耦合第一和第二晶粒封裝104(1)、104(2)（以及在本實例中其相應第一和第二內插器基板118(1)、118(2)）的該示例性佈置中，這可允許第一和第二晶粒封裝104(1)、104(2)中的第一和第二垂直互連110(1)、110(2)的更小的間距。這是因為如圖2B所示，提供在第一和第二晶粒封裝104(1)、104(2)中的第一和第二垂直互連110(1)、110(2)具有較小的個體高度H 1而不是第一和第二晶粒封裝104(1)、104(2)的組合高度。因此，第一和第二垂直互連110(1)、110(2)具有比垂直互連110(1)、110(2)在單個晶粒封裝中組合成單個更高垂直互連的情況更小的縱橫比。在後一種情況下，垂直互連可能潛在地延伸高度H 1的兩倍並因此具有更高的縱橫比。注意，第一和第二垂直互連110(1)、110(2)的相應高度H 1可以是不同的高度。因此，在分開的堆疊且耦合的第一和第二晶粒封裝104(1)、104(2)中提供第一和第二晶粒102(1)、102(2)，且其第一和第二垂直互連110(1)、110(2)經由外部互連凸塊124耦合，可支援第一和第二垂直互連110(1)、110(2)的增加的密度，以在多晶粒IC封裝100中提供更高的連接密度。
此外，如圖2B所示，在彼此相鄰設置的堆疊的第一和第二晶粒封裝104(1)、104(2)之間形成空間126，第一和第二晶粒封裝104(1)、104(2)經由外部互連凸塊124彼此隔開。該額外空間126形成空腔128，該空腔128用於為第一和第二晶粒102(1)、102(2)在其操作期間產生的熱量提供額外的散熱區域，如由散熱向量130(1)、130(2)所示。空腔128為多晶粒IC封裝100提供用於熱管理的機會。作為一個實例，空腔128可留空有空氣以提供散熱。替代地或附加地，導熱材料132（例如，諸如導熱膏或凝膠）可設置在空腔128中以提高由第一和第二晶粒102(1)、102(2)產生的熱量的消散率。此外，在該實例中，因為空腔128與第一和第二晶粒封裝104(1)、104(2)兩者相鄰地形成，所以空腔128由第一和第二晶粒封裝104(1)、104(2)熱共用以節省為散熱提供的空間。因此，空腔128可為第一和第二晶粒封裝104(1)、104(2)中的第一和第二晶粒102(1)、102(2)提供散熱。例如，第一和第二晶粒102(1)、102(2)兩者可在不同時間產生不同量的熱量，使得從熱預算的角度來看空腔128可用於從一個晶粒102(1)、102(2)消散比另一晶粒102(1)、102(2)更多熱量，且反之亦然。
注意，儘管圖1中的多晶粒IC封裝100包括在其相應的晶粒封裝104(1)-104(3)中在垂直方向（Z軸方向）上彼此堆疊的三(3)個晶粒102(1)-103(3)，然而這不是限制性的。圖1中的多晶粒IC封裝100可包括第一和第二晶粒102(1)、102(2)，而不包括具有第三晶粒102(3)的第三晶粒封裝104(1)。此外，多晶粒IC封裝100可配備有多於三(3)個堆疊晶粒102(1)-103(3)晶粒（如圖1所示）。提供包括在分開的相應晶粒封裝中提供的分離晶粒的多晶粒IC封裝（其中每個晶粒封裝包括與其相應晶粒相鄰設置的垂直互連以提供穿過晶粒封裝的貫穿連接）不限於任何特定數目的晶粒。
圖3是示出製造多晶粒IC封裝的示例性製造製程300的流程圖，該多晶粒IC封裝包括在分開的相應晶粒封裝中提供的分離晶粒，其中每個晶粒封裝包括與其相應晶粒相鄰設置的垂直互連，以提供穿過晶粒封裝的貫穿連接。圖3中的製造製程300可用於製造圖1至圖2B中的多晶粒IC封裝。就此而言，將結合圖1至圖2B中的多晶粒IC封裝100來論述圖3中的製造製程300。
就此而言，如圖3所示，製造製程300的第一步驟可以是形成第一晶粒封裝104(1)（圖3中的方塊302）。形成第一晶粒封裝104(1)的製程可包括提供第一封裝基板114(1)（圖3中的方塊304）。形成第一晶粒封裝104(1)的製程亦可包括提供第一晶粒102(1)（圖3中的方塊306）。形成第一晶粒封裝104(1)的製程可包括將第一晶粒102(1)在垂直方向（Z軸方向）上耦合到第一封裝基板114(1)（圖3中的方塊308）。形成第一晶粒封裝104(1)的製程可包括形成複數個第一垂直互連110(1)，該等第一垂直互連110(1)耦合到第一封裝基板114(1)並在（諸）水平方向（X-及/或Y-軸方向）上與第一晶粒102(1)相鄰設置（圖3中的方塊310）。製造製程300的另一步驟可以是形成第二晶粒封裝104(2)（圖3中的方塊312）。形成第二晶粒封裝104(2)的製程可包括提供第二封裝基板114(2)（圖3中的方塊314）。形成第二晶粒封裝104(2)的製程亦可包括提供第二晶粒102(2)（圖3中的方塊316）。形成第二晶粒封裝104(2)的製程可包括將第二晶粒102(2)在垂直方向（Z軸方向）上耦合到第二封裝基板114(2)（圖3中的方塊318）。形成第二晶粒封裝104(2)的製程可包括形成複數個第二垂直互連110(2)，該等第二垂直互連110(2)耦合到第二封裝基板114(2)並在（諸）水平方向（X-及/或Y-軸方向）上與第二晶粒102(2)相鄰設置（圖3中的方塊320）。製造製程300的另一步驟可以是在垂直方向（Z軸方向）上將第二晶粒封裝104(2)耦合到第一晶粒封裝104(1)以形成多晶粒IC封裝100（圖3中的方塊322）。
存在可用於製造圖1至圖2B中的多晶粒IC封裝100的其他製造製程。這包括將第一、第二和第三晶粒封裝104(1)-104(3)製造為分開的封裝，隨後可將其以堆疊配置組裝在一起。
例如，圖4A和圖4B是示出製造圖1中的多晶粒IC封裝100中的示例性第三上晶粒封裝104(3)的示例性製造製程400的流程圖。圖5A至圖5D是在根據圖4A和圖4B中的製造製程400製造圖1中的多晶粒IC封裝100中的第三晶粒封裝104(3)期間的示例性製造階段500A-500D。將結合圖5A至圖5D中的示例性製造階段500A-500D和圖1中的多晶粒IC封裝100中的第三晶粒封裝104(3)來論述圖4A和圖4B中的製造製程400。
就此而言，如圖5A中的示例性製造階段500A所示，製造製程400中用於製造第三晶粒封裝104(3)的第一步驟可以是形成第三封裝基板114(3)（圖4A中的方塊402）。作為實例，第三封裝基板114(3)可包括層壓的基板層，其中設置有任何數目的金屬化層502(1)-502(X)，每個金屬化層具有金屬互連116(3)（例如，金屬跡線、金屬線）。作為另一實例，第三封裝基板114(3)可包括RDL，其中在金屬化層中形成重分佈的金屬線或跡線以形成金屬互連116(3)。作為又一實例，第三封裝基板114(3)可包括具有嵌入在金屬層中的金屬互連116(3)（跡線）的（諸）嵌入式跡線基板（ETS）層。
如圖5B中的示例性製造階段500B所示，製造製程400中用於製造第三晶粒封裝104(3)的下一步驟可以是放置電子/電氣部件504（包括第三晶粒102(3)）以與第三封裝基板114(3)上的第三晶粒封裝104(2)的頂面506接觸（圖4A中的方塊404）。第三晶粒102(3)可電耦合到第三封裝基板114(3)和設置在其中的金屬化層502(1)-502(X)中的金屬互連116(3)。如圖5C中的示例性製造階段500C所示，製造製程400中用於製造第三晶粒封裝104(3)的下一步驟可以是在電子/電氣部件504上方形成包括第三晶粒102(3)的封裝模塑件508，其具有模塑化合物材料510以保護電子/電氣部件504（圖4A中的方塊406）。如圖5D中的示例性製造階段500D所示，製造製程400中用於製造第三晶粒封裝104(3)的下一步驟可以是形成外部互連凸塊105以與第三封裝基板114(3)接觸，並且更具體地與從第三封裝基板114(3)的底面512暴露的金屬互連116(3)接觸，以提供到第三晶粒封裝104(3)的電介面（圖4B中的方塊408）。
圖6A和圖6B是示出用於製造晶粒封裝的示例性製造製程600的流程圖，該晶粒封裝可以是圖1中的多晶粒IC封裝100中的第一和第二晶粒封裝104(1)、104(2)中的任一者或兩者。圖7A至圖7F是在根據圖6A和圖6B中的製造製程600製造圖1中的多晶粒IC封裝100中的第一及/或第二晶粒封裝104(1)、104(2)期間的示例性製造階段700A-700F。如下文所論述的，在製造製程600中，藉由首先構建封裝基板並在空腔的側面上形成垂直互連來製造晶粒封裝，該空腔為以後放置晶粒而提供。圖6A和圖6B中的製造製程600亦涉及在晶粒封裝中製造內插器基板。將結合圖7A至圖7F中的示例性製造階段700A-700F和圖1中的多晶粒IC封裝100中的第一晶粒封裝104(1)來論述圖6A和圖6B中的製造製程600。然而，注意，圖6A和圖6B中的製造製程600亦可用於製造圖1中的多晶粒IC封裝100中的第二晶粒封裝104(2)。
就此而言，如圖7A中的示例性製造階段700A所示，製造製程600中用於製造第一晶粒封裝104(1)的第一步驟可以是形成第一封裝基板114(1)（圖6A中的方塊602）。作為實例，第一封裝基板114(1)可包括層壓的基板層，其中設置有任何數目的金屬化層702(1)-702(X)，每個金屬化層具有金屬互連116(1)（例如，金屬跡線、金屬線）。作為另一實例，第一封裝基板114(1)可包括RDL，其中在金屬化層中形成重分佈的金屬線或跡線以形成金屬互連116(1)。作為又一實例，第一封裝基板114(1)可包括具有嵌入在金屬層中的金屬互連116(1)（跡線）的（諸）嵌入式跡線基板（ETS）層。如圖7B中的示例性製造階段700B所示，製造製程600中用於製造第一晶粒封裝104(1)的下一步驟可以是形成耦合到第一封裝基板114(1)的第一垂直互連110(1)。為了形成第一垂直互連110(1)，首先將介電層704設置在第一封裝基板114(1)上。隨後將介電層704圖案化並在希望形成第一垂直互連110(1)的地方形成開口（圖6A中的方塊604）。例如，可使用光刻製程對介電層704進行圖案化和開口，其中光阻層（未圖示）設置在介電層704上並被圖案化。金屬材料被設置在介電層704中形成的開口中以形成垂直互連110(1)。
如圖7C中的示例性製造階段700C所示，製造製程600中用於製造第一晶粒封裝104(1)的下一步驟可以是在垂直互連110(1)之間的介電層704中形成開口706以提供空腔708，以用於設置耦合到第一封裝基板114(1)的第一晶粒102(1)（圖6A中的方塊606）。如圖7D中的示例性製造階段700D所示，製造製程600中用於製造第一晶粒封裝104(1)的下一步驟可以是將第一晶粒102(1)放置在第一封裝基板114(1)上的空腔708中並電耦合到第一封裝基板114(1)（圖6B中的方塊608）。如圖7E中的示例性製造階段700E所示，製造製程600中用於製造第一晶粒封裝104(1)的下一步驟可以是將模塑化合物材料510設置在第一晶粒102(1)和第一垂直互連110(1)上方以形成封裝模塑件508（圖6B中的方塊610）。亦如圖7E中的示例性製造階段700E所示，製造製程600中用於製造第一晶粒封裝104(1)的下一步驟可以是形成與第一垂直互連110(1)接觸的內插器基板118(1)（圖6B中的方塊610）。第一垂直互連110(1)被放置成與第一內插器基板118(1)中的金屬互連122(1)電接觸。亦如圖7F中的示例性製造階段700F所示，製造製程600中用於製造第一晶粒封裝104(1)的下一步驟可以是在第一內插器基板118(1)的外表面710上形成外部互連凸塊124並耦合到第一內插器基板118(1)中的金屬互連122(1)（圖6B中的方塊612）。這是為了準備第一晶粒封裝104(1)以在其上堆疊與外部互連凸塊124和第一內插器基板118(1)電接觸的第二晶粒封裝104(2)。
圖8A和圖8B是示出用於製造晶粒封裝的另一示例性製造製程800的流程圖，該晶粒封裝可以是圖1中的多晶粒IC封裝100中的第一和第二晶粒封裝104(1)、104(2)中的任一者或兩者。圖9A至圖9F是在根據圖8A和圖8B中的製造製程800製造圖1中的多晶粒IC封裝100中的第一及/或第二晶粒封裝104(1)、104(2)期間的示例性製造階段900A-900F。如下文所論述的，在製造製程800中，藉由首先在封裝基板上設置晶粒且隨後在晶粒和封裝基板上形成封裝模塑件來製造晶粒封裝。此後，封裝模塑件被圖案化並開口以形成開口，在該開口處將形成垂直互連。垂直互連形成為與封裝基板接觸。圖8A和圖8B中的製造製程800不包括類似於圖6A和圖6B中的製造製程600的內插器基板。將結合圖9A至圖9F中的示例性製造階段900A-900F和圖1中的多晶粒IC封裝100中的第一晶粒封裝104(1)來論述圖8A和圖8B中的製造製程800。然而，注意，圖8A和圖8B中的製造製程800亦可用於製造圖1中的多晶粒IC封裝100中的第二晶粒封裝104(2)。
就此而言，如圖9A中的示例性製造階段900A所示，製造製程800中用於製造第一晶粒封裝104(1)的第一步驟可以是形成第一封裝基板114(1)（圖8A中的方塊802）。作為實例，第一封裝基板114(1)可包括層壓的基板層，其中設置有任何數目的金屬化層902(1)-902(X)，每個金屬化層具有金屬互連116(1)（例如，金屬跡線、金屬線）。作為另一實例，第一封裝基板114(1)可包括RDL，其中在金屬化層中形成重分佈的金屬線或跡線以形成第三金屬互連116(1)。作為又一實例，第一封裝基板114(1)可包括具有嵌入在金屬層中的金屬互連116(1)（跡線）的（諸）嵌入式跡線基板（ETS）層。如圖9B中的示例性製造階段900B所示，製造製程800中用於製造第一晶粒封裝104(1)的下一步驟可以是將第一晶粒102(1)放置在第一封裝基板114(1)上並將第一晶粒102(1)電耦合到第一封裝基板114(1)（圖8A中的方塊804）。如圖9C中的示例性製造階段900C所示，製造製程800中用於製造第一晶粒封裝104(1)的下一步驟可以是將模塑化合物材料910設置在第一晶粒102(1)上方以形成封裝模塑件908（圖8A中的方塊806）。
如圖9D中的示例性製造階段900D所示，製造製程800中用於製造第一晶粒封裝104(1)的下一步驟可以是形成耦合到第一封裝基板114(1)的第一垂直互連110(1)（圖8B中的方塊808）。為了形成第一垂直互連110(1)，封裝模塑件908被圖案化並且在期望形成第一垂直互連110(1)的地方形成開口。例如，可使用光刻製程對封裝模塑件908進行圖案化和開口，其中光阻層（未圖示）設置在封裝模塑件908上並被圖案化。金屬材料被設置在封裝模塑件908中形成的開口中以形成垂直互連110(1)（圖8B中的方塊808）。如圖9E中的示例性製造階段900E所示，製造製程800中的下一步驟可以是在第一封裝基板114(1)的底面914上放置和耦合任何背側部件912（圖8B中的方塊810）。如圖9F中的示例性製造階段900F所示，製造製程800中用於製造第一晶粒封裝104(1)的下一步驟可以是在第一封裝基板114(1)的底面914上形成外部互連凸塊108並耦合到第一封裝基板114(1)中的金屬互連116(1)（圖8B中的方塊812）。這是為了準備第一晶粒封裝104(1)以被放置在PCB 106上並耦合到PCB 106，如圖1所示。
注意，若採用圖8A和圖8B中的製造製程來製造第二晶粒封裝104(2)，則在方塊812和圖9F的製造階段900F中，外部互連凸塊105將形成在第二封裝基板114(2)的底面914上並耦合到第二封裝基板114(2)中的金屬互連116(2)。
圖10A和圖10B是示出用於製造晶粒封裝的另一示例性製造製程1000的流程圖，該晶粒封裝可以是圖1中的多晶粒IC封裝100中的第一和第二晶粒封裝104(1)、104(2)中的任一者或兩者。圖11A至圖11G是在根據圖10A和圖10B中的製造製程1000製造圖1中的多晶粒IC封裝100中的第一及/或第二晶粒封裝104(1)、104(2)期間的示例性製造階段1100A-1100G。如下文所論述的，在製造製程1000中，晶粒封裝包括作為金屬化層的RDL，作為封裝基板和內插器基板。藉由首先在設置在載體上的背側RDL上形成第一垂直互連以形成內插器基板來製造晶粒封裝。隨後將晶粒和模塑件材料的被動側設置在背側RDL上。之後，形成前側RDL以形成封裝基板。在該實例中，晶粒封裝中的垂直互連延伸以在背側和前側RDL之間以RDL互連的形式與金屬互連接觸，以在晶粒封裝中提供貫穿連接，作為相應的內插器基板和封裝基板。將結合圖11A至圖11G中的示例性製造階段1100A-1100G和圖1中的多晶粒IC封裝100中的第一晶粒封裝104(1)來論述圖10A和圖10B中的製造製程1000。然而，注意，圖10A和圖10B中的製造製程1000亦可用於製造圖1中的多晶粒IC封裝100中的第二晶粒封裝104(2)。
就此而言，如圖11A中的示例性製造階段1100A所示，製造製程1000中用於製造第一晶粒封裝104(1)的第一步驟可以是提供載體1102並形成背側RDL 1104，作為內插器基板118(1)的一種形式（圖10A中的方塊1002）。背側RDL 1104具有藉此由背側RDL 1104中的金屬層的重分佈形成的金屬互連122(1)。如圖11B中的示例性製造階段1100B所示，製造製程1000中用於製造第一晶粒封裝104(1)的下一步驟是形成第一垂直互連110(1)並將其設置在與相應金屬互連122(1)接觸的背側RDL 1104上（圖10A中的方塊1004）。如圖11C中的示例性製造階段1100C所示，製造製程1000中的下一步驟可以是在背側RDL 1104上放置和耦合第一晶粒102(1)，其中第一晶粒102(1)的被動側120(1)設置在背側RDL 1104上（圖10A中的方塊1006）。如圖11D中的示例性製造階段1100D所示，製造製程1000中的下一步驟可以是將模塑化合物材料1106設置在第一晶粒102(1)和第一垂直互連110(1)上方以形成封裝模塑件1108（圖10A中的方塊1008）。
如圖11E中的示例性製造階段1100E所示，製造製程1000中的下一步驟可以是在封裝模塑件1108的頂面1112上形成前側RDL 1110金屬化層作為第一封裝基板114(1)（圖10B中的方塊1010）。這形成附接到載體1102的第一晶粒封裝104(1)。前側RDL 1110中的金屬互連116(1)耦合到第一垂直互連110(1)，以使得存在從背側RDL 1104到第一晶粒封裝104(1)的前側RDL 1110的連接路徑。如圖11F中的示例性製造階段1100F所示，製造製程1000中的下一步驟可以是從第一晶粒封裝104(1)移除載體1102（圖10B中的方塊1012）。如圖11G中的示例性製造階段1100G所示，製造製程1000中用於製造第一晶粒封裝104(1)的下一步驟可以是翻轉晶粒封裝104(1)並在前側RDL 1110上形成外部互連凸塊108並耦合到前側RDL 1110中的金屬互連116(1)（圖10B中的方塊1014）。這是為了準備第一晶粒封裝104(1)以被放置在PCB 106上並耦合到PCB 106，如圖1所示。
注意，若採用圖10A和圖10B中的製造製程來製造第二晶粒封裝104(2)，則在方塊1014和圖11F的製造階段1100G中，外部互連凸塊105將作為第二封裝基板114(2)形成在前側RDL 1110上並耦合到前側RDL 1110中的金屬互連116(2)。
圖12A和圖12B是示出用於製造晶粒封裝的另一示例性製造製程1200的流程圖，該晶粒封裝可以是圖1中的多晶粒IC封裝100中的第一和第二晶粒封裝104(1)、104(2)中的任一者或兩者。圖13A至圖13G是在根據圖12A和圖12B中的製造製程1200製造圖1中的多晶粒IC封裝100中的第一及/或第二晶粒封裝104(1)、104(2)期間的示例性製造階段1300A-1300G。如下文所論述的，在製造製程1200中，晶粒封裝包括作為金屬化層的RDL，作為封裝基板和內插器基板。藉由首先在作為內插器基板的前側RDL上形成第一垂直互連來製造晶粒封裝。隨後將晶粒和模塑件材料的主動側設置在前側RDL上。之後，在載體上形成背側RDL以形成封裝基板。在該實例中，晶粒封裝中的垂直互連延伸以在前側和背側RDL之間以RDL互連的形式與金屬互連接觸，以在晶粒封裝中提供貫穿連接。將結合圖13A至圖13G中的示例性製造階段1300A-1300G和圖1中的多晶粒IC封裝100中的第一晶粒封裝104(1)來論述圖12A和圖12B中的製造製程1200。然而，注意，圖12A和圖12B中的製造製程1200亦可用於製造圖1中的多晶粒IC封裝100中的第二晶粒封裝104(2)。
就此而言，如圖13A中的示例性製造階段1300A所示，製造製程1200中用於製造第一晶粒封裝104(1)的第一步驟可以是提供載體1302並形成前側RDL 1310，作為封裝基板114(1)的一種形式（圖12A中的方塊1202）。前側RDL 1310具有藉此由前側RDL 1310中的金屬層的重分佈形成的金屬互連116(1)。如圖13B中的示例性製造階段1300B所示，製造製程1200中用於製造第一晶粒封裝104(1)的下一步驟是形成第一垂直互連110(1)並將其設置在與相應金屬互連116(1)接觸的前側RDL 1310上（圖12A中的方塊1204）。如圖13C中的示例性製造階段1300C所示，製造製程1200中的下一步驟可以是在前側RDL 1310上放置和耦合第一晶粒102(1)，其中第一晶粒102(1)的主動側121(1)設置在前側RDL 1310上（圖12A中的方塊1206）。如圖13D中的示例性製造階段1300D所示，製造製程1200中的下一步驟可以是將模塑化合物材料1306設置在第一晶粒102(1)和第一垂直互連110(1)上方以形成封裝模塑件1308（圖12A中的方塊1208）。
如圖13E中的示例性製造階段1300E所示，製造製程1200中的下一步驟可以是在封裝模塑件1308的頂面1312上形成（諸）背側RDL 1304金屬化層作為內插器基板（圖12B中的方塊1210）。這形成附接到載體1302的第一晶粒封裝104(1)。背側RDL 1304中的金屬互連122(1)耦合到第一垂直互連110(1)，以使得存在從正側RDL 1310到第一晶粒封裝104(1)的背側RDL 1304的連接路徑。如圖13F中的示例性製造階段1300F所示，製造製程1200中的下一步驟可以是從第一晶粒封裝104(1)移除載體1302（圖12B中的方塊1212）。如圖13G中的示例性製造階段1300G所示，製造製程1200中用於製造第一晶粒封裝104(1)的下一步驟可以是在前側RDL 1310上形成外部互連凸塊108並耦合到前側RDL 1310中的金屬互連116(1)（圖12B中的方塊1214）。這是為了準備第一晶粒封裝104(1)以被放置在PCB 106上並耦合到PCB 106，如圖1所示。注意，第一晶粒封裝104(1)不必像在製造製程1000中在步驟1014中一般被翻轉，因為前側RDL 1310首先在圖12A和圖12B中的製造製程1200中形成。
注意，若採用圖12A和圖12B中的製造製程來製造第二晶粒封裝104(2)，則在方塊1214和圖13G的製造階段1300G中，外部互連凸塊105將作為第二封裝基板114(2)形成在前側RDL 1310上並耦合到前側RDL 1310中的金屬互連116(2)。
如上文所論述的，圖1中的多晶粒IC封裝100中的晶粒封裝104(1)-104(3)可分開地製造和測試，且隨後作為最後步驟組裝到多晶粒IC封裝100中。這在圖14A-14D-2中的示例性組裝階段1400A-1400D2中圖示。圖14A中的組裝階段1400A將提供製造的第三晶粒封裝104(3)。圖14B中的組裝階段1400B將提供製造的第二晶粒封裝104(2)，第三晶粒封裝104(3)可耦合到該第二晶粒封裝104(2)。圖14C-1中的組裝階段1400C-1將提供製造的第一晶粒封裝104(1)(1)，作為選項，第一晶粒封裝104(1)(1)不包括第一內插器基板118(1)，如上文所論述的。組裝階段1400C-1、1400B和1400A中的第一、第二和第三晶粒封裝104(1)(1)、104(2)、104(3)可在垂直方向（Z-軸方向）上彼此耦合以形成圖14D-1所示的多晶粒IC封裝100(1)，其包括不包括第一內插器基板118(1)的第一晶粒封裝104(1)(1)。導熱材料132可設置在藉由將第二晶粒封裝104(2)設置在第一晶粒封裝104(1)(1)上而形成的空腔128中。
替代地，圖14C-2中的組裝階段1400C-2將提供製造的第一晶粒封裝104(1)(2)，作為選項，第一晶粒封裝104(1)(2)包括第一內插器基板118(1)，如上文所論述的。組裝階段1400C-2、1400B和1400A中的第一、第二和第三晶粒封裝104(1)(2)、104(2)、104(3)可在垂直方向（Z-軸方向）上彼此耦合以形成圖14D-2所示的多晶粒IC封裝100(2)，其包括具有第一內插器基板118(1)的第一晶粒封裝104(1)(2)。導熱材料132可設置在藉由將第二晶粒封裝104(2)設置在第一晶粒封裝104(1)(1)上而形成的空腔128中。
注意，可使用其他製程來製造多晶粒IC封裝100中的第一、第二及/或第三晶粒封裝104(1)-104(3)，或者任何其他多晶粒IC封裝包括在相應的分開的晶粒封裝中提供的分離晶粒，其中每個晶粒封裝包括垂直互連，該垂直互連與其相應晶粒相鄰設置，以提供穿過晶粒封裝的貫穿連接，用於信號路由的互連。作為另一實例，第一、第二及/或第三晶粒封裝104(1)-104(3)可使用已知的模塑電子封裝（MEP）製造製程製造為MEP。作為另一實例，第一、第二及/或第三晶粒封裝104(1)-104(3)可使用已知的晶片級封裝（WLP）製造製程製造為WLP。RDL可被製造成被包括在內及/或提供如上文所論述的封裝基板及/或內插器基板。第一、第二及/或第三晶粒封裝104(1)-104(3)亦可使用層疊封裝（POP）製程彼此耦合以形成多晶粒IC封裝100作為POP.
多晶粒IC封裝可被提供或集成到任何基於處理器的設備中，該等多晶粒IC封裝包括在相應的分開的晶粒封裝中的分離晶粒，其中每個晶粒封裝包括垂直互連，垂直互連與其相應晶粒相鄰設置，以提供穿過晶粒封裝的貫穿連接，以用於信號路由（例如，I/O及/或電力信號路由）的互連，包括但不限於圖1至圖2B中的IC封裝，以及根據圖3-14D-2中的任何示例性製造製程和製造階段的IC封裝。不作為限定的實例包括：機上盒、娛樂單元、導航設備、通訊設備、固定位置資料單元、行動位置資料單元、全球定位系統（GPS）設備、行動電話、蜂巢式電話、智慧型電話、通信期啟動協定（SIP）電話、平板設備、平板手機、伺服器、電腦、可攜式電腦、行動計算設備、可穿戴計算設備（例如，智慧手錶、健康或健身追蹤器、眼鏡，等等）、桌上型電腦、個人數位助理（PDA）、監視器、電腦監視器、電視機、調諧器、無線電、衛星無線電、音樂播放機、數位音樂播放機、可攜式音樂播放機、數位視訊播放機、視訊播放機、數位視訊光碟（DVD）播放機、可攜式數位視訊播放機、汽車、交通工具部件、航空電子系統、無人機、以及多旋翼飛行器。
就此而言，圖15示出了基於處理器的系統1500的實例，該系統1500包括可提供在IC中的電路，該IC包括多晶粒IC封裝1502，該多晶粒IC封裝1502包括在相應的分開的晶粒封裝中提供的分離晶粒，其中每個晶粒封裝包括與其相應晶粒相鄰設置的垂直互連，以提供穿過晶粒封裝的貫穿連接，以用於信號路由（例如，I/O及/或電力信號路由）的互連，包括但不限於圖1至圖2B中的IC封裝，以及根據圖3-14D-2中的任何示例性製造製程和製造階段的IC封裝，以及根據本文揭示的任何態樣的IC封裝。在該實例中，基於處理器的系統1500可被形成為多晶粒IC封裝1502中的IC 1504並被形成為片上系統（SoC）1506。基於處理器的系統1500包括中央處理單元（CPU）1508，該CPU 1508包括一或多個處理器1510，該等處理器1510亦可被稱為CPU核或處理器核。CPU 1508可具有被耦合至CPU 1508以用於對臨時儲存的資料進行快速存取的快取緩衝記憶體1512。CPU 1508耦合到系統匯流排1514，且可將被包括在基於處理器的系統1500中的主設備和從設備相互耦合。如眾所周知的，CPU 1508藉由在系統匯流排1514上交換位址、控制和資料資訊來與該等其他設備通訊。例如，CPU 1508可向作為從設備的實例的記憶體控制器1516傳達匯流排事務請求。儘管在圖15中未示出，但可提供多個系統匯流排1514，其中每個系統匯流排1514構成不同的織構。
其他主設備和從設備可被連接到系統匯流排1514。如圖15中所示出的，作為實例，該等設備可包括包含記憶體控制器1516和（諸）記憶體陣列1518的記憶體系統1520、一或多個輸入設備1522、一或多個輸出設備1524、一或多個網路介面設備1526、以及一或多個顯示控制器1528。記憶體系統1520、該一或多個輸入設備1522、該一或多個輸出設備1524、該一或多個網路介面設備1526、以及該一或多個顯示控制器1528中的每一者可以在相同或不同的多晶粒IC封裝1502(1)-1502(5)中提供。（諸）輸入設備1522可包括任何類型的輸入設備，包括但不限於輸入鍵、開關、語音處理器等。（諸）輸出設備1524可包括任何類型的輸出設備，包括但不限於不限於音訊、視訊、其他視覺指示器等。（諸）網路介面設備1526可以是被配置為允許向網路1530和從網路1530交換資料的任何設備。網路1530可以是任何類型的網路，包括但不限於有線或無線網路、私有或公共網路、區域網路（LAN）、無線區域網路（WLAN）、廣域網（WAN）、藍芽™網路、以及網際網路。（諸）網路介面設備1526可被配置成支援所期望的任何類型的通訊協定。
CPU 1508亦可被配置成經由系統匯流排1514存取（諸）顯示控制器1528以控制發送給一或多個顯示器1532的資訊。（諸）顯示控制器1528經由一或多個視訊處理器1534向（諸）顯示器1532發送要顯示的資訊，視訊處理器1534將要顯示的資訊處理成適於（諸）顯示器1532的格式。作為實例，（諸）顯示控制器1528和（諸）視訊處理器1534可以被包括以作為相同或不同多晶粒IC封裝1502中、以及包含CPU 1508的相同或不同多晶粒IC封裝1502中的IC。（諸）顯示器1532可包括任何類型的顯示器，包括但不限於陰極射線管（CRT）、液晶顯示器（LCD）、電漿顯示器、發光二極體（LED）顯示器等。
圖16示出了示例性無線通訊設備1600，其包括由一或多個IC 1602形成的射頻（RF）部件，其中任何IC 1602可被包括在多晶粒IC封裝1603中，該多晶粒IC封裝1603包括在相應的分開的晶粒封裝中提供的分離晶粒，其中每個晶粒封裝包括與其相應晶粒相鄰設置的垂直互連，以提供穿過晶粒封裝的貫穿連接，以用於信號路由的互連，包括但不限於圖1至圖2B的IC封裝，以及根據參照圖3-14D-2中的任何示例性製造製程和製造階段的IC封裝，以及根據本文揭示的任何態樣的IC封裝。作為實例，無線通訊設備1600可包括或被提供在任何上述設備中。如圖16中所示，無線通訊設備1600包括收發機1604和資料處理器1606。資料處理器1606可包括記憶體以儲存資料和程式碼。收發機1604包括支援雙向通訊的發射器1608和接收器1610。一般而言，無線通訊設備1600可包括用於任意數目的通訊系統和頻帶的任意數目的發射器1608及/或接收器1610。收發機1604的全部或一部分可被實現在一或多個類比IC、RF IC（RFIC）、混合信號IC等上。
發射器1608或接收器1610可使用超外差式架構或直接變頻式架構來實現。在超外差式架構中，信號在RF和基頻之間多級變頻，例如對於接收器1610而言，在一級中從RF到中頻（IF），隨後在另一級中從IF到基頻。在直接變頻式架構中，信號在一級中在RF和基頻之間變頻。超外差式以及直接變頻式架構可以使用不同的電路區塊及/或具有不同的要求。在圖16中的無線通訊設備1600中，發射器1608和接收器1610用直接變頻式架構來實現。
在發射路徑中，資料處理器1606處理要被發送的資料並且向發射器1608提供I和Q類比輸出信號。在示例性無線通訊設備1600中，資料處理器1606包括數位類比轉換器（DAC）1612(1)、1612(2)以將由資料處理器1606產生的數位信號轉換成I和Q類比輸出信號（例如，I和Q輸出電流）以供進一步處理。
在發射器1608內，低通濾波器1614(1)、1614(2)分別對I和Q類比輸出信號進行濾波以移除由在前的數位類比轉換引起的不期望信號。放大器（AMP）1616(1)、1616(2)分別放大來自低通濾波器1614(1)、1614(2)的信號並且提供I和Q基頻信號。升頻轉換器1618經由混頻器1620(1)、1620(2)用來自發射（TX）本端振盪器（LO）信號產生器1622的I和Q TX LO信號來升頻轉換I和Q基頻信號，以提供經升頻轉換信號1624。濾波器1626對經升頻轉換信號1624進行濾波以移除由升頻轉換引起的不期望信號以及接收頻帶中的雜訊。功率放大器（PA）1628放大來自濾波器1626的經升頻轉換信號1624，以獲得期望的輸出功率位準並提供發射RF信號。該發射RF信號被路由經過雙工器或開關1630並經由天線1632被發射。
在接收路徑中，天線1632接收由基地台發送的信號並提供收到RF信號，該收到RF信號被路由經過雙工器或開關1630並被提供給低雜訊放大器（LNA）1634。雙工器或開關1630被設計成用特定的接收（RX）與TX雙工器頻率分隔來操作，使得RX信號與TX信號隔離。該收到RF信號由LNA 1634放大並且由濾波器1636濾波，以獲得期望的RF輸入信號。降頻轉換混頻器1638(1)、1638(2)將濾波器1636的輸出與來自RX LO信號產生器1640的I和Q RX LO信號（亦即，LO_I和LO_Q）進行混頻以產生I和Q基頻信號。I和Q基頻信號由AMP 1642(1)、1642(2)放大並且進一步由低通濾波器1644(1)、1644(2)濾波以獲得I和Q類比輸入信號，該等I和Q類比輸入信號被提供給資料處理器1606。在該實例中，資料處理器1606包括類比數位轉換器（ADC）1646(1)、1646(2)以將類比輸入信號轉換成要進一步由資料處理器1606處理的數位信號。
在圖16的無線通訊設備1600中，TX LO信號產生器1622產生用於升頻轉換的I和Q TX LO信號，而RX LO信號產生器1640產生用於降頻轉換的I和Q RX LO信號。每個LO信號是具有特定基頻的週期性信號。TX鎖相迴路（PLL）電路1648從資料處理器1606接收時序資訊，並且產生用於調整來自TX LO信號產生器1622的TX LO信號的頻率及/或相位的控制信號。類似地，RX PLL電路1650從資料處理器1606接收時序資訊，並且產生用於調整來自RX LO信號產生器1640的RX LO信號的頻率及/或相位的控制信號。
本領域技藝人士將進一步領會，結合本文所揭示的諸態樣描述的各種說明性邏輯區塊、模組、電路和演算法可被實現為電子硬體、儲存在記憶體中或另一電腦可讀取媒體中並由處理器或其他處理設備執行的指令、或這兩者的組合。本文中所揭示的記憶體可以是任何類型和大小的記憶體，並且可被配置成儲存所期望的任何類型的資訊。為了清楚地說明此種可互換性，各種說明性部件、方塊、模組、電路和步驟在上文已經圍繞其功能性=一般性地作了描述。此類功能性如何被實現取決於特定應用、設計選擇、及/或加諸於整體系統上的設計約束。技藝人士可針對每種特定應用以不同方式來實現所描述的功能性，但此類實現方式決策不應被解讀為致使脫離本揭示的範圍。
結合本文中所揭示的各態樣描述的各種說明性邏輯區塊、模組、以及電路可用被設計成執行本文所描述的功能的處理器、數位訊號處理器（DSP）、特殊應用積體電路（ASIC）、現場可程式設計閘陣列（FPGA）或其他可程式設計邏輯設備、個別閘極或電晶體邏輯、個別的硬體部件、或其任何組合來實現或執行。處理器可以是微處理器，但在替換方案中，處理器可以是任何習知處理器、控制器、微控制器或狀態機。處理器亦可以被實現為計算設備的組合（例如，DSP與微處理器的組合、複數個微處理器、與DSP核協調的一或多個微處理器、或任何其他此類配置）。
本文所揭示的各態樣可被體現在硬體和儲存在硬體中的指令中，並且可常駐在例如隨機存取記憶體（RAM）、快閃記憶體、唯讀記憶體（ROM）、電子可程式設計ROM（EPROM）、電子可抹除可程式設計ROM（EEPROM）、暫存器、硬碟、可移除磁碟、CD-ROM、或本領域中所知的任何其他形式的電腦可讀取媒體中。示例性儲存媒體被耦合到處理器，以使得處理器能從/向該儲存媒體讀取和寫入資訊。在替換方案中，儲存媒體可被整合到處理器。處理器和儲存媒體可常駐在ASIC中。ASIC可常駐在遠程站中。在替換方案中，處理器和儲存媒體可作為個別部件常駐在遠端站、基地台或伺服器中。
亦注意到，本文任何示例性態樣中所描述的操作步驟是為了提供實例和論述而被描述的。所描述的操作可按除了所示出的序列之外的眾多不同序列來執行。此外，在單個操作步驟中描述的操作實際上可在多個不同步驟中執行。另外，可組合示例性態樣中論述的一或多個操作步驟。應理解，如對本領域技藝人士顯而易見地，在流程圖中示出的操作步驟可進行眾多不同的修改。本領域技藝人士亦將理解，可使用各種不同技術和技藝中的任何一種來表示資訊和信號。例如，貫穿上文說明始終可能被述及的資料、指令、命令、資訊、信號、位元、符號和晶片可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子、或其任何組合來表示。
提供對本揭示的先前描述是為使得本領域任何技藝人士皆能夠製作或使用本揭示。對本揭示的各種修改對於本領域技藝人士將是顯而易見的，並且本文中所定義的普適原理可被應用於其他變形。由此，本揭示並非意欲被限定於本文中所描述的實例和設計，而是應被授予與本文中所揭示的原理和新穎特徵一致的最廣義的範圍。
在以下經編號條款中描述了實現方式實例。 1. 一種多晶粒（多-晶粒）積體電路（IC）封裝，包括： 第一晶粒封裝，包括： 第一封裝基板； 耦合到該第一封裝基板的第一晶粒；及 在水平方向上與該第一晶粒相鄰設置的複數個第一垂直互連，該複數個第一垂直互連中的每一個第一垂直互連耦合到該第一封裝基板；及 在垂直方向上與該第一晶粒封裝相鄰的第二晶粒封裝，該第二晶粒封裝包括： 第二封裝基板； 相鄰地耦合到該第二封裝基板的第二晶粒；及 在水平方向上與該第二晶粒相鄰設置的複數個第二垂直互連，該複數個第二垂直互連中的每一個第二垂直互連耦合到該第二封裝基板。 2. 如條款1所述的多晶粒IC封裝，進一步不包括穿過該第一晶粒設置和穿過該第二晶粒設置的穿矽垂直互連通路（通孔）（TSV）。 3.  如條款1-2中任一項所述的多晶粒IC封裝，其中： 該第一晶粒在垂直方向上與該第一封裝基板相鄰；並且 該第二晶粒在垂直方向上與該第二封裝基板相鄰。 4. 如條款1-4中的任一項所述的多晶粒IC封裝，其中： 該第一封裝基板包括第一基板金屬化層，該第一基板金屬化層包括一或多個第一基板金屬互連，每個第一基板金屬互連耦合到該複數個第一垂直互連中的一個第一垂直互連； 該第一晶粒包括一或多個第一晶粒互連，每個第一晶粒互連耦合到該一或多個第一基板金屬互連中的一個第一基板金屬互連，以將該一或多個第一晶粒互連耦合到該複數個第一垂直互連中的一或多個第一垂直互連； 該第二封裝基板包括第二基板金屬化層，該第二基板金屬化層包括一或多個第二基板金屬互連，每個第二基板金屬互連耦合到該複數個第二垂直互連中的一個第二垂直互連；並且 該第二晶粒包括一或多個第二晶粒互連，每個第二晶粒互連耦合到該一或多個第二基板金屬互連中的一個第二基板金屬互連，以將該一或多個第二晶粒互連耦合到該複數個第二垂直互連中的一或多個第二垂直互連。 5.如條款4所述的多晶粒IC封裝，其中： 該第一基板金屬化層包括第一基板重分佈層（RDL），該第一基板RDL包括一或多個第一基板金屬互連，該一或多個第一基板金屬互連包括一或多個第一RDL互連；並且 該第二基板金屬化層包括第二基板RDL，該第二基板RDL包括一或多個第二基板金屬互連，該一或多個第二基板金屬互連包括一或多個第二RDL互連。 6. 如條款1-5中的任一項所述的多晶粒IC封裝，其中： 該第一晶粒封裝進一步包括與該第一晶粒相鄰設置的第一內插器基板，該第一晶粒在垂直方向上設置在該第一內插器基板和該第一封裝基板之間；並且 該複數個第一垂直互連中的每一個第一垂直互連耦合到該第一內插器基板。 7. 如條款6所述的多晶粒IC封裝，其中該第一晶粒附加耦合到該第一內插器基板。 8. 如條款6-7中的任一項所述的多晶粒IC封裝，其中： 該第二晶粒封裝進一步包括與第二晶粒相鄰設置的第二內插器基板，該第二晶粒在垂直方向上設置在該第二內插器基板和該第二封裝基板之間；並且 該複數個第二垂直互連中的每一個第二垂直互連耦合到該第二內插器基板。 9. 如條款8所述的多晶粒IC封裝，其中該第二晶粒附加耦合到該第二內插器基板。 10. 如條款6-9中的任一項所述的多晶粒IC封裝，其中： 該第一封裝基板包括第一基板金屬化層，該第一基板金屬化層包括一或多個第一基板金屬互連，每個第一基板金屬互連耦合到該複數個第一垂直互連中的一個第一垂直互連；並且 該第一內插器基板包括第一內插器金屬化層，該第一內插器金屬化層包括一或多個第一內插器金屬互連，每個第一內插器金屬互連耦合到該複數個第一垂直互連中的該第一垂直互連，以將該一或多個第一內插器金屬互連中的每一個第一內插器金屬互連耦合到該一或多個第一基板金屬互連中的每一個第一基板金屬互連。 11. 如條款8-9中的任一項所述的多晶粒IC封裝，其中： 該第一封裝基板包括第一基板金屬化層，該第一基板金屬化層包括一或多個第一基板金屬互連，每個第一基板金屬互連耦合到該複數個第一垂直互連中的一個第一垂直互連； 該第一內插器基板包括第一內插器金屬化層，該第一內插器金屬化層包括一或多個第一內插器金屬互連，每個第一內插器金屬互連耦合到該複數個第一垂直互連中的該第一垂直互連，以將該一或多個第一內插器金屬互連中的每一個第一內插器金屬互連耦合到該一或多個第一基板金屬互連中的每一個第一基板金屬互連； 該第二封裝基板包括第二基板金屬化層，該第二基板金屬化層包括一或多個第二基板金屬互連，每個第二基板金屬互連耦合到該複數個第二垂直互連中的一個第二垂直互連；並且 該第二內插器基板包括第二內插器金屬化層，該第二內插器金屬化層包括一或多個第二內插器金屬互連，每個第二內插器金屬互連耦合到該複數個第二垂直互連中的該第二垂直互連，以將該一或多個第二內插器金屬互連中的每一個第二內插器金屬互連耦合到該一或多個第二基板金屬互連中的每一個第二基板金屬互連。 12. 如條款1-11中任一項所述的多晶粒IC封裝，進一步包括耦合到該第一晶粒封裝和該第二晶粒封裝的複數個互連凸塊； 該複數個互連凸塊各自將該第一晶粒封裝中的該複數個第一垂直互連中的一個第一垂直互連耦合到該第二晶粒封裝中的該複數個第一垂直互連中的一個第二垂直互連。 13. 如條款12所述的多晶粒IC封裝，進一步包括形成在該第一晶粒封裝和該第二晶粒封裝之間的空腔， 該複數個互連凸塊設置在該空腔中。 14. 如條款13所述的多晶粒IC封裝，進一步包括設置在該空腔中的導熱材料。 15. 如條款1-14中的任一項所述的多晶粒IC封裝，其中： 該第一晶粒包括與該第一封裝基板相鄰的第一主動側； 該第二晶粒包括與該第二封裝基板相鄰的第二主動側； 該第一晶粒進一步包括第一被動側；並且 該第二晶粒進一步包括與該第一被動側相鄰的第二被動側。 16. 如條款1-14中的任一項所述的多晶粒IC封裝，其中： 該第一晶粒包括與該第一封裝基板相鄰的第一主動側； 該第二晶粒包括與該第二封裝基板相鄰的第二被動側； 該第一晶粒進一步包括第一被動側；並且 該第二晶粒進一步包括與該第一被動側相鄰的第二主動側。 17.如條款1所述的多晶粒IC封裝，其中： 該第一晶粒包括與該第一封裝基板相鄰的第一被動側；並且 該第二晶粒包括與該第二封裝基板相鄰的第二主動側； 該第二晶粒進一步包括第二被動側；並且 該第一晶粒進一步包括與該第二被動側相鄰的第二主動側。 18. 如條款1-17中的任一項所述的多晶粒IC封裝，進一步包括： 在垂直方向上與該第二晶粒封裝相鄰的第三晶粒封裝，該第三晶粒封裝包括： 第三封裝基板耦合到該第二晶粒封裝；並且 在垂直方向上與該第三封裝基板相鄰的第三晶粒，該第三晶粒耦合到該第三封裝基板。 19.如條款18所述的多晶粒IC封裝，其中： 該第二封裝基板包括第二基板金屬化層，該第二基板金屬化層包括一或多個第二基板金屬互連，每個第二基板金屬互連耦合到該複數個第二垂直互連中的一個第二垂直互連；並且 該第三封裝基板包括第三基板金屬化層，該第三基板金屬化層包括一或多個第三基板金屬互連，每個第三基板金屬互連耦合到一或多個第二基板金屬互連中的一個第二基板金屬互連，以將該一或多個第三基板金屬互連耦合到該複數個第二垂直互連中的一或多個第二垂直互連。 20. 如條款1-19中的任一項所述的多晶粒IC封裝，其中： 該複數個第一垂直互連包括複數個第一金屬柱；並且 該複數個第二垂直互連包括複數個第二金屬柱。 21. 如條款1-19中的任一項所述的多晶粒IC封裝，其中： 該第一晶粒封裝包括第一模塑材料， 該第一晶粒設置於該第一模塑材料中；並且 該複數個第一垂直互連包括設置在該第一模塑材料中的複數個第一穿模垂直互連通路（通孔）（TMV）； 該第二晶粒封裝包括第二模塑材料， 該第二晶粒設置於該第二模塑材料中；並且 該複數個第二垂直互連包括設置在該第二模塑材料中的複數個第二TMV。 22. 如條款1-21中任一項所述的多晶粒IC封裝，該多晶粒IC封裝被集成到選自由以下各項組成的群組的設備中：機上盒、娛樂單元、導航設備、通訊設備、固定位置資料單元、行動位置資料單元、全球定位系統（GPS）設備、行動電話、蜂巢式電話、智慧型電話、通信期啟動協定（SIP）電話、平板設備、平板手機、伺服器、電腦、可攜式電腦、行動計算設備、可穿戴計算設備、桌上型電腦、個人數位助理（PDA）、監視器、電腦監視器、電視機、調諧器、無線電、衛星無線電、音樂播放機、數位音樂播放機、可攜式音樂播放機、數位視訊播放機、視訊播放機、數位視訊光碟（DVD）播放機，可攜式數位視訊播放機、汽車、交通工具部件、航空電子系統、無人機、以及多旋翼飛行器。 23. 一種製造多晶粒（多-晶粒）積體電路（IC）封裝的方法，包括： 形成第一晶粒封裝，包括： 提供第一封裝基板； 提供第一晶粒； 在垂直方向上將該第一晶粒耦合到該第一封裝基板；及 形成複數個第一垂直互連，該複數個第一垂直互連耦合到該第一封裝基板並且在水平方向上與該第一晶粒相鄰設置；及 形成第二晶粒封裝，包括： 提供第二封裝基板； 提供第二晶粒； 在垂直方向上將該第二晶粒耦合到該第二封裝基板；及 形成複數個第二垂直互連，該複數個第二垂直互連耦合到該第二封裝基板並且在水平方向上與該第二晶粒相鄰設置；及 在垂直方向上將該第二晶粒封裝耦合到該第一晶粒封裝。 24.如條款23所述的方法，進一步包括： 不形成穿過該第一晶粒的穿矽垂直互連通路（通孔）（TSV）；及 不形成穿過該第二晶粒的TSV。 25. 如條款23-24中任一項所述的方法，其中形成第一晶粒封裝進一步包括： 提供第一內插器基板； 將該第一晶粒耦合到第一內插器，該第一晶粒在垂直方向上耦合在該第一內插器基板和該第一封裝基板之間；及 將該複數個第一垂直互連中的每一個第一垂直互連耦合到該第一內插器基板。 26. 如條款25所述的方法，其中形成第二晶粒封裝進一步包括： 提供第二內插器基板； 將該第二內插器基板耦合到該第二晶粒，該第二晶粒在垂直方向上設置在該第二內插器基板與該第二封裝基板之間；及 將該複數個第二垂直互連中的每一個第二垂直互連耦合到該第二內插器基板。 27. 如條款23-26中任一項所述的方法，將該第二晶粒封裝在垂直方向上耦合到該第一晶粒封裝包括： 將該第一晶粒封裝耦合到複數個互連凸塊；及 將該第二晶粒封裝耦合到該複數個互連凸塊，使得該複數個互連凸塊在垂直方向上設置在該第一晶粒封裝和該第二晶粒封裝之間。 28. 如條款27所述的方法，其中將該第一晶粒封裝和該第二晶粒封裝耦合到該複數個互連凸塊在該第一晶粒封裝和該第二晶粒封裝之間形成空腔，其中該複數個互連凸塊設置在該空腔中。 29. 如條款28所述的方法，進一步包括設置被設置在該空腔中的導熱材料。 30. 如條款23-29中任一項所述的方法，進一步包括： 形成第三晶粒封裝，包括： 提供第三封裝基板； 提供第三晶粒；及 將該第三晶粒在垂直方向上耦合到該第三封裝基板；及 將該第三封裝基板耦合到該第二晶粒封裝中的該複數個第二垂直互連中的一或多個第二垂直互連。 31.    如條款23-30中任一項所述的方法，其中： 形成該第一晶粒封裝包括在將該第一晶粒耦合到該第一封裝基板之前形成耦合到該第一封裝基板的複數個第一垂直互連；及 形成該第二晶粒封裝包括在將該第二晶粒耦合到該第二封裝基板之前形成耦合到該第二封裝基板的複數個第二垂直互連。 32.    如條款23-30中任一項所述的方法，其中： 形成該第一晶粒封裝包括在形成耦合到該第一封裝基板的該複數個第一垂直互連之前將該第一晶粒耦合到該第一封裝基板；及 形成該第二晶粒封裝包括在形成耦合到該第二封裝基板的該複數個第二垂直互連之前將該第二晶粒耦合到該第二封裝基板。 33.如條款32所述的方法，其中： 形成耦合到該第一封裝基板的該複數個第一垂直互連包括： 在該第一封裝基板和該第一晶粒上形成第一封裝模塑件； 圖案化該第一封裝模塑件以在該第一封裝模塑件中與該第一晶粒相鄰地形成第一複數個開口； 在該第一複數個開口中形成複數個第一垂直互連；及 將該第一複數個開口中的該複數個第一垂直互連耦合到該第一封裝基板；並且 形成耦合到該第二封裝基板的該複數個第二垂直互連包括： 在該第二封裝基板和該第二晶粒上形成第二封裝模塑件； 圖案化該第二封裝模塑件以在該第二封裝模塑件中與該第二晶粒相鄰地形成第二複數個開口； 在該第二複數個開口中形成複數個第二垂直互連；及 將該第二複數個開口中的該複數個第二垂直互連耦合到該第二封裝基板。 34. 如條款23-30中任一項所述的方法，進一步包括： 形成第一背面金屬化層，該第一背面金屬化層包括與該第一封裝基板相鄰的複數個第一金屬互連；及 形成第二背面金屬化層，該第二背面金屬化層包括與該第二封裝基板相鄰的複數個第二金屬互連； 其中： 形成該複數個第一垂直互連包括形成各自耦合到該第一背面金屬化層中的該複數個第一金屬互連中的一個第一金屬互連的該複數個第一垂直互連；及 形成該複數個第二垂直互連包括形成各自耦合到該第二背面金屬化層中的該複數個第二金屬互連中的一個第二金屬互連的該複數個第二垂直互連。 35.如條款34所述的方法，其中： 耦合該第一晶粒包括在垂直方向上將該第一晶粒的第一被動側耦合到該第一背面金屬化層；及 耦合該第二晶粒包括在垂直方向上將該第二晶粒的第二被動側耦合到該第二背面金屬化層。 36.    如條款34-35中任一項所述的方法，其中： 提供該第一封裝基板進一步包括形成第一正面金屬化層，該第一正面金屬化層包括與該第一晶粒的第一主動側相鄰的複數個第三金屬互連； 將該第一晶粒耦合到該第一封裝基板包括將該第一晶粒在垂直方向上耦合到該複數個第三金屬互連中的一或多個第三金屬互連； 提供該第二封裝基板進一步包括形成第二正面金屬化層，該第二正面金屬化層包括與該第二晶粒的第二主動側相鄰的複數個第四金屬互連；及 將該第二晶粒耦合到該第二封裝基板包括將該第二晶粒在垂直方向上耦合到該複數個第四金屬互連中的一或多個第四金屬互連；並且 該方法進一步包括： 將該複數個第一垂直互連耦合到該複數個第三金屬互連中的一或多個其他第三金屬互連；及 將該複數個第二垂直互連耦合到該複數個第四金屬互連中的一或多個其他第四金屬互連。 37.    如條款23-30中任一項所述的方法，其中： 提供該第一封裝基板進一步包括形成包括複數個第一金屬互連的第一正面金屬化層； 形成該複數個第一垂直互連包括形成各自耦合到該第一正面金屬化層中的該複數個第一金屬互連中的一個第一金屬互連的該複數個第一垂直互連； 提供該第二封裝基板進一步包括形成包括複數個第二金屬互連的第二正面金屬化層； 形成該複數個第二垂直互連包括形成各自耦合到該第二正面金屬化層中的該複數個第二金屬互連中的一個第二金屬互連的該複數個第二垂直互連。 38.如條款37所述的方法，其中： 耦合該第一晶粒包括在垂直方向上將該第一晶粒的第一主動側耦合到該第一正面金屬化層；及 耦合該第二晶粒包括在垂直方向上將該第二晶粒的第二主動側耦合到該第二正面金屬化層。 39. 如條款37-38中任一項所述的方法，進一步包括： 形成第一背面金屬化層，該第一背面金屬化層包括與該第一晶粒的第一被動側相鄰的複數個第三金屬互連； 在垂直方向上將該第一晶粒耦合到該複數個第三金屬互連中的一或多個第三金屬互連； 形成第二背面金屬化層，該第二背面金屬化層包括與該第二晶粒的第二被動側相鄰的複數個第四金屬互連； 在垂直方向上將該第二晶粒耦合到該複數個第四金屬互連中的一或多個第四金屬互連； 該方法進一步包括： 將該複數個第一垂直互連耦合到該複數個第三金屬互連中的一或多個其他第三金屬互連；及 將該複數個第二垂直互連耦合到該複數個第四金屬互連中的一或多個其他第四金屬互連。
100:多晶粒積體電路（IC）封裝 100(1):多晶粒IC封裝 100(2):多晶粒IC封裝 102(1):第一晶粒 102(2):第二晶粒 102(3):第三晶粒 104(1):第一晶粒封裝 104(2):第二晶粒封裝 104(3):第三晶粒封裝 104(4):可選附加晶粒封裝 105:外部互連凸塊 106:印刷電路板（PCB） 108:外部互連凸塊 110(1):第一垂直互連 110(2):第二垂直互連 112(1):封裝模塑件 112(2):封裝模塑件 114(1):第一封裝基板 114(2):第二封裝基板 114(3):第三封裝基板 115(1):第一晶粒互連 115(2):第二晶粒互連 116(1):金屬互連 116(2):金屬互連 116(3):116(3) 118(1):第一內插器基板 118(2):第二內插器基板 120(1):被動側 120(2):被動側 121(1):主動側 121(2):主動側 122(1):金屬互連 122(2):金屬互連 124:外部互連凸塊 126:空間 128:空腔 130(1):散熱向量 130(2):散熱向量 132:導熱材料 300:製造製程 302:方塊 304:方塊 306:方塊 308:方塊 310:方塊 312:方塊 314:方塊 316:方塊 318:方塊 320:方塊 322:方塊 400:製造製程 402:方塊 404:方塊 406:方塊 408:方塊 500A:製造階段 500B:製造階段 500C:製造階段 500D:製造階段 502(1):金屬化層 502(X):金屬化層 504:電子/電氣部件 506:頂面 508:封裝模塑件 510:模塑化合物材料 512:底面 600:製造製程 602:方塊 604:方塊 606:方塊 608:方塊 610:方塊 612:方塊 700A:製造階段 700B:製造階段 700C:製造階段 700D:製造階段 700E:製造階段 700F:製造階段 702(1):金屬化層 702(X):金屬化層 704:介電層 706:開口 708:空腔 710:外表面 800:製造製程 802:方塊 804:方塊 806:方塊 808:方塊 810:方塊 812:方塊 900A:製造階段 900B:製造階段 900C:製造階段 900D:製造階段 900E:製造階段 900F:製造階段 902(1):金屬化層 902(X):金屬化層 908:封裝模塑件 910:模塑化合物材料 912:背側部件 914:底面 1000:製造製程 1002:方塊 1004:方塊 1006:方塊 1008:方塊 1010:方塊 1012:方塊 1014:方塊 1100A:製造階段 1100B:製造階段 1100C:製造階段 1100D:製造階段 1100E:製造階段 1100F:製造階段 1100G:製造階段 1102:載體 1104:背側RDL 1106:模塑化合物材料 1108:封裝模塑件 1110:前側RDL 1112:頂面 1200:製造製程 1202:方塊 1204:方塊 1206:方塊 1208:方塊 1210:方塊 1212:方塊 1214:方塊 1300A:製造階段 1300B:製造階段 1300C:製造階段 1300D:製造階段 1300E:製造階段 1300F:製造階段 1300G:製造階段 1302:載體 1304:背側RDL 1306:模塑化合物材料 1308:封裝模塑件 1310:前側RDL 1312:頂面 1400A:組裝階段 1400B:組裝階段 1400C-1:組裝階段 1400C-2:組裝階段 1400D-1:組裝階段 1400D-2:組裝階段 1500:系統 1502(1):多晶粒IC封裝 1502(2):多晶粒IC封裝 1502(3):多晶粒IC封裝 1502(4):多晶粒IC封裝 1502(5):多晶粒IC封裝 1504:IC 1506:片上系統（SoC） 1508:中央處理單元（CPU） 1510:處理器 1512:快取緩衝記憶體 1514:系統匯流排 1516:記憶體控制器 1518:記憶體陣列 1520:記憶體系統 1522:輸入設備 1524:輸出設備 1526:網路介面設備 1528:顯示控制器 1530:網路 1532:顯示器 1534:視訊處理器 1600:無線通訊設備 1602:IC 1603:多晶粒IC封裝 1604:收發機 1606:資料處理器 1608:發射器 1610:接收器 1612(1):數位類比轉換器（DAC） 1612(2):數位類比轉換器（DAC） 1614(1):低通濾波器 1614(2):低通濾波器 1616(1):放大器（AMP） 1616(2):放大器（AMP） 1618:升頻轉換器 1620(1):混頻器 1620(2):混頻器 1622:發射（TX）本端振盪器（LO）信號產生器 1624:經升頻轉換信號 1626:濾波器 1628:功率放大器（PA） 1630:開關 1632:天線 1634:低雜訊放大器（LNA） 1636:濾波器 1638(1):降頻轉換混頻器 1638(2):降頻轉換混頻器 1640:RX LO信號產生器 1642(1):AMP 1642(2):AMP 1644(1):低通濾波器 1644(2):低通濾波器 1646(1):類比數位轉換器（ADC） 1646(2):類比數位轉換器（ADC） 1648:TX鎖相迴路（PLL）電路 1650:RX PLL電路 H 1:高度 X:軸 Y:軸 Z:軸
圖1是示例性多晶粒（多-晶粒）積體電路（IC）封裝的側視圖，該多晶粒IC封裝包括設置在相應的、分開的晶粒封裝中的分離晶粒，其中每個晶粒封裝包括與其相應晶粒相鄰地設置以提供穿過該晶粒封裝的貫穿連接以用於信號路由的互連的垂直互連；
圖2A是圖1的多晶粒IC封裝中在垂直方向上彼此堆疊的分離晶粒封裝的側視圖；
圖2B是在圖2A中在垂直方向上彼此堆疊的分離晶粒封裝的特寫側視圖；
圖3是示出製造多晶粒IC封裝的示例性製造製程的流程圖，該多晶粒IC封裝包括在相應的分開的晶粒封裝中提供的分離晶粒，其中每個晶粒封裝包括與其相應晶粒相鄰設置的垂直互連，以提供穿過晶粒封裝以用於信號路由互連的貫穿連接，包括但不限於圖1中的多晶粒IC封裝，以及圖1至圖2B中的其分離晶粒封裝；
圖4A和圖4B是示出製造圖1中的多晶粒IC封裝中的示例性上晶粒封裝的另一示例性製造製程的流程圖；
圖5A至圖5D是在根據圖4A和圖4B中的製造製程製造圖1中的多晶粒IC封裝中的上晶粒封裝期間的示例性製造階段；
圖6A和圖6B是示出製造圖1中的多晶粒IC封裝中的分離晶粒封裝中的晶粒封裝的另一示例性製造製程的流程圖；
圖7A至圖7F是在根據圖6A和圖6B中的製造製程製造圖1中的多晶粒IC封裝中的分離晶粒封裝中的晶粒封裝的期間的示例性製造階段；
圖8A和圖8B是示出用於製造圖1中的多晶粒IC封裝中的分離晶粒封裝中的晶粒封裝的示例性製造製程的替代選項的流程圖；
圖9A至圖9F是在根據圖8A和圖8B中的製造製程製造圖1中的多晶粒IC封裝中的分離晶粒封裝中的晶粒封裝的期間的示例性製造階段；
圖10A和圖10B是示出用於製造圖1中的多晶粒IC封裝中的分離晶粒封裝中的晶粒封裝的示例性製造製程的第二替代選項的流程圖；
圖11A至圖11G是在根據圖10A和圖10B中的製造製程製造圖1中的多晶粒IC封裝中的分離晶粒封裝中的晶粒封裝的期間的示例性製造階段；
圖12A和圖12B是示出用於製造圖1中的多晶粒IC封裝中的分離晶粒封裝中的晶粒封裝的示例性製造製程的第三替代選項的流程圖；
圖13A至圖13G是在根據圖12A和圖12B中的製造製程製造圖1中的多晶粒IC封裝中的分離晶粒封裝中的晶粒封裝的期間的示例性製造階段；
圖14A和圖14B是圖1中的多晶粒IC封裝中的兩(2)個上晶粒封裝的堆疊組裝製程的示例性組裝階段；
圖14C-1和圖14D-1是第一堆疊組裝製程的、圖1中的第三底部晶粒封裝上的示例性組裝件，該堆疊晶粒封裝從圖14A和圖14B中的堆疊組裝製程得到；
圖14C-2和圖14D-2是第二堆疊組裝製程的、圖1中的第三底部晶粒封裝上的示例性組裝件，該堆疊晶粒封裝從圖14A和圖14B中的堆疊組裝製程得到；
圖15是示例性的基於處理器的系統的方塊圖，該系統可包括可包括多晶粒IC封裝的部件，該多晶粒IC封裝包括在相應的、分開的晶粒封裝中提供的分離晶粒，其中每個晶粒封裝包括與其相應晶粒相鄰設置的垂直互連以提供穿過晶粒封裝以用於信號路由的互連的貫穿連接，包括但不限於圖1至圖2B的IC封裝、以及根據圖3-14D-2中的任何示例性製造製程和製造階段的IC封裝；及
圖16是示例性的無線通訊設備的方塊圖，該無線通訊設備包括可包括多晶粒IC封裝的射頻（RF）部件，該多晶粒IC封裝包括在相應的、分開的晶粒封裝中提供的分離晶粒，其中每個晶粒封裝包括與其相應晶粒相鄰設置的垂直互連以提供穿過晶粒封裝以用於信號路由的互連的貫穿連接，包括但不限於圖1至圖2B的IC封裝、以及根據圖3-14D-2中的任何示例性製造製程和製造階段的IC封裝。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:多晶粒積體電路(IC)封裝
102(1):第一晶粒
102(2):第二晶粒
102(3):第三晶粒
104(1):第一晶粒封裝
104(2):第二晶粒封裝
104(3):第三晶粒封裝
104(4):可選附加晶粒封裝
105:外部互連凸塊
106:印刷電路板(PCB)
108:外部互連凸塊
110(1):第一垂直互連
110(2):第二垂直互連
112(1):封裝模塑件
112(2):封裝模塑件
114(1):第一封裝基板
114(2):第二封裝基板
115(1):第一晶粒互連
115(2):第二晶粒互連
116(1):金屬互連
116(2):金屬互連
X:軸
Y:軸
Z:軸

Claims (39)

  1. 一種多晶粒（多-晶粒）積體電路（IC）封裝，包括： 一第一晶粒封裝，包括： 一第一封裝基板； 耦合到該第一封裝基板的一第一晶粒；及 在一水平方向上與該第一晶粒相鄰設置的複數個第一垂直互連，該複數個第一垂直互連中的每一個第一垂直互連耦合到該第一封裝基板；及 在該垂直方向上與該第一晶粒封裝相鄰的一第二晶粒封裝，該第二晶粒封裝包括： 一第二封裝基板； 耦合到該第二封裝基板的一第二晶粒；及 在該水平方向上與該第二晶粒相鄰設置的複數個第二垂直互連，該複數個第二垂直互連中的每一個第二垂直互連耦合到該第二封裝基板。
  2. 如請求項1所述的多晶粒IC封裝，進一步不包括穿過該第一晶粒設置和穿過該第二晶粒設置的一穿矽垂直互連通路（通孔）（TSV）。
  3. 如請求項1所述的多晶粒IC封裝，其中： 該第一晶粒在該垂直方向上與該第一封裝基板相鄰；並且 該第二晶粒在該垂直方向上與該第二封裝基板相鄰。
  4. 如請求項1所述的多晶粒IC封裝，其中： 該第一封裝基板包括一第一基板金屬化層，該第一基板金屬化層包括一或多個第一基板金屬互連，每個第一基板金屬互連耦合到該複數個第一垂直互連中的一第一垂直互連； 該第一晶粒包括一或多個第一晶粒互連，每個第一晶粒互連耦合到該一或多個第一基板金屬互連中的一第一基板金屬互連，以將該一或多個第一晶粒互連耦合到該複數個第一垂直互連中的一或多個第一垂直互連； 該第二封裝基板包括一第二基板金屬化層，該第二基板金屬化層包括一或多個第二基板金屬互連，每個第二基板金屬互連耦合到該複數個第二垂直互連中的一第二垂直互連；並且 該第二晶粒包括一或多個第二晶粒互連，每個第二晶粒互連耦合到該一或多個第二基板金屬互連中的一第二基板金屬互連，以將一或多個第二晶粒互連耦合到該複數個第二垂直互連中的該一或多個第二垂直互連。
  5. 如請求項4所述的多晶粒IC封裝，其中： 該第一基板金屬化層包括一第一基板重分佈層（RDL），該第一基板RDL包括該一或多個第一基板金屬互連，該一或多個第一基板金屬互連包括一或多個第一RDL互連；並且 該第二基板金屬化層包括一第二基板RDL，該第二基板RDL包括該一或多個第二基板金屬互連，該一或多個第二基板金屬互連包括一或多個第二RDL互連。
  6. 如請求項1所述的多晶粒IC封裝，其中： 該第一晶粒封裝進一步包括與該第一晶粒相鄰設置的一第一內插器基板，該第一晶粒在該垂直方向上設置在該第一內插器基板和該第一封裝基板之間；並且 該複數個第一垂直互連中的每一個第一垂直互連耦合到該第一內插器基板。
  7. 如請求項6所述的多晶粒IC封裝，其中該第一晶粒附加耦合到該第一內插器基板。
  8. 如請求項6所述的多晶粒IC封裝，其中： 該第二晶粒封裝進一步包括與該第二晶粒相鄰設置的一第二內插器基板，該第二晶粒在該垂直方向上設置在該第二內插器基板和該第二封裝基板之間；並且 該複數個第二垂直互連中的每一個第二垂直互連耦合到該第二內插器基板。
  9. 如請求項8所述的多晶粒IC封裝，其中該第二晶粒附加耦合到該第二內插器基板。
  10. 如請求項6所述的多晶粒IC封裝，其中： 該第一封裝基板包括一第一基板金屬化層，該第一基板金屬化層包括一或多個第一基板金屬互連，每個第一基板金屬互連耦合到該複數個第一垂直互連中的一第一垂直互連；並且 該第一內插器基板包括一第一內插器金屬化層，該第一內插器金屬化層包括一或多個第一內插器金屬互連，每個第一內插器金屬互連耦合到該複數個第一垂直互連中的該第一垂直互連，以將該一或多個第一內插器金屬互連中的每一個第一內插器金屬互連耦合到該一或多個第一基板金屬互連中的每一個第一基板金屬互連。
  11. 如請求項8所述的多晶粒IC封裝，其中： 該第一封裝基板包括一第一基板金屬化層，該第一基板金屬化層包括一或多個第一基板金屬互連，每個第一基板金屬互連耦合到該複數個第一垂直互連中的一第一垂直互連； 該第一內插器基板包括一第一內插器金屬化層，該第一內插器金屬化層包括一或多個第一內插器金屬互連，每個第一內插器金屬互連耦合到該複數個第一垂直互連中的該第一垂直互連，以將該一或多個第一內插器金屬互連中的每一個第一內插器金屬互連耦合到該一或多個第一基板金屬互連中的每一個第一基板金屬互連； 該第二封裝基板包括一第二基板金屬化層，該第二基板金屬化層包括一或多個第二基板金屬互連，每個第二基板金屬互連耦合到該複數個第二垂直互連中的一第二垂直互連；並且 該第二內插器基板包括一第二內插器金屬化層，該第二內插器金屬化層包括一或多個第二內插器金屬互連，每個第二內插器金屬互連耦合到該複數個第二垂直互連中的該第二垂直互連，以將該一或多個第二內插器金屬互連中的每一個第二內插器金屬互連耦合到該一或多個第二基板金屬互連中的每一個第二基板金屬互連。
  12. 如請求項1所述的多晶粒IC封裝，進一步包括耦合到該第一晶粒封裝和該第二晶粒封裝的複數個互連凸塊； 該複數個互連凸塊各自將該第一晶粒封裝中的該複數個第一垂直互連中的一第一垂直互連耦合到該第二晶粒封裝中的該複數個第二垂直互連中的一第二垂直互連。
  13. 如請求項12所述的多晶粒IC封裝，進一步包括形成在該第一晶粒封裝和該第二晶粒封裝之間的一空腔， 該複數個互連凸塊設置在該空腔中。
  14. 如請求項13所述的多晶粒IC封裝，進一步包括設置在該空腔中的一導熱材料。
  15. 如請求項1所述的多晶粒IC封裝，其中： 該第一晶粒包括與該第一封裝基板相鄰的一第一主動側； 該第二晶粒包括與該第二封裝基板相鄰的一第二主動側； 該第一晶粒進一步包括一第一被動側；並且 該第二晶粒進一步包括與該第一被動側相鄰的一第二被動側。
  16. 如請求項1所述的多晶粒IC封裝，其中： 該第一晶粒包括與該第一封裝基板相鄰的一第一主動側； 該第二晶粒包括與該第二封裝基板相鄰的一第二被動側； 該第一晶粒進一步包括一第一被動側；並且 該第二晶粒進一步包括與該第一被動側相鄰的一第二主動側。
  17. 如請求項1所述的多晶粒IC封裝，其中： 該第一晶粒包括與該第一封裝基板相鄰的一第一被動側；並且 該第二晶粒包括與該第二封裝基板相鄰的一第二主動側； 該第二晶粒進一步包括一第二被動側；並且 該第一晶粒進一步包括與該第二被動側相鄰的一第二主動側。
  18. 如請求項1所述的多晶粒IC封裝，進一步包括： 在該垂直方向上與該第二晶粒封裝相鄰的一第三晶粒封裝，該第三晶粒封裝包括： 一第三封裝基板耦合到該第二晶粒封裝；並且 一第三晶粒在該垂直方向上與該第三封裝基板相鄰，該第三晶粒耦合到該第三封裝基板。
  19. 如請求項18所述的多晶粒IC封裝，其中： 該第二封裝基板包括一第二基板金屬化層，該第二基板金屬化層包括一或多個第二基板金屬互連，每個第二基板金屬互連耦合到該複數個第二垂直互連中的一第二垂直互連；並且 該第三封裝基板包括一第三基板金屬化層，該第三基板金屬化層包括一或多個第三基板金屬互連，每個第三基板金屬互連耦合到一或多個第二基板金屬互連中的一第二基板金屬互連，以將該一或多個第三基板金屬互連耦合到該複數個第二垂直互連中的一或多個第二垂直互連。
  20. 如請求項1所述的多晶粒IC封裝，其中： 該複數個第一垂直互連包括複數個第一金屬柱；並且 該複數個第二垂直互連包括複數個第二金屬柱。
  21. 如請求項1所述的多晶粒IC封裝，其中： 該第一晶粒封裝包括一第一模塑材料， 該第一晶粒設置於該第一模塑材料中；並且 該複數個第一垂直互連包括設置在該第一模塑材料中的複數個第一穿模垂直互連通路（通孔）（TMV）； 該第二晶粒封裝包括一第二模塑材料， 該第二晶粒設置於該第二模塑材料中；並且 該複數個第二垂直互連包括設置在該第二模塑材料中的複數個第二TMV。
  22. 如請求項1所述的多晶粒IC封裝，該多晶粒IC封裝被集成到選自由以下各項組成的該群組的一設備中：一機上盒、一娛樂單元、一導航設備、一通訊設備、一固定位置資料單元、一行動位置資料單元、一全球定位系統（GPS）設備、一行動電話、一蜂巢式電話、一智慧型電話、一通信期啟動協定（SIP）電話、一平板設備、一平板手機、一伺服器、一電腦、一可攜式電腦、一行動計算設備、一可穿戴計算設備、一桌上型電腦、一個人數位助理（PDA）、一監視器、一電腦監視器、一電視機、一調諧器、一無線電、一衛星無線電、一音樂播放機、一數位音樂播放機、一可攜式音樂播放機、一數位視訊播放機、一視訊播放機、一數位視訊碟（DVD）播放機，一可攜式數位視訊播放機、一汽車、一交通工具部件、一航空電子系統、一無人機、以及一多旋翼飛行器。
  23. 一種製造一多晶粒（多-晶粒）積體電路（IC）封裝的方法，包括以下步驟： 形成一第一晶粒封裝，包括： 提供一第一封裝基板； 提供一第一晶粒； 在一垂直方向上將該第一晶粒耦合到該第一封裝基板；及 形成複數個第一垂直互連，該複數個第一垂直互連耦合到該第一封裝基板並且在一水平方向上與該第一晶粒相鄰設置；及 形成一第二晶粒封裝，包括： 提供一第二封裝基板； 提供一第二晶粒； 在該垂直方向上將該第二晶粒耦合到該第二封裝基板；及 形成複數個第二垂直互連，該複數個第二垂直互連耦合到該第二封裝基板並且在該水平方向上與該第二晶粒相鄰設置；及 在該垂直方向上將該第二晶粒封裝耦合到該第一晶粒封裝。
  24. 如請求項23所述的方法，進一步包括以下步驟： 不形成穿過該第一晶粒的一穿矽垂直互連通路（通孔）（TSV）；及 不形成穿過該第二晶粒的一TSV。
  25. 如請求項23所述的方法，其中形成第一晶粒封裝進一步包括以下步驟： 提供一第一內插器基板； 將該第一晶粒耦合到一第一內插器，該第一晶粒在該垂直方向上耦合在該第一內插器基板和該第一封裝基板之間；及 將該複數個第一垂直互連中的每一個第一垂直互連耦合到該第一內插器基板。
  26. 如請求項25所述的方法，其中形成第二晶粒封裝進一步包括以下步驟： 提供一第二內插器基板； 將該第二內插器基板耦合到該第二晶粒，該第二晶粒在該垂直方向上設置在該第二內插器基板與該第二封裝基板之間；及 將該複數個第二垂直互連中的每一個第二垂直互連耦合到該第二內插器基板。
  27. 如請求項23所述的方法，將該第二晶粒封裝在該垂直方向上耦合到該第一晶粒封裝包括以下步驟： 將該第一晶粒封裝耦合到複數個互連凸塊；及 將該第二晶粒封裝耦合到該複數個互連凸塊，使得該複數個互連凸塊在該垂直方向上設置在該第一晶粒封裝和該第二晶粒封裝之間。
  28. 如請求項27所述的方法，其中將該第一晶粒封裝和該第二晶粒封裝耦合到該複數個互連凸塊在該第一晶粒封裝和該第二晶粒封裝之間形成一空腔，其中該複數個互連凸塊設置在該空腔中。
  29. 如請求項28所述的方法，進一步包括設置被設置在該空腔中的一導熱材料。
  30. 如請求項23所述的方法，進一步包括以下步驟： 形成一第三晶粒封裝，包括： 提供一第三封裝基板； 提供一第三晶粒；及 將該第三晶粒在該垂直方向上耦合到該第三封裝基板；及 將該第三封裝基板耦合到該第二晶粒封裝中的該複數個第二垂直互連中的一或多個第二垂直互連。
  31. 如請求項23所述的方法，其中： 形成該第一晶粒封裝包括在將該第一晶粒耦合到該第一封裝基板之前形成耦合到該第一封裝基板的該複數個第一垂直互連；及 形成該第二晶粒封裝包括在將該第二晶粒耦合到該第二封裝基板之前形成耦合到該第二封裝基板的該複數個第二垂直互連。
  32. 如請求項23所述的方法，其中： 形成該第一晶粒封裝包括在形成耦合到該第一封裝基板的該複數個第一垂直互連之前將該第一晶粒耦合到該第一封裝基板；及 形成該第二晶粒封裝包括在形成耦合到該第二封裝基板的該複數個第二垂直互連之前將該第二晶粒耦合到該第二封裝基板。
  33. 如請求項32所述的方法，其中： 形成耦合到該第一封裝基板的該複數個第一垂直互連包括： 在該第一封裝基板和該第一晶粒上形成一第一封裝模塑件； 圖案化該第一封裝模塑件以在該第一封裝模塑件中與該第一晶粒相鄰地形成第一複數個開口； 在該第一複數個開口中形成該複數個第一垂直互連；及 將該第一複數個開口中的該複數個第一垂直互連耦合到該第一封裝基板；並且 形成耦合到該第二封裝基板的該複數個第二垂直互連包括： 在該第二封裝基板和該第二晶粒上形成一第二封裝模塑件； 圖案化該第二封裝模塑件以在該第二封裝模塑件中與該第二晶粒相鄰地形成第二複數個開口； 在該第二複數個開口中形成該複數個第二垂直互連；及 將該第二複數個開口中的該複數個第二垂直互連耦合到該第二封裝基板。
  34. 如請求項23所述的方法，進一步包括以下步驟： 形成一第一背面金屬化層，該第一背面金屬化層包括與該第一封裝基板相鄰的複數個第一金屬互連；及 形成一第二背面金屬化層，該第二背面金屬化層包括與該第二封裝基板相鄰的複數個第二金屬互連； 其中： 形成該複數個第一垂直互連包括形成各自耦合到該第一背面金屬化層中的該複數個第一金屬互連中的一第一金屬互連的該複數個第一垂直互連；及 形成該複數個第二垂直互連包括形成各自耦合到該第二背面金屬化層中的該複數個第二金屬互連中的一第二金屬互連的該複數個第二垂直互連。
  35. 如請求項34所述的方法，其中： 耦合該第一晶粒包括在該垂直方向上將該第一晶粒的一第一被動側耦合到該第一背面金屬化層；及 耦合該第二晶粒包括在該垂直方向上將該第二晶粒的一第二被動側耦合到該第二背面金屬化層。
  36. 如請求項34所述的方法，其中： 提供該第一封裝基板進一步包括形成一第一正面金屬化層，該第一正面金屬化層包括與該第一晶粒的一第一主動側相鄰的複數個第三金屬互連； 將該第一晶粒耦合到該第一封裝基板包括將該第一晶粒在該垂直方向上耦合到該複數個第三金屬互連中的一或多個第三金屬互連； 提供該第二封裝基板進一步包括形成一第二正面金屬化層，該第二正面金屬化層包括與該第二晶粒的一第二主動側相鄰的複數個第四金屬互連；及 將該第二晶粒耦合到該第二封裝基板包括將該第二晶粒在該垂直方向上耦合到該複數個第四金屬互連中的一或多個第四金屬互連；並且 該方法進一步包括以下步驟： 將該複數個第一垂直互連耦合到該複數個第三金屬互連中的一或多個其他第三金屬互連；及 將該複數個第二垂直互連耦合到該複數個第四金屬互連中的一或多個其他第四金屬互連。
  37. 如請求項23所述的方法，其中： 提供該第一封裝基板進一步包括形成包括複數個第一金屬互連的一第一正面金屬化層； 形成該複數個第一垂直互連包括形成各自耦合到該第一正面金屬化層中的該複數個第一金屬互連中的一第一金屬互連的該複數個第一垂直互連； 提供該第二封裝基板進一步包括形成包括複數個第二金屬互連的一第二正面金屬化層； 形成該複數個第二垂直互連包括形成各自耦合到該第二正面金屬化層中的該複數個第二金屬互連中的一第二金屬互連的該複數個第二垂直互連。
  38. 如請求項37所述的方法，其中： 耦合該第一晶粒包括在該垂直方向上將該第一晶粒的一第一主動側耦合到該第一正面金屬化層；及 耦合該第二晶粒包括在該垂直方向上將該第二晶粒的一第二主動側耦合到該第二正面金屬化層。
  39. 如請求項37所述的方法，進一步包括以下步驟： 形成一第一背面金屬化層，該第一背面金屬化層包括與該第一晶粒的一第一被動側相鄰的複數個第三金屬互連； 在該垂直方向上將該第一晶粒耦合到該複數個第三金屬互連中的一或多個第三金屬互連； 形成一第二背面金屬化層，該第二背面金屬化層包括與該第二晶粒的一第二被動側相鄰的複數個第四金屬互連； 在該垂直方向上將該第二晶粒耦合到該複數個第四金屬互連中的一或多個第四金屬互連； 該方法進一步包括以下步驟： 將該複數個第一垂直互連耦合到該複數個第三金屬互連中的一或多個其他第三金屬互連；及 將該複數個第二垂直互連耦合到該複數個第四金屬互連中的一或多個其他第四金屬互連。
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