KR20240069727A - 더 높은 연결 밀도를 지원하기 위한 멀티-다이 집적 회로 패키지들 및 관련 제조 방법들 - Google Patents

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Abstract

더 높은 연결 밀도를 지원하기 위한 다중(멀티-) 다이 IC(integrated circuit) 패키지들 및 관련 제조 방법들. 다중-다이 IC 패키지에는 패키지 면적을 절약하기 위해 개개의 다이 패키지들에 제공되는 분할 다이들이 서로 적층되어 있다. 다이 패키지를 통해 확장되는 패키지 관통 신호 라우팅을 포함한 신호 라우팅을 지원하기 위해, 각각의 다이 패키지에는, 개개의 다이들에 인접하여 배치되고 패키지 기판의 개개의 패키지 기판(및 제공되는 경우, 인터포저 기판)에 커플링된 수직 상호연결부들이 포함된다. 이러한 방식으로, 일 예로서, 개개의 다이 패키지들 사이에 신호 라우팅을 제공하기 위해, 다이들 자체를 통해 연장되는 TSV(through-silicon-via)들이 멀티-다이 IC 패키지에 제조될 필요가 없다. 다른 예로, 적층된 다이 패키지들의 인접한 인터포저 기판들 사이에 생성된 공간은 상호연결부 범프들을 통해 서로 이격되어 있어 열 방출을 위한 영역을 제공한다.

Description

더 높은 연결 밀도를 지원하기 위한 멀티-다이 집적 회로 패키지들 및 관련 제조 방법들
[0001] 본 출원은 2021년 9월 24일자로 출원된 발명의 명칭이 "더 높은 연결 밀도를 지원하기 위한 다중(멀티-) 다이 IC(integrated circuit) 패키지들 및 관련 제조 방법들(MULTIPLE (MULTI-) DIE INTEGRATED CIRCUIT (IC) PACKAGES FOR SUPPORTING HIGHER CONNECTION DENSITY, AND RELATED FABRICATION METHODS)"인 미국 특허 출원 일련번호 제17/484,475호에 대한 우선권을 주장하며, 상기 미국 특허 출원은 그 전체가 인용에 의해 본 명세서에 포함된다.
[0002] 본 개시내용의 분야는 IC(integrated circuit) 패키지들, 특히 회로 애플리케이션들을 다수의 다이들로 분할하기 위해 다수의 적층식 반도체 다이(들)를 사용하는 적층식 다이 IC 패키지들에 관한 것이다.
[0003] 집적 회로들(IC들)은 전자 디바이스들의 초석이다. IC들은 전형적으로 "반도체 패키지" 또는 "칩 패키지"라고도 하는 IC 패키지로 패키징된다. 예를 들어, 패키지 크기를 줄이고 전력 소비를 줄이는 것이 특히 중요한 휴대용 배터리 구동 전자 디바이스들에 IC 패키지들이 포함될 수 있다. 기존의 IC 패키지는 패키지 기판 및 하나 이상의 IC 칩들 또는 IC 칩들에 전기적 연결을 제공하기 위해 패키지 기판에 장착된 다른 전자 모듈들을 포함한다. 예를 들어, IC 패키지 내 IC 칩은 SoC(system-on-a-chip), 애플리케이션 프로세서 또는 전력 관리 IC일 수 있다. IC 칩들의 반도체 다이들("다이들")은 "상호연결부 범프들" 또는 간단히 "범프들"이라고 또한 알려진 솔더 범프들 또는 구리 필러들 형태와 같은 금속 상호연결부들을 통해 패키지 기판에 전기적으로 커플링된다. 패키지 기판 내 금속화 층들에 있는 금속 트레이스들 또는 라인들은 상호연결부 범프들에 커플링되어 전기 신호들을 IC 패키지 외부뿐만 아니라 IC 패키지 내의 다른 커플링된 다이들로 라우팅한다.
[0004] 일부 IC 패키지들은 다중(멀티-) 다이 IC 패키지들로 알려져 있으며, 이는 서로 다른 목적들 또는 애플리케이션들을 위해 IC 패키지에 포함된 다수의 다이들을 포함한다. 예를 들어, 멀티-다이 IC 패키지는 별도의 전력 관리 다이 및 애플리케이션 다이를 포함할 수 있다. 예들로서, 애플리케이션 다이는 모뎀, 프로세서 또는 SoC(system-on-a-chip)일 수 있다. 또한, 멀티-다이 IC 패키지에는 애플리케이션 다이에 의한 데이터 저장 및 액세스를 지원하는 메모리를 제공하는 하나 이상의 메모리 다이들이 포함될 수 있다. 주요 애플리케이션들/기능들을 별도의 다이들로 분할하는 것은 이러한 모든 애플리케이션들/기능들을 위한 회로들을 하나의 다이에 넣는 것에 대한 하나의 대안이다. 제조 비용과 복잡성은 다이들의 크기가 커질수록 불균형적으로 증가한다. 이로 인해 패키지 수율이 낮아질 수 있다. 그러나 IC 패키지 내 다이들을 다수의 다이들로 분할하면, IC 패키지의 전체 크기가 원치 않는 방식으로 증가할 수 있다. 예를 들어, 외부 통신들을 위한 IC 패키지의 외부 상호연결부들뿐만 아니라 필요한 D2D(die-to-die) 통신들을 제공하기 위해, 다이들 사이에 충분한 입력/출력(I/O) 신호 경로들을 제공해야 하기 때문에, IC 패키지의 크기가 커질 수 있다. 예를 들어, 모바일 디바이스들과 같은 소형 디바이스 애플리케이션들의 경우 IC 패키지 크기를 최소화하는 것이 매우 바람직하다.
[0005] 본 명세서에 개시된 양태들은 더 높은 연결 밀도를 지원하기 위한 다중(멀티-) 다이 IC(integrated circuit) 패키지들을 포함한다. 관련 제조 방법들도 개시된다. 멀티-다이 IC 패키지는 다수의 다이들에 걸쳐 IC 패키지의 회로 기능을 분할하기 위해 다수의 다이들을 포함한다. 이는 예를 들어, 잠재적으로 더 큰 비용과 감소된 수율로 IC 패키지 내 더 큰 크기의 단일 다이를 제공하는 것과 반대된다. 그러나 멀티-다이 IC 패키지에서는 외부 및 D2D(die-to-die) 신호 라우팅을 지원하기 위해 다수의 다이들 및 다른 기판 구조물들을 제공하므로 IC 패키지의 전체 패키지 크기가 증가할 수 있다. 따라서, 예시적인 양태들에서, IC 패키지는 수평 방향(예를 들어, X-축/Y-축 방향들)의 패키지 면적을 절약하기 위해 수직 방향(예를 들어, Z-축 방향)으로 서로 적층되는(예를 들어, 패키지 온 패키지(POP)로서) 분할 다이들을 포함한다. 멀티-다이 IC 패키지 내 분할 다이들은 서로 적층된 개개의 분할 다이 패키지들로 제공된다. 별도의 다이 패키지들에 분할 다이들을 제공하면, 각각의 다이 패키지를 멀티-다이 IC 패키지에 조립하기 전에 개별적으로 제조 및 테스트할 수 있어 더 낮은 비용으로 수율을 높일 수 있다. 그러나, 분할 다이 구성의 경우, 단일 다이 패키지에 비해 D2D 및 외부 신호 라우팅을 위해 더 많은 수의 입력/출력(I/O) 연결들이 지원되어야 할 수 있다.
[0006] 이와 관련하여, 다른 예시적인 양태에서, 멀티-다이 IC 패키지에서 I/O 신호 라우팅을 포함하는 신호 라우팅을 지원하기 위해, 각각의 다이 패키지는 개개의 다이들에 인접하여 배치되는 수직 상호연결부들(예를 들어, 금속 필러들, TMV(through-mold via(vertical interconnect access)들)을 포함한다. 수직 상호연결부들은 개개의 다이 패키지 내 패키지 기판에 커플링되어 다이들에 신호 라우팅 경로들을 제공한다. 분할 다이 패키지들 사이에 신호 라우팅 경로들을 제공하기 위해, 다이 패키지들에는 선택적인 인터포저 기판도 포함된다. 각각의 개개의 다이 패키지 내 수직 상호연결부들은 다이 패키지 내 다이에 인접하고 다이 패키지를 통해 연장되는 신호 라우팅을 제공하기 위해 개개의 패키지 기판(및 제공되는 경우, 인터포저 기판)에 커플링된다. 따라서, 다이에 인접하여 배치되고 패키지 기판(및 제공되는 경우, 인터포저 기판)에 커플링되는 다이 패키지들 내 수직 상호연결부들은 멀티-다이 IC 패키지 내 상호연결들을 지원하기 위해 다이 패키지들을 통한 관통-연결들을 제공한다. 이러한 방식으로, 예를 들어 개개의 다이 패키지들 사이에서 신호 라우팅을 제공하기 위해 다이들 자체를 통해 연장되는 TSV(through-silicon-via)들이 멀티-다이 IC 패키지에서 제조될 필요는 없다.
[0007] 일 예에서, 멀티-다이 IC 패키지 내 다이 패키지들은 개개의 다이들의 비활성측들이 백-투-백 구성으로 서로 마주보도록 배향된다. 각각의 다이 패키지 내 다이는 다이의 활성측에 인접하여 배치되는 개개의 패키지 기판에 커플링된다. 인터포저 기판은 개개의 다이 패키지 내 수직 상호연결부들과 해당 다이 패키지를 다른 다이 패키지에 커플링하는 외부 상호연결부들 사이에 전기적 인터페이스를 제공하는 것을 용이하게 하기 위해 다이 패키지들 중 어느 하나에 제공될 수 있다. 일 예에서, 인터포저 기판이 다이 패키지에 제공되는 경우, 인터포저 기판은 개개의 패키지 기판 내 다이의 비활성측에 인접하여 배치된다. 따라서, 각각의 다이 패키지 내 다이가 해당 다이 패키지의 패키지 기판과 인터포저 기판(제공되는 경우) 사이에 배치된다. 소정의 다이 패키지의 패키지 기판 내 금속화 층들 내 금속 상호연결부들은 다이들에 인접하여 위치된 수직 상호연결부들에 커플링된다. 수직 상호연결부들은 다이 패키지를 통해 연장되며, 패키지 기판의 반대편 상에 배치된 다이 모듈의 인터포저 기판(제공되는 경우)의 금속화 층들 내 금속 상호연결부들에 커플링된다. 대안적으로, 수직 상호연결부는 패키지 기판의 반대편의 다이 패키지의 제2 외부 표면으로 확장될 수 있다. 다이 패키지들에 제공되는 수직 상호연결부들은 일 예로서, TSV들을 사용하지 않고도, 멀티-다이 IC 패키지 내 상호연결부들을 지원하기 위해 다이 패키지들을 통한 관통 연결들을 지원한다.
[0008] 다른 예에서, 멀티-다이 IC 패키지 내 각각의 다이 패키지는 다이 패키지들과 이들의 수직 상호연결부들을 전기적으로 함께 커플링하고, 각각의 다이 패키지 내 수직 상호연결부들 사이의 상호연결들 및 신호 경로들을 제공하기 위해, 그 사이에 배치된 상호연결부 범프들(예를 들어, 솔더 볼들)과 함께 수직 방향으로 적층된 구성으로 서로 인접하여 배치된다. 예를 들어, 다이 패키지들이 인터포저 기판을 포함하는 경우, 다이 패키지들의 인터포저 기판들은 서로 인접하여 배치되고 상호연결부 범프들을 통해 연결된다. 이러한 배열은 각각의 다이 패키지에 제공되고 서로 커플링된 수직 상호연결부들이 별도의 제1 및 제2 다이 패키지들이 제공되지 않는다면, 수직 상호연결부들이 더 큰 종횡비를 갖는 경우보다 더 작은 종횡비를 갖기 때문에 다이 패키지들 내의 수직 상호연결부들의 더 작은 피치를 허용할 수 있다. 또한, 별도의 다이 모듈들에서 서로 인접하여 배치된 적층식 다이 패키지들 사이에 상호연결부 범프들을 통해 서로 이격되어 있는 공간도 열 방출을 위한 영역을 제공한다. 적층식 다이 패키지들에 인접하여 생성된 공간 사이에 배치된 공기 또는 열 전도성 물질은 열 방출을 위한 열 경로를 생성한다. 따라서, 이 열 인터페이스 공간이 양쪽 다이 패키지들에 인접함으로써, 열 방출을 위해 양쪽 다이 패키지들에 의해 공유되고, 열 관리를 위해 멀티-다이 IC 패키지에서 달리 필요한 공간을 절약할 수 있다.
[0009] 이와 관련하여, 하나의 예시적인 양태에서, 멀티-다이 IC 패키지가 제공된다. 멀티-다이 IC 패키지는 제1 다이 패키지를 포함한다. 제1 다이 패키지는 제1 패키지 기판을 포함한다. 제1 다이 패키지는 제1 패키지 기판에 커플링된 제1 다이를 또한 포함한다. 또한, 제1 다이 패키지는 수평 방향으로 제1 다이에 인접하여 배치된 복수의 제1 수직 상호연결부들을 또한 포함하며, 복수의 제1 수직 상호연결부들 각각은 제1 패키지 기판에 커플링된다. 멀티-다이 IC 패키지는 수직 방향으로 제1 다이 패키지에 인접한 제2 다이 패키지를 또한 포함한다. 제2 다이 패키지는 제2 패키지 기판을 포함한다. 제2 다이 패키지는 제2 패키지 기판에 커플링된 제2 다이를 또한 포함한다. 제2 다이 패키지는 수평 방향으로 제2 다이에 인접하여 배치된 복수의 제2 수직 상호연결부들을 또한 포함하며, 복수의 제2 수직 상호연결부들 각각은 제2 패키지 기판과 커플링된다.
[0010] 다른 예시적인 양태에서는, 멀티-다이 IC 패키지의 제조 방법이 제공된다. 이 방법은 제1 패키지 기판을 제공하는 단계, 제1 다이를 제공하는 단계, 제1 다이를 제1 패키지 기판에 수직 방향으로 커플링하는 단계, 및 제1 패키지 기판에 커플링되고 수평 방향으로 제1 다이에 인접하여 배치되는 복수의 제1 수직 상호연결부들을 형성하는 단계를 포함하는 제1 다이 패키지를 형성하는 단계를 포함한다. 이 방법은 또한, 제2 패키지 기판을 제공하는 단계, 제2 다이를 제공하는 단계, 제2 다이를 제2 패키지 기판에 수직 방향으로 커플링하는 단계, 제2 패키지 기판에 커플링되고 수평 방향으로 제2 다이에 인접하여 배치되는 복수의 제2 수직 상호연결부들을 형성하는 단계를 포함하는 제2 다이 패키지를 형성하는 단계를 포함한다. 이 방법은 제2 다이 패키지를 제1 다이 패키지에 수직 방향으로 커플링하는 단계를 또한 포함한다.
[0011] 도 1은 개개의 개별 다이 패키지들에 제공되는 분할 다이들을 포함하는 예시적인 다중(멀티-) 다이 IC(integrated circuit) 패키지의 측면도로서, 여기서 각각의 다이 패키지는 신호 라우팅을 위한 상호연결들을 위해 다이 패키지를 통한 관통 연결들을 제공하도록 개개의 다이에 인접하여 배치된 수직 상호연결부를 포함하고;
[0012] 도 2a는 도 1의 멀티-다이 IC 패키지에서 수직 방향으로 서로 적층된 분할 다이 패키지들의 측면도이고;
[0013] 도 2b는 도 2a에서 수직 방향으로 서로 적층된 분할 다이 패키지들에 대한 확대 측면도이고;
[0014] 도 3은 도 1의 멀티-다이 IC 패키지 및 도 1 내지 도 2b의 분할 다이 패키지들을 포함하는(그러나, 이에 제한되지 않음), 개개의 개별 다이 패키지들에 제공되는 분할 다이들을 포함하는 멀티-다이 IC 패키지를 제조하는 예시적인 제조 공정을 예시하는 흐름도로서, 여기서 각각의 다이 패키지는 신호 라우팅을 위한 상호연결부들용 다이 패키지를 통한 관통 연결들을 제공하기 위해 개개의 다이에 인접하여 배치된 수직 상호연결부들을 포함하고;
[0015] 도 4a 및 도 4b는 도 1의 멀티-다이 IC 패키지에서 예시적인 상부 다이 패키지를 제조하는 다른 예시적인 제조 공정을 예시하는 흐름도이고;
[0016] 도 5a 내지 도 5d는 도 1의 멀티-다이 IC 패키지 내의 상부 다이 패키지의 제조 동안의, 그리고 도 4a 및 도 4b의 제조 공정에 따른 예시적인 제조 스테이지들이고;
[0017] 도 6a 및 도 6b는 도 1의 멀티-다이 IC 패키지 내 분할 다이 패키지들 중 다이 패키지를 제조하는 다른 예시적인 제조 공정을 예시하는 흐름도이고;
[0018] 도 7a 내지 도 7f는 도 1의 멀티-다이 IC 패키지 내 분할 다이 패키지들 중 다이 패키지의 제조 동안의, 그리고 도 6a 및 도 6b의 제조 공정에 따른 예시적인 제조 스테이지들이고;
[0019] 도 8a 및 도 8b는 도 1의 멀티-다이 IC 패키지 내의 분할 다이 패키지들 중 다이 패키지를 제조하는 예시적인 제조 공정에 대한 대안적 옵션을 예시하는 흐름도이고;
[0020] 도 9a 내지 도 9f는 도 1의 멀티-다이 IC 패키지 내의 분할 다이 패키지들 중 다이 패키지를 제조하는 동안, 그리고 도 8a 및 도 8b의 제조 공정에 따른 예시적인 제조 스테이지들이고;
[0021] 도 10a 및 도 10b는 도 1의 멀티-다이 IC 패키지 내의 분할 다이 패키지들 중 다이 패키지를 제조하는 예시적인 제조 공정에 대한 제2 대안적 옵션을 예시하는 흐름도이고;
[0022] 도 11a 내지 도 11g는 도 1의 멀티-다이 IC 패키지 내의 분할 다이 패키지들 중 다이 패키지를 제조하는 동안, 그리고 도 10a 및 도 10b의 제조 공정에 따른 예시적인 제조 스테이지들이고;
[0023] 도 12a 및 도 12b는 도 1의 멀티-다이 IC 패키지 내의 분할 다이 패키지들 중 다이 패키지를 제조하는 예시적인 제조 공정에 대한 제3 대안적 옵션을 예시하는 흐름도이고;
[0024] 도 13a 내지 도 13g는 도 1의 멀티-다이 IC 패키지 내의 분할 다이 패키지들 중 다이 패키지를 제조하는 동안, 그리고 도 12a 및 도 12b의 제조 공정에 따른 예시적인 제조 스테이지들이고;
[0025] 도 14a 및 도 14b는 도 1의 멀티-다이 IC 패키지 내의 두(2 개의) 상부 다이 패키지들의 적층 조립 공정에 대한 예시적인 조립 스테이지들이고;
[0026] 도 14c 및 도 14e은 도 1의 제3 저부 다이 패키지 상에서, 도 14a 및 도 14b의 적층 조립 공정으로부터 생성된 적층식 다이 패키지의 제1 적층 조립 공정의 예시적인 조립체이고;
[0027] 도 14d 및 도 14f는 도 1의 제3 저부 다이 패키지 상에서, 도 14a 및 도 14b의 적층 조립 공정으로부터 생성된 적층식 다이 패키지의 제2 적층 조립 공정의 예시적인 조립체이고;
[0028] 도 15는 도 1 내지 도 2b의 IC 패키지들을 포함하는(그러나, 이에 제한되지 않음), 그리고 도 3 내지 도 14f의 예시적인 제조 공정들 및 제조 스테이지들 중 임의의 공정 및 스테이지에 따른, 개개의 개별 다이 패키지들에 제공되는 분할 다이들을 포함하는 멀티-다이 IC 패키지를 포함할 수 있는 구성요소들을 포함할 수 있는 예시적인 프로세서 기반 시스템의 블록도로서, 여기서 각각의 다이 패키지는 신호 라우팅을 위한 상호연결들을 위해 다이 패키지를 통한 관통 연결들을 제공하기 위해 개개의 다이에 인접하여 배치된 수직 상호연결부들을 포함하고; 그리고
[0029] 도 16은 도 1 내지 도 2b의 IC 패키지들을 포함하는(그러나, 이에 제한되지 않음), 그리고 도 3 내지 도 14f의 예시적인 제조 공정들 및 제조 스테이지들 중 임의의 공정 및 스테이지에 따른, 개개의 개별 다이 패키지들에 제공되는 분할 다이들을 포함하는 멀티-다이 IC 패키지를 포함할 수 있는 무선 주파수(RF) 구성요소들을 포함하는 예시적인 무선 통신 디바이스의 블록도로서, 여기서 각각의 다이 패키지는 신호 라우팅을 위한 상호연결들을 위해 다이 패키지를 통한 관통 연결들을 제공하기 위해 개개의 다이에 인접하여 배치된 수직 상호연결부를 포함한다.
[0030] 이제 도면들을 참조하여, 본 개시내용의 몇 가지 예시적인 양태들이 설명된다. 본 명세서에서 "예시적인"이라는 단어는 "일 예, 실례 또는 예시로서 제공되는"이라는 의미로 사용된다. 본 명세서에서 "예시적"으로 설명되는 임의의 양태는 반드시 다른 양태들보다 선호되거나 유리한 것으로 해석되어야 하는 것은 아니다.
[0031] 본 명세서에 개시된 양태들은 더 높은 연결 밀도를 지원하기 위한 다중(멀티-) 다이 IC(integrated circuit) 패키지들을 포함한다. 관련 제조 방법들도 개시된다. 멀티-다이 IC 패키지는 다수의 다이들에 걸쳐 IC 패키지에 대한 회로 기능을 분할하기 위해 다수의 다이들을 포함한다. 이는 예를 들어 잠재적으로 더 큰 비용과 감소된 수율로 IC 패키지에 더 큰 크기의 단일 다이를 제공하는 것과 반대된다. 그러나 멀티-다이 IC 패키지에서는 외부 및 D2D(die-to-die) 신호 라우팅을 지원하기 위해 다수의 다이들 및 다른 기판 구조물들을 제공하므로 IC 패키지의 전체 패키지 크기가 증가할 수 있다. 따라서, 예시적인 양태들에서, IC 패키지는 수평 방향(들)(예를 들어, X-축/Y-축 방향(들))의 패키지 면적을 절약하기 위해 수직 방향(예를 들어, Z-축 방향)으로 서로 위에 적층되는(예를 들어, 패키지 온 패키지(POP)로서의) 분할 다이들을 포함한다. 멀티-다이 IC 패키지 내 분할 다이들은 서로 적층된 개개의 분할 다이 패키지들에 제공된다. 개별 다이 패키지들에 분할 다이들을 제공하면, 각각의 다이 패키지를 멀티-다이 IC 패키지에 조립하기 전에 개별적으로 제조하고 테스트할 수 있어 더 낮은 비용으로 수율을 높일 수 있다. 그러나, 분할 다이 구성의 경우, 단일 다이 패키지에 비해 D2D 및 외부 신호 라우팅을 위해 더 많은 수의 입력/출력(I/O) 연결들이 지원되어야 할 수 있다.
[0032] 이와 관련하여, 다른 예시적인 양태에서, 멀티-다이 IC 패키지에서 I/O 신호 라우팅을 포함하는 신호 라우팅을 지원하기 위해, 각각의 다이 패키지는 개개의 다이들에 인접하여 배치되는 수직 상호연결부들(예를 들어, 금속 필러들, TMV(through-mold via(vertical interconnect access)들))을 포함한다. 수직 상호연결부들은 개개의 다이 패키지 내 패키지 기판에 커플링되어 다이들에 신호 라우팅 경로들을 제공한다. 분할 다이 패키지들 사이에 신호 라우팅 경로들을 제공하기 위해, 다이 패키지들에는 선택적인 인터포저 기판도 포함된다. 각각의 개개의 다이 패키지 내 수직 상호연결부들은 다이 패키지 내 다이에 인접하고 다이 패키지를 통해 연장되는 신호 라우팅을 제공하기 위해 개개의 패키지 기판(및 제공되는 경우, 인터포저 기판)에 커플링된다. 따라서, 다이에 인접하여 배치되고 패키지 기판(및 제공되는 경우, 인터포저 기판)에 커플링되는 다이 패키지들 내 수직 상호연결부들은 멀티-다이 IC 패키지 내 상호연결들을 지원하기 위해 다이 패키지들을 통한 관통-연결들을 제공한다. 이러한 방식으로, 일 예로서 개개의 다이 패키지들 사이에서 신호 라우팅을 제공하기 위해 다이들 자체를 통해 연장되는 TSV(through-silicon-via)들이 멀티-다이 IC 패키지에서 제조될 필요는 없다.
[0033] 이와 관련하여, 도 1은 개개의 제1 및 제2 다이 패키지들(104(1), 104(2))에 제공되는 제1 및 제2 다이들(102(1), 102(2))로서 분할 다이들을 포함하는 예시적인 멀티-다이 IC(integrated circuit) 패키지(100)의 측면도이다. 분할된 제1 다이 및 제2 다이(102(1), 102(2))는 멀티-다이 IC 패키지(100)의 회로 기능을 다수의 다이들에 걸쳐 분할하기 위해 제공된다. 예를 들어, 제1 및 제2 다이들(102(1), 102(2))은 멀티-다이 IC 패키지(100)를 위한 애플리케이션 다이들(예를 들어, 모뎀 또는 프로세서)일 수 있다. 이는 예를 들어, 도 1의 멀티-다이 IC 패키지(100)에 제공될 경우 그렇지 않으면 제1 및 제2 다이들(102(1), 102(2)) 사이에 분할될 회로 및/또는 기능을 포함하는 증가된 크기의 단일 다이를 제공하는 것과 반대되는 것이다. 회로들을 다수의 다이들로 분할하면, 패키지에 여분의 다이(들)가 추가되지만, 더 큰 크기의 단일 다이들을 제조하는 데에는 비용이 많이 들고 수율도 떨어질 수 있다. 이 예에서, 멀티-다이 IC 패키지(100)는 또한 제3 다이들(102(3))을 포함하는 선택적 제3 다이 패키지(104(3))를 포함한다. 예를 들어, 다이들(102(3))은 제1 및 제2 다이들(102(1), 102(2))에 대한 전력 관리를 제공하는 전력 관리 집적 회로(PMIC) 다이들일 수 있다. 제3 다이 패키지(104(3))는 외부 상호연결부 범프들(105)을 통해 제3 다이들(102(3)) 및 제2 다이 패키지(104(2))에 커플링된 제3 패키지 기판(114(3))을 포함한다. 대안적으로, 제2 다이 패키지(104(2))의 제2 패키지 기판(114(2))은 수직 방향(Z-축 방향)의 높이를 절약하기 위해 제3 다이 패키지(104(3))의 제3 패키지 기판(114(3))과 통합될 수 있다. 그러나 이는 제2 다이(102(2))를 제2 패키지 기판(114(2))에 커플링하는 제2 다이 상호연결부들(115(2))에 가해지는 응력을 증가시킬 수 있다. 제1 다이 패키지(104(1))는 멀티-다이 IC 패키지(100)에 외부 연결들을 제공하는 외부 상호연결부 범프들(108)(예를 들어, 솔더 범프들, 볼 그리드 어레이들(BGA들), 랜드 그리드 어레이들(LGA들))을 통해 인쇄 회로 기판(PCB)(106)에 커플링된다. 다른 선택적 추가 다이 패키지(104(4))는 멀티-다이 IC 패키지(100)의 PCB(106)의 반대편에 커플링된다. 예를 들어, 다이 패키지(104(4))는 동적 랜덤 액세스 메모리(DRAM) 칩일 수 있다.
[0034] 예를 들어, D2D(die-to-die) 연결들을 제공하기 위해, 멀티-다이 IC 패키지(100) 내의 분할 다이들(102(1), 102(2))에 대한 회로 기능을 분할하면, 추가 연결들(예를 들어, I/O 및/또는 전력 연결들)을 수용하도록 멀티-다이 IC 패키지(100)의 전체 크기가 증가할 수 있지만, 분할 다이들(102(1), 102(2)) 내의 회로들을 단일 다이로 제조하는 것은 불균형적으로 더 복잡하고 비용이 많이 소요될 수 있다. 그러나, 이 예에서, 분할 다이들(102(1), 102(2))을 제공함으로써 멀티-다이 IC 패키지의 크기가 증가하는 것은, 다이들(102(1), 102(2))을 수직 방향(Z-축 방향)으로(예를 들어, 패키지 온 패키지(POP)로서) 개개의 다이 패키지들(104(1), 104(2)) 위에 적층되어 수평 방향(들)(X-축 및 Y-축 방향(들))의 면적을 절약함으로써 완화되거나 상쇄된다. 제3 다이 패키지(104(3))는 수직 방향으로 제2 다이 패키지(104(2)) 위에 적층되고 제2 다이 패키지(104(2))에 커플링된다. 이와 관련하여, 도 1의 멀티-다이 IC 패키지(100)는 적층식 다이 IC 패키지이다. 분할된 제1 다이 및 제2 다이(102(1), 102(2))는 수직 방향으로 적층된 개개의 개별적인 다이 패키지들(104(1), 104(2))에 또한 제공된다. 분할된 제1 다이, 제2 다이(102(1), 102(2))를 별도의 다이 패키지들(104(1), 104(2))에 제공함으로써, 각각의 다이 패키지(104(1), 104(2))를 멀티-다이 IC 패키지(100)에 조립하기 전에 별도로 제조 및 테스트할 수 있어, 보다 저렴한 비용으로 수율을 높일 수 있다. 그러나, 멀티-다이 IC 패키지(100)의 분할 다이 구성에서는, 단일 다이 패키지와 비교하여, I/O 신호 라우팅을 위한 D2D 및 외부 I/O 연결들을 위해 더 많은 수의 I/O 연결들이 지원되어야 할 수 있다.
[0035] 이와 관련하여, 도 1의 멀티-다이 IC 패키지(100)에서 D2D 및 외부 신호 라우팅을 위한 I/O 연결들 및/또는 전력 연결들을 포함하는 연결들을 지원하기 위해, 제1 및 제2 다이 패키지들(104(1), 104(2)) 각각은 개개의 제1 및 제2 수직 상호연결부들(110(1), 110(2))을 포함한다. 제1 및 제2 수직 상호연결부들(110(1), 110(2))은 예들로서, (제1 및 제2 다이 패키지들(104(1), 104(2))의 패키지 몰드(112(1), 112(2))를 통해 연장되는) 금속 필러들 또는 금속 TMV(through-mold via(vertical interconnect access)들)일 수 있다. 제1 및 제2 수직 상호연결부들(110(1), 110(2))은 개개의 제1 및 제2 다이들(102(1), 102(2))에 인접하여 배치된다. 예를 들어, 제1 및 제2 수직 상호연결부들(110(1), 110(2))은 개개의 다이 패키지들(104(1), 104(2)) 내의 개개의 제1 및 제2 다이들(102(1), 102(2))의 모든 측면들 주위에 배치될 수 있다.
[0036] 제1 다이 패키지(104(1))와 관련하여, 제1 다이 패키지(104(1)) 내의 제1 수직 상호연결부들(110(1))은 제1 다이 상호연결부들(115(1))을 통해 제1 다이 패키지(104(1)) 내의 제1 패키지 기판(114(1))에 커플링되어, 제1 다이(102(1))에 대한 신호 라우팅 경로들을 위한 연결들(예를 들어, I/O 및/또는 전력 연결들)을 제공하게 한다. 제1 패키지 기판(114(1))은 코어리스 또는 코어 기판일 수 있다. 제1 패키지 기판(114(1))은 일 예로서, 금속화 층들 및 금속 상호연결부들(116(1))(예를 들어, 금속 트레이스들, 금속 라인들)이 배치된 적층식 기판 층들로 구성될 수 있다. 제1 패키지 기판(114(1))은, 다른 예로서 금속 상호연결부들(116(1))을 형성하기 위해 금속화 층들에 형성된 금속 라인들 또는 트레이스들이 재분배된 RDL(redistributed layer)들로 구성될 수 있다. 제1 패키지 기판(114(1))은 또 다른 예로서, 금속 상호연결부들(116(1))(트레이스들)이 금속층(들)에 매립된 ETS(embedded trace substrate) 층(들)을 포함할 수 있다. 제1 다이(102(1))는 제1 다이(102(1))에 신호 라우팅을 제공하기 위해 금속 상호연결부들(116(1))을 갖는 금속화 층들을 포함하는 제1 패키지 기판(114(1))에 인접하여 배치되고, 또한 제1 패키지 기판(114(1))에 커플링된다. 제1 패키지 기판(114(1))에 커플링되는 제1 수직 상호연결부(110(1))는 제1 패키지 기판(114(1))과 제1 수직 상호연결부들(110(1)) 사이의 연결들을 제공한다. 이러한 방식으로, 연결들은 제1 패키지 기판(114(1))을 통해 제1 다이(102(1))에 의해 제1 수직 상호연결부들(110(1))에 제공된다. 제1 수직 상호연결부들(110(1))은 제1 다이 패키지(104(1))를 통해 수직 방향으로 연장된다. 이러한 방식으로, 제1 수직 상호연결부들(110(1))은 제2 다이 패키지(104(2)) 및 제2 다이 패키지(104(2))의 제2 수직 상호연결부들(110(2))에 커플링되도록 연장되어, 제1 및 제2 다이 패키지들(104(1), 104(2)) 및 이들 다이 패키지들(104(1), 104(2))의 개개의 제1 및 제2 다이들(102(1), 102(2)) 사이의 신호 라우팅을 제공할 수 있다.
[0037] 유사하게, 제2 다이 패키지(104(2))와 관련하여, 제2 다이 패키지(104(2)) 내의 제2 수직 상호연결부(110(2))는 제2 다이 상호연결부들(115(2))을 통해 제2 다이 패키지(104(2)) 내의 제2 패키지 기판(114(2))에 커플링되어 제2 다이(102(2))로의 신호 라우팅 경로들을 위한 접속들을 제공한다. 제2 패키지 기판(114(2))은, 일 예로서 금속화 층들 및 금속 상호연결부들(116(2))(예를 들어, 금속 트레이스들, 금속 라인들)을 갖는 적층식 기판 층들로 구성될 수 있다. 제2 패키지 기판(114(2))은, 다른 예로서 제2 금속 상호연결부들(116(2))을 형성하기 위해, 금속화 층들 내에 재분배된 금속 라인들 또는 트레이스들이 형성된 RDL들로 구성될 수 있다. 제2 패키지 기판(114(2))은 또 다른 예로서, 금속층(들)에 제2 금속 상호연결부들(116(2))(트레이스들)이 매립된 ETS 층(들)을 포함할 수 있다. 제2 다이(102(2))는 제2 다이(102(2))에 신호 라우팅을 제공하기 위해 금속 상호연결부들을 갖는 금속화 층들을 포함하는 제2 패키지 기판(114(2))에 인접하여 배치되고 또한 제2 패키지 기판(114(2))에 커플링된다. 제2 수직 상호연결부들(110(2))은 제2 패키지 기판(114(2))에 커플링되어, 제2 패키지 기판(114(2))과 제2 수직 상호연결부들(110(2)) 사이에 연결들을 제공한다. 이러한 방식으로, 제2 다이(102(2))에 의해, 제2 패키지 기판(114(2))을 통해, 제2 수직 상호연결부들(110(2))에 연결들이 제공된다. 제2 수직 상호연결부들(110(2))은 제2 다이 패키지(104(2))를 통해 수직 방향으로 연장된다. 이러한 방식으로, 제2 수직 상호연결부들(110(2))은 제1 다이 패키지(104(1)) 및 제1 다이 패키지(104(1))의 제1 수직 상호연결부들(110(1))에 커플링되도록 연장되어, 제1 및 제2 다이 패키지들(104(1), 104(2))과 제1 및 제2 다이 패키지들(104(1), 104(2))의 개개의 제1 및 제2 다이들(102(1), 102(2)) 사이의 신호 라우팅을 제공할 수 있다.
[0038] 이러한 방식으로, 전술한 바와 같이, 멀티-다이 IC 패키지(100)의 제1 및 제2 다이 패키지들(104(1), 104(2))에 배치된 제1 및 제2 수직 상호연결부들(110(1), 110(2))은 제1 및 제2 다이 패키지들(104(1), 104(2))과 제1 및 제2 다이 패키지들(104(1), 104(2))의 개개의 제1 및 제2 다이들(102(1), 102(2)) 사이에 연결들이 제공될 수 있게 한다. 이는 제1 및 제2 다이들(102(1), 102(2))의 회로들이 제1 및 제2 다이들(102(1), 102(2)) 위로 스필(spill)되는 것을 용이하게 하면서, 의도된 작동을 위해 제1 및 제2 다이들(102(1), 102(2)) 내의 회로들 사이에 필요할 수 있는 신호 연결 경로들을 유지한다. 제1 및 제2 다이들(102(1), 102(2))에 인접하여 배치되는 개개의 제1 및 제2 다이 패키지들(104(1), 104(2)) 내의 제1 및 제2 수직 상호연결부들(110(1), 110(2))은 제1 및 제2 다이 패키지들(104(1), 104(2))을 통해 관통 연결들을 제공한다. 이러한 방식으로, 일 예로서 개개의 제1 및 제2 다이 패키지들(104(1), 104(2)) 사이에 신호 라우팅을 제공하기 위해 제1 및 제2 다이들(102(1), 102(2)) 자체를 통해 연장되는 멀티-다이 IC 패키지(100)에서 TSV들이 제조될 필요는 없다. IC 패키지에서 TSV들은 제조하기가 더 어렵고 비용이 많이 들 수 있다. 그리고 예를 들어, 멀티-다이 IC 패키지(100)가 적층식 다이 연결들을 위한 TSV들을 포함하지 않은 종래의 2 차원(2D) IC 패키지 설계들 및 제조 규칙들에 기초하여 설계된 경우, 개개의 제1 및 제2 다이 패키지들(104(1), 104(2))에서 수평 방향(들)(X-축 및/또는 Y-축 방향(들))으로 제1 및 제2 수직 상호연결부들(110(1), 110(2))을 제1 및 제2 다이들(102(1))에 인접하게 제공하는 것이 덜 복잡하고 제조 비용이 많이 들 수 있다.
[0039] 도 2a는 도 1의 멀티-다이 IC 패키지(100) 내의 제1 및 제2 다이 패키지들(104(1), 104(2))의 측면도이다. 도 2b는 멀티-다이 IC 패키지(100) 내의 제1 및 제2 다이 패키지들(104(1), 104(2))의 확대 좌측면도이다. 도 2a 및 도 2b를 참조하여 멀티-다이 IC 패키지(100)의 추가의 예시적인 세부 사항을 논의할 것이다.
[0040] 이와 관련하여, 도 2a 및 도 2b에 도시된 바와 같이, 멀티-다이 IC 패키지(100) 내의 제1 및 제2 다이 패키지들(104(1), 104(2))은 선택적인, 개개의 제1 및 제2 인터포저 기판들(118(1), 118(2))을 또한 포함한다. 제1 다이 패키지(104(1))와 관련하여, 제1 인터포저 기판(118(1))은 제1 다이(102(1))에 인접하여 배치되어, 이 예에서 제1 다이(102(1))는 제1 인터포저 기판(118(1))과 제1 패키지 기판(114(1)) 사이에 배치된다. 이 예에서, 제1 인터포저 기판(118(1))은 제1 다이(102(1))의 비활성측(120(1))에 인접하여 배치된다. 이 예에서, 도 2a에 도시된 바와 같이, 제1 및 제2 다이들(102(1), 102(2))은 제1 및 제2 다이들(102(1), 102(2))의 비활성측들(120(1), 120(2))이 서로 인접하여 배치되는 백-투-백 구성으로 서로에 대해 적층되어 있다. 이 예에서, 개개의 제1 및 제2 다이들(102(1), 102(2))의 활성측들(121(1), 121(2))은 제1 및 제2 패키지 기판들(114(1), 114(2))에 인접하여 배치된다. 대안적으로, 제2 다이(102(2))는 활성측(121(2))이 제1 다이(102(1))의 비활성측(120(1))에 인접하도록 뒤집힐 수 있다. 또한, 제1 다이(102(1))는 활성측(121(1))이 제2 다이(102(2)), 예를 들어, 제2 다이(102(2))의 제2 비활성측(120(2))에 인접하도록 뒤집힐 수 있다. 멀티-다이 IC 패키지(100)는 개개의 제1 및 제2 다이 패키지들(104(1), 104(2))에서 제1 및 제2 다이들(102(1), 102(2))의 특정 배향에 제한되지 않는다. 제1 다이 패키지(104(1)) 내의 제1 수직 상호연결부들(110(1))은 제1 인터포저 기판(118(1))에 커플링된다. 도 2b에 도시된 바와 같이, 제1 인터포저 기판(118(1))은 제1 수직 상호연결부들(110(1))에 커플링되는 금속 상호연결부들(122(1))을 포함하는 하나 이상의 금속화 층들을 포함한다. 제1 인터포저 기판(118(1)) 내의 금속 상호연결부들(122(1))은 제1 인터포저 기판(118(1))에 인접한 제2 다이 패키지(104(2)) 내의 제2 인터포저 기판(118(2)) 내의 금속화 층(들) 내의 금속 상호연결부들(122(2)에 커플링되어, 제1 및 제2 다이 패키지들(104(1), 104(2)) 사이의 연결들을 용이하게 한다.
[0041] 또한, 도 2a 및 도 2b에 도시된 바와 같이, 제2 다이 패키지(104(2))는 이 예에서 제2 다이(102(2))가 제2 인터포저 기판(118(2))과 제2 패키지 기판(114(2)) 사이에 배치되도록, 제2 다이(102(2))에 인접하여 배치된 제2 인터포저 기판(118(2))을 포함한다. 이 예에서, 제2 인터포저 기판(118(2))은 제2 다이(102(2))의 비활성측(120(2))에 인접하여 배치된다. 제2 다이 패키지(104(2)) 내의 제2 수직 상호연결부들(110(2))은 제2 인터포저 기판(118(2))에 커플링된다. 제2 인터포저 기판(118(2))은 제2 수직 상호연결부들(110(2))에 커플링되는 금속 상호연결부들(122(2))을 포함하는 하나 이상의 금속화 층들을 포함한다. 제2 인터포저 기판(118(2)) 내의 금속 상호연결부들(122(2))은 제2 인터포저 기판(118(2))에 인접한 제1 다이 패키지(104(1)) 내의 제1 인터포저 기판(118(1)) 내의 금속 상호연결부들(122(1))에 커플링되어 제1 및 제2 다이 패키지들(104(1), 104(2)) 사이의 연결들을 용이하게 한다.
[0042] 도 2a 및 도 2b를 계속 참조하여, 이 예에서 외부 상호연결부 범프들(124)(예를 들어, 솔더 범프들, BGA들, LGA들)은 제1 및 제2 인터포저 기판들(118(1), 118(2)) 사이에 배치되어, 제1 및 제2 다이 패키지들(104(1), 104(2)) 내의 개개의 제1 및 제2 수직 상호연결부들(110(1), 110(2))에 커플링되는 개개의 금속 상호연결부들 사이에 연결들을 제공한다. 이러한 방식으로, 제1 및 제2 인터포저 기판들(118(1), 118(2))은 개개의 제1 및 제2 다이 패키지들(104(1), 104(2)) 및 그 내부의 제1 및 제2 다이들(102(1), 102(2))에 전기적 연결 인터페이스를 제공하는데, 이는 제1 및 제2 인터포저 기판들(118(1), 118(2))이 제1 및 제2 다이 패키지들(104(1), 104(2)) 내의 개개의 제1 및 제2 수직 상호연결부들(110(1), 110(2))에 커플링되어 있기 때문이다. 제1 및 제2 다이 패키지들(104(1), 104(2)) 내의 제1 및 제2 수직 상호연결부들(110(1), 110(2))은 개개의 제1 및 제2 패키지 기판들(114(1), 114(2))에 커플링되고, 개개의 제1 및 제2 패키지 기판들(114(1), 114(2))은 제1 및 제2 다이들(102(1), 102(2))에 커플링된다.
[0043] 따라서, 멀티-다이 IC 패키지(100)의 개개의 제1 및 제2 다이 패키지들(104(1), 104(2)) 내의 제1 및 제2 인터포저 기판들(118(1), 118(2))은 제1 및 제2 수직 상호연결부들(110(1), 110(2))에 커플링되어 개개의 제1 및 제2 패키지 기판들(114(1), 114(2))에 신호 연결들 및 라우팅을 제공한다.
[0044] 또한, 외부 상호연결부 범프들(124)을 통해 제1 및 제2 다이 패키지들(104(1), 104(2))(및 이 예에서 개개의 제1 및 제2 인터포저 기판들(118(1), 118(2)))을 커플링하는 이러한 예시적인 배열에서, 이는 제1 및 제2 다이 패키지들(104(1), 104(2)) 내의 제1 및 제2 수직 상호연결부들(110), 110(2))의 피치를 더 작게 할 수 있을 수 있다. 이는 도 2b에 도시된 바와 같이, 제1 및 제2 다이 패키지들(104(1), 104(2))에 제공되는 제1 및 제2 수직 상호연결부들(110(1), 110(2))은 제1 및 제2 다이 패키지들(104(1), 104(2))의 결합 높이가 아닌 개별 높이들(H1)이 더 작기 때문이다. 따라서, 제1 및 제2 수직 상호연결부들(110(1), 110(2))은 수직 상호연결부들(110(1), 110(2))이 단일 다이 패키지에서 하나의 더 큰 수직 상호연결부들로 결합된 경우보다 더 작은 종횡비를 갖는다. 후자의 경우, 수직 상호연결부들은 잠재적으로 높이(H1)의 두 배까지 확장되므로 화면비가 더 높아진다. 제1 및 제2 수직 상호연결부들(110(1), 110(2))의 개개의 높이들(H1)은 서로 다른 높이들일 수 있다는 점에 유의해야 한다. 따라서, 제1 및 제2 다이들(102(1), 102(2))을 별도의 적층된 및 커플링된 제1 및 제2 다이 패키지들(104(1), 104(2))에 제공하고, 제1 및 제2 수직 상호연결부들(110(1), 110(2))이 외부 상호연결부 범프들(124)을 통해 커플링되는 것은 제1 및 제2 수직 상호연결부들(110(1), 110(2))의 증가된 밀도를 지원하여 멀티-다이 IC 패키지(100)에서 더 높은 연결 밀도를 제공할 수 있다.
[0045] 또한, 도 2b에 도시된 바와 같이, 외부 상호연결부 범프들(124)을 통해 서로 이격되어 서로 인접하여 배치된 적층된 제1 및 제2 다이 패키지들(104(1), 104(2)) 사이에 공간(126)이 생성된다. 이러한 추가 공간(126)은 열 방출 벡터들(130(1), 130(2))에 의해 도시된 바와 같이, 작동 동안 제1 및 제2 다이들(102(1), 102(2))에 의해 생성되는 열로부터 열 방출을 위한 추가 영역을 제공하는 역할을 하는 캐비티(128)를 형성한다. 캐비티(128)는 멀티-다이 IC 패키지(100)용 열 관리를 위한 기회를 제공한다. 일 예로서, 캐비티(128)는 열 방출을 제공하기 위해 공기가 있는 빈 공간으로 남겨질 수 있다. 대안적으로 또는 추가적으로, 예를 들어 열 전도성 페이스트 또는 젤과 같은 열 전도성 물질(132)이 캐비티(128)에 배치되어 제1 및 제2 다이들(102(1), 102(2))에 의해 생성된 열의 방출 속도를 향상시킬 수 있다. 또한, 이 예에서, 캐비티(128)는 제1 및 제2 다이 패키지들(104(1), 104(2)) 모두에 인접하여 형성되므로, 캐비티(128)는 제1 및 제2 다이 패키지들(104(1), 104(2))에 의해 열적으로 공유되어 열 방출을 위해 제공되는 공간들을 절약할 수 있다. 따라서, 캐비티(128)는 제1 및 제2 다이 패키지들(104(1), 104(2))에서 제1 및 제2 다이들(102(1), 102(2)) 모두에 대한 열 방출을 제공할 수 있다. 예를 들어, 제1 및 제2 다이들(102(1), 102(2)) 모두 서로 다른 시간들에 서로 다른 양들의 열을 발생시킬 수 있으며, 이에 의해 열 예산의 관점에서, 캐비티(128)는 하나의 다이(102(1), 102(2))로부터 다른 다이(102(1), 102(2))보다 더 많은 열을 방출하도록 이용 가능하며, 그 반대의 경우도 마찬가지이다.
[0046] 도 1의 멀티-다이 IC 패키지(100)는 개개의 다이 패키지들(104(1) 내지 104(3))에서 수직 방향(Z-축 방향)으로 서로 적층된 3 개의 다이들(102(1) 내지 103(3))을 포함하지만, 이에 제한되는 것은 아님에 주목해야 한다. 도 1의 멀티-다이 IC 패키지(100)는 제3 다이(102(3))를 갖는 제3 다이 패키지(104(1))를 포함하지 않고 제1 및 제2 다이들(102(1), 102(2))을 포함할 수 있다. 또한, 멀티-다이 IC 패키지(100)에는 도 1에 도시된 3 개의 적층된 다이들(102(1) 내지 103(3))보다 더 많은 다이들이 제공될 수도 있다. 개개의 개별 다이 패키지들에 제공되는 분할 다이들을 포함하는 멀티-다이 IC 패키지를 제공하는 것으로서, 각각의 다이 패키지가 다이 패키지를 통해 관통 연결들을 제공하기 위해 개개의 다이에 인접하여 배치된 수직 상호연결부들을 포함하는 것은 다이들의 임의의 특정 개수에 제한되지 않는다.
[0047] 도 3은 개개의 개별 다이 패키지들에 제공되는 분할 다이들을 포함하는 멀티-다이 IC 패키지를 제조하는 예시적인 제조 공정(300)을 예시하는 흐름도이고, 여기서 각각의 다이 패키지는 다이 패키지를 통해 관통 연결들을 제공하기 위해 개개의 다이에 인접하여 배치되는 수직 상호연결부들을 포함한다. 도 3의 제조 공정(300)은 도 1 내지 도 2b의 멀티-다이 IC 패키지를 제조하는 데 사용될 수 있다. 이와 관련하여, 도 3의 제조 공정(300)은 도 1 내지 도 2b의 멀티-다이 IC 패키지(100)와 함께 논의될 것이다.
[0048] 이와 관련하여, 도 3에 도시된 바와 같이, 제조 공정(300)의 제1 단계는 제1 다이 패키지(104(1))를 형성하는 것일 수 있다(도 3의 블록(302)). 제1 다이 패키지(104(1))를 형성하는 공정은 제1 패키지 기판(114(1))을 제공하는 것을 포함할 수 있다(도 3의 블록(304)). 제1 다이 패키지(104(1))를 형성하는 공정은 제1 다이(102(1))를 제공하는 것을 또한 포함할 수 있다(도 3의 블록(306)). 제1 다이 패키지(104(1))를 형성하는 공정은 제1 다이(102(1))를 제1 패키지 기판(114(1))에 수직 방향(Z-축 방향)으로 커플링하는 것을 포함할 수 있다(도 3의 블록(308)). 제1 다이 패키지(104(1))를 형성하는 공정은 제1 패키지 기판(114(1))에 커플링되고 제1 다이(102(1))에 수평 방향(들)(X-축 방향 및/또는 Y-축 방향(들))으로 인접하여 배치된 복수의 제1 수직 상호연결부들(110(1))을 형성하는 것을 포함할 수 있다(도 3의 블록(310)). 제조 공정(300)의 다른 단계는 제2 다이 패키지(104(2))를 형성하는 것일 수 있다(도 3의 블록(312)). 제2 다이 패키지(104(2))를 형성하는 공정은 제2 패키지 기판(114(2))을 제공하는 것을 포함할 수 있다(도 3의 블록(314)). 제2 다이 패키지(104(2))를 형성하는 공정은 제2 다이(102(2))를 제공하는 것을 또한 포함할 수 있다(도 3의 블록(316)). 제2 다이 패키지(104(2))를 형성하는 공정은 제2 다이(102(2))를 제2 패키지 기판(114(2))에 수직 방향(Z-축 방향)으로 커플링하는 것을 포함할 수 있다(도 3의 블록(318)). 제2 다이 패키지(104(2))를 형성하는 공정은 제2 패키지 기판(114(2))에 커플링되고 제2 다이(102(2))에 수평 방향(들)(X-축 및/또는 Y-축 방향(들))으로 인접하여 배치된 복수의 제2 수직 상호연결부들(110(2))을 형성하는 것을 포함할 수 있다(도 3의 블록 320). 제조 공정(300)의 다른 단계는 제2 다이 패키지(104(2))를 수직 방향(Z 축 방향)으로 제1 다이 패키지(104(1))에 커플링하여 멀티-다이 IC 패키지(100)를 형성하는 것일 수 있다(도 3의 블록(322)).
[0049] 도 1 내지 도 2b에서 멀티-다이 IC 패키지(100)를 제조하기 위해 사용될 수 있는 다른 제조 공정들이 있다. 여기에는 제1, 제2 및 제3 다이 패키지들(104(1) 내지 104(3))을 개별 패키지들로서 제조하는 것이 포함되며, 이들은 적층식 구성으로 함께 조립될 수 있다.
[0050] 예를 들어, 도 4a 및 도 4b는 도 1의 멀티-다이 IC 패키지(100)에서 예시적인 상부, 제3 다이 패키지(104(3))를 제조하기 위한 예시적인 제조 공정(400)을 예시하는 흐름도이다. 도 5a 내지 도 5d는 도 1의 멀티-다이 IC 패키지(100) 내의 제3 다이 패키지(104(3))의 제조 동안의, 그리고 도 4a 및 도 4b의 제조 공정(400)에 따른 예시적인 제조 스테이지들(500A 내지 500D)이다. 도 4a 및 도 4b의 제조 공정(400)은 도 5a 내지 도 5d의 예시적인 제조 스테이지들(500A 내지 500D) 및 도 1의 멀티-다이 IC 패키지(100) 내의 제3 다이 패키지(104(3))와 함께 논의될 것이다.
[0051] 이와 관련하여, 도 5a의 예시적인 제조 스테이지(500A)에 도시된 바와 같이, 제3 다이 패키지(104(3))를 제조하기 위한 제조 공정(400)의 제1 단계는 제3 패키지 기판(114(3))을 형성하는 것일 수 있다(도 4a의 블록(402)). 제3 패키지 기판(114(3))은 일 예로서, 금속 상호연결부들(116(3))(예를 들어, 금속 트레이스들, 금속 라인들)이 각각 배치된 임의의 수의 금속화 층들(502(1) 내지 502(X))을 갖는 적층식 기판 층들로 구성될 수 있다. 제3 패키지 기판(114(3))은 다른 예로서, 금속 상호연결부들(116(3))을 형성하기 위해 금속화 층들에 재분배된 금속 라인들 또는 트레이스들이 형성된 RDL들로 구성될 수 있다. 제3 패키지 기판(114(3))은 또 다른 예로서, 금속 상호연결부들(116(3))(트레이스들)이 금속층(들)에 매립된 ETS(embedded trace substrate) 층(들)을 포함할 수 있다.
[0052] 도 5b의 예시적인 제조 스테이지(500B)에 도시된 바와 같이, 제3 다이 패키지(104(3))를 제조하기 위한 제조 공정(400)의 다음 단계는 제3 패키지 기판(114(3)) 상에 제3 다이 패키지(104(2))의 최상부 표면(506)과 접촉하는 (제3 다이들(102(3))을 포함하는) 전자/전기 구성요소들(504)을 배치하는 것일 수 있다(도 4a의 블록(404)). 제3 다이들(102(3))은 제3 패키지 기판(114(3)) 및 그 내의 금속화 층들(502(1)-502(X))에 배치된 금속 상호연결부들(116(3))에 전기적으로 커플링될 수 있다. 도 5c의 예시적인 제조 스테이지(500C)에 도시된 바와 같이, 제3 다이 패키지(104(3))를 제조하는 제조 공정(400)에 있어서의 다음 단계는 전자/전기 구성요소들(504)을 보호하기 위한 몰딩 컴파운드 물질(510)로 제3 다이들(102(3))을 포함하여 전자/전기 구성요소들(504) 위에 패키지 몰드(508)를 형성하는 것일 수 있다(도 4a의 블록(406)). 도 5d의 예시적인 제조 스테이지(500D)에 도시된 바와 같이, 제3 다이 패키지(104(3))를 제조하기 위한 제조 공정(400)에 있어서의 다음 단계는 제3 패키지 기판(114(3))과 접촉하는, 특히 제3 패키지 기판(114(3))의 저부 표면(512)으로부터 노출되는 금속 상호연결부(116(3))와 접촉하는 외부 상호연결부 범프들(105)을 형성하여 제3 다이 패키지(104(3))에 전기적 인터페이스를 제공하는 것일 수 있다(도 4b의 블록(408)).
[0053] 도 6a 및 도 6b는 도 1의 멀티-다이 IC 패키지(100)에서 제1 및 제2 다이 패키지들(104(1), 104(2)) 중 하나 또는 둘 다일 수 있는 다이 패키지를 제조하기 위한 예시적인 제조 공정(600)을 예시하는 흐름도이다. 도 7a 내지 도 7f는 도 1의 멀티-다이 IC 패키지(100) 내의 제1 및/또는 제2 다이 패키지들(104(1), 104(2))의 제조 동안의, 그리고 도 6a 및 도 6b의 제조 공정(600)에 따른 예시적인 제조 스테이지들(700A 내지 700F)이다. 아래에서 논의되는 바와 같이, 제조 공정(600)에서, 다이 패키지는 먼저 패키지 기판을 구축하고, 나중에 다이를 배치하기 위해 제공되는 캐비티의 측면들 상에 수직 상호연결부들을 형성함으로써 제조된다. 도 6a 및 도 6b의 제조 공정(600)은 또한 다이 패키지 내의 인터포저 기판의 제조를 수반한다. 도 6a 및 도 6b의 제조 공정(600)은 도 7a 내지 도 7f의 예시적인 제조 스테이지들(700A 내지 700F) 및 도 1의 멀티-다이 IC 패키지(100)의 제1 다이 패키지(104(1))와 함께 논의될 것이다. 그러나, 도 6a 및 도 6b의 제조 공정(600)은 도 1의 멀티-다이 IC 패키지(100) 내의 제2 다이 패키지(104(2))를 제조하는 데에도 사용될 수 있음에 유의해야 한다.
[0054] 이와 관련하여, 도 7a의 예시적인 제조 스테이지(700A)에 도시된 바와 같이, 제1 다이 패키지(104(1))를 제조하기 위한 제조 공정(600)에 있어서의 제1 단계는 제1 패키지 기판(114(1))을 형성하는 것일 수 있다(도 6a의 블록(602)). 제1 패키지 기판(114(1))은 일 예로서, 금속 상호연결부들(116(1))(예를 들어, 금속 트레이스들, 금속 라인들)이 각각 배치된 임의의 수의 금속화 층들(702(1) 내지 702(X))을 갖는 적층식 기판 층들로 구성될 수 있다. 제1 패키지 기판(114(1))은 다른 예로서, 금속 상호연결부들(116(1))을 형성하기 위해, 금속화 층들에 재분배된 금속 라인들 또는 트레이스들이 형성된 RDL들로 구성될 수 있다. 제1 패키지 기판(114(1))은 또 다른 예로서, 금속 상호연결부들(116(1))(트레이스들)이 금속층(들)에 매립된 ETS(embedded trace substrate) 층(들)을 포함할 수 있다. 도 7b의 예시적인 제조 스테이지(700B)에 도시된 바와 같이, 제1 다이 패키지(104(1))를 제조하기 위한 제조 공정(600)에 있어서의 다음 단계는 제1 패키지 기판(114(1))에 커플링된 제1 수직 상호연결부들(110(1))을 형성하는 것일 수 있다. 제1 수직 상호연결부들(110(1))을 형성하기 위해, 먼저 유전체 층(704)이 제1 패키지 기판(114(1)) 상에 배치된다. 그런 다음 유전체 층(704)이 패턴화되고 제1 수직 상호연결부들(110(1))을 형성하기 위해 원하는 위치에 개구부들이 형성된다(도 6a의 블록(604)). 예를 들어, 유전체 층(704)은 포토레지스트 층(도시되지 않음)이 유전체 층(704) 상에 배치되고 패턴화된 리소그래피 공정을 사용하여 패턴화 및 개방될 수 있다. 금속 물질이 유전체 층(704)에 형성된 개구부들에 배치되어 수직 상호연결부들(110(1))을 형성한다.
[0055] 도 7c의 예시적인 제조 스테이지(700C)에 도시된 바와 같이, 제1 다이 패키지(104(1))를 제조하기 위한 제조 공정(600)에 있어서의 다음 단계는 수직 상호연결부들(110(1)) 사이의 유전체 층(704) 내에 개구부(706)를 형성하여 제1 패키지 기판(114(1))에 커플링된 제1 다이(102(1))를 배치하기 위한 캐비티(708)를 제공하는 것일 수 있다(도 6a의 블록(606)). 도 7d의 예시적인 제조 스테이지(700D)에 도시된 바와 같이, 제1 다이 패키지(104(1))를 제조하기 위한 제조 공정(600)에 있어서의 다음 단계는 제1 패키지 기판(114(1)) 상의 캐비티(708) 내에 제1 다이(102(1))를 배치하고 제1 패키지 기판(114(1))에 전기적으로 커플링하는 것일 수 있다(도 6b의 블록(608)). 도 7e의 예시적인 제조 스테이지(700E)에 도시된 바와 같이, 제1 다이 패키지(104(1))를 제조하기 위한 제조 공정(600)에 있어서의 다음 단계는 제1 다이(102(1)) 및 제1 수직 상호연결부들(110(1)) 위에 몰딩 컴파운드 물질(510)을 배치하여 패키지 몰드(508)를 형성하는 것일 수 있다(도 6b의 블록(610)). 도 7e의 예시적인 제조 스테이지(700E)에 또한 도시된 바와 같이, 제1 다이 패키지(104(1))를 제조하기 위한 제조 공정(600)에 있어서의 다음 단계는 제1 수직 상호연결부들(110(1))과 접촉하는 인터포저 기판(118(1))을 형성하는 것일 수 있다(도 6b의 블록(610)). 제1 수직 상호연결부들(110(1))은 제1 인터포저 기판(118(1)) 내의 금속 상호연결부들(122(1))과 전기적으로 접촉되도록 배치된다. 도 7f의 예시적인 제조 스테이지(700F)에 또한 도시된 바와 같이, 제1 다이 패키지(104(1))를 제조하기 위한 제조 공정(600)에 있어서의 다음 단계는 제1 인터포저 기판(118(1))의 외부 표면(710) 상에 외부 상호연결부 범프들(124)을 형성하고 제1 인터포저 기판(118(1)) 내의 금속 상호연결부들(122)에 커플링하는 것일 수 있다(도 6b의 블록(612)). 이는 외부 상호연결부 범프들(124) 및 제1 인터포저 기판(118(1))과 전기적으로 접촉한 상태에서 제2 다이 패키지(104(2))를 위에 적층하도록 제1 다이 패키지(104(1))를 준비하기 위한 것이다.
[0056] 도 8a 및 도 8b는 도 1의 멀티-다이 IC 패키지(100)에서 제1 및 제2 다이 패키지들(104(1), 104(2)) 중 하나 또는 둘 다일 수 있는 다이 패키지를 제조하기 위한 다른 예시적인 제조 공정(800)을 예시하는 흐름도이다. 도 9a 내지 도 9f는 도 1의 멀티-다이 IC 패키지(100) 내의 제1 및/또는 제2 다이 패키지(104(1), 104(2))의 제조 동안의, 그리고 도 8a 및 도 8b의 제조 공정(800)에 따른 예시적인 제조 스테이지들(900A 내지 900F)을 나타낸다. 이하에서 논의하는 바와 같이, 제조 공정(800)에서, 먼저 다이 패키지가 패키지 기판 상에 다이를 배치한 다음 다이 및 패키지 기판 상에 패키지 몰드를 형성함으로써 제조된다. 그 후, 패키지 몰드는 패턴화되고 개방되어 수직 상호연결부들이 형성될 개구부들을 형성한다. 수직 상호연결부들은 패키지 기판과 접촉하여 형성된다. 도 8a 및 도 8b의 제조 공정(800)은 도 6a 및 도 6b의 제조 공정(600)과 같은 인터포저 기판을 포함하지 않는다. 도 8a 및 도 8b의 제조 공정(800)은 도 9a 내지 도 9f의 예시적인 제조 스테이지들(900A 내지 900F) 및 도 1의 멀티-다이 IC 패키지(100)의 제1 다이 패키지(104(1))와 함께 논의될 것이다. 그러나, 도 8a 및 도 8b의 제조 공정(800)은 도 1의 멀티-다이 IC 패키지(100) 내의 제2 다이 패키지(104(2))를 제조하는 데에도 사용될 수 있음에 유의해야 한다.
[0057] 이와 관련하여, 도 9a의 예시적인 제조 스테이지(900A)에 도시된 바와 같이, 제1 다이 패키지(104(1))를 제조하기 위한 제조 공정(800)의 제1 단계는 제1 패키지 기판(114(1))을 형성하는 것일 수 있다(도 8a의 블록(802)). 제1 패키지 기판(114(1))은 일 예로서, 금속 상호연결부들(116(1))(예를 들어, 금속 트레이스들, 금속 라인들)이 각각 배치된 임의의 수의 금속화 층들(902(1) 내지 902(X))을 갖는 적층식 기판 층들로 구성될 수 있다. 제1 패키지 기판(114(1))은 다른 예로서, 금속 상호연결부들(116(1))을 형성하기 위해 금속화 층들에 재분배된 금속 라인들 또는 트레이스들이 형성된 RDL들로 구성될 수 있다. 제1 패키지 기판(114(1))은 또 다른 예로서, 금속 상호연결부들(116(1))(트레이스들)이 금속층(들)에 매립된 ETS(embedded trace substrate) 층(들)을 포함할 수 있다. 도 9b의 예시적인 제조 스테이지(900B)에 도시된 바와 같이, 제1 다이 패키지(104(1))를 제조하기 위한 제조 공정(800)에 있어서의 다음 단계는 제1 패키지 기판(114(1)) 상에 제1 다이(102(1))를 배치하고 제1 다이(102(1))를 제1 패키지 기판(114(1))에 전기적으로 커플링하는 것 일 수 있다(도 8a의 블록(804)). 도 9c의 예시적인 제조 스테이지(900C)에 도시된 바와 같이, 제1 다이 패키지(104(1))를 제조하는 제조 공정(800)에 있어서의 다음 단계는 패키지 몰드(908)를 형성하기 위해 제1 다이(102(1)) 위에 몰딩 컴파운드 물질(910)을 배치하는 것일 수 있다(도 8a의 블록(806)).
[0058] 도 9d의 예시적인 제조 스테이지(900D)에 도시된 바와 같이, 제1 다이 패키지(104(1))를 제조하기 위한 제조 공정(800)의 다음 단계는 제1 패키지 기판(114(1))에 커플링된 제1 수직 상호연결부들(110(1))을 형성하는 것일 수 있다(도 8b의 블록(808)). 제1 수직 상호연결부들(110(1))을 형성하기 위해, 패키지 몰드(908)는 패턴화되고, 제1 수직 상호연결부들(110(1))을 형성하고자 하는 위치에 개구부들이 형성된다. 예를 들어, 패키지 몰드(908)는 패키지 몰드(908) 상에 포토레지스트 층(도시되지 않음)이 배치되고 패턴화된 리소그래피 공정을 사용하여 패턴화 및 개방될 수 있다. 패키지 몰드(908)에 형성된 개구부들에 금속 물질이 배치되어 수직 상호연결부들(110(1))을 형성한다(도 8b의 블록(808)). 도 9e의 예시적인 제조 스테이지(900E)에 도시된 바와 같이, 제조 공정(800)에 있어서의 다음 단계는 제1 패키지 기판(114(1))의 저부 표면(914) 상에 임의의 후면 구성요소들(912)을 배치 및 커플링하는 것일 수 있다(도 8b의 블록(810)). 도 9f의 예시적인 제조 스테이지(900F)에 도시된 바와 같이, 제1 다이 패키지(104(1))를 제조하기 위한 제조 공정(800)에 있어서의 다음 단계는 제1 패키지 기판(114(1))의 저부 표면(914) 상에 외부 상호연결부 범프들(108)을 형성하고 제1 패키지 기판(114(1)) 내의 금속 상호연결부들(116(1))에 커플링하는 것일 수 있다(도 8b의 블록(812)). 이는 도 1에 도시된 바와 같이, 제1 다이 패키지(104(1))가 PCB(106) 상에 배치되어 PCB(106)에 커플링될 수 있도록 준비하기 위한 것이다.
[0059] 도 8a 및 도 8b의 제조 공정이 제2 다이 패키지(104(2))를 제조하기 위해 사용되는 경우, 블록(812) 및 도 9f의 제조 스테이지(900F)에서, 외부 상호연결부 범프들(105)이 제2 패키지 기판(114(2))의 저부 표면(914) 상에 형성되고, 제2 패키지 기판(114(2)) 내의 금속 상호연결부들(116)에 커플링될 수 있음에 유의해야 한다.
[0060] 도 10a 및 도 10b는 도 1의 멀티-다이 IC 패키지(100) 내의 제1 및 제2 다이 패키지들(104(1), 104(2)) 중 하나 또는 둘 모두일 수 있는 다이 패키지를 제조하기 위한 또 다른 예시적인 제조 공정(1000)을 예시하는 흐름도이다. 도 11a 내지 도 11g는 도 1의 멀티-다이 IC 패키지(100) 내의 제1 및 제2 다이 패키지(104(1), 104(2))의 제조 동안의, 그리고 도 10a 및 도 10b의 제조 공정(1000)에 따른 예시적인 제조 스테이지들(1100A 내지 1100G)이다. 아래에서 논의되는 바와 같이, 제조 공정(1000)에서, 다이 패키지는 패키지 기판 및 인터포저 기판으로서 금속화 층들로서 RDL들을 포함한다. 먼저 다이 패키지가 인터포저 기판을 형성하기 위해 캐리어 상에 배치된 후면 RDL 상에 제1 수직 상호연결부들을 형성함으로써 제조된다. 이후 다이 및 몰드 물질의 비활성측이 후면 RDL 상에 배치된다. 그 후, 패키지 기판을 형성하기 위해 전면 RDL이 형성된다. 다이 패키지 내의 수직 상호연결부들은 이 예에서 후면과 전면 RDL들 사이에서 RDL 상호연결부들 형태의 금속 상호연결부들과 접촉하여 연장되어 다이 패키지에서 개개의 인터포저 기판 및 패키지 기판으로서 관통 연결들을 제공한다. 도 10a 및 도 10b의 제조 공정(1000)은 도 11a 내지 도 11g의 예시적인 제조 스테이지들(1100A 내지 1100G) 및 도 1의 멀티-다이 IC 패키지(100)의 제1 다이 패키지(104(1))와 함께 논의될 것이다. 그러나, 도 10a 및 도 10b의 제조 공정(1000)은 도 1의 멀티-다이 IC 패키지(100) 내의 제2 다이 패키지(104(2))를 제조하는 데에도 사용될 수 있음에 유의해야 한다.
[0061] 이와 관련하여, 도 11a의 예시적인 제조 스테이지(1100A)에 도시된 바와 같이, 제1 다이 패키지(104(1))를 제조하기 위한 제조 공정(1000)에 있어서의 제1 단계는 캐리어(1102)를 제공하고, 인터포저 기판(118(1))의 형태로서 후면 RDL(1104)을 형성하는 것이 될 수 있다(도 10a의 블록(1002)). 후면 RDL(1104)은 후면 RDL(1104) 내의 금속층들의 재분배에 의해 형성된 금속 상호연결부들(122(1))을 갖는다. 도 11b의 예시적인 제조 스테이지(1100B)에 도시된 바와 같이, 제1 다이 패키지(104(1))를 제조하기 위한 제조 공정(1000)의 다음 단계는 개개의 금속 상호연결부들(122(1))과 접촉하는 후면 RDL(1104) 상의 제1 수직 상호연결부들(110(1))을 형성 및 배치하는 것이다(도 10a의 블록(1004)). 도 11c의 예시적인 제조 스테이지(1100C)에 도시된 바와 같이, 제조 공정(1000)에 있어서의 다음 단계는 제1 다이(102(1))를 후면 RDL(1104) 상에 배치 및 커플링하는 것일 수 있으며, 여기서 제1 다이(102(1))의 비활성측(120(1))은 후면 RDL(1104) 상에 배치된다(도 10a의 블록(1006)). 도 11d의 예시적인 제조 스테이지(1100D)에 도시된 바와 같이, 제조 공정(1000)에 있어서의 다음 단계는 패키지 몰드(1108)를 형성하기 위해 제1 다이(102(1)) 및 제1 수직 상호연결부들(110(1)) 위에 몰딩 컴파운드 물질(1106)를 배치하는 것일 수 있다(도 10a의 블록(1008)).
[0062] 도 11e의 예시적인 제조 스테이지(1100E)에 도시된 바와 같이, 제조 공정(1000)의 다음 단계는 패키지 몰드(1108)의 최상부 표면(1112) 상에 제1 패키지 기판(114(1))으로서 전면 RDL(1110) 금속화 층(들)을 형성하는 것일 수 있다(도 10b의 블록(1010)). 이는 캐리어(1102)에 부착된 제1 다이 패키지(104(1))를 형성한다. 전면 RDL(1110)의 금속 상호연결부들(116(1))은 제1 수직 상호연결부들(110(1))에 커플링되고, 따라서 제1 다이 패키지(104(1))의 후면 RDL(1104)로부터 전면 RDL(1110)로 연결 경로가 존재한다. 도 11f의 예시적인 제조 스테이지(1100F)에 도시된 바와 같이, 제조 공정(1000)에 있어서의 다음 단계는 제1 다이 패키지(104(1))로부터 캐리어(1102)를 제거하는 것일 수 있다(도 10b의 블록(1012)). 도 11g의 예시적인 제조 스테이지(1100G)에 도시된 바와 같이, 제1 다이 패키지(104(1))를 제조하기 위한 제조 공정(1000)에 있어서의 다음 단계는 다이 패키지(104(1))를 뒤집고 전면 RDL(1110) 상의 그리고 전면 RDL(1110) 내의 금속 상호연결부들(116(1))에 커플링되는 외부 상호연결부 범프들(108)을 형성하는 것일 수 있다(도 10b의 블록(1014)). 이는 도 1에 도시된 바와 같이, 제1 다이 패키지(104(1))가 PCB(106) 상에 배치되고 PCB(106)에 커플링될 수 있도록 준비하기 위한 것이다.
[0063] 도 10a 및 도 10b의 제조 공정이 제2 다이 패키지(104(2))를 제조하기 위해 블록(1014) 및 도 11f의 제조 스테이지(1100G)에서 사용되는 경우, 외부 상호연결부 범프들(105)은 제2 패키지 기판(114(2))으로서 전면 RDL(1110) 상에 형성되고 전면 RDL(1110) 내의 금속 상호연결부들(116(2))에 커플링될 수 있음에 유의해야 한다.
[0064] 도 12a 및 도 12b는 도 1의 멀티-다이 IC 패키지(100) 내의 제1 및 제2 다이 패키지들(104(1), 104(2)) 중 하나 또는 둘 모두일 수 있는 다이 패키지를 제조하기 위한 또 다른 예시적인 제조 공정(1200)을 예시하는 흐름도이다. 도 13a 내지 도 13g는 도 1의 멀티-다이 IC 패키지(100) 내의 제1 및/또는 제2 다이 패키지(104(1), 104(2))의 제조 동안의, 그리고 도 12a 및 도 12b의 제조 공정(1200)에 따른 예시적인 제조 스테이지들(1300A 내지 1300G)이다. 아래에서 논의되는 바와 같이, 제조 공정(1200)에서, 다이 패키지는 패키지 기판 및 인터포저 기판으로서 금속화 층들로서 RDL들을 포함한다. 먼저 다이 패키지가 인터포저 기판으로서 전면 RDL 상에 제1 수직 상호연결부들을 형성함으로써 제조된다. 이후 다이 및 몰드 물질의 활성측이 전면 RDL에 배치된다. 그 후, 캐리어 상에 후면 RDL이 형성되어 패키지 기판을 형성한다. 다이 패키지 내의 수직 상호연결부들은 다이 패키지 내의 관통 연결들을 제공하기 위해 이 예에서 전면 및 후면 RDL들 사이에 RDL 상호연결부들의 형태의 금속 상호연결부들과 접촉하여 연장된다. 도 12a 및 도 12b의 제조 공정(1200)은 도 13a 내지 도 13g의 예시적인 제조 스테이지들(1300A 내지 1300G) 및 도 1의 멀티-다이 IC 패키지(100)의 제1 다이 패키지(104(1))와 함께 논의될 것이다. 그러나, 도 12a 및 도 12b의 제조 공정(1200)은 도 1의 멀티-다이 IC 패키지(100) 내의 제2 다이 패키지(104(2))를 제조하는 데에도 사용될 수 있음에 유의해야 한다.
[0065] 이와 관련하여, 도 13a의 예시적인 제조 스테이지(1300A)에 도시된 바와 같이, 제1 다이 패키지(104(1))를 제조하기 위한 제조 공정(1200)에 있어서의 제1 단계는 캐리어(1302)를 제공하고, 패키지 기판(114(1))의 형태로서 전면 RDL(1310)을 형성하는 것일 수 있다(도 12a의 블록(1202)). 전면 RDL(1310)은 전면 RDL(1310) 내의 금속층들의 재분배에 의해 형성된 금속 상호연결부들(116(1))을 갖는다. 도 13b의 예시적인 제조 스테이지(1300B)에 도시된 바와 같이, 제1 다이 패키지(104(1))를 제조하기 위한 제조 공정(1200)의 다음 단계는 개개의 금속 상호연결부들(116(1))과 접촉하여 전면 RDL(1310) 상에 제1 수직 상호연결부들(110(1))을 형성 및 배치하는 것일 수 있다(도 12a의 블록(1204)). 도 13c의 예시적인 제조 스테이지(1300C)에 도시된 바와 같이, 제조 공정(1200)의 다음 단계는 제1 다이(102(1))를 전면 RDL(1310)에 배치 및 커플링하는 것일 수 있으며, 여기서 제1 다이(102(1))의 활성측(121(1))은 전면 RDL(1310) 상에 배치된다(도 12a의 블록(1206)). 도 13d의 예시적인 제조 스테이지(1300D)에 도시된 바와 같이, 제조 공정(1200)의 다음 단계는 패키지 몰드(1308)를 형성하기 위해 제1 다이(102(1)) 및 제1 수직 상호연결부들(110(1)) 위에 몰딩 컴파운드 물질(1306)을 배치하는 것일 수 있다(도 12a의 블록(1208)).
[0066] 도 13e의 예시적인 제조 스테이지(1300E)에 도시된 바와 같이, 제조 공정(1200)의 다음 단계는 패키지 몰드(1308)의 최상부 표면(1312) 상에 인터포저 기판으로서 후면 RDL(1304) 금속화 층(들)을 형성하는 것일 수 있다(도 12b의 블록(1210)). 이는 캐리어(1302)에 부착된 제1 다이 패키지(104(1))를 형성한다. 후면 RDL(1304) 내의 금속 상호연결부들(122(1))은 제1 수직 상호연결부들(110(1))에 커플링되어 제1 다이 패키지(104(1))의 전면 RDL(1310)로부터 후면 RDL(1304)로 연결 경로가 존재한다. 도 13f의 예시적인 제조 스테이지(1300F)에 도시된 바와 같이, 제조 공정(1200)에 있어서의 다음 단계는 제1 다이 패키지(104(1))로부터 캐리어(1302)를 제거하는 것일 수 있다(도 12b의 블록(1212)). 도 13g의 예시적인 제조 스테이지(1300G)에 도시된 바와 같이, 제1 다이 패키지(104(1))를 제조하기 위한 제조 공정(1200)에 있어서의 다음 단계는 전면 RDL(1310) 상에 그리고 전면 RDL(1310) 내의 금속 상호연결부들(116(1))에 커플링되는 외부 상호연결부 범프들(108)을 형성하는 것일 수 있다(도 12b의 블록(1214)). 이는 도 1에 도시된 바와 같이 PCB(106) 상에 배치되고 PCB(106)에 커플링될 제1 다이 패키지(104(1))를 준비하기 위한 것이다. 제1 다이 패키지(104(1))는 도 12a 및 도 12b의 제조 공정(1200)에서는 전면 RDL(1310)이 먼저 형성되므로, 단계(1014)의 제조 공정(1000)에서처럼 뒤집을 필요가 없다는 점에 유의해야 한다.
[0067] 도 12a 및 도 12b의 제조 공정이 제2 다이 패키지(104(2))를 제조하기 위해 사용된다면, 블록(1214) 및 도 13g의 제조 스테이지(1300G)에서, 외부 상호연결부 범프들(105)이 제2 패키지 기판(114(2))으로서 전면 RDL(1310) 상에 형성되고 금속 상호연결부(116(2)) 전면 RDL(1310)에 커플링될 수 있다.
[0068] 전술한 바와 같이, 도 1의 멀티-다이 IC 패키지(100) 내의 다이 패키지들(104(1) 내지 104(3))은 개별적으로 제조 및 테스트된 후, 최종 단계로서 멀티-다이 IC 패키지(100)로 조립될 수 있다. 이는 도 14a 내지 도 14f의 예시적인 조립 스테이지들(1400A 내지 1400D2)에 도시되어 있다. 도 14a의 조립 스테이지(1400A)는 제조된 제3 다이 패키지(104(3))를 제공하기 위한 것이다. 도 14b의 조립 스테이지(1400B)는 제3 다이 패키지(104(3))가 커플링될 수 있는 제조된 제2 다이 패키지(104(2))를 제공하기 위한 것이다. 도 14c의 조립 스테이지(1400C-1)는 전술한 바와 같이, 옵션으로서 제1 인터포저 기판(118(1))을 포함하지 않는 제조된 제1 다이 패키지(104(1)(1))를 제공하기 위한 것이다. 조립 스테이지들(1400C-1, 1400B 및 1400A)의 제1, 제2 및 제3 다이 패키지들(104(1)(1), 104(2), 104(3))은 수직 방향(Z-축 방향)으로 서로 커플링되어, 제1 인터포저 기판(118(1))을 포함하지 않는 제1 다이 패키지(104(1))를 포함하는 도 14e에 도시된 멀티-다이 IC 패키지(100(1))를 형성할 수 있다. 열 전도성 물질(132)은 제1 다이 패키지(104)(1)(1)) 상에 제2 다이 패키지(104(2))를 배치함으로써 형성되는 캐비티(128) 내에 배치될 수 있다.
[0069] 대안적으로, 도 14d의 조립 스테이지(1400C-2)는 전술한 바와 같이 옵션으로서 제1 인터포저 기판(118)(1))을 포함하는 제조된 제1 다이 패키지(104(1)(2))를 제공하기 위한 것이다. 조립 스테이지들(1400C-2, 1400B 및 1400A)의 제1, 제2 및 제3 다이 패키지들(104(1)(2), 104(2), 104(3))은 수직 방향(Z-축 방향)으로 서로 커플링되어 제1 인터포저 기판(118(1))을 갖는 제1 다이 패키지(104(1)(2))를 포함하는 도 14f에 도시된 멀티-다이 IC 패키지(100(2))를 형성할 수 있다. 열 전도성 물질(132)은 제1 다이 패키지(104(1)(1)) 상에 제2 다이 패키지(104(2))를 배치함으로써 형성되는 캐비티(128) 내에 배치될 수 있다.
[0070] 멀티-다이 IC 패키지(100) 내의 제1, 제2 및/또는 제3 다이 패키지들(104(1) 내지 104(3))을 제조하기 위해 다른 공정들이 사용될 수 있고, 또는 임의의 다른 멀티-다이 IC 패키지는 개개의 개별 다이 패키지들에 제공되는 분할 다이들을 포함하며, 여기서 각각의 다이 패키지는 신호 라우팅을 위한 상호연결들을 위해 다이 패키지를 통한 관통 연결들을 제공하기 위해 개개의 다이에 인접하여 배치된 수직 상호연결부를 포함한다는 점에 유의해야 한다. 다른 예로서, 제1, 제2 및/또는 제3 다이 패키지들(104(1) 내지 104(3))은 공지된 바와 같이 MEP 제조 공정을 사용하여 몰드형 전자 패키지(MEP)로서 제조될 수 있다. 다른 예로서, 제1, 제2 및/또는 제3 다이 패키지들(104(1) 내지 104(3))은 공지된 바와 같이 WLP 제조 공정을 사용하여 웨이퍼 레벨 패키지(WLP)로서 제조될 수 있다. RDL들은 전술한 바와 같이 패키지 기판 및/또는 인터포저 기판을 포함 및/또는 제공하도록 제조될 수 있다. 또한, 제1, 제2 및/또는 제3 다이 패키지들(104(1) 내지 104(3))은 패키지 온 패키지(POP) 공정을 사용하여 서로 커플링되어 멀티-다이 IC 패키지(100)를 POP로서 형성할 수 있다.
[0071] 도 1 내지 도 2b의 IC 패키지들에 대한 것을 포함하여(그러나, 이에 제한되지 않음), 그리고 도 3 내지 도 14f의 예시적인 제조 공정들 및 제조 스테이지들에 따라, 각각의 다이 패키지가 신호 라우팅(예를 들어, I/O 및/또는 전력 신호 라우팅)을 위한 상호연결부들을 위해 다이 패키지를 통한 관통 연결들을 제공하기 위해 개개의 다이에 인접하여 배치된 수직 상호연결부들을 포함하는 개개의 개별 다이 패키지들에 제공되는 분할 다이들을 포함하는 멀티-다이 IC 패키지들은 임의의 프로세서 기반 디바이스에 제공되거나 통합될 수도 있다. 예들에는 셋톱박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 이동 위치 데이터 유닛, GPS(global positioning system) 디바이스, 휴대폰, 셀룰러 폰, 스마트폰, SIP(session initiation protocol) 폰, 태블릿, 패블릿, 서버, 컴퓨터, 휴대용 컴퓨터, 모바일 컴퓨팅 디바이스, 웨어러블 컴퓨팅 디바이스(예를 들어, 스마트 시계, 건강 또는 피트니스 트래커, 안경 등), 데스크톱 컴퓨터, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 음악 플레이어, 디지털 음악 플레이어, 휴대용 음악 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, DVD(digital video disc) 플레이어, 휴대용 디지털 비디오 플레이어, 자동차, 차량 구성요소, 항공 전자 시스템, 드론 및 멀티콥터가 포함된다(그러나, 이에 제한되지 않음).
[0072] 이와 관련하여, 도 15는 개개의 개별 다이 패키지들에 제공되는 분할 다이들을 포함하는 멀티-다이 IC 패키지(1502)를 포함하는 IC에 제공될 수 있는 회로를 포함하는 프로세서 기반 시스템(1500)의 일 예를 예시하고, 여기서 각각의 다이 패키지는 도 1 내지 도 2b의 IC 패키지들을 포함하는(그러나, 이에 제한되지 않음), 그리고 도 3 내지 도 14f의 예시적인 제조 공정들 및 제조 스테이지들 중 임의의 것에 따라, 그리고 본 명세서에 개시된 임의의 양태들에 따라, 신호 라우팅(예를 들어, I/O 및/또는 전력 신호 라우팅)을 위한 상호연결들을 위해 다이 패키지를 통한 관통 연결들을 제공하기 위해 개개의 다이에 인접하여 배치된 수직 상호연결부들을 포함한다. 이 예에서, 프로세서 기반 시스템(1500)은 멀티-다이 IC 패키지(1502) 내의 IC(1504)로서, 그리고 SoC(system-on-a-chip)(1506)으로서 형성될 수 있다. 프로세서 기반 시스템(1500)은 CPU 코어들 또는 프로세서 코어들이라고도 지칭될 수 있는 하나 이상의 프로세서들(1510)을 포함하는 CPU(central processing unit)(1508)를 포함한다. CPU(1508)는 일시적으로 저장된 데이터에 신속하게 액세스하기 위해 CPU(1508)에 커플링된 캐시 메모리(1512)를 가질 수 있다. CPU(1508)는 시스템 버스(1514)에 커플링되며, 프로세서 기반 시스템(1500)에 포함된 마스터 및 슬레이브 디바이스들을 상호커플링할 수 있다. 잘 알려진 바와 같이, CPU(1508)는 시스템 버스(1514)를 통해 주소, 제어 및 데이터 정보를 교환함으로써 이러한 다른 디바이스들과 통신한다. 예를 들어, CPU(1508)는 슬레이브 디바이스의 일 예로서 메모리 제어기(1516)에 버스 트랜잭션 요청들을 전달할 수 있다. 도 15에 예시되지는 않았지만, 다수의 시스템 버스들(1514)이 제공될 수 있으며, 각각의 시스템 버스(1514)는 서로 다른 패브릭을 구성한다.
[0073] 다른 마스터 및 슬레이브 디바이스들은 시스템 버스(1514)에 연결될 수 있다. 도 15에 예시된 바와 같이, 이러한 디바이스들은 예들로서, 메모리 제어기(1516) 및 메모리 어레이(들)(1518)를 포함하는 메모리 시스템(1520), 하나 이상의 입력 디바이스들(1522), 하나 이상의 출력 디바이스들(1524), 하나 이상의 네트워크 인터페이스 디바이스들(1526) 및 하나 이상의 디스플레이 제어기들(1528)을 포함할 수 있다. 메모리 시스템들(1520), 하나 이상의 입력 디바이스들(1522), 하나 이상의 출력 디바이스들(1524), 하나 이상의 네트워크 인터페이스 디바이스들(1526) 및 하나 이상의 디스플레이 제어기들(1528) 각각은 동일하거나 서로 다른 멀티-다이 IC 패키지들(1502(1) 내지 1502(5))에 제공될 수 있다. 입력 디바이스(들)(1522)는 입력 키들, 스위치들, 음성 프로세서들 등을 포함하는(그러나, 이에 제한되지 않음) 임의의 유형의 입력 디바이스를 포함할 수 있다. 출력 디바이스(들)(1524)는 오디오, 비디오, 기타 시각적 표시기들 등을 포함하는(그러나, 이에 제한되지 않음) 임의의 유형의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들)(1526)는 네트워크(1530)와의 데이터 교환을 허용하도록 구성된 임의의 디바이스일 수 있다. 네트워크(1530)는 유선 또는 무선 네트워크, 사설 또는 공용 네트워크, LAN(local area network), WLAN(wireless local area network), WAN(wide area network), 블루투스™ 네트워크 및 인터넷을 포함하는(그러나, 이에 제한되지 않음) 임의의 유형의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들)(1526)는 원하는 임의의 유형의 통신 프로토콜을 지원하도록 구성될 수 있다.
[0074] CPU(1508)는 또한 하나 이상의 디스플레이들(1532)로 송신되는 정보를 제어하기 위해 시스템 버스(1514)를 통해 디스플레이 제어기(들)(1528)에 액세스하도록 구성될 수 있다. 디스플레이 제어기(들)(1528)는 디스플레이(들)(1532)에 디스플레이될 정보를 하나 이상의 비디오 프로세서들(1534)을 통해 송신하며, 하나 이상의 비디오 프로세서들(1534)은 디스플레이될 정보를 디스플레이(들)(1532)에 적합한 포맷으로 처리한다. 일 예로서, 디스플레이 제어기(들)(1528) 및 비디오 프로세서(들)(1534)는 IC들로서 동일하거나 서로 다른 멀티-다이 IC 패키지(1502)에 포함될 수 있고, CPU(1508)를 포함하는 동일하거나 서로 다른 멀티-다이 IC 패키지(1502)에 포함될 수 있다. 디스플레이(들)(1532)는 CRT(cathode ray tube), LCD(liquid crystal display), 플라스마 디스플레이, LED(light emitting diode) 디스플레이 등을 포함하는(그러나, 이에 제한되지 않음) 임의의 유형의 디스플레이를 포함할 수 있다.
[0075] 도 16은 하나 이상의 IC들(1602)로 형성된 무선 주파수(RF) 구성요소들을 포함하는 예시적인 무선 통신 디바이스(1600)를 예시하는데, 여기서, IC들(1602) 중 임의의 IC는 개개의 개별 다이 패키지들에 제공되는 분할 다이들을 포함하는 멀티-다이 IC 패키지(1603)에 포함될 수 있으며, 여기서, 각각의 다이 패키지는 도 1 내지 도 2b의 IC 패키지들에 대한 것을 포함하는(그러나, 이에 제한되지 않음), 그리고 도 3 내지 도 14f의 예시적인 제조 공정들 및 제조 스테이지들 중 임의의 것에 따라, 그리고 본 명세서에 개시된 임의의 양태들에 따라, 신호 라우팅을 위한 상호연결들을 위해 다이 패키지를 통한 관통 연결들을 제공하기 위해 개개의 다이에 인접하여 배치된 수직 상호연결부들을 포함한다. 무선 통신 디바이스(1600)는 예들로서, 상기 참조된 디바이스들 중 임의의 디바이스를 포함하거나 임의의 디바이스에 제공될 수 있다. 도 16에 도시된 바와 같이, 무선 통신 디바이스(1600)는 트랜시버(1604) 및 데이터 프로세서(1606)를 포함한다. 데이터 프로세서(1606)는 데이터 및 프로그램 코드들을 저장하기 위한 메모리를 포함할 수 있다. 트랜시버(1604)는 양방향 통신들을 지원하는 송신기(1608) 및 수신기(1610)를 포함한다. 일반적으로, 무선 통신 디바이스(1600)는 임의의 수의 통신 시스템들 및 주파수 대역들에 대해 임의의 수의 송신기들(1608) 및/또는 수신기(1610)들을 포함할 수 있다. 트랜시버(1604)의 전부 또는 일부가 하나 이상의 아날로그 IC들, RF IC들(RFIC들), 혼합 신호 IC들 등 상에서 구현될 수 있다.
[0076] 송신기(1608) 또는 수신기(1610)는 슈퍼 헤테로다인 아키텍처 또는 직접 변환 아키텍처로 구현될 수 있다. 슈퍼 헤테로다인 아키텍처에서, 신호는 다수의 스테이지들에서 RF와 기저대역 사이에 주파수 변환되는데, 예를 들어 수신기(1610)에 대해, 하나의 스테이지에서 RF로부터 중간 주파수(IF)로, 그 후 다른 스테이지에서 IF로부터 기저대역으로 주파수 변환된다. 직접 변환 아키텍처에서는 신호가 하나의 스테이지에서 RF와 기저대역 사이에 주파수 변환된다. 슈퍼 헤테로다인 및 직접 변환 아키텍처들은 서로 다른 회로 블록들을 사용하거나, 그리고/또는 서로 다른 요구 사항들을 가질 수 있다. 도 16의 무선 통신 디바이스(1600)에서, 송신기(1608) 및 수신기(1610)는 직접 변환 아키텍처로 구현된다.
[0077] 전송 경로에서, 데이터 프로세서(1606)는 전송될 데이터를 처리하고, 송신기(1608)에 I 및 Q 아날로그 출력 신호들을 제공한다. 예시적인 무선 통신 디바이스(1600)에서, 데이터 프로세서(1606)는 추가 처리를 위해 데이터 프로세서(1606)에 의해 생성된 디지털 신호들을 I 및 Q 아날로그 출력 신호들, 예를 들어 I 및 Q 출력 전류들로 변환하기 위한 디지털-아날로그 변환기들(DAC들)(1612(1), 1612(2))을 포함한다.
[0078] 송신기(1608) 내에서, 저역 통과 필터들(1614(1), 1614(2))은 각각 I 및 Q 아날로그 출력 신호들을 여과하여 종래의 디지털-아날로그 변환에 의해 야기된 원하지 않는 신호들을 제거한다. 증폭기들(AMP들)(1616(1), 1616(2))은 각각 저역 통과 필터들(1614(1), 1614(2))로부터의 신호들을 증폭하여 I 및 Q 기저대역 신호들을 제공한다. 업컨버터(1618)는 TX LO 신호 발생기(1622)로부터 믹서들(1620(1), 1620(2))을 통해 I 및 Q 기저대역 신호들을 I 및 Q 송신(TX) 로컬 발진기(LO) 신호들로 업컨버팅하여 업컨버팅된 신호(1624)를 제공한다. 필터(1626)는 업컨버팅된 신호(1624)를 여과하여 주파수 업컨버팅으로 인한 원하지 않는 신호들과 수신 주파수 대역의 잡음을 제거한다. 전력 증폭기(PA)(1628)는 필터(1626)로부터 업컨버팅된 신호(1624)를 증폭하여 원하는 출력 전력 레벨을 얻고 송신 RF 신호를 제공한다. 송신 RF 신호는 듀플렉서 또는 스위치(1630)를 통해 라우팅되고 안테나(1632)를 통해 전송된다.
[0079] 수신 경로에서, 안테나(1632)는 기지국들에 의해 전송된 신호들을 수신하여 수신 RF 신호를 제공하고, 수신 RF 신호는 듀플렉서 또는 스위치(1630)를 통해 라우팅되어 저잡음 증폭기(LNA)(1634)로 제공된다. 듀플렉서 또는 스위치(1630)는 특정 수신(RX)-대-TX 듀플렉서 주파수 분리로 작동하도록 설계되어, RX 신호들이 TX 신호들로부터 분리된다. 수신된 RF 신호는 LNA(1634)에 의해 증폭되고 필터(1636)에 의해 여과되어 원하는 RF 입력 신호를 얻는다. 다운 컨버전 믹서들(1638(1), 1638(2))은 필터(1636)의 출력을 RX LO 신호 발생기(1640)로부터의 I 및 Q RX LO 신호들(즉, LO_I 및 LO_Q)과 혼합하여 I 및 Q 기저대역 신호들을 생성한다. I 및 Q 기저대역 신호들은 AMP들(1642(1), 1642(2))에 의해 증폭되고, 저역 통과 필터들(1644(1), 1644(2))에 의해 추가로 여과되어 I 및 Q 아날로그 입력 신호들을 얻고, 이렇게 얻어진 I 및 Q 아날로그 입력 신호들은 데이터 프로세서(1606)에 제공된다. 이 예에서, 데이터 프로세서(1606)는 아날로그 입력 신호들을 데이터 프로세서(1606)에 의해 추가 처리될 디지털 신호들로 변환하기 위한 아날로그-디지털 컨버터들(ADC)(1646(1), 1646(2))을 포함한다.
[0080] 도 16의 무선 통신 디바이스(1600)에서, TX LO 신호 발생기(1622)는 주파수 업컨버팅에 사용되는 I 및 Q TX LO 신호들을 생성하고, RX LO 신호 발생기(1640)는 주파수 다운컨버팅에 사용되는 I 및 Q RX LO 신호들을 생성한다. 각각의 LO 신호는 특정 기본 주파수를 가진 주기적 신호이다. TX 위상 고정 루프(PLL) 회로(1648)는 데이터 프로세서(1606)로부터 타이밍 정보를 수신하고, TX LO 신호 발생기(1622)로부터 TX LO 신호들의 주파수 및/또는 위상을 조정하는 데 사용되는 제어 신호를 생성한다. 유사하게, RX PLL 회로(1650)는 데이터 프로세서(1606)로부터 타이밍 정보를 수신하고, RX LO 신호 발생기(1640)로부터 RX LO 신호들의 주파수 및/또는 위상을 조정하는 데 사용되는 제어 신호를 생성한다.
[0081] 본 명세서에 개시된 양태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들 및 알고리즘들은 전자 하드웨어, 메모리 또는 다른 컴퓨터 판독 가능 매체에 저장되고 프로세서 또는 다른 처리 디바이스에 의해 실행되는 명령들 또는 이들 양자의 조합으로서 구현될 수 있음을 당업자들은 더 이해할 것이다. 본 명세서에 개시된 메모리는 임의의 유형 및 크기의 메모리일 수 있으며, 원하는 임의의 유형의 정보를 저장하도록 구성될 수 있다. 이러한 상호교환성을 명확하게 예시하기 위해, 다양한 예시적 구성요소들, 블록들, 모듈들, 회로들 및 단계들이 기능적 측면에서 일반적으로 위에서 설명되었다. 이러한 기능이 구현되는 방법은 특정 애플리케이션, 설계 선택들 및/또는 전체 시스템에 부과된 설계 제약 조건들에 따라 달라진다. 숙련된 당업자들은 각각의 특정 애플리케이션에 대해 설명된 기능들을 다양한 방식으로 구현할 수 있지만, 그러한 구현 결정들이 본 개시내용의 범위를 벗어나는 것으로 해석되어서는 안 된다.
[0082] 본 명세서에 개시된 양태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들 및 회로들은 프로세서, DSP(Digital Signal Processor), ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array) 또는 기타 프로그래머블 논리 디바이스, 개별 게이트 또는 트랜지스터 로직, 개별 하드웨어 구성요소들 또는 이들의 임의의 조합으로 구현되거나 수행될 수 있으며, 본 명세서에 설명된 기능들을 수행하도록 설계될 수 있다. 프로세서는 마이크로프로세서일 수도 있지만, 대안적으로 프로세서는 임의의 기존의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수도 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합(예를 들어, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 커플링된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 구성)으로 구현될 수도 있다.
[0083] 본 명세서에 개시된 양태들은 하드웨어 및 하드웨어에 저장되는 명령들로 구현될 수 있으며, 예를 들어 RAM(Random Access Memory), 플래시 메모리, ROM(Read Only Memory), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 레지스터, 하드 디스크, 이동식 디스크, CD-ROM 또는 본 기술분야에 공지된 임의의 다른 유형의 컴퓨터 판독 가능한 매체 내에 존재할 수 있다. 예시적인 저장 매체는 프로세서에 커플링되어 프로세서가 저장 매체로부터 정보를 읽고, 저장 매체에 정보를 쓸 수 있게 된다. 대안으로, 저장 매체는 프로세서에 일체형일 수 있다. 프로세서 및 저장 매체는 ASIC에 존재할 수 있다. ASIC은 원격 스테이션에 존재할 수 있다. 대안으로, 프로세서 및 저장 매체는 원격 스테이션, 기지국 또는 서버에 개별 구성요소들로서 존재할 수 있다.
[0084] 또한, 본 명세서의 임의의 예시적인 양태들에서 설명된 작동 단계들은 예들 및 논의를 제공하기 위해 설명되었음에 유의해야 한다. 설명된 작동들은 예시된 시퀀스들 외의 수많은 서로 다른 시퀀스들에서 수행될 수 있다. 또한, 단일 작업 단계에 설명된 작업들은 실제로 다수의 서로 다른 단계들로 수행될 수 있다. 또한, 예시적인 양태들에서 논의된 하나 이상의 작동 단계들이 커플링될 수 있다. 흐름도 도면들에 예시된 작동 단계들은 당업자에게 쉽게 명백할 수 있는 바와 같이 수많은 다른 수정들이 가해질 수 있다는 것을 이해해야 한다. 당업자들은 또한 정보 및 신호들이 다양한 서로 다른 기술들 및 기법들 중 어느 하나를 사용하여 표현될 수 있음을 이해할 것이다. 예를 들어, 상기 설명 전반에서 참조될 수 있는 데이터, 명령들, 지시들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학장들 또는 광학 입자들 또는 이들의 임의의 조합에 의해 표현될 수 있다.
[0085] 본 개시내용의 전술한 설명은 임의의 당업자가 본 개시내용을 제조하거나 사용할 수 있도록 하기 위해 제공된다. 본 개시내용에 대한 다양한 수정들은 당업자들에게 쉽게 명백할 것이며, 본 명세서에 정의된 일반적인 원칙들은 다른 변형들에 적용될 수 있다. 따라서, 본 개시내용은 본 명세서에 설명된 예들 및 설계들에 한정되는 것이 아니라, 본 명세서에 개시된 원칙들 및 신규 특징들에 부합하는 가장 넓은 범위로 부여되어야 한다.
[0086] 구현 예들이 이하의 번호가 매겨진 조항에 설명되어 있다:
1. 다중(멀티-) 다이 IC(integrated circuit) 패키지는,
제1 다이 패키지 및 수직 방향으로 제1 다이 패키지에 인접한 제2 다이 패키지를 포함하며,
제1 다이 패키지는,
제1 패키지 기판;
제1 패키지 기판에 커플링된 제1 다이; 및
수평 방향으로 제1 다이에 인접하여 배치된 복수의 제1 수직 상호연결부들 ― 복수의 제1 수직 상호연결부들 각각은 제1 패키지 기판에 커플링됨 ― 을 포함하고,
제2 다이 패키지는,
제2 패키지 기판;
제2 패키지 기판에 인접하여 커플링된 제2 다이; 및
수평 방향으로 제2 다이에 인접하여 배치된 복수의 제2 수직 상호연결부들 ― 복수의 제2 수직 상호연결부들 각각은 제2 패키지 기판에 커플링됨 ― 을 포함한다.
2. 조항 1의 멀티-다이 IC 패키지는, 제1 다이를 관통하여 배치되고 제2 다이를 관통하여 배치된 TSV(through-silicon via(vertical interconnect access))를 더 포함하지 않는다.
3. 조항 1 또는 조항 2의 멀티-다이 IC 패키지에서,
제1 다이가 수직 방향으로 제1 패키지 기판에 인접하고; 그리고 제2 다이가 수직 방향으로 제2 패키지 기판에 인접한다.
4. 조항 1 내지 조항 3 중 어느 한 조항의 멀티-다이 IC 패키지에서,
제1 패키지 기판은 하나 이상의 제1 기판 금속 상호연결부들을 포함하는 제1 기판 금속화 층을 포함하고, 하나 이상의 제1 기판 금속 상호연결부들은, 복수의 제1 수직 상호연결부들 중 제1 수직 상호연결부에 각각 커플링되고;
제1 다이는 하나 이상의 제1 다이 상호연결부들을 포함하고, 하나 이상의 제1 다이 상호연결부들은, 하나 이상의 제1 다이 상호연결부들을 복수의 제1 수직 상호연결부들 중 하나 이상의 제1 수직 상호연결부들에 커플링하기 위해, 하나 이상의 제1 기판 금속 상호연결부들 중 제1 기판 금속 상호연결부에 각각 커플링되고;
제2 패키지 기판은 하나 이상의 제2 기판 금속 상호연결부들을 포함하는 제2 기판 금속화 층을 포함하고, 하나 이상의 제2 기판 금속 상호연결부들은 복수의 제2 수직 상호연결부들 중 제2 수직 상호연결부에 각각 커플링되고; 그리고
제2 다이는 하나 이상의 제2 다이 상호연결부들을 포함하고, 하나 이상의 제2 다이 상호연결부들은, 하나 이상의 제2 다이 상호연결부들을 복수의 제2 수직 상호연결부들 중 하나 이상의 제2 수직 상호연결부들에 커플링하기 위해, 하나 이상의 제2 기판 금속 상호연결부들 중 제2 기판 금속 상호연결부에 각각 커플링된다.
5. 조항 1 내지 조항 3의 멀티-다이 IC 패키지에서,
제1 기판 금속화 층은, 하나 이상의 제1 RDL(redistributed layer) 상호연결부들을 포함하는 하나 이상의 제1 기판 금속 상호연결부들을 포함하는 제1 기판 RDL을 포함하고; 그리고
제2 기판 금속화 층은, 하나 이상의 제2 RDL 상호연결부들을 포함하는 하나 이상의 제2 기판 금속 상호연결부들을 포함하는 제2 기판 RDL을 포함한다.
6. 조항 1 내지 조항 5 중 어느 한 조항의 멀티-다이 IC 패키지에서,
제1 다이 패키지는 제1 다이에 인접하여 배치된 제1 인터포저 기판을 더 포함하고, 제1 다이는 수직 방향으로 제1 인터포저 기판과 제1 패키지 기판 사이에 배치되며; 그리고
복수의 제1 수직 상호연결부들 각각은 제1 인터포저 기판에 커플링된다.
7. 조항 6의 멀티-다이 IC 패키지에서,
제1 다이는 추가로 제1 인터포저 기판에 커플링된다.
8. 조항 6 또는 조항 7의 멀티-다이 IC 패키지에서,
제2 다이 패키지는 제2 다이에 인접하여 배치된 제2 인터포저 기판을 더 포함하고, 제2 다이는 수직 방향으로 제2 인터포저 기판과 제2 패키지 기판 사이에 배치되며; 그리고
복수의 제2 수직 상호연결부들 각각은 제2 인터포저 기판에 커플링된다.
9. 조항 8의 멀티-다이 IC 패키지에서,
제2 다이는 추가로 제2 인터포저 기판에 커플링된다.
10. 조항 6 내지 조항 9 중 어느 한 조항의 멀티-다이 IC 패키지에서,
제1 패키지 기판은 하나 이상의 제1 기판 금속 상호연결부들을 포함하는 제1 기판 금속화 층을 포함하고, 하나 이상의 제1 기판 금속 상호연결부들은, 복수의 제1 수직 상호연결부들 중 제1 수직 상호연결부에 각각 커플링되고; 그리고
제1 인터포저 기판은 하나 이상의 제1 인터포저 금속 상호연결부들을 포함하는 제1 인터포저 금속화 층을 포함하고, 하나 이상의 제1 인터포저 금속 상호연결부들은, 하나 이상의 제1 인터포저 금속 상호연결부들 중 각각의 제1 인터포저 금속 상호연결부를 하나 이상의 제1 기판 금속 상호연결부들 중 각각의 제1 기판 금속 상호연결부에 커플링하기 위해, 복수의 제1 수직 상호연결부들 중 제1 수직 상호연결부에 각각 커플링된다.
11. 조항 8 또는 조항 9의 멀티-다이 IC 패키지에서,
제1 패키지 기판은 하나 이상의 제1 기판 금속 상호연결부들을 포함하는 제1 기판 금속화 층을 포함하고, 하나 이상의 제1 기판 금속 상호연결부들은, 복수의 제1 수직 상호연결부들 중 제1 수직 상호연결부에 각각 커플링되고;
제1 인터포저 기판은 하나 이상의 제1 인터포저 금속 상호연결부들을 포함하는 제1 인터포저 금속화 층을 포함하고, 하나 이상의 제1 인터포저 금속 상호연결부들은, 하나 이상의 제1 인터포저 금속 상호연결부들 중 각각의 제1 인터포저 금속 상호연결부를 하나 이상의 제1 기판 금속 상호연결부들 중 각각의 제1 기판 금속 상호연결부에 커플링하기 위해, 복수의 제1 수직 상호연결부들 중 제1 수직 상호연결부에 각각 커플링되고;
제2 패키지 기판은 하나 이상의 제2 기판 금속 상호연결부들을 포함하는 제2 기판 금속화 층을 포함하고, 하나 이상의 제2 기판 금속 상호연결부들은, 복수의 제2 수직 상호연결부들 중 제2 수직 상호연결부에 각각 커플링되고; 그리고
제2 인터포저 기판은 하나 이상의 제2 인터포저 금속 상호연결부들을 포함하는 제2 인터포저 금속화 층을 포함하고, 하나 이상의 제2 인터포저 금속 상호연결부들은, 하나 이상의 제2 인터포저 금속 상호연결부들 중 각각의 제2 인터포저 금속 상호연결부를 하나 이상의 제2 기판 금속 상호연결부들 중 각각의 제2 기판 금속 상호연결부에 커플링하기 위해, 복수의 제2 수직 상호연결부들 중 제2 수직 상호연결부에 각각 커플링된다.
12. 조항 1 내지 조항 11 중 어느 한 조항의 멀티-다이 IC 패키지는,
제1 다이 패키지 및 제2 다이 패키지에 커플링된 복수의 상호연결부 범프들을 더 포함하고;
복수의 상호연결부 범프들 각각은 제1 다이 패키지 내의 복수의 제1 수직 상호연결부들 중 제1 수직 상호연결부를 제2 다이 패키지 내의 복수의 제1 수직 상호연결부들 중 제2 수직 상호연결부에 커플링한다.
13. 조항 12의 멀티-다이 IC 패키지는,
제1 다이 패키지와 제2 다이 패키지 사이에 형성된 캐비티를 더 포함하고,
복수의 상호연결부 범프들이 캐비티에 배치된다.
14. 조항 13의 멀티-다이 IC 패키지는,
캐비티에 배치되는 열 전도성 물질을 더 포함한다.
15. 조항 1 내지 조항 14 중 어느 한 조항의 멀티-다이 IC 패키지에서,
제1 다이는 제1 패키지 기판에 인접한 제1 활성측을 포함하고;
제2 다이는 제2 패키지 기판에 인접한 제2 활성측을 포함하고;
제1 다이는 제1 비활성측을 더 포함하며; 그리고
제2 다이는 제1 비활성측에 인접한 제2 비활성측을 더 포함한다.
16. 조항 1 내지 조항 14 중 어느 한 조항의 멀티-다이 IC 패키지에서,
제1 다이는 제1 패키지 기판에 인접한 제1 활성측을 포함하고;
제2 다이는 제2 패키지 기판에 인접한 제2 비활성측을 포함하고;
제1 다이는 제1 비활성측을 더 포함하며; 그리고
제2 다이는 제1 비활성측에 인접한 제2 활성측을 더 포함한다.
17. 조항 1의 멀티-다이 IC 패키지에서,
제1 다이는 제1 패키지 기판에 인접한 제1 비활성측을 포함하고;
제2 다이는 제2 패키지 기판에 인접한 제2 활성측을 포함하고;
제2 다이는 제2 비활성측을 더 포함하며; 그리고
제1 다이는 제2 비활성측에 인접한 제2 활성측을 더 포함한다.
18. 조항 1 내지 조항 17 중 어느 한 조항의의 멀티-다이 IC 패키지는,
수직 방향으로 제2 다이 패키지에 인접한 제3 다이 패키지를 더 포함하며,
제3 다이 패키지는,
제2 다이 패키지에 커플링된 제3 패키지 기판; 및
수직 방향으로 제3 패키지 기판에 인접한 제3 다이를 포함하고, 제3 다이는 제3 패키지 기판에 커플링된다.
19. 조항 18의 멀티-다이 IC 패키지에서,
제2 패키지 기판은 하나 이상의 제2 기판 금속 상호연결부들을 포함하는 제2 기판 금속화 층을 포함하고, 하나 이상의 제2 기판 금속 상호연결부들은 복수의 제2 수직 상호연결부들 중 제2 수직 상호연결부에 각각 커플링되고; 그리고
제3 패키지 기판은 하나 이상의 제3 기판 금속 상호연결부들을 포함하는 제3 기판 금속화 층을 포함하고, 하나 이상의 제3 기판 금속 상호연결부들은, 하나 이상의 제3 기판 금속 상호연결부들을 복수의 제2 수직 상호연결부들 중 하나 이상에 커플링하기 위해, 하나 이상의 제2 기판 금속 상호연결부들 중 제2 기판 금속 상호연결부에 각각 커플링된다.
20. 조항 1 내지 조항 19 중 어느 한 조항의 멀티-다이 IC 패키지에서,
복수의 제1 수직 상호연결부들은 복수의 제1 금속 필러들을 포함하며; 그리고
복수의 제2 수직 상호연결부들은 복수의 제2 금속 필러들을 포함한다.
21. 조항 1 내지 조항 19 중 어느 한 조항의 멀티-다이 IC 패키지에서,
제1 다이 패키지는 제1 몰딩 물질을 포함하고 ― 제1 다이는 제1 몰딩 물질에 배치되고, 그리고 복수의 제1 수직 상호연결부들은 제1 몰딩 물질에 배치된 복수의 제1 TMV(through-mold via(vertical interconnect access))들을 포함함 ―; 그리고
제2 다이 패키지는 제2 몰딩 물질을 포함하고, 제2 다이는 제2 몰딩 물질에 배치되고, 그리고 복수의 제2 수직 상호연결부들은 제2 몰딩 물질에 배치된 복수의 제2 TMV들을 포함한다.
22. 조항 1 내지 조항 21 중 어느 한 조항의 멀티-다이 IC 패키지는,
셋톱박스; 엔터테인먼트 유닛; 내비게이션 디바이스; 통신 디바이스; 고정 위치 데이터 유닛; 이동 위치 데이터 유닛; GPS(global positioning system) 디바이스; 이동 전화; 휴대 전화; 스마트폰; SIP(session initiation protocol) 전화; 태블릿; 패블릿; 서버; 컴퓨터; 휴대용 컴퓨터; 모바일 컴퓨팅 디바이스; 웨어러블 컴퓨팅 디바이스; 데스크톱 컴퓨터; PDA(personal digital assistant); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 음악 플레이어; 디지털 음악 플레이어; 휴대용 음악 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; DVD(digital video disc) 플레이어; 휴대용 디지털 비디오 플레이어; 자동차; 차량 구성요소; 항공 전자 시스템들; 드론; 및 멀티콥터로 구성된 그룹으로부터 선택된 디바이스에 통합된다.
23. 다중(멀티-) 다이 IC(integrated circuit) 패키지의 제조 방법은,
제1 다이 패키지를 형성하는 단계;
제2 다이 패키지를 형성하는 단계; 및
제2 다이 패키지를 제1 다이 패키지에 수직 방향으로 커플링하는 단계를 포함하며,
제1 다이 패키지를 형성하는 단계는,
제1 패키지 기판을 제공하는 단계;
제1 다이를 제공하는 단계;
제1 다이를 제1 패키지 기판에 수직 방향으로 커플링하는 단계; 및
제1 패키지 기판에 커플링되고 수평 방향으로 제1 다이에 인접하여 배치된 복수의 제1 수직 상호연결부들을 형성하는 단계를 포함하고,
제2 다이 패키지를 형성하는 단계는,
제2 패키지 기판을 제공하는 단계;
제2 다이를 제공하는 단계;
제2 다이를 제2 패키지 기판에 수직 방향으로 커플링하는 단계; 및
제2 패키지 기판에 커플링되고 수평 방향으로 제2 다이에 인접하여 배치된 복수의 제2 수직 상호연결부들을 형성하는 단계를 포함한다.
24. 조항 23의 방법에서,
제1 다이를 관통하여 TSV(through-silicon via(vertical interconnect access))를 형성하지 않는 단계; 및
제2 다이를 관통하여 TSV를 형성하지 않는 단계를 더 포함한다.
25. 조항 23 또는 조항 24의 방법에서,
제1 다이 패키지를 형성하는 단계는,
제1 인터포저 기판을 제공하는 단계;
제1 다이를 제1 인터포저에 커플링하는 단계 ― 제1 다이는 수직 방향으로 제1 인터포저 기판과 제1 패키지 기판 사이에 커플링됨 ―; 및
복수의 제1 수직 상호연결부들 각각을 제1 인터포저 기판에 커플링하는 단계를 더 포함한다.
26. 조항 25의 방법에서,
제2 다이 패키지를 형성하는 단계는,
제2 인터포저 기판을 제공하는 단계;
제2 인터포저 기판을 제2 다이에 커플링하는 단계 ― 제2 다이는 수직 방향으로 제2 인터포저 기판과 제2 패키지 기판 사이에 배치됨 ―; 및
복수의 제2 수직 상호연결부들 각각을 제2 인터포저 기판에 커플링하는 단계를 더 포함한다.
27. 조항 23 내지 조항 26 중 어느 한 조항의 방법에서,
제2 다이 패키지를 제1 다이 패키지에 수직 방향으로 커플링하는 단계는,
제1 다이 패키지를 복수의 상호연결부 범프들에 커플링하는 단계; 및
복수의 상호연결부 범프들이 수직 방향으로 제1 다이 패키지와 제2 다이 패키지 사이에 배치되도록, 제2 다이 패키지를 복수의 상호연결부 범프들에 커플링하는 단계를 포함한다.
28. 조항 27의 방법에서,
제1 다이 패키지 및 제2 다이 패키지를 복수의 상호연결부 범프들에 커플링하는 단계는 제1 다이 패키지와 제2 다이 패키지 사이에 캐비티를 형성하고, 복수의 상호연결부 범프들이 캐비티에 배치된다.
29. 조항 28의 방법은,
캐비티에 배치되는 열 전도성 물질을 배치하는 단계를 더 포함한다.
30. 조항 23 내지 조항 29 중 어느 한 조항의 방법은,
제3 다이 패키지를 형성하는 단계 ― 제3 다이 패키지를 형성하는 단계는,
제3 패키지 기판을 제공하는 단계;
제3 다이를 제공하는 단계; 및
제3 다이를 제3 패키지 기판에 수직 방향으로 커플링하는 단계를 포함함 ―; 및
제3 패키지 기판을 제2 다이 패키지 내의 복수의 제2 수직 상호연결부들 중 하나 이상의 제2 수직 상호연결부들에 커플링하는 단계를 더 포함한다.
31. 조항 23 내지 조항 30의 방법에서,
제1 다이 패키지를 형성하는 단계는, 제1 다이를 제1 패키지 기판에 커플링하는 단계 전에, 제1 패키지 기판에 커플링되는 복수의 제1 수직 상호연결부들을 형성하는 단계를 포함하고; 그리고
제2 다이 패키지를 형성하는 단계는, 제2 다이를 제2 패키지 기판에 커플링하는 단계 전에, 제2 패키지 기판에 커플링되는 복수의 제2 수직 상호연결부들을 형성하는 단계를 포함한다.
32. 조항 23 내지 조항 30 중 어느 한 조항의 방법에서,
제1 다이 패키지를 형성하는 단계는, 제1 패키지 기판에 커플링되는 복수의 제1 수직 상호연결부들을 형성하는 단계 전에, 제1 다이를 제1 패키지 기판에 커플링하는 단계를 포함하고; 그리고
제2 다이 패키지를 형성하는 단계는, 제2 패키지 기판에 커플링되는 복수의 제2 수직 상호연결부들을 형성하는 단계 전에, 제2 다이를 제2 패키지 기판에 커플링하는 단계를 포함한다.
33. 조항 32의 방법에서,
제1 패키지 기판에 커플링되는 복수의 제1 수직 상호연결부들을 형성하는 단계는,
제1 패키지 기판 및 제1 다이 상에 제1 패키지 몰드를 형성하는 단계;
제1 다이에 인접한 제1 패키지 몰드 내에 제1 복수의 개구부들을 형성하기 위해 제1 패키지 몰드를 패터닝하는 단계;
제1 복수의 개구부들 내에 복수의 제1 수직 상호연결부들을 형성하는 단계; 및
제1 복수의 개구부들 내의 복수의 제1 수직 상호연결부들을 제1 패키지 기판에 커플링하는 단계를 포함하고, 그리고
제2 패키지 기판에 커플링되는 복수의 제2 수직 상호연결부들을 형성하는 단계는,
제2 패키지 기판 및 제2 다이 상에 제2 패키지 몰드를 형성하는 단계;
제2 다이에 인접한 제2 패키지 몰드 내에 제2 복수의 개구부들을 형성하기 위해 제2 패키지 몰드를 패터닝하는 단계;
제2 복수의 개구부들 내에 복수의 제2 수직 상호연결부들을 형성하는 단계; 및
제2 복수의 개구부들 내의 복수의 제2 수직 상호연결부들을 제2 패키지 기판에 커플링하는 단계를 포함한다.
34. 조항 23 내지 조항 30 중 어느 한 조항의 방법은,
제1 패키지 기판에 인접한 복수의 제1 금속 상호연결부들을 포함하는 제1 후면 금속화 층을 형성하는 단계; 및
제2 패키지 기판에 인접한 복수의 제2 금속 상호연결부들을 포함하는 제2 후면 금속화 층을 형성하는 단계를 더 포함하며,
복수의 제1 수직 상호연결부들을 형성하는 단계는, 제1 후면 금속화 층 내의 복수의 제1 금속 상호연결부들 중 제1 금속 상호연결부에 각각 커플링되는 복수의 제1 수직 상호연결부들을 형성하는 단계를 포함하고, 그리고
복수의 제2 수직 상호연결부들을 형성하는 단계는, 제2 후면 금속화 층 내의 복수의 제2 금속 상호연결부들 중 제2 금속 상호연결부에 각각 커플링되는 복수의 제2 수직 상호연결부들을 형성하는 단계를 포함한다.
35. 조항 34 또는 조항 35의 방법에서,
제1 다이를 커플링하는 단계는, 제1 다이의 제1 비활성측을 제1 후면 금속화 층에 수직 방향으로 커플링하는 단계를 포함하고; 그리고
제2 다이를 커플링하는 단계는, 제2 다이의 제2 비활성측을 제2 후면 금속화 층에 수직 방향으로 커플링하는 단계를 포함한다.
36. 조항 34 또는 조항 35의 방법에서,
제1 패키지 기판을 제공하는 단계는, 제1 다이의 제1 활성측에 인접한 복수의 제3 금속 상호연결부들을 포함하는 제1 전면 금속화 층을 형성하는 단계를 더 포함하고;
제1 다이를 제1 패키지 기판에 커플링하는 단계는, 제1 다이를 복수의 제3 금속 상호연결부들 중 하나 이상의 제3 금속 상호연결부들에 수직 방향으로 커플링하는 단계를 포함하고;
제2 패키지 기판을 제공하는 단계는, 제2 다이의 제2 활성측에 인접한 복수의 제4 금속 상호연결부들을 포함하는 제2 전면 금속화 층을 형성하는 단계를 더 포함하고, 그리고
제2 다이를 제2 패키지 기판에 커플링하는 단계는, 제2 다이를 복수의 제4 금속 상호연결부들 중 하나 이상의 제4 금속 상호연결부들에 수직 방향으로 커플링하는 단계를 포함하며,
복수의 제1 수직 상호연결부들을 복수의 제3 금속 상호연결부들 중 하나 이상의 다른 제3 금속 상호연결부들에 커플링하는 단계; 및
복수의 제2 수직 상호연결부들을 복수의 제4 금속 상호연결부들 중 하나 이상의 다른 제4 금속 상호연결부들에 커플링하는 단계를 더 포함한다.
37. 조항 23 내지 조항 30 중 어느 한 조항의 방법에서,
제1 패키지 기판을 제공하는 단계는, 복수의 제1 금속 상호연결부들을 포함하는 제1 전면 금속화 층을 형성하는 단계를 더 포함하고;
복수의 제1 수직 상호연결부들을 형성하는 단계는, 각각 제1 전면 금속화 층 내의 복수의 제1 금속 상호연결부들 중 제1 금속 상호연결부에 커플링되는 복수의 제1 수직 상호연결부들을 형성하는 단계를 포함하고;
제2 패키지 기판을 제공하는 단계는, 복수의 제2 금속 상호연결부들을 포함하는 제2 전면 금속화 층을 형성하는 단계를 더 포함하고;
복수의 제2 수직 상호연결부들을 형성하는 단계는, 각각 제2 전면 금속화 층 내의 복수의 제2 금속 상호연결부들 중 제2 금속 상호연결부에 커플링되는 복수의 제2 수직 상호연결부들을 형성하는 단계를 포함한다.
38. 조항 37의 방법에서,
제1 다이를 커플링하는 단계는, 제1 다이의 제1 활성측을 제1 전면 금속화 층에 수직 방향으로 커플링하는 단계를 포함하며; 그리고
제2 다이를 커플링하는 단계는, 제2 다이의 제2 활성측을 제2 전면 금속화 층에 수직 방향으로 커플링하는 단계를 포함한다.
39. 조항 37 또는 조항 38 중 어느 한 조항의 방법은,
제1 다이의 제1 비활성측에 인접한 복수의 제3 금속 상호연결부들을 포함하는 제1 후면 금속화 층을 형성하는 단계;
제1 다이를 복수의 제3 금속 상호연결부들 중 하나 이상의 제3 금속 상호연결부들에 수직 방향으로 커플링하는 단계;
제2 다이의 제2 비활성측에 인접한 복수의 제4 금속 상호연결부들을 포함하는 제2 후면 금속화 층을 형성하는 단계;
제2 다이를 복수의 제4 금속 상호연결부들 중 하나 이상의 제4 금속 상호연결부들에 수직 방향으로 커플링하는 단계를 더 포함하고,
복수의 제1 수직 상호연결부들을 복수의 제3 금속 상호연결부들 중 하나 이상의 다른 제3 금속 상호연결부들에 커플링하는 단계; 및
복수의 제2 수직 상호연결부들을 복수의 제4 금속 상호연결부들 중 하나 이상의 다른 제4 금속 상호연결부들에 커플링하는 단계를 더 포함한다.

Claims (39)

  1. 다중(멀티-) 다이 IC(integrated circuit) 패키지로서,
    제1 다이 패키지 및 수직 방향으로 상기 제1 다이 패키지에 인접한 제2 다이 패키지를 포함하며,
    상기 제1 다이 패키지는,
    제1 패키지 기판;
    상기 제1 패키지 기판에 커플링된 제1 다이; 및
    수평 방향으로 상기 제1 다이에 인접하여 배치된 복수의 제1 수직 상호연결부들 ― 상기 복수의 제1 수직 상호연결부들 각각은 상기 제1 패키지 기판에 커플링됨 ― 을 포함하고,
    상기 제2 다이 패키지는,
    제2 패키지 기판;
    상기 제2 패키지 기판에 커플링된 제2 다이; 및
    상기 수평 방향으로 상기 제2 다이에 인접하여 배치된 복수의 제2 수직 상호연결부들 ― 상기 복수의 제2 수직 상호연결부들 각각은 상기 제2 패키지 기판에 커플링됨 ― 을 포함하는,
    멀티-다이 IC 패키지.
  2. 제1 항에 있어서,
    상기 제1 다이를 관통하여 배치되고 상기 제2 다이를 관통하여 배치된 TSV(through-silicon via(vertical interconnect access))를 더 포함하지 않는,
    멀티-다이 IC 패키지.
  3. 제1 항에 있어서,
    상기 제1 다이가 상기 수직 방향으로 상기 제1 패키지 기판에 인접하고; 그리고
    상기 제2 다이가 상기 수직 방향으로 상기 제2 패키지 기판에 인접한,
    멀티-다이 IC 패키지.
  4. 제1 항에 있어서,
    상기 제1 패키지 기판은 하나 이상의 제1 기판 금속 상호연결부들을 포함하는 제1 기판 금속화 층을 포함하고, 상기 하나 이상의 제1 기판 금속 상호연결부들은, 상기 복수의 제1 수직 상호연결부들 중 제1 수직 상호연결부에 각각 커플링되고;
    상기 제1 다이는 하나 이상의 제1 다이 상호연결부들을 포함하고, 상기 하나 이상의 제1 다이 상호연결부들은, 상기 하나 이상의 제1 다이 상호연결부들을 상기 복수의 제1 수직 상호연결부들 중 하나 이상의 제1 수직 상호연결부들에 커플링하기 위해, 상기 하나 이상의 제1 기판 금속 상호연결부들 중 제1 기판 금속 상호연결부에 각각 커플링되고;
    상기 제2 패키지 기판은 하나 이상의 제2 기판 금속 상호연결부들을 포함하는 제2 기판 금속화 층을 포함하고, 상기 하나 이상의 제2 기판 금속 상호연결부들은 상기 복수의 제2 수직 상호연결부들 중 제2 수직 상호연결부에 각각 커플링되고; 그리고
    상기 제2 다이는 하나 이상의 제2 다이 상호연결부들을 포함하고, 상기 하나 이상의 제2 다이 상호연결부들은, 상기 하나 이상의 제2 다이 상호연결부들을 상기 복수의 제2 수직 상호연결부들 중 하나 이상의 제2 수직 상호연결부들에 커플링하기 위해, 상기 하나 이상의 제2 기판 금속 상호연결부들 중 제2 기판 금속 상호연결부에 각각 커플링되는,
    멀티-다이 IC 패키지.
  5. 제4 항에 있어서,
    상기 제1 기판 금속화 층은, 하나 이상의 제1 RDL(redistributed layer) 상호연결부들을 포함하는 상기 하나 이상의 제1 기판 금속 상호연결부들을 포함하는 제1 기판 RDL을 포함하고; 그리고
    상기 제2 기판 금속화 층은, 하나 이상의 제2 RDL 상호연결부들을 포함하는 상기 하나 이상의 제2 기판 금속 상호연결부들을 포함하는 제2 기판 RDL을 포함하는,
    멀티-다이 IC 패키지.
  6. 제1 항에 있어서,
    상기 제1 다이 패키지는 상기 제1 다이에 인접하여 배치된 제1 인터포저 기판을 더 포함하고, 상기 제1 다이는 상기 수직 방향으로 상기 제1 인터포저 기판과 상기 제1 패키지 기판 사이에 배치되며; 그리고
    상기 복수의 제1 수직 상호연결부들 각각은 상기 제1 인터포저 기판에 커플링되는,
    멀티-다이 IC 패키지.
  7. 제6 항에 있어서,
    상기 제1 다이는 추가로 상기 제1 인터포저 기판에 커플링되는,
    멀티-다이 IC 패키지.
  8. 제6 항에 있어서,
    상기 제2 다이 패키지는 상기 제2 다이에 인접하여 배치된 제2 인터포저 기판을 더 포함하고, 상기 제2 다이는 상기 수직 방향으로 상기 제2 인터포저 기판과 상기 제2 패키지 기판 사이에 배치되며; 그리고
    상기 복수의 제2 수직 상호연결부들 각각은 상기 제2 인터포저 기판에 커플링되는,
    멀티-다이 IC 패키지.
  9. 제8 항에 있어서,
    상기 제2 다이는 추가로 상기 제2 인터포저 기판에 커플링되는,
    멀티-다이 IC 패키지.
  10. 제6 항에 있어서,
    상기 제1 패키지 기판은 하나 이상의 제1 기판 금속 상호연결부들을 포함하는 제1 기판 금속화 층을 포함하고, 상기 하나 이상의 제1 기판 금속 상호연결부들은 상기 복수의 제1 수직 상호연결부들 중 제1 수직 상호연결부에 각각 커플링되고; 그리고
    상기 제1 인터포저 기판은 하나 이상의 제1 인터포저 금속 상호연결부들을 포함하는 제1 인터포저 금속화 층을 포함하고, 상기 하나 이상의 제1 인터포저 금속 상호연결부들은, 상기 하나 이상의 제1 인터포저 금속 상호연결부들 중 각각의 제1 인터포저 금속 상호연결부를 상기 하나 이상의 제1 기판 금속 상호연결부들 중 각각의 제1 기판 금속 상호연결부에 커플링하기 위해, 상기 복수의 제1 수직 상호연결부들 중 상기 제1 수직 상호연결부에 각각 커플링되는,
    멀티-다이 IC 패키지.
  11. 제8 항에 있어서,
    상기 제1 패키지 기판은 하나 이상의 제1 기판 금속 상호연결부들을 포함하는 제1 기판 금속화 층을 포함하고, 상기 하나 이상의 제1 기판 금속 상호연결부들은, 상기 복수의 제1 수직 상호연결부들 중 제1 수직 상호연결부에 각각 커플링되고;
    상기 제1 인터포저 기판은 하나 이상의 제1 인터포저 금속 상호연결부들을 포함하는 제1 인터포저 금속화 층을 포함하고, 상기 하나 이상의 제1 인터포저 금속 상호연결부들은, 상기 하나 이상의 제1 인터포저 금속 상호연결부들 중 각각의 제1 인터포저 금속 상호연결부를 상기 하나 이상의 제1 기판 금속 상호연결부들 중 각각의 제1 기판 금속 상호연결부에 커플링하기 위해, 상기 복수의 제1 수직 상호연결부들 중 상기 제1 수직 상호연결부에 각각 커플링되고;
    상기 제2 패키지 기판은 하나 이상의 제2 기판 금속 상호연결부들을 포함하는 제2 기판 금속화 층을 포함하고, 상기 하나 이상의 제2 기판 금속 상호연결부들은, 상기 복수의 제2 수직 상호연결부들 중 제2 수직 상호연결부에 각각 커플링되고; 그리고
    상기 제2 인터포저 기판은 하나 이상의 제2 인터포저 금속 상호연결부들을 포함하는 제2 인터포저 금속화 층을 포함하고, 상기 하나 이상의 제2 인터포저 금속 상호연결부들은, 상기 하나 이상의 제2 인터포저 금속 상호연결부들 중 각각의 제2 인터포저 금속 상호연결부를 상기 하나 이상의 제2 기판 금속 상호연결부들 중 각각의 제2 기판 금속 상호연결부에 커플링하기 위해, 상기 복수의 제2 수직 상호연결부들 중 제2 수직 상호연결부에 각각 커플링되는,
    멀티-다이 IC 패키지.
  12. 제1 항에 있어서,
    상기 제1 다이 패키지 및 상기 제2 다이 패키지에 커플링된 복수의 상호연결부 범프들을 더 포함하고;
    상기 복수의 상호연결부 범프들 각각은 상기 제1 다이 패키지 내의 상기 복수의 제1 수직 상호연결부들 중 제1 수직 상호연결부를 상기 제2 다이 패키지 내의 상기 복수의 제1 수직 상호연결부들 중 제2 수직 상호연결부에 커플링하는,
    멀티-다이 IC 패키지.
  13. 제12 항에 있어서,
    상기 제1 다이 패키지와 상기 제2 다이 패키지 사이에 형성된 캐비티를 더 포함하고,
    상기 복수의 상호연결부 범프들이 상기 캐비티에 배치되는,
    멀티-다이 IC 패키지.
  14. 제13 항에 있어서,
    상기 캐비티에 배치되는 열 전도성 물질을 더 포함하는,
    멀티-다이 IC 패키지.
  15. 제1 항에 있어서,
    상기 제1 다이는 상기 제1 패키지 기판에 인접한 제1 활성측을 포함하고;
    상기 제2 다이는 상기 제2 패키지 기판에 인접한 제2 활성측을 포함하고;
    상기 제1 다이는 제1 비활성측을 더 포함하며; 그리고
    상기 제2 다이는 상기 제1 비활성측에 인접한 제2 비활성측을 더 포함하는,
    멀티-다이 IC 패키지.
  16. 제1 항에 있어서,
    상기 제1 다이는 상기 제1 패키지 기판에 인접한 제1 활성측을 포함하고;
    상기 제2 다이는 상기 제2 패키지 기판에 인접한 제2 비활성측을 포함하고;
    상기 제1 다이는 제1 비활성측을 더 포함하며; 그리고
    상기 제2 다이는 상기 제1 비활성측에 인접한 제2 활성측을 더 포함하는,
    멀티-다이 IC 패키지.
  17. 제1 항에 있어서,
    상기 제1 다이는 상기 제1 패키지 기판에 인접한 제1 비활성측을 포함하고;
    상기 제2 다이는 상기 제2 패키지 기판에 인접한 제2 활성측을 포함하고;
    상기 제2 다이는 제2 비활성측을 더 포함하며; 그리고
    상기 제1 다이는 상기 제2 비활성측에 인접한 제2 활성측을 더 포함하는,
    멀티-다이 IC 패키지.
  18. 제1 항에 있어서,
    상기 수직 방향으로 상기 제2 다이 패키지에 인접한 제3 다이 패키지를 더 포함하며,
    상기 제3 다이 패키지는,
    상기 제2 다이 패키지에 커플링된 제3 패키지 기판; 및
    상기 수직 방향으로 상기 제3 패키지 기판에 인접한 제3 다이를 포함하고, 상기 제3 다이는 상기 제3 패키지 기판에 커플링되는,
    멀티-다이 IC 패키지.
  19. 제18 항에 있어서,
    상기 제2 패키지 기판은 하나 이상의 제2 기판 금속 상호연결부들을 포함하는 제2 기판 금속화 층을 포함하고, 상기 하나 이상의 제2 기판 금속 상호연결부들은 상기 복수의 제2 수직 상호연결부들 중 제2 수직 상호연결부에 각각 커플링되고; 그리고
    상기 제3 패키지 기판은 하나 이상의 제3 기판 금속 상호연결부들을 포함하는 제3 기판 금속화 층을 포함하고, 상기 하나 이상의 제3 기판 금속 상호연결부들은, 상기 하나 이상의 제3 기판 금속 상호연결부들을 상기 복수의 제2 수직 상호연결부들 중 하나 이상에 커플링하기 위해, 상기 하나 이상의 제2 기판 금속 상호연결부들 중 제2 기판 금속 상호연결부에 각각 커플링되는,
    멀티-다이 IC 패키지.
  20. 제1 항에 있어서,
    상기 복수의 제1 수직 상호연결부들은 복수의 제1 금속 필러들을 포함하며; 그리고
    상기 복수의 제2 수직 상호연결부들은 복수의 제2 금속 필러들을 포함하는,
    멀티-다이 IC 패키지.
  21. 제1 항에 있어서,
    상기 제1 다이 패키지는 제1 몰딩 물질을 포함하고 ― 상기 제1 다이는 상기 제1 몰딩 물질에 배치되고, 그리고 상기 복수의 제1 수직 상호연결부들은 상기 제1 몰딩 물질에 배치된 복수의 제1 TMV(through-mold via(vertical interconnect access))들을 포함함 ―; 그리고
    상기 제2 다이 패키지는 제2 몰딩 물질을 포함하며, 상기 제2 다이는 상기 제2 몰딩 물질에 배치되고, 그리고 상기 복수의 제2 수직 상호연결부들은 상기 제2 몰딩 물질에 배치된 복수의 제2 TMV들을 포함하는,
    멀티-다이 IC 패키지.
  22. 제1 항에 있어서,
    셋톱박스; 엔터테인먼트 유닛; 내비게이션 디바이스; 통신 디바이스; 고정 위치 데이터 유닛; 이동 위치 데이터 유닛; GPS(global positioning system) 디바이스; 이동 전화; 휴대 전화; 스마트폰; SIP(session initiation protocol) 전화; 태블릿; 패블릿; 서버; 컴퓨터; 휴대용 컴퓨터; 모바일 컴퓨팅 디바이스; 웨어러블 컴퓨팅 디바이스; 데스크톱 컴퓨터; PDA(personal digital assistant); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 음악 플레이어; 디지털 음악 플레이어; 휴대용 음악 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; DVD(digital video disc) 플레이어; 휴대용 디지털 비디오 플레이어; 자동차; 차량 구성요소; 항공 전자 시스템들; 드론; 및 멀티콥터로 구성된 그룹으로부터 선택된 디바이스에 통합되는,
    멀티-다이 IC 패키지.
  23. 다중(멀티-) 다이 IC(integrated circuit) 패키지의 제조 방법으로서,
    제1 다이 패키지를 형성하는 단계;
    제2 다이 패키지를 형성하는 단계; 및
    상기 제2 다이 패키지를 상기 제1 다이 패키지에 수직 방향으로 커플링하는 단계를 포함하며,
    상기 제1 다이 패키지를 형성하는 단계는,
    제1 패키지 기판을 제공하는 단계;
    제1 다이를 제공하는 단계;
    상기 제1 다이를 상기 제1 패키지 기판에 상기 수직 방향으로 커플링하는 단계; 및
    상기 제1 패키지 기판에 커플링되고 수평 방향으로 상기 제1 다이에 인접하여 배치된 복수의 제1 수직 상호연결부들을 형성하는 단계를 포함하고,
    상기 제2 다이 패키지를 형성하는 단계는,
    제2 패키지 기판을 제공하는 단계;
    제2 다이를 제공하는 단계;
    상기 제2 다이를 상기 제2 패키지 기판에 상기 수직 방향으로 커플링하는 단계; 및
    상기 제2 패키지 기판에 커플링되고 상기 수평 방향으로 상기 제2 다이에 인접하여 배치된 복수의 제2 수직 상호연결부들을 형성하는 단계를 포함하는,
    멀티-다이 IC 패키지의 제조 방법.
  24. 제23 항에 있어서,
    상기 제1 다이를 관통하여 TSV(through-silicon via(vertical interconnect access))를 형성하지 않는 단계; 및
    상기 제2 다이를 관통하여 TSV를 형성하지 않는 단계를 더 포함하는,
    멀티-다이 IC 패키지의 제조 방법.
  25. 제23 항에 있어서,
    상기 제1 다이 패키지를 형성하는 단계는,
    제1 인터포저 기판을 제공하는 단계;
    상기 제1 다이를 제1 인터포저에 커플링하는 단계 ― 상기 제1 다이는 상기 수직 방향으로 상기 제1 인터포저 기판과 상기 제1 패키지 기판 사이에 커플링됨 ―; 및
    상기 복수의 제1 수직 상호연결부들 각각을 상기 제1 인터포저 기판에 커플링하는 단계를 더 포함하는,
    멀티-다이 IC 패키지의 제조 방법.
  26. 제25 항에 있어서,
    제2 다이 패키지를 형성하는 단계는,
    제2 인터포저 기판을 제공하는 단계;
    상기 제2 인터포저 기판을 상기 제2 다이에 커플링하는 단계 ― 상기 제2 다이는 상기 수직 방향으로 상기 제2 인터포저 기판과 상기 제2 패키지 기판 사이에 배치됨 ―; 및
    상기 복수의 제2 수직 상호연결부들 각각을 상기 제2 인터포저 기판에 커플링하는 단계를 더 포함하는,
    멀티-다이 IC 패키지의 제조 방법.
  27. 제23 항에 있어서,
    상기 제2 다이 패키지를 상기 제1 다이 패키지에 수직 방향으로 커플링하는 단계는,
    상기 제1 다이 패키지를 복수의 상호연결부 범프들에 커플링하는 단계; 및
    상기 복수의 상호연결부 범프들이 상기 수직 방향으로 상기 제1 다이 패키지와 상기 제2 다이 패키지 사이에 배치되도록, 상기 제2 다이 패키지를 상기 복수의 상호연결부 범프들에 커플링하는 단계를 포함하는,
    멀티-다이 IC 패키지의 제조 방법.
  28. 제27 항에 있어서,
    상기 제1 다이 패키지 및 상기 제2 다이 패키지를 상기 복수의 상호연결부 범프들에 커플링하는 단계는 상기 제1 다이 패키지와 상기 제2 다이 패키지 사이에 캐비티를 형성하고, 상기 복수의 상호연결부 범프들이 상기 캐비티에 배치되는,
    멀티-다이 IC 패키지의 제조 방법.
  29. 제28 항에 있어서,
    상기 캐비티에 배치되는 열 전도성 물질을 배치하는 단계를 더 포함하는,
    멀티-다이 IC 패키지의 제조 방법.
  30. 제23 항에 있어서,
    제3 다이 패키지를 형성하는 단계 ― 상기 제3 다이 패키지를 형성하는 단계는,
    제3 패키지 기판을 제공하는 단계;
    제3 다이를 제공하는 단계; 및
    상기 제3 다이를 상기 제3 패키지 기판에 상기 수직 방향으로 커플링하는 단계를 포함함 ― ; 및
    상기 제3 패키지 기판을 상기 제2 다이 패키지 내의 상기 복수의 제2 수직 상호연결부들 중 하나 이상의 제2 수직 상호연결부들에 커플링하는 단계를 더 포함하는,
    멀티-다이 IC 패키지의 제조 방법.
  31. 제23 항에 있어서,
    상기 제1 다이 패키지를 형성하는 단계는, 상기 제1 다이를 상기 제1 패키지 기판에 커플링하는 단계 전에, 상기 제1 패키지 기판에 커플링되는 상기 복수의 제1 수직 상호연결부들을 형성하는 단계를 포함하고; 그리고
    상기 제2 다이 패키지를 형성하는 단계는, 상기 제2 다이를 상기 제2 패키지 기판에 커플링하는 단계 전에, 상기 제2 패키지 기판에 커플링되는 상기 복수의 제2 수직 상호연결부들을 형성하는 단계를 포함하는,
    멀티-다이 IC 패키지의 제조 방법.
  32. 제23 항에 있어서,
    상기 제1 다이 패키지를 형성하는 단계는, 상기 제1 패키지 기판에 커플링되는 상기 복수의 제1 수직 상호연결부들을 형성하는 단계 전에, 상기 제1 다이를 상기 제1 패키지 기판에 커플링하는 단계를 포함하고; 그리고
    상기 제2 다이 패키지를 형성하는 단계는, 상기 제2 패키지 기판에 커플링되는 상기 복수의 제2 수직 상호연결부들을 형성하는 단계 전에, 상기 제2 다이를 상기 제2 패키지 기판에 커플링하는 단계를 포함하는,
    멀티-다이 IC 패키지의 제조 방법.
  33. 제32 항에 있어서,
    상기 제1 패키지 기판에 커플링되는 상기 복수의 제1 수직 상호연결부들을 형성하는 단계는,
    상기 제1 패키지 기판 및 상기 제1 다이 상에 제1 패키지 몰드를 형성하는 단계;
    상기 제1 다이에 인접한 상기 제1 패키지 몰드 내에 제1 복수의 개구부들을 형성하기 위해 상기 제1 패키지 몰드를 패터닝하는 단계;
    상기 제1 복수의 개구부들 내에 상기 복수의 제1 수직 상호연결부들을 형성하는 단계; 및
    상기 제1 복수의 개구부들 내의 상기 복수의 제1 수직 상호연결부들을 상기 제1 패키지 기판에 커플링하는 단계를 포함하고, 그리고
    상기 제2 패키지 기판에 커플링되는 상기 복수의 제2 수직 상호연결부들을 형성하는 단계는,
    상기 제2 패키지 기판 및 상기 제2 다이 상에 제2 패키지 몰드를 형성하는 단계;
    상기 제2 다이에 인접한 상기 제2 패키지 몰드 내에 제2 복수의 개구부들을 형성하기 위해 상기 제2 패키지 몰드를 패터닝하는 단계;
    상기 제2 복수의 개구부들 내에 상기 복수의 제2 수직 상호연결부들을 형성하는 단계; 및
    상기 제2 복수의 개구부들 내의 상기 복수의 제2 수직 상호연결부들을 상기 제2 패키지 기판에 커플링하는 단계를 포함하는,
    멀티-다이 IC 패키지의 제조 방법.
  34. 제23 항에 있어서,
    상기 제1 패키지 기판에 인접한 복수의 제1 금속 상호연결부들을 포함하는 제1 후면 금속화 층을 형성하는 단계; 및
    상기 제2 패키지 기판에 인접한 복수의 제2 금속 상호연결부들을 포함하는 제2 후면 금속화 층을 형성하는 단계를 더 포함하며,
    상기 복수의 제1 수직 상호연결부들을 형성하는 단계는, 상기 제1 후면 금속화 층 내의 상기 복수의 제1 금속 상호연결부들 중 제1 금속 상호연결부에 각각 커플링되는 상기 복수의 제1 수직 상호연결부들을 형성하는 단계를 포함하고, 그리고
    상기 복수의 제2 수직 상호연결부들을 형성하는 단계는, 상기 제2 후면 금속화 층 내의 상기 복수의 제2 금속 상호연결부들 중 제2 금속 상호연결부에 각각 커플링되는 상기 복수의 제2 수직 상호연결부들을 형성하는 단계를 포함하는,
    멀티-다이 IC 패키지의 제조 방법.
  35. 제34 항에 있어서,
    상기 제1 다이를 커플링하는 단계는, 상기 제1 다이의 제1 비활성측을 상기 제1 후면 금속화 층에 상기 수직 방향으로 커플링하는 단계를 포함하고; 그리고
    상기 제2 다이를 커플링하는 단계는, 상기 제2 다이의 제2 비활성측을 상기 제2 후면 금속화 층에 상기 수직 방향으로 커플링하는 단계를 포함하는,
    멀티-다이 IC 패키지의 제조 방법.
  36. 제34 항에 있어서,
    상기 제1 패키지 기판을 제공하는 단계는, 상기 제1 다이의 제1 활성측에 인접한 복수의 제3 금속 상호연결부들을 포함하는 제1 전면 금속화 층을 형성하는 단계를 더 포함하고;
    상기 제1 다이를 상기 제1 패키지 기판에 커플링하는 단계는, 상기 제1 다이를 상기 복수의 제3 금속 상호연결부들 중 하나 이상의 제3 금속 상호연결부들에 상기 수직 방향으로 커플링하는 단계를 포함하고;
    상기 제2 패키지 기판을 제공하는 단계는, 상기 제2 다이의 제2 활성측에 인접한 복수의 제4 금속 상호연결부들을 포함하는 제2 전면 금속화 층을 형성하는 단계를 더 포함하고, 그리고
    상기 제2 다이를 상기 제2 패키지 기판에 커플링하는 단계는, 상기 제2 다이를 상기 복수의 제4 금속 상호연결부들 중 하나 이상의 제4 금속 상호연결부들에 상기 수직 방향으로 커플링하는 단계를 포함하며,
    상기 복수의 제1 수직 상호연결부들을 상기 복수의 제3 금속 상호연결부들 중 하나 이상의 다른 제3 금속 상호연결부들에 커플링하는 단계; 및
    상기 복수의 제2 수직 상호연결부들을 상기 복수의 제4 금속 상호연결부들 중 하나 이상의 다른 제4 금속 상호연결부들에 커플링하는 단계를 더 포함하는,
    멀티-다이 IC 패키지의 제조 방법.
  37. 제23 항에 있어서,
    상기 제1 패키지 기판을 제공하는 단계는, 복수의 제1 금속 상호연결부들을 포함하는 제1 전면 금속화 층을 형성하는 단계를 더 포함하고;
    상기 복수의 제1 수직 상호연결부들을 형성하는 단계는, 각각 상기 제1 전면 금속화 층 내의 상기 복수의 제1 금속 상호연결부들 중 제1 금속 상호연결부에 커플링되는 복수의 제1 수직 상호연결부들을 형성하는 단계를 포함하고;
    상기 제2 패키지 기판을 제공하는 단계는, 복수의 제2 금속 상호연결부들을 포함하는 제2 전면 금속화 층을 형성하는 단계를 더 포함하고;
    상기 복수의 제2 수직 상호연결부들을 형성하는 단계는, 각각 상기 제2 전면 금속화 층 내의 상기 복수의 제2 금속 상호연결부들 중 제2 금속 상호연결부에 커플링되는 복수의 제2 수직 상호연결부들을 형성하는 단계를 포함하는,
    멀티-다이 IC 패키지의 제조 방법.
  38. 제37 항에 있어서,
    상기 제1 다이를 커플링하는 단계는, 상기 제1 다이의 제1 활성측을 상기 제1 전면 금속화 층에 상기 수직 방향으로 커플링하는 단계를 포함하며; 그리고
    상기 제2 다이를 커플링하는 단계는, 상기 제2 다이의 제2 활성측을 상기 제2 전면 금속화 층에 상기 수직 방향으로 커플링하는 단계를 포함하는,
    멀티-다이 IC 패키지의 제조 방법.
  39. 제37 항에 있어서,
    상기 제1 다이의 제1 비활성측에 인접한 복수의 제3 금속 상호연결부들을 포함하는 제1 후면 금속화 층을 형성하는 단계;
    상기 제1 다이를 상기 복수의 제3 금속 상호연결부들 중 하나 이상의 제3 금속 상호연결부들에 상기 수직 방향으로 커플링하는 단계;
    상기 제2 다이의 제2 비활성측에 인접한 복수의 제4 금속 상호연결부들을 포함하는 제2 후면 금속화 층을 형성하는 단계;
    상기 제2 다이를 상기 복수의 제4 금속 상호연결부들 중 하나 이상의 제4 금속 상호연결부들에 상기 수직 방향으로 커플링하는 단계를 더 포함하고,
    상기 복수의 제1 수직 상호연결부들을 상기 복수의 제3 금속 상호연결부들 중 하나 이상의 다른 제3 금속 상호연결부들에 커플링하는 단계; 및
    상기 복수의 제2 수직 상호연결부들을 상기 복수의 제4 금속 상호연결부들 중 하나 이상의 다른 제4 금속 상호연결부들에 커플링하는 단계를 더 포함하는,
    멀티-다이 IC 패키지의 제조 방법.
KR1020247009118A 2021-09-24 2022-08-24 더 높은 연결 밀도를 지원하기 위한 멀티-다이 집적 회로 패키지들 및 관련 제조 방법들 KR20240069727A (ko)

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