TW202316621A - 縱向堆疊芯片、積體電路裝置、板卡及其製程方法 - Google Patents

縱向堆疊芯片、積體電路裝置、板卡及其製程方法 Download PDF

Info

Publication number
TW202316621A
TW202316621A TW110147275A TW110147275A TW202316621A TW 202316621 A TW202316621 A TW 202316621A TW 110147275 A TW110147275 A TW 110147275A TW 110147275 A TW110147275 A TW 110147275A TW 202316621 A TW202316621 A TW 202316621A
Authority
TW
Taiwan
Prior art keywords
die
memory
die group
group
area
Prior art date
Application number
TW110147275A
Other languages
English (en)
Inventor
發明人放棄姓名表示權
Original Assignee
大陸商安徽寒武紀信息科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商安徽寒武紀信息科技有限公司 filed Critical 大陸商安徽寒武紀信息科技有限公司
Publication of TW202316621A publication Critical patent/TW202316621A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Credit Cards Or The Like (AREA)

Abstract

本發明涉及縱向堆疊芯片、積體電路裝置、板卡及其制程方法，其中本發明的計算裝置包括在積體電路裝置中，該積體電路裝置包括通用互聯接口和其他處理裝置。計算裝置與其他處理裝置進行交互，共同完成用戶指定的計算操作。積體電路裝置還可以包括存儲裝置，存儲裝置分別與計算裝置和其他處理裝置連接，用於計算裝置和其他處理裝置的數據存儲。

Description

縱向堆疊芯片、積體電路裝置、板卡及其製程方法
本發明一般地涉及半導體領域。更具體地，本發明涉及縱向堆疊芯片、積體電路裝置、板卡及其制程方法。
自從大數據時代來臨，結合人工智慧技術的系統級芯片需要應對越來越複雜環境，迫使系統級芯片開發出更多的功能，目前芯片設計已逼近最大光罩尺寸。因此，開發人員試著將系統級芯片劃分為多芯片模塊，模塊與模塊間需要以超短（ultra-short）和極短（extra-short）距離連結，以實現晶粒（die）間的高速數據傳遞。除了儘量擴展帶寬外，晶粒對晶粒（die-to-die，D2D）的連接更是一種極低延遲和極低功耗的解決方案。
晶粒對晶粒接口是一個功能塊，會佔據晶粒一小片面積，用以提供裝配在同一封裝中的兩個模塊或兩晶粒間的數據接口。晶粒對晶粒接口利用非常短的通道連接封裝內的模塊或晶粒，其傳輸速率和帶寬超過傳統芯片對芯片接口。
在現有技術中，兩個用晶粒對晶粒接口相連的模塊或晶粒通常會並排擺放，且兩個模塊或晶粒的晶粒對晶粒接口相鄰，兩個晶粒對晶粒接口通過下方的中介層（interposer layer）實現電性連接。雖然晶粒對晶粒接口的傳輸速率和帶寬表現優異，但經由下方的中介層傳輸數據時，其傳輸路徑高達毫米級。傳輸路徑太長會造成訊號的衰減和速率的降低，仍無法滿足高強度運算所需的要求。
因此，一種縮短晶粒間傳輸距離的技術方案是迫切需要的。
有鑑於此，吾等發明人乃潛心進一步研究，並著手進行研發及改良，期以一較佳發明以解決上述問題，且在經過不斷試驗及修改後而有本發明之問世。
為了至少部分地解決背景技術中提到的技術問題，本發明的方案提供了一種縱向堆疊芯片、積體電路裝置、板卡及其制程方法。
在一個方面中，本發明揭露一種縱向堆疊芯片，包括第一晶粒組及第二晶粒組。第一晶粒組包括採用面對面制程的第一晶粒和第二晶粒，第二晶粒組包括採用面對面制程的第一晶粒和第二晶粒，第一晶粒組和第二晶粒組採用背對背制程。
在另一個方面，本發明揭露一種積體電路裝置，包括前述的縱向堆疊芯片；還揭露一種板卡，包括前述的積體電路裝置。
在另一個方面，本發明揭露一種縱向堆疊芯片的方法，縱向堆疊芯片包括第一晶粒組及第二晶粒組。其方法包括：面對面貼合第一晶粒組中的第一晶粒和第二晶粒；面對面貼合第二晶粒組中的第一晶粒和第二晶粒；以及背對背貼合第一晶粒組和第二晶粒組。
本發明採用面對面貼合同一個晶粒組的晶粒，而採用背對背貼合相鄰的晶粒組，使得同一晶粒組內晶粒間的傳輸路徑大大縮短了，有助於提高晶粒組內的傳輸效率。
關於吾等發明人之技術手段，茲舉數種較佳實施例配合圖式於下文進行詳細說明，俾供  鈞上深入瞭解並認同本發明。
下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例是本發明一部分實施例，而不是全部的實施例。基於本發明中的實施例，本發明所屬技術領域中具有通常知識者在沒有做出進步性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。
應當理解，本發明的申請專利範圍、說明書及附圖中的術語“第一”、“第二”、“第三”和“第四”等是用於區別不同對象，而不是用於描述特定順序。本發明的說明書和申請專利範圍中使用的術語“包括”和“包含”指示所描述特徵、整體、步驟、操作、元素和/或組件的存在，但並不排除一個或多個其它特徵、整體、步驟、操作、元素、組件和/或其集合的存在或添加。
還應當理解，在此本發明說明書中所使用的術語僅僅是出於描述特定實施例的目的，而並不意在限定本發明。如在本發明說明書和申請專利範圍中所使用的那樣，除非上下文清楚地指明其它情況，否則單數形式的“一”、“一個”及“該”意在包括複數形式。還應當進一步理解，在本發明說明書和申請專利範圍中使用的術語“和/或”是指相關聯列出的項中的一個或多個的任何組合以及所有可能組合，並且包括這些組合。
如在本說明書和申請專利範圍中所使用的那樣，術語“如果”可以依據上下文被解釋為“當... 時”或“一旦”或“響應於確定”或“響應於檢測到”。
下面結合附圖來詳細描述本發明的具體實施方式。
晶粒對晶粒接口就如同任何其他芯片對芯片接口一樣，在兩個晶粒間建立的數據鏈接渠道。晶粒對晶粒接口邏輯上分為物理層、鏈路層和事務層，並提供一種標準化的平行接口，連接到內部互連結構。
圖1示出一種包括晶粒對晶粒接口的封裝結構的佈局俯視圖，此封裝結構的佈局是位於晶片的模塑料（molding compound）區10，模塑料區10包括系統區域及存儲區域，此示例性的系統區域位於模塑料區10的中央，用以放置2個片上系統101，存儲區域分別位於系統區域的兩側，用以放置8個片外內存102。
系統區域還設有晶粒對晶粒區103、物理區104及輸入輸出區105。晶粒對晶粒區103生成有收發電路，用以在兩個片上系統101間進行數據分享；物理區104生成有物理訪問電路，用以訪問片外內存102；輸入輸出區105生成有輸入輸出電路，用以作為片上系統101對外聯繫的接口。
系統區域還放置了內存106，作為片上系統101的暫存空間，其容量小於片外內存102，但數據傳輸速率卻高於片外內存102。
圖2示出圖1的封裝結構沿著虛線方向的剖面圖。如圖所示，系統區域分為上下2層，上層為片上系統101，下層為晶粒對晶粒區103的收發電路、內存106及輸入輸出區105的輸入輸出電路。封裝結構還包括中介層201及基板202，中介層201設置於基板202上。當2個片上系統101進行數據傳輸時，其路徑為發送端片上系統101à發送端晶粒對晶粒區103的收發電路à中介層201à接收端晶粒對晶粒區103的收發電路à接收端片上系統101，以此實現晶粒對晶粒端口的低延遲和低功耗的技術功效。
圖3示出本發明實施例的一種板卡30的結構示意圖。如圖1所示，板卡30包括芯片301，其是一種系統級芯片，集成有一個或多個組合處理裝置，組合處理裝置是一種人工智慧運算單元，用以支持各類深度學習和機器學習算法，滿足計算機視覺、語音、自然語言處理、數據挖掘等領域複雜場景下的智能處理需求。特別是深度學習技術大量應用在雲端智能領域，雲端智能應用的一個顯著特點是輸入數據量大，對平臺的存儲能力和計算能力有很高的要求，此實施例的板卡30適用在雲端智能應用，具有龐大的片外存儲、片上存儲和強大的計算能力。
芯片301通過對外接口裝置302與外部設備303相連接。外部設備303例如是伺服器、計算機、攝像頭、顯示器、滑鼠、鍵盤、網卡或wifi接口等。待處理的數據可以由外部設備303通過對外接口裝置302傳遞至芯片301。芯片301的計算結果可以經由對外接口裝置302傳送回外部設備303。根據不同的應用場景，對外接口裝置302可以具有不同的接口形式，例如PCIe接口等。
更詳細來說，芯片301包括計算裝置和處理裝置。計算裝置配置成執行用戶指定的操作，主要實現為單核智能處理器或者多核智能處理器，用以執行深度學習或機器學習的計算。處理裝置作為通用的處理裝置，執行包括但不限於數據搬運、對計算裝置的開啟和/或停止等基本控制。根據實現方式的不同，處理裝置可以是中央處理器（central processing unit，CPU）、圖形處理器（graphics processing unit，GPU）或其他通用和/或專用處理器中的一種或多種類型的處理器，這些處理器包括但不限於數字信號處理器（digital signal processor，DSP）、專用積體電路（application specific integrated circuit，ASIC）、現場可編程門陣列（field-programmable gate array，FPGA）或者其他可編程邏輯器件、分立門或者電晶體邏輯器件、分立硬件組件等，並且其數目可以根據實際需要來確定。如前所述，僅就此實施例的計算裝置而言，其可以視為具有單核結構或者同構多核結構。然而，當將計算裝置和處理裝置整合共同考慮時，二者視為形成異構多核結構。
板卡30還包括用於存儲數據的存儲器件304，其包括一個或多個存儲單元305。存儲器件304通過總線與控制器件306和芯片301進行連接和數據傳輸。板卡30中的控制器件306配置用於對芯片301的狀態進行調控。為此，在一個應用場景中，控制器件306可以包括單片機（Micro Controller Unit，MCU）。
圖4示出板卡30中的組合處理裝置的結構。組合處理裝置40包括計算裝置401、接口裝置402、處理裝置403和片外內存404。
計算裝置401配置成執行用戶指定的操作，主要實現為單核智能處理器或者多核智能處理器，用以執行深度學習或機器學習的計算，其可以通過接口裝置402與處理裝置403進行交互，以共同完成用戶指定的操作。
接口裝置402連接至總線，用以與其他裝置相連接，例如圖3的控制器件306、對外接口裝置302等。
處理裝置403作為通用的處理裝置，執行包括但不限於數據搬運、對計算裝置401的開啟和/或停止等基本控制。根據實現方式的不同，處理裝置403可以是中央處理器、圖形處理器或其他通用和/或專用處理器中的一種或多種類型的處理器，這些處理器包括但不限於數字信號處理器、專用積體電路、現場可編程門陣列或者其他可編程邏輯器件、分立門或者電晶體邏輯器件、分立硬件組件等，並且其數目可以根據實際需要來確定。如前所述，僅就此實施例的計算裝置401而言，其可以視為具有單核結構或者同構多核結構。然而，當將計算裝置401和處理裝置403整合共同考慮時，二者視為形成異構多核結構。
片外內存404用以存儲待處理的數據，為DDR內存，大小通常為16G或更大，用於保存計算裝置401和/或處理裝置403的數據。
圖5示出本發明的實施例的縱向堆疊的示意圖。此實施例是一種多核芯片，包括第一晶粒組和第二晶粒組，其中第一晶粒組包括第一核層51及第一內存層52，第二晶粒組包括第二核層53及第二內存層54，實際上第一核層51、第一內存層52、第二核層53及第二內存層54依序縱向堆疊在一塊，圖5中的各層視覺上為上下分離僅為了方便說明而以此方式展示。
第一核層51實現處理器核的功能，包括第一運算區511，第一運算區511佈滿第一核層51的邏輯層，即圖中第一核層51的頂側，第一核層51在特別區域還包括第一晶粒對晶粒區512及第一矽通孔513，第一運算區511生成有第一運算電路，以實現計算裝置401的功能；第一晶粒對晶粒區512生成有第一收發電路，用以作為第一運算電路的晶粒對晶粒接口；第一矽通孔513用以在三維積體電路中實現堆疊芯片的電性互連。
第一內存層52實現片上內存的功能，包括第一內存區521、第一輸入輸出區522、第一物理區523及第二矽通孔524。第一內存區521生成有存儲單元，用以暫存第一運算電路的運算結果。第一輸入輸出區522生成有第一輸入輸出電路，用以作為第一核層51與第一內存層52對外聯繫的接口，即實現接口裝置402的功能。第二物理區523生成有第一物理訪問電路，用以訪問片外內存404。第二矽通孔524遍佈整個第一內存層52，示例性僅顯示於一側，用以電性連接特定的元件。
第二核層53實現處理器核的功能，包括第二運算區531，第二運算區531佈滿第二核層53的邏輯層，即圖中第二核層53的頂側，第二核層53在特別區域還包括第二晶粒對晶粒區532及第三矽通孔533，第二運算區531生成有第二運算電路，以實現處理裝置403的功能；第二晶粒對晶粒區532生成有第二收發電路，用以作為第二運算電路的晶粒對晶粒接口；第三矽通孔533同樣用以在三維積體電路中實現堆疊芯片的電性互連。
第二內存層54實現片上內存的功能，包括第二內存區541、第二輸入輸出區542、第二物理區543及第四矽通孔544。第二內存區541生成有存儲單元，用以暫存第二運算電路的運算結果。第二輸入輸出區542生成有第二輸入輸出電路，用以作為第二核層53與第二內存層54對外聯繫的接口，即實現接口裝置402的功能。第二物理區543生成有第二物理訪問電路，用以訪問片外內存404。第四矽通孔544遍佈整個第二內存層54，示例性僅顯示於一側，用以電性連接特定的元件。
各層的矽通孔如有必要，將分別包括收發矽通孔、輸入輸出矽通孔及物理矽通孔。收發矽通孔用來電性連接第一收發電路和第二收發電路，輸入輸出矽通孔用以電性傳導輸入輸出電路的數據，物理矽通孔用以電性傳導運算電路的運算結果至片外內存404。
當計算裝置401欲傳輸數據至處理裝置403時，數據通過以下路徑到達處理裝置403：第一運算區511的第一運算電路à第一晶粒對晶粒區512的第一收發電路à第一矽通孔513的收發矽通孔à第二矽通孔524的收發矽通孔à第二晶粒對晶粒區532的第二收發電路à第二運算區531的第二運算電路；當處理裝置403欲傳輸數據至計算裝置401時，數據通過前述的反向路徑到達計算裝置401。
當計算裝置401的計算結果需要通過接口裝置402與片外的其他裝置進行數據交換時，數據通過以下路徑到達片外的其他裝置：第一輸入輸出區522的第一輸入輸出電路à第二矽通孔524的輸入輸出矽通孔à第二矽通孔533的輸入輸出矽通孔à第四矽通孔544的輸入輸出矽通孔；當片外的其他裝置欲傳輸數據至第一內存區521時，數據通過前述的反向路徑到達第一內存區521。當處理裝置403的計算結果需要通過接口裝置402與片外的其他裝置進行數據交換時，數據通過以下路徑到達片外的其他裝置：第二輸入輸出區542的輸入輸出電路à第四矽通孔544的輸入輸出矽通孔；當片外的其他裝置欲傳輸數據至第二內存區541時，數據通過前述的反向路徑到達第二內存區541。
當第一內存區521的數據欲傳輸至片外內存404時，數據通過以下路徑到達片外內存404：第一物理區523的第一物理訪問電路à第二矽通孔524的物理矽通孔à第二矽通孔533的物理矽通孔à第四矽通孔544的物理矽通孔；當片外內存404欲傳輸輸入數據至第一內存區521供計算裝置401進行處理時，數據通過前述的反向路徑到達第一內存區521。當第二內存區541的數據欲傳輸至片外內存404時，數據通過以下路徑到達片外內存404：第二物理區543的第二物理訪問電路à第四矽通孔544的物理矽通孔；當片外內存404欲傳輸輸入數據至第二內存區541供處理裝置403進行處理時，數據通過前述的反向路徑到達第二內存區541。
各層可分為邏輯側和相對側。邏輯側設置有邏輯電路以實現特定的功能，相對側則是層中未佈設邏輯電路的另一側。圖6示出圖5結構的剖面圖。在此實施例中，第一核層51與第一內存層52搭配使用，第二核層53與第二內存層54搭配使用，為了傳輸效率，第一核層51與第一內存層52採用面對面貼合制程，也就是第一核層51中生成第一運算區511的邏輯側與第一內存層52生成第一內存區521的邏輯側相貼合，使得第一運算電路與第一內存區521的傳輸路徑最短。同樣地，第二核層53生成第二運算區531的邏輯側與第二內存層54生成第一內存區541的邏輯側相貼合，同樣使得第二運算電路與第二內存區541的傳輸路徑最短。為了實現前述最短傳輸路徑，第一晶粒組和第二晶粒組則採用背對背貼合制程，也就是第一內存層52的相對側與第二核層53的相對側相貼合。
通過如圖6所示的安排，第一晶粒對晶粒區512與第二晶粒對晶粒區532縱向堆疊，使得第一核層51的晶粒對晶粒接口與第二核層53的晶粒對晶粒接口直接通過第一矽通孔513與第二矽通孔524電性連接，不需要利用如圖2所示的中介層201進行傳輸。
綜上所述，此實施例的第一晶粒組包括採用面對面制程的第一晶粒和第二晶粒，此實施例的第二晶粒組包括採用面對面制程的第一晶粒和第二晶粒，而第一晶粒組和第二晶粒組採用背對背制程，其中第一晶粒可以為處理器核或內存，第二晶粒則為處理器核及內存的另一個，彼此搭配使用。
在另一種情況下，第一晶粒組的第一核層51及第一內存層52的位置可以對調，第二晶粒組的第二核層53及第二內存層54的位置可以對調，如圖7所示，這種結構的第二晶粒組的第二內存層54位於第一晶粒組的第一核層51及第二晶粒組的第二核層53間，第二內存層54生成有收發矽通孔，用以電性連接第一收發電路及第二收發電路。
當計算裝置401欲傳輸數據至處理裝置403時，數據通過以下路徑到達處理裝置403：第一運算區511的第一運算電路à第一晶粒對晶粒區512的第一收發電路à第一矽通孔513的收發矽通孔à第四矽通孔544的收發矽通孔à第二晶粒對晶粒區532的第二收發電路à第二運算區531的第二運算電路；當處理裝置403欲傳輸數據至計算裝置401時，數據通過前述的反向路徑到達計算裝置401。
在圖7所示的結構中，計算裝置401或處理裝置403通過接口裝置402與片外的其他裝置進行數據交換的路徑，以及第一內存區521或第二內存區541與片外內存404進行數據傳輸的路徑與圖5的實施例相近，本領域技術人員可以輕易推及，故不贅述。
本發明的另一個實施例同樣是實現如圖4所示的結構。圖8示出此實施例縱向堆疊的示意圖。此實施例的縱向堆疊芯片分為第一晶粒組和第二晶粒組，第一晶粒組堆疊在第二晶粒組上，第一晶粒組由上至下分別為第三內存層85（第三晶粒）、第一核層81（第一晶粒）及第一內存層82（第二晶粒），第二晶粒組由上至下分別為第四內存層86（第二晶粒）、第二核層83（第一晶粒）及第二內存層84（第三晶粒），即第四內存層86位於第一內存層82與第二核層83間。圖8中的各層視覺上為上下分離僅為了方便說明而以此方式展示。
第一核層81、第一內存層82、第二核層83、第二內存層84的功能和作用與前述實施例中的第一核層51、第一內存層52、第二核層53、第二內存層54相同，故不贅述。
第三內存層85包括第三內存區851及第五矽通孔852，第三內存區851佈滿第三內存層85的邏輯層，即圖中第三內存層85的頂側。第三內存區851生成有存儲單元，用以暫存第一運算電路的運算結果，第五矽通孔852遍佈整個第三內存層85，示例性僅顯示於一側，用以電性連接特定的元件。第三內存層85僅負責暫存第一運算電路的運算結果，不負責第一晶粒組對外的聯繫任務。第一運算電路可以使用第一內存區821和第三內存區851的暫存空間，當計算裝置401欲暫存中間數據時，可以通過第五矽通孔852暫存至第三內存區851，或是通過第一矽通孔813暫存至第一內存區821。
第四內存層86包括第四內存區861及第六矽通孔862，第四內存區861佈滿第四內存層86的邏輯層，即圖中第四內存層86的頂側。第四內存區861生成有存儲單元，用以暫存第二運算電路的運算結果，第六矽通孔862遍佈整個第四內存層86，示例性僅顯示於一側，用以電性連接特定的元件。第四內存層86僅負責暫存第二運算電路的運算結果，不負責第二晶粒組對外的聯繫任務。第二運算電路可以使用第二內存區841和第四內存區861的暫存空間，當處理裝置403欲暫存中間數據時，可以通過第六矽通孔862暫存至第四內存區861，或是通過第二矽通孔833暫存至第二內存區841。
各層的矽通孔如有必要，將分別包括收發矽通孔、輸入輸出矽通孔及物理矽通孔。收發矽通孔用來電性連接第一收發電路和第二收發電路，輸入輸出矽通孔用以電性傳導輸入輸出電路的數據，物理矽通孔用以電性傳導運算電路的運算結果至片外內存404。
當計算裝置401欲傳輸數據至處理裝置403時，數據通過以下路徑到達處理裝置403：第一運算區811的第一運算電路à第一晶粒對晶粒區812的第一收發電路à第一矽通孔813的收發矽通孔à第三矽通孔824的收發矽通孔à第六矽通孔862的收發矽通孔à第二晶粒對晶粒區832的第二收發電路à第二運算區831的第二運算電路；當處理裝置403欲傳輸數據至計算裝置401時，數據通過前述的反向路徑到達計算裝置401。
當第一晶粒組的計算結果需要通過接口裝置402與片外的其他裝置進行數據交換時，數據通過以下路徑到達片外的其他裝置：第一輸入輸出區822的第一輸入輸出電路à第三矽通孔824的輸入輸出矽通孔à第六矽通孔862的輸入輸出矽通孔à第二矽通孔833的輸入輸出矽通孔à第四矽通孔844的輸入輸出矽通孔；當片外的其他裝置欲傳輸數據至第一晶粒組時，數據通過前述的反向路徑到達第一內存區821。當第二晶粒組的計算結果需要通過接口裝置402與片外的其他裝置進行數據交換時，數據通過以下路徑到達片外的其他裝置：第二輸入輸出區842的第二輸入輸出電路à第四矽通孔844的輸入輸出矽通孔；當片外的其他裝置欲傳輸數據至第二晶粒組時，數據通過前述的反向路徑到達第二內存區841。
當第一晶粒組的數據欲傳輸至片外內存404時，數據通過以下路徑到達片外內存404：第一物理區823的第一物理訪問電路à第三矽通孔824的物理矽通孔à第六矽通孔862的物理矽通孔à第二矽通孔833的物理矽通孔à第四矽通孔844的物理矽通孔；當片外內存404欲傳輸輸入數據至第一晶粒組供計算裝置401進行處理時，數據通過前述的反向路徑到達第一內存區821。當第二晶粒組的數據欲傳輸至片外內存404時，數據通過以下路徑到達片外內存404：第二物理區843的第二物理訪問電路à第四矽通孔844的物理矽通孔；當片外內存404欲傳輸輸入數據至第二晶粒組供處理裝置403進行處理時，數據通過前述的反向路徑到達第二內存區841。
在此實施例中，第一核層81與第一內存層82和第三內存層85搭配使用，第二核層83與第二內存層84和第四內存層86搭配使用，為了傳輸效率，第一核層81與第一內存層82採用面對面貼合制程，使得第一運算電路與第一內存區821的傳輸路徑最短，第一核層81與第三內存層85採用面對背貼合制程，第二核層83與第四內存層86採用面對面貼合制程，同樣使得第二運算電路與第四內存區861的傳輸路徑最短，第二核層83與第二內存層84採用面對背貼合制程，第一晶粒組與第二晶粒組採用背對背貼合制程，即第一內存層82與第四內存層86採用背對背貼合制程。
如圖8所示，第一晶粒對晶粒區812與第二晶粒對晶粒區832縱向堆疊，使得第一核層81的晶粒對晶粒接口與第二核層83的晶粒對晶粒接口直接通過第一矽通孔813、第三矽通孔824與第六矽通孔862電性連接，不需要利用如圖2所示的中介層201進行傳輸。
本發明的另一個實施例同樣是實現如圖4所示的結構。圖9示出此實施例縱向堆疊的示意圖。此實施例的縱向堆疊芯片由上至下堆疊分為第一晶粒組、第二晶粒組和第三晶粒組。第一晶粒組由上至下分別為第一核層91（第一晶粒）及第一內存層92（第二晶粒），第二晶粒組由上至下分別為第二核層93（第一晶粒）及第二內存層94（第二晶粒），第三晶粒組僅包括第三內存層95，故第三內存層95位於第二內存層94下。圖9中的各層視覺上為上下分離僅為了方便說明而以此方式展示。
第一核層91包括第一運算區911，第一運算區911佈滿第一核層91的邏輯層，即圖中第一核層91的頂側，第一核層91在特別區域還包括第一晶粒對晶粒區912及第一矽通孔913，第一內存層92包括第一內存區921及第二矽通孔922，第一內存區921佈滿第一內存層92的邏輯層，即圖中第一內存層92的頂側。第一內存區921生成有存儲單元，用以暫存第一運算電路的運算結果。第二核層93包括第二運算區931，第二運算區931佈滿第二核層93的邏輯層，即圖中第二核層93的頂側，第二核層93在特別區域還包括第二晶粒對晶粒區932及第三矽通孔933，第二內存層94包括第二內存區941及第四矽通孔942，第二內存區941佈滿第二內存層94的邏輯層，即圖中第二內存層94的頂側，第二內存區941生成有存儲單元，用以暫存第二運算電路的運算結果。
第三內存層95包括第三內存區951、第一輸入輸出區952、第二輸入輸出區953、第一物理訪問區954、第二物理訪問區955及第五矽通孔956，第三內存區951生成有存儲單元，用以暫存第一運算電路或第二運算電路的運算結果，第一輸入輸出區952生成有第一輸入輸出電路，用以作為第一晶粒組對外聯繫的接口，即實現接口裝置402的功能，第二輸入輸出區953生成有第二輸入輸出電路，用以作為第二晶粒組對外聯繫的接口，即實現接口裝置402的功能，第一物理區954生成有第一物理訪問電路，用以聯繫第一晶粒組與片外內存404，第二物理區955生成有第二物理訪問電路，用以聯繫第二晶粒組與片外內存404。
各矽通孔遍佈整個層中，示例性僅顯示於一側。各層的矽通孔如有必要，將分別包括收發矽通孔、輸入輸出矽通孔及物理矽通孔。收發矽通孔用來電性連接第一收發電路和第二收發電路，輸入輸出矽通孔用以電性傳導輸入輸出電路的數據，物理矽通孔用以電性傳導運算電路的運算結果至片外內存404。
當計算裝置401欲傳輸數據至處理裝置403時，數據通過以下路徑到達處理裝置403：第一運算區911的第一運算電路à第一晶粒對晶粒區912的第一收發電路à第一矽通孔913的收發矽通孔à第二矽通孔922的收發矽通孔à第二晶粒對晶粒區932的第二收發電路à第二運算區931的第二運算電路；當處理裝置403欲傳輸數據至計算裝置401時，數據通過前述的反向路徑到達計算裝置401。
第一晶粒組與第二晶粒組不直接對片外聯繫，當需要對片外聯繫時，此實施例通過第三晶粒組的第三內存層95來執行。
當計算裝置401的計算結果需要通過接口裝置402與片外的其他裝置進行數據交換時，數據會通過各層的輸入輸出矽通孔傳送至第三內存區951暫存，再由第三內存區951通過以下路徑到達片外的其他裝置：第一輸入輸出區952的第一輸入輸出電路à第五矽通孔956的第一輸入輸出矽通孔；當片外的其他裝置欲傳輸數據至第一晶粒組時，數據通過前述的反向路徑先暫存在第三內存區951，再從第三內存區951傳送至第一內存區921。
當處理裝置403的計算結果需要通過接口裝置402與片外的其他裝置進行數據交換時，數據會通過各層的輸入輸出矽通孔傳送至第三內存區951暫存，再由第三內存區951通過以下路徑到達片外的其他裝置：第二輸入輸出區953的第二輸入輸出電路à第五矽通孔956的第二輸入輸出矽通孔；當片外的其他裝置欲傳輸數據至第二晶粒組時，數據通過前述的反向路徑先暫存在第三內存區951，再從第三內存區951傳送至達第二內存區941。
當第一內存區921的數據欲傳輸至片外內存404時，數據會通過各層的物理矽通孔傳送至第三內存區951暫存，再由第三內存區951通過以下路徑到達片外的其他裝置：第一物理區954的第一物理訪問電路à第五矽通孔956的第一物理矽通孔；當片外內存404欲傳輸輸入數據至第一晶粒組時，輸入數據通過前述的反向路徑先暫存在第三內存區951，再從第三內存區951傳送至達第一內存區921。
當第二內存區941的數據欲傳輸至片外內存404時，數據會通過第四矽通孔的物理矽通孔傳送至第三內存區951暫存，再由第三內存區951通過以下路徑到達片外的其他裝置：第二物理區955的第二物理訪問電路à第五矽通孔956的第二物理矽通孔；當片外內存404欲傳輸輸入數據至第二晶粒組時，輸入數據通過前述的反向路徑先暫存在第三內存區951，再從第三內存區951通過第四矽通孔的物理矽通孔傳送至達第二內存區941。
在此實施例中，第一核層91與第一內存層92搭配使用，第二核層93與第二內存層94搭配使用，為了傳輸效率，第一核層91與第一內存層92採用面對面貼合制程，使得第一運算電路與第一內存區921的傳輸路徑最短，第二核層93與第二內存層94採用面對面貼合制程，同樣使得第二運算電路與第二內存區941的傳輸路徑最短。為了實現前述最短傳輸路徑，第一晶粒組與第二晶粒組則採用背對背貼合制程，即第一內存層92與第二核層93採用背對背貼合制程，第二晶粒組與第三晶粒組採用面對背貼合制程，即第二內存層94與第三內存層95採用面對背貼合制程。
如圖9所示，第一晶粒對晶粒區912與第二晶粒對晶粒區932縱向堆疊，使得第一核層91的晶粒對晶粒接口與第二核層93的晶粒對晶粒接口直接通過第一矽通孔913與第二矽通孔922電性連接，不需要利用如圖2所示的中介層201進行傳輸。
本發明的另一個實施例同樣是實現如圖4所示的結構。圖10示出此實施例縱向堆疊的示意圖。此實施例的縱向堆疊芯片由上至下堆疊分為第一晶粒組、第二晶粒組和第三晶粒組。第一晶粒組由上至下分別為第三內存層B及第一核層A，第二晶粒組由上至下分別為第一內存層D及第二核層C，第三晶粒組僅包括第二內存層E。明顯地，此實施例的縱向堆疊結構與圖9的實施例差異僅在於第一晶粒組與第二晶粒組的核層與內存層位置對調，本領域技術人員基於前述實施例的說明，無需創造性的勞動便可知悉此實施例各層間的協同方式，故不贅述。
上述多個實施例都是一種縱向堆疊的片上系統，可以用FCBGA（flip chip ball grid array）或是CoWoS（chip on wafer on substrate）封裝工藝來實現。FCBGA被稱為倒裝芯片球柵格陣列的封裝格式，用小球代替針腳來連接電路，能提供最短的對外連接距離，採用這一封裝不僅提供優異的電性效能，同時可以減少組件互連間的損耗及電感，降低電磁干擾的問題，並承受較高的頻率。CoWoS是一種整合生產技術，先將晶粒通過CoW的封裝制程連接至矽晶圓（wafer），再把CoW晶粒與基板連接，整合成CoWoS，通過這種技術可以把多顆晶粒封裝到一起，達到了封裝體積小、功耗低、引腳少的技術功效。
本發明的另一個實施例是一種製成如圖5所示的縱向堆疊芯片的方法，縱向堆疊芯片包括第一晶粒組及第二晶粒組，其中第一晶粒組包括第一核層51（第一晶粒）及第一內存層52（第二晶粒），第二晶粒組包括第二核層53（第一晶粒）及第二內存層54（第二晶粒），在另一種情況下，第一晶粒可以是內存，第二晶粒可以是處理器核。其流程圖如圖11所示。
在步驟1101中，生成第一收發電路於第一核層51中的第一晶粒對晶粒區512。在步驟1102中，生成第二收發電路於第二核層53中的第二晶粒對晶粒區532。在步驟1103中，生成收發矽通孔於第一內存層52。在步驟1104中，生成輸入輸出矽通孔於第二核層53及第二內存層54。在步驟1105中，生成物理矽通孔於第二核層53及第二內存層54。在步驟1106中，設置第一內存層52於第一核層51及第二核層53間，即第一核層51、第一內存層52、第二核層53及第二內存層54的順序由上往下堆疊。在步驟1107中，面對面貼合第一核層51及第一內存層52。在步驟1108中，面對面貼合第二核層53及第二內存層54。在步驟1109中，背對背貼合第一晶粒組和第二晶粒組。
在這樣的結構下，第一運算區511及第二運算區531通過第一收發電路及第二收發電路進行層間數據傳輸，其中第一內存層52通過收發矽通孔電性連接第一收發電路及第二收發電路；第一內存區521中的數據通過第一輸入輸出區522及輸入輸出矽通孔傳送至縱向堆疊芯片外，且第二內存區541中的數據通過第二輸入輸出區542及輸入輸出矽通孔傳送至縱向堆疊芯片外；第一運算區511的運算結果通過第一物理區523及物理矽通孔傳送至片外內存404，第二運算區531的運算結果通過第二物理區543及物理矽通孔傳送至片外內存404。
本發明的另一個實施例是一種製成如圖7所示的縱向堆疊芯片的方法，縱向堆疊芯片包括第一晶粒組及第二晶粒組，其中第一晶粒組包括第一核層51（第一晶粒）及第一內存層52（第二晶粒），第二晶粒組包括第二核層53（第一晶粒）及第二內存層54（第二晶粒），在另一種情況下，第一晶粒可以是內存，第二晶粒可以是處理器核。其流程圖如圖12所示。
在步驟1201中，生成第一收發電路於第一核層51中的第一晶粒對晶粒區512。在步驟1202中，生成第二收發電路於第二核層53中的第二晶粒對晶粒區532。在步驟1203中，生成收發矽通孔於第二內存層54。在步驟1204中，生成輸入輸出矽通孔於第二核層53及第二內存層54。在步驟1205中，生成物理矽通孔於第二核層53及第二內存層54。在步驟1206中，設置第二內存層54於第一核層51及第二核層53間，即第一內存層52、第一核層51、第二內存層54及第二核層53的順序由上往下堆疊。在步驟1207中，面對面貼合第一核層51及第一內存層52。在步驟1208中，面對面貼合第二核層53及第二內存層54。在步驟1209中，背對背貼合第一晶粒組和第二晶粒組。
在這樣的結構下，第一運算區511及第二運算區531通過第一收發電路及第二收發電路進行層間數據傳輸，其中第二內存層54通過收發矽通孔電性連接第一收發電路及第二收發電路；第一內存區521中的數據通過第一輸入輸出區522及輸入輸出矽通孔傳送至縱向堆疊芯片外，且第二內存區541中的數據通過第二輸入輸出區542及輸入輸出矽通孔傳送至縱向堆疊芯片外；第一運算區511的運算結果通過第一物理區523及物理矽通孔傳送至片外內存404，第二運算區531的運算結果通過第二物理區543及物理矽通孔傳送至片外內存404。
本發明的另一個實施例是一種製成如圖8所示的縱向堆疊芯片的方法，此實施例的縱向堆疊芯片分為第一晶粒組和第二晶粒組，第一晶粒組堆疊在第二晶粒組上，第一晶粒組包括第一核層81（第一晶粒）、第一內存層82（第二晶粒）及第三內存層85（第三晶粒），第二晶粒組包括第二核層83（第一晶粒）、第二內存層84（第三晶粒）及第四內存層86（第二晶粒）。其流程圖如圖13所示。
在步驟1301中，生成第一收發電路於第一核層81中的第一晶粒對晶粒區812。在步驟1302中，生成第二收發電路於第二核層83中的第二晶粒對晶粒區832。在步驟1303中，生成收發矽通孔於第一內存層82及第四內存層86。在步驟1304中，生成輸入輸出矽通孔於第二核層83、第二內存層84及第四內存層86。在步驟1305中，生成物理矽通孔於第二核層83、第二內存層84及第四內存層86。在步驟1306中，面對面貼合第一核層81及第一內存層82。在步驟1307中，面對背貼合第三內存層85與第一核層81。在步驟1308中，面對面貼合第二核層83及第四內存層86。在步驟1309中，面對背貼合第二內存層84與第二核層83。在步驟1310中，基於第三內存層85、第一核層81、第一內存層82的順序由上往下堆疊。在步驟1311中，基於第四內存層86、第二核層83及第二內存層84的順序由上往下堆疊。在步驟1312中，背對背貼合第一晶粒組和第二晶粒組。
在這樣的結構下，第一運算區811及第二運算區831通過第一收發電路及第二收發電路進行層間數據傳輸，其中第一內存層82及第四內存層86通過收發矽通孔電性連接第一收發電路及第二收發電路；第一內存區821中的數據通過第一輸入輸出區822及輸入輸出矽通孔傳送至縱向堆疊芯片外，且第二內存區841中的數據通過第二輸入輸出區842及輸入輸出矽通孔傳送至縱向堆疊芯片外；第一運算區811的運算結果通過第一物理區823及物理矽通孔傳送至片外內存404，第二運算區831的運算結果通過第二物理區843及物理矽通孔傳送至片外內存404。
本發明的另一個實施例是一種製成如圖9所示的縱向堆疊芯片的方法，此實施例的縱向堆疊芯片由上至下堆疊分為第一晶粒組、第二晶粒組和第三晶粒組。第一晶粒組由上至下分別為第一核層91（第一晶粒）及第一內存層92（第二晶粒），第二晶粒組由上至下分別為第二核層93（第一晶粒）及第二內存層94（第二晶粒），第三晶粒組僅包括第三內存層95。其流程圖如圖14所示。
在步驟1401中，生成第一收發電路於第一核層91中的第一晶粒對晶粒區912。在步驟1402中，生成第二收發電路於第二核層93中的第二晶粒對晶粒區932。在步驟1403中，生成收發矽通孔於第一內存層92。在步驟1404中，生成輸入輸出矽通孔於第三內存層95。在步驟1405中，生成物理矽通孔於第三內存層95。在步驟1406中，面對面貼合第一核層91及第一內存層92。在步驟1407中，面對面貼合第二核層93及第二內存層94。在步驟1408中，基於第一核層91及第一內存層92的順序由上往下堆疊。在步驟1409中，基於第二核層93及第二內存層94的順序由上往下堆疊。在步驟1410中，背對背貼合第一晶粒組和第二晶粒組。在步驟1411中，面對背貼合第三晶粒組與第二晶粒組。
在此實施例中，第三內存層95包括第三內存區951、第一輸入輸出區952、第二輸入輸出區953、第一物理訪問區954、第二物理訪問區955及第五矽通孔956，第三內存區951生成有存儲單元，用以暫存第一運算電路或第二運算電路的運算結果，第一輸入輸出區952生成有第一輸入輸出電路，用以作為第一晶粒組對外聯繫的接口，即實現接口裝置402的功能，第二輸入輸出區953生成有第二輸入輸出電路，用以作為第二晶粒組對外聯繫的接口，即實現接口裝置402的功能，第一物理區954生成有第一物理訪問電路，用以聯繫第一晶粒組與片外內存404，第二物理區955生成有第二物理訪問電路，用以聯繫第二晶粒組與片外內存404。
第一晶粒對晶粒區912與第二晶粒對晶粒區932縱向堆疊，使得第一核層91的晶粒對晶粒接口與第二核層93的晶粒對晶粒接口直接通過第一矽通孔913與第二矽通孔922電性連接，不需要利用如圖2所示的中介層201進行傳輸。
圖15示出前述各實施例中背對背堆疊的制程方法。
在步驟1501中，在第一晶圓的邏輯側形成電路。每個晶圓可分為邏輯側和相對側，邏輯側指的是生成邏輯電路以實現特定電性功能的一側，而相對側則是晶圓未佈設邏輯電路的一側。由於邏輯電路的生成是在晶圓的上方進行沉積、蝕刻等工序，因此在此步驟中，如圖16所示，第一晶圓1601的邏輯側1602位於第一晶圓1601的上方，相對側1603位於第一晶圓1601的下方。
在此步驟中，首先於邏輯側1602形成前道工序層（front end of line, FEOL）1604，接著在邏輯側1602形成第一矽通孔1605，最後於邏輯側1602形成後道工序層（backend of line，BEOL）1606，使得第一矽通孔1605電性連接後道工序層1606。前道工序是在矽襯底上劃分製備電晶體的區域，然後離子注入實現N型和P型區域，實現N型和/或P型場效應電晶體。後道工序是多層的導電金屬線，這些導電金屬線可以將襯底上的電晶體按設計的要求連接起來，實現特定的功能。經過前道工序和後道工序後，分別形成前道工序層1604及後道工序層1606。邏輯側的電路主要由前道工序層1604來實現，電路中各元件的電性連接由後道工序層1606來實現。
在步驟1502中，測試第一晶圓1601，以淘汰殘次品。晶圓測試又稱為中測，其目的在於確保每個晶粒能基本滿足電路的特徵或設計規格書，通常包括電壓、電流、時序和電性功能的驗證。
在步驟1503中，翻轉第一晶圓1601。對於那些未被淘汰的第一晶圓進行180度的翻轉，反轉後如圖17所示，第一晶圓1601的邏輯側1602位於下方，相對側1603位於上方。
在步驟1504中，在邏輯側1602鍵合第二晶圓1701，以形成如圖17所示的結構。
在步驟1505中，將第一矽通孔1605露出於相對側1603。首先，磨平（grind）相對側1603，並化學機械拋光（CMP）磨平後的相對側1603，以形成如圖18所示的結構。接著，等離子刻蝕（plasma etch）化學機械拋光後的相對側1603，使第一矽通孔1605突出於相對側1603的表面，以形成如圖19所示的結構。隨後低溫化學氣相沉積（LTCVD）二氧化矽於等離子刻蝕後的表面，以形成如圖20所示的二氧化矽層2001。最後，化學機械拋光低溫化學氣相沉積後的表面，使二氧化矽層2001變得平整且露出第一矽通孔1605，即如圖21所示的結構。
在步驟1506中，將第一晶圓1601切割成多個第一晶粒。首先，如圖22所示，將第一晶圓1601連同第二晶圓1701放置在撐子（mount on frame）2201上，接著利用頂針2202抵住第二晶圓1701，再根據電路的大小與位置切割第一晶圓1601與第二晶圓1701，即沿著如圖中虛線進行切割，最後生成多個第一晶粒2203。
在步驟1507中，180度翻轉第一晶粒2203，以形成如圖23所示的結構。
在步驟1508中，貼合第一晶粒的相對側和第二晶粒的相對側，使第一矽通孔與第二晶粒的第二矽通孔電性相通。第二晶粒可以基於現有技術的制程來實現，此實施例並不限制第二晶粒的制程工藝。如圖24所示，貼合第一晶粒2203的相對側1603和第二晶粒2401的相對側2402，使第一矽通孔1605與第二晶粒2401的第二矽通孔2403電性相通。
至此已形成背對背的結構，也就是第一晶粒2203的相對側1603和第二晶粒2401的相對側2402貼合，彼此通過第一矽通孔1605與第二矽通孔2403使得兩邊的邏輯側的電路電性相通。
在步驟1509中，採用模塑封裝工藝（molding compound formation）塑封第一晶粒2203，以形成如圖25所示的結構。現有技術存在多種模塑封裝工藝，示例性的可以採用直接粘結式封裝，該封裝是將第一晶粒2203和第二晶粒2401直接粘結在印製線路板或覆有金屬引線的塑料薄膜的條帶上，利用有機樹脂點滴在第一晶粒2203周圍以形成封裝體2501加以覆蓋。
在步驟1510中，磨平塑封後的第一晶粒。
在步驟1511中，化學機械拋光磨平後的第一晶粒，以形成如圖26所示的結構。至此完成整個背對背堆疊的制程。
本發明的方案是通過將核層縱向堆疊，並設置讓同一個晶粒組的處理器核與內存面對面貼合，且相鄰晶粒組背對背貼合，使得同一個晶粒組的處理器核與內存的晶粒對晶粒接口的傳輸路徑大大縮短了。以目前的制程來說，邏輯側的厚度僅有0.3微米，而貼合層的厚度約為1微米，故處理器核與內存的傳輸路徑可縮短至1.6微米，有助於提高核間的傳輸效率。
根據不同的應用場景，本發明的電子設備或裝置可以包括伺服器、雲端伺服器、伺服器集群、數據處理裝置、機器人、電腦、打印機、掃描儀、平板電腦、智能終端、PC設備、物聯網終端、移動終端、手機、行車記錄儀、導航儀、傳感器、攝像頭、相機、攝像機、投影儀、手錶、耳機、移動存儲、可穿戴設備、視覺終端、自動駕駛終端、交通工具、家用電器、和/或醫療設備。所述交通工具包括飛機、輪船和/或車輛；所述家用電器包括電視、空調、微波爐、冰箱、電飯煲、加濕器、洗衣機、電燈、燃氣灶、油煙機；所述醫療設備包括核磁共振儀、B超儀和/或心電圖儀。本發明的電子設備或裝置還可以被應用於互聯網、物聯網、數據中心、能源、交通、公共管理、製造、教育、電網、電信、金融、零售、工地、醫療等領域。進一步，本發明的電子設備或裝置還可以用於雲端、邊緣端、終端等與人工智慧、大數據和/或雲計算相關的應用場景中。在一個或多個實施例中，根據本發明方案的算力高的電子設備或裝置可以應用於雲端設備（例如雲端伺服器），而功耗小的電子設備或裝置可以應用於終端設備和/或邊緣端設備（例如智能手機或攝像頭）。在一個或多個實施例中，雲端設備的硬件信息和終端設備和/或邊緣端設備的硬件信息相互兼容，從而可以根據終端設備和/或邊緣端設備的硬件信息，從雲端設備的硬件資源中匹配出合適的硬件資源來模擬終端設備和/或邊緣端設備的硬件資源，以便完成端雲一體或雲邊端一體的統一管理、調度和協同工作。
需要說明的是，為了簡明的目的，本發明將一些方法及其實施例表述為一系列的動作及其組合，但是本領域技術人員可以理解本發明的方案並不受所描述的動作的順序限制。因此，依據本發明的公開或教導，本領域技術人員可以理解其中的某些步驟可以採用其他順序來執行或者同時執行。進一步，本領域技術人員可以理解本發明所描述的實施例可以視為可選實施例，即其中所涉及的動作或模塊對於本發明某個或某些方案的實現並不一定是必需的。另外，根據方案的不同，本發明對一些實施例的描述也各有側重。鑒於此，本領域技術人員可以理解本發明某個實施例中沒有詳述的部分，也可以參見其他實施例的相關描述。
在具體實現方面，基於本發明的公開和教導，本領域技術人員可以理解本發明所公開的若干實施例也可以通過本文未公開的其他方式來實現。例如，就前文所述的電子設備或裝置實施例中的各個單元來說，本文在考慮了邏輯功能的基礎上對其進行拆分，而實際實現時也可以有另外的拆分方式。又例如，可以將多個單元或組件結合或者集成到另一個系統，或者對單元或組件中的一些特徵或功能進行選擇性地禁用。就不同單元或組件之間的連接關係而言，前文結合附圖所討論的連接可以是單元或組件之間的直接或間接耦合。在一些場景中，前述的直接或間接耦合涉及利用接口的通信連接，其中通信接口可以支持電性、光學、聲學、磁性或其它形式的信號傳輸。
在本發明中，作為分離部件說明的單元可以是或者也可以不是物理上分開的，作為單元示出的部件可以是或者也可以不是物理單元。前述部件或單元可以位於同一位置或者分佈到多個網絡單元上。另外，根據實際的需要，可以選擇其中的部分或者全部單元來實現本發明實施例所述方案的目的。另外，在一些場景中，本發明實施例中的多個單元可以集成於一個單元中或者各個單元物理上單獨存在。
在另外一些實現場景中，上述集成的單元也可以採用硬件的形式實現，即為具體的硬件電路，其可以包括數字電路和/或模擬電路等。電路的硬件結構的物理實現可以包括但不限於物理器件，而物理器件可以包括但不限於電晶體或憶阻器等器件。鑒於此，本文所述的各類裝置（例如計算裝置或其他處理裝置）可以通過適當的硬件處理器來實現，例如中央處理器、GPU、FPGA、DSP和ASIC等。進一步，前述的所述存儲單元或存儲裝置可以是任意適當的存儲介質（包括磁存儲介質或磁光存儲介質等），其例如可以是可變電阻式存儲器（Resistive Random Access Memory，RRAM）、動態隨機存取存儲器（Dynamic Random Access Memory，DRAM）、靜態隨機存取存儲器（Static Random Access Memory，SRAM）、增強動態隨機存取存儲器（Enhanced Dynamic Random Access Memory，EDRAM）、高帶寬存儲器（High Bandwidth Memory，HBM）、混合存儲器立方體（Hybrid Memory Cube，HMC）、ROM和RAM等。
依據以下條款可更好地理解前述內容：
一種縱向堆疊芯片，包括：第一晶粒組，包括採用面對面制程的第一晶粒和第二晶粒；以及第二晶粒組，包括採用面對面制程的第一晶粒和第二晶粒；其中，所述第一晶粒組和所述第二晶粒組採用背對背制程。
根據條款A1所述的縱向堆疊芯片，其中所述第一晶粒為處理器核及內存其中之一，所述第二晶粒為處理器核及內存的另一個。
根據條款A2所述的縱向堆疊芯片，其中所述第一晶粒組的處理器核包括第一晶粒對晶粒區，生成有第一收發電路，所述第二晶粒組的處理器核包括第二晶粒對晶粒區，生成有第二收發電路；其中，所述第一晶粒及所述第二晶粒組的處理器核通過所述第一收發電路及所述第二收發電路進行層間數據傳輸。
根據條款A3所述的縱向堆疊芯片，其中所述第一晶粒組的內存位於所述第一晶粒組的處理器核及所述第二晶粒組的處理器核間，所述第一晶粒組的內存生成有收發矽通孔，用以電性連接所述第一收發電路及所述第二收發電路。
根據條款A4所述的縱向堆疊芯片，其中所述第一晶粒組的內存包括第一輸入輸出區，所述第二晶粒組的處理器核及所述第二晶粒組的內存生成有輸入輸出矽通孔，所述第一晶粒組的內存中的數據通過所述第一輸入輸出區及所述輸入輸出矽通孔傳送至所述縱向堆疊芯片外。
根據條款A4所述的縱向堆疊芯片，其中所述第二晶粒組的內存包括第二輸入輸出區，所述第二晶粒組的內存中的數據通過所述輸入輸出矽通孔傳送至所述縱向堆疊芯片外。
根據條款A4所述的縱向堆疊芯片，連接至片外內存，其中所述第一晶粒組的內存還包括第一物理區，所述第二晶粒組的處理器核及所述第二晶粒組的內存生成有物理矽通孔，所述第一晶粒組的處理器核的運算結果通過所述第一物理區及所述物理矽通孔傳送至所述片外內存。
根據條款A3所述的縱向堆疊芯片，其中所述第二晶粒組的內存位於所述第一晶粒組的處理器核及所述第二晶粒組的處理器核間，所述第二晶粒組的內存生成有收發矽通孔，用以電性連接所述第一收發電路及所述第二收發電路。
根據條款A1所述的縱向堆疊芯片，其中所述第一晶粒組還包括第三晶粒，與所述第一晶粒組的所述第一晶粒採用面對背制程。
根據條款A9所述的縱向堆疊芯片，其中所述第一晶粒為處理器核，所述第二晶粒為內存及所述第三晶粒為內存。
根據條款A1所述的縱向堆疊芯片，還包括第三晶粒組，與所述第二晶粒組採用面對背制程。
根據條款A1至11所述任一項的縱向堆疊芯片，其中各層以倒裝芯片球柵格陣列方式封裝。
根據條款A1至11所述任一項的縱向堆疊芯片，其中各層以CoWoS方式封裝。
一種積體電路裝置，包括根據條款A1至11任一項所述的縱向堆疊芯片。
一種板卡，包括根據條款A14所述的積體電路裝置。
一種縱向堆疊芯片的方法，所述縱向堆疊芯片包括第一晶粒組及第二晶粒組，所述方法包括：面對面貼合所述第一晶粒組中的第一晶粒和第二晶粒；面對面貼合所述第二晶粒組中的第一晶粒和第二晶粒；以及背對背貼合所述第一晶粒組和所述第二晶粒組。
根據條款A16所述的方法，其中所述第一晶粒為處理器核及內存其中之一，所述第二晶粒為處理器核及內存的另一個，所述方法還包括：生成第一收發電路於所述第一晶粒組的處理器核中的第一晶粒對晶粒區；以及生成第二收發電路於所述第二晶粒組的處理器核中的第二晶粒對晶粒區；其中，所述第一晶粒及所述第二晶粒組的處理器核通過所述第一收發電路及所述第二收發電路進行層間數據傳輸。
根據條款A17所述的方法，還包括：生成收發矽通孔於所述第一晶粒組的內存；設置所述第一晶粒組的內存於所述第一晶粒組的處理器核及所述第二晶粒組的處理器核間；其中，所述第一晶粒組的內存通過所述收發矽通孔電性連接所述第一收發電路及所述第二收發電路。
根據條款A18所述的方法，其中所述第一晶粒組的內存包括第一輸入輸出區，所述第二晶粒組的內存包括第二輸入輸出區，所述方法還包括：生成輸入輸出矽通孔於所述第二晶粒組的處理器核及所述第二晶粒組的內存；其中，所述第一晶粒組的內存中的數據通過所述第一輸入輸出區及所述輸入輸出矽通孔傳送至所述縱向堆疊芯片外，且所述第二晶粒組的內存中的數據通過所述第二輸入輸出區及所述輸入輸出矽通孔傳送至所述縱向堆疊芯片外。
根據條款A17所述的方法，所述縱向堆疊芯片連接至片外內存，其中所述第一晶粒組的內存還包括第一物理區，所述方法還包括：生成物理矽通孔於所述第二晶粒組的處理器核及所述第二晶粒組的內存；其中，所述第一晶粒組的處理器核的運算結果通過所述第一物理區及所述物理矽通孔傳送至所述片外內存。
根據條款A16所述的方法，還包括：生成收發矽通孔於所述第二晶粒組的內存；以及設置所述第二晶粒組的內存於所述第一晶粒組的處理器核及所述第二晶粒組的處理器核間；其中，所述收發矽通孔電性連接所述第一收發電路及所述第二收發電路。
根據條款A16所述的方法，其中所述第一晶粒組還包括第三晶粒，所述方法包括：面對背貼合所述第三晶粒與所述第一晶粒組的所述第一晶粒。
根據條款A22所述的方法，其中所述第一晶粒為處理器核，所述第二晶粒為內存及所述第三晶粒為內存。
根據條款A16所述的方法，所述縱向堆疊芯片包括還包括第三晶粒組，所述方法還包括：面對背貼合所述第三晶粒組與所述第二晶粒組。
以上對本發明實施例進行了詳細介紹，本文中應用了具體個例對本發明的原理及實施方式進行了闡述，以上實施例的說明只是用於幫助理解本發明的方法及其核心思想；同時，對於本領域的一般技術人員，依據本發明的思想，在具體實施方式及應用範圍上均會有改變之處，綜上所述，本說明書內容不應理解為對本發明的限制。
綜上所述，本發明所揭露之技術手段確能有效解決習知等問題，並達致預期之目的與功效，且申請前未見諸於刊物、未曾公開使用且具長遠進步性，誠屬專利法所稱之發明無誤，爰依法提出申請，懇祈  鈞上惠予詳審並賜准發明專利，至感德馨。
惟以上所述者，僅為本發明之數種較佳實施例，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明書內容所作之等效變化與修飾，皆應仍屬本發明專利涵蓋之範圍內。
〔本發明〕 10:模塑料區 101:片上系統 102:片外內存 103:晶粒對晶粒區 104:物理區 105:輸入輸出區 106:內存 201:中介層 202:基板 30:板卡 301:芯片 302:外接口裝置 303:外部設備 304:存儲器件 305:存儲單元 306:控制器件 40:組合處理裝置 401:計算裝置 402:接口裝置 403:處理裝置 404:片外內存 51:第一核層 511:第一運算區 512:第一晶粒對晶粒區 513:第一矽通孔 52:第一內存層 521:第一內存區 522:第一輸入輸出區 523:第一物理區 524:第二矽通孔 53:第二核層 531:第二運算區 532:第二晶粒對晶粒區 533:第三矽通孔 54:第二內存層 541:第二內存區 542:第二輸入輸出區 543:第二物理區 544:第四矽通孔 71:(說明書未揭示) 711:(說明書未揭示) 712:(說明書未揭示) 713:(說明書未揭示) 72:(說明書未揭示) 721:(說明書未揭示) 722:(說明書未揭示) 723:(說明書未揭示) 724:(說明書未揭示) 73:(說明書未揭示) 731:(說明書未揭示) 732:(說明書未揭示) 733:(說明書未揭示) 74:(說明書未揭示) 741:(說明書未揭示) 742:(說明書未揭示) 743:(說明書未揭示) 744:(說明書未揭示) 81:第一核層 811:第一運算區 812:第一晶粒對晶粒區 813:第一矽通孔 82:第一內存層 821:第一內存區 822:第一輸入輸出區 823:第一物理區 824:第三矽通孔 83:第二核層 831:第二運算區 832:第二晶粒對晶粒區 833:第二矽通孔 84:第二內存層 841:第二內存區 842:第二輸入輸出區 843:第二物理區 844:第四矽通孔 85:第三內存層 851:第三內存區 852:第五矽通孔 86:第四內存層 861:第四內存區 862:第六矽通孔 91:第一核層 911:第一運算區 912:第一晶粒對晶粒區 913:第一矽通孔 92:第一內存層 921:第一內存區 922:第二矽通孔 93:第二核層 931:第二運算區 932:第二晶粒對晶粒區 933:第三矽通孔 94:第二內存層 941:第二內存區 942:第四矽通孔 95:第三內存層 951:第三內存區 952:第一輸入輸出區 953:第二輸入輸出區 954:第一物理訪問區 955:第二物理訪問區 956:第五矽通孔 1011:(說明書未揭示) 1012:(說明書未揭示) 1013:(說明書未揭示) 1021:(說明書未揭示) 1022:(說明書未揭示) 1031:(說明書未揭示) 1032:(說明書未揭示) 1033:(說明書未揭示) 1041:(說明書未揭示) 1042:(說明書未揭示) 1051:(說明書未揭示) 1052:(說明書未揭示) 1053:(說明書未揭示) 1054:(說明書未揭示) 1055:(說明書未揭示) 1056:(說明書未揭示) 1101~1109:步驟 1201~1209:步驟 1301~1312:步驟 1401~1411:步驟 1501~1511:步驟 1601:第一晶圓 1602:邏輯側 1603:相對側 1604:前道工序層 1605:第一矽通孔 1606:後道工序層 1701:第二晶圓 2001:二氧化矽層 2201:撐子 2202:頂針 2203:第一晶粒 2401:第二晶粒 2402:相對側 2403:第二矽通孔 2501:封裝體 A:第一核層 B:第三內存層 C:第二核層 D:第一內存層 E:第二內存層
[圖1]示出一種包括晶粒對晶粒接口的封裝結構的佈局俯視圖; [圖2]示出圖1的封裝結構沿著虛線方向的剖面圖; [圖3]是示出本發明實施例的板卡的結構圖; [圖4]是示出本發明實施例的積體電路裝置的結構圖; [圖5]是示出本發明另一個實施例縱向堆疊的示意圖; [圖6]是示出圖5結構的剖面圖; [圖7]是示出本發明另一個實施例縱向堆疊的示意圖; [圖8]是示出本發明另一個實施例縱向堆疊的示意圖; [圖9]是示出本發明另一個實施例縱向堆疊的示意圖; [圖10]是示出本發明另一個實施例縱向堆疊的示意圖; [圖11]是示出本發明另一個實施例製成圖5的縱向堆疊芯片的流程圖; [圖12]是示出本發明另一個實施例製成圖7的縱向堆疊芯片的流程圖; [圖13]是示出本發明另一個實施例製成圖8的縱向堆疊芯片的流程圖; [圖14]是示出本發明另一個實施例製成圖9的縱向堆疊芯片的流程圖; [圖15]是示出本發明另一個實施例實現背對背堆疊的流程圖; [圖16]是示出步驟1501的剖面圖; [圖17]是示出步驟1504的剖面圖; [圖18]是示出步驟1505的剖面圖; [圖19]是示出步驟1505的剖面圖; [圖20]是示出步驟1505的剖面圖; [圖21]是示出步驟1505的剖面圖; [圖22]是示出步驟1506的剖面圖; [圖23]是示出步驟1507的剖面圖; [圖24]是示出步驟1508的剖面圖; [圖25]是示出步驟1509的剖面圖; [圖26]是示出步驟1511的剖面圖。
40:組合處理裝置
401:計算裝置
402:接口裝置
403:處理裝置
404:片外內存

Claims (24)

  1. 一種縱向堆疊芯片，包括： 第一晶粒組，包括採用面對面制程的第一晶粒和第二晶粒；以及 第二晶粒組，包括採用面對面制程的第一晶粒和第二晶粒； 其中，所述第一晶粒組和所述第二晶粒組採用背對背制程。
  2. 如請求項1所述之縱向堆疊芯片，其中所述第一晶粒為處理器核及內存其中之一，所述第二晶粒為處理器核及內存的另一個。
  3. 如請求項2所述之縱向堆疊芯片，其中所述第一晶粒組的處理器核包括第一晶粒對晶粒區，生成有第一收發電路，所述第二晶粒組的處理器核包括第二晶粒對晶粒區，生成有第二收發電路； 其中，所述第一晶粒及所述第二晶粒組的處理器核通過所述第一收發電路及所述第二收發電路進行層間數據傳輸。
  4. 如請求項3所述之縱向堆疊芯片，其中所述第一晶粒組的內存位於所述第一晶粒組的處理器核及所述第二晶粒組的處理器核間，所述第一晶粒組的內存生成有收發矽通孔，用以電性連接所述第一收發電路及所述第二收發電路。
  5. 如請求項4所述之縱向堆疊芯片，其中所述第一晶粒組的內存包括第一輸入輸出區，所述第二晶粒組的處理器核及所述第二晶粒組的內存生成有輸入輸出矽通孔，所述第一晶粒組的內存中的數據通過所述第一輸入輸出區及所述輸入輸出矽通孔傳送至所述縱向堆疊芯片外。
  6. 如請求項4所述之縱向堆疊芯片，其中所述第二晶粒組的內存包括第二輸入輸出區，所述第二晶粒組的內存中的數據通過所述輸入輸出矽通孔傳送至所述縱向堆疊芯片外。
  7. 如請求項4所述之縱向堆疊芯片，連接至片外內存，其中所述第一晶粒組的內存還包括第一物理區，所述第二晶粒組的處理器核及所述第二晶粒組的內存生成有物理矽通孔，所述第一晶粒組的處理器核的運算結果通過所述第一物理區及所述物理矽通孔傳送至所述片外內存。
  8. 如請求項3所述之縱向堆疊芯片，其中所述第二晶粒組的內存位於所述第一晶粒組的處理器核及所述第二晶粒組的處理器核間，所述第二晶粒組的內存生成有收發矽通孔，用以電性連接所述第一收發電路及所述第二收發電路。
  9. 如請求項1所述之縱向堆疊芯片，其中所述第一晶粒組還包括第三晶粒，與所述第一晶粒組的所述第一晶粒採用面對背制程。
  10. 如請求項9所述之縱向堆疊芯片，其中所述第一晶粒為處理器核，所述第二晶粒為內存及所述第三晶粒為內存。
  11. 如請求項1所述之縱向堆疊芯片，還包括第三晶粒組，與所述第二晶粒組採用面對背制程。
  12. 如請求項1至11項中任一項所述之縱向堆疊芯片，其中各層以倒裝芯片球柵格陣列（flip chip ball grid array，FCBGA）方式封裝。
  13. 如請求項1至11項中任一項所述之縱向堆疊芯片，其中各層以CoWoS（chip on wafer on substrate）方式封裝。
  14. 一種積體電路裝置，包括如請求項1至11項中任一項所述之縱向堆疊芯片。
  15. 一種板卡，包括如請求項14所述之積體電路裝置。
  16. 一種縱向堆疊芯片的方法，所述縱向堆疊芯片包括第一晶粒組及第二晶粒組，所述方法包括： 面對面貼合所述第一晶粒組中的第一晶粒和第二晶粒； 面對面貼合所述第二晶粒組中的第一晶粒和第二晶粒；以及 背對背貼合所述第一晶粒組和所述第二晶粒組。
  17. 如請求項16所述之方法，其中所述第一晶粒為處理器核及內存其中之一，所述第二晶粒為處理器核及內存的另一個，所述方法還包括： 生成第一收發電路於所述第一晶粒組的處理器核中的第一晶粒對晶粒區；以及 生成第二收發電路於所述第二晶粒組的處理器核中的第二晶粒對晶粒區； 其中，所述第一晶粒及所述第二晶粒組的處理器核通過所述第一收發電路及所述第二收發電路進行層間數據傳輸。
  18. 如請求項17所述之方法，還包括： 生成收發矽通孔於所述第一晶粒組的內存； 設置所述第一晶粒組的內存於所述第一晶粒組的處理器核及所述第二晶粒組的處理器核間； 其中，所述第一晶粒組的內存通過所述收發矽通孔電性連接所述第一收發電路及所述第二收發電路。
  19. 如請求項18所述之方法，其中所述第一晶粒組的內存包括第一輸入輸出區，所述第二晶粒組的內存包括第二輸入輸出區，所述方法還包括： 生成輸入輸出矽通孔於所述第二晶粒組的處理器核及所述第二晶粒組的內存； 其中，所述第一晶粒組的內存中的數據通過所述第一輸入輸出區及所述輸入輸出矽通孔傳送至所述縱向堆疊芯片外，且所述第二晶粒組的內存中的數據通過所述第二輸入輸出區及所述輸入輸出矽通孔傳送至所述縱向堆疊芯片外。
  20. 如請求項17所述之方法，所述縱向堆疊芯片連接至片外內存，其中所述第一晶粒組的內存還包括第一物理區，所述方法還包括： 生成物理矽通孔於所述第二晶粒組的處理器核及所述第二晶粒組的內存； 其中，所述第一晶粒組的處理器核的運算結果通過所述第一物理區及所述物理矽通孔傳送至所述片外內存。
  21. 如請求項16所述之方法，還包括： 生成收發矽通孔於所述第二晶粒組的內存；以及 設置所述第二晶粒組的內存於所述第一晶粒組的處理器核及所述第二晶粒組的處理器核間； 其中，所述收發矽通孔電性連接所述第一收發電路及所述第二收發電路。
  22. 如請求項16所述之方法，其中所述第一晶粒組還包括第三晶粒，所述方法包括： 面對背貼合所述第三晶粒與所述第一晶粒組的所述第一晶粒。
  23. 如請求項22所述之方法，其中所述第一晶粒為處理器核，所述第二晶粒為內存及所述第三晶粒為內存。
  24. 如請求項16所述之方法，所述縱向堆疊芯片包括還包括第三晶粒組，所述方法還包括： 面對背貼合所述第三晶粒組與所述第二晶粒組。
TW110147275A 2021-10-08 2021-12-16 縱向堆疊芯片、積體電路裝置、板卡及其製程方法 TW202316621A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202111172917.6 2021-10-08
CN202111172917.6A CN115966535A (zh) 2021-10-08 2021-10-08 纵向堆叠芯片、集成电路装置、板卡及其制程方法

Publications (1)

Publication Number Publication Date
TW202316621A true TW202316621A (zh) 2023-04-16

Family

ID=85803154

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110147275A TW202316621A (zh) 2021-10-08 2021-12-16 縱向堆疊芯片、積體電路裝置、板卡及其製程方法

Country Status (3)

Country Link
CN (1) CN115966535A (zh)
TW (1) TW202316621A (zh)
WO (1) WO2023056876A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117222234B (zh) * 2023-11-07 2024-02-23 北京奎芯集成电路设计有限公司 一种基于UCIe接口的半导体器件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100521194C (zh) * 2006-06-13 2009-07-29 日月光半导体制造股份有限公司 晶粒的封装结构及其制造方法
EP3399548A1 (en) * 2016-06-15 2018-11-07 MediaTek Inc. Semiconductor package incorporating redistribution layer interposer
US11205639B2 (en) * 2020-02-21 2021-12-21 Xilinx, Inc. Integrated circuit device with stacked dies having mirrored circuitry

Also Published As

Publication number Publication date
WO2023056876A1 (zh) 2023-04-13
CN115966535A (zh) 2023-04-14

Similar Documents

Publication Publication Date Title
TWI748291B (zh) 積體電路裝置、互連元件晶粒及積體晶片上系統的製造方法
CN104350593B (zh) 具有居间垂直侧边芯片的多管芯半导体结构及其半导体封装
WO2023078006A1 (zh) 加速器结构、生成加速器结构的方法及其设备
TWI747856B (zh) 混合式技術3d晶粒堆疊
WO2023056876A1 (zh) 纵向堆叠芯片、集成电路装置、板卡及其制程方法
KR102629195B1 (ko) 패키지 구조, 장치, 보드 카드 및 집적회로를 레이아웃하는 방법
WO2023056875A1 (zh) 多核芯片、集成电路装置、板卡及其制程方法
CN110544673B (zh) 一种多层次融合的三维系统集成结构
WO2022242333A1 (zh) 具有CoWoS封装结构的晶片、晶圆、设备及其生成方法
TWI834089B (zh) 一種系統整合單晶片、生成方法與可讀存儲介質
CN115966517A (zh) 背对背堆叠的制程方法及其介质与计算机设备
CN215955274U (zh) 一种三维异质集成的可编程芯片结构和电子设备
WO2022160102A1 (zh) 芯片堆叠结构及其制备方法、芯片堆叠封装、电子设备
WO2022261812A1 (zh) 三维堆叠封装及三维堆叠封装制造方法
US20230343718A1 (en) Homogeneous chiplets configurable as a two-dimensional system or a three-dimensional system
US20230197705A1 (en) Interconnection structures for high-bandwidth data transfer
WO2023221540A1 (zh) 一种芯片组件、其制作方法、芯片及电子设备
CN111952298B (zh) 神经网络智能芯片及其形成方法
JP2010109111A (ja) 半導体集積回路
CN117690808A (zh) 生产芯片的方法
CN116976411A (zh) 器件、芯片、设备、存算调度和多层神经网络训练方法
CN113745197A (zh) 一种三维异质集成的可编程阵列芯片结构和电子器件
CN117690893A (zh) 一种芯片和包括该芯片的产品
CN113629044A (zh) 一种三维异质集成的可编程芯片结构和电子设备
CN116828866A (zh) 集成电路组件、处理器和片上系统