TW202315012A - 在接合層中具有路由結構的元件 - Google Patents

在接合層中具有路由結構的元件 Download PDF

Info

Publication number
TW202315012A
TW202315012A TW111124543A TW111124543A TW202315012A TW 202315012 A TW202315012 A TW 202315012A TW 111124543 A TW111124543 A TW 111124543A TW 111124543 A TW111124543 A TW 111124543A TW 202315012 A TW202315012 A TW 202315012A
Authority
TW
Taiwan
Prior art keywords
contact pad
layer
bonding layer
bonding
routing
Prior art date
Application number
TW111124543A
Other languages
English (en)
Inventor
蓋烏斯 吉爾曼 方騰二世
Original Assignee
美商英帆薩斯邦德科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英帆薩斯邦德科技有限公司 filed Critical 美商英帆薩斯邦德科技有限公司
Publication of TW202315012A publication Critical patent/TW202315012A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02375—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05546—Dual damascene structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06137—Square or rectangular array with specially adapted redistribution layers [RDL]
    • H01L2224/06138—Square or rectangular array with specially adapted redistribution layers [RDL] being disposed in a single wiring level, i.e. planar layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/828—Bonding techniques
    • H01L2224/82895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/828—Bonding techniques
    • H01L2224/82895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/82896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/828—Bonding techniques
    • H01L2224/82895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/82897—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/045—Carbides composed of metals from groups of the periodic table
    • H01L2924/0464—14th Group
    • H01L2924/04642—SiC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/053—Oxides composed of metals from groups of the periodic table
    • H01L2924/0544—14th Group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/059—Being combinations of any of the materials from the groups H01L2924/042 - H01L2924/0584, e.g. oxynitrides

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

一種接合的結構被揭示。所述接合的結構可包含第一元件，其包含第一接合層，所述第一接合層具有第一接觸墊以及路由線路。所述路由線路是在和所述第一接觸墊相同的高度下形成的。所述接合的結構可包含第二元件，其包含具有第二接觸墊的第二接合層。所述第一元件以及所述第二元件是直接接合的，使得所述第一接觸墊以及所述第二接觸墊是在無介於中間的黏著劑下直接接合的。

Description

在接合層中具有路由結構的元件
所述領域大致是有關於接合層，並且尤其是有關具有用於半導體元件的路由結構的直接的接合層。 相關申請案之交互參照
此申請案是主張2021年6月30日申請的名稱為“在接合層中具有路由結構的元件”的美國臨時專利申請案號63/217,046的優先權，其整體內容分別藉此被納入在此作為參考。
整合的裝置封裝可以利用重分佈層(RDL)以從所述封裝中的一或多個整合的裝置晶粒重分佈或佈線電連接(例如，信號、接地或電源)至其它裝置。例如，扇出的重分佈可以從一整合的裝置晶粒的細微間距的焊墊向外傳遞信號以得到較大的間隔。扇入的重分佈可以從週邊晶粒墊重佈線至位在較中心的RDL墊。導線及墊可以是由一種導電材料(例如，金屬)所形成的，並且被覆蓋一種非導電材料(一絕緣體)，並且在墊之上的所述絕緣體中的開口例如可被填入焊料、金屬凸塊或柱，以用於連接至其它元件。
另一用於連接例如晶粒的個別的電子元件的技術是直接的混合接合，藉此一電子元件的導電及非導電特徵是分別直接接合至另一電子元件的導電及非導電特徵。接合層可被設置有導電及非導電特徵。在某些情形中，RDL可以作為用於直接的混合接合的接合層。例如，一金屬層可以沉積及圖案化在一晶粒上，以作為遠離所述晶粒墊的路由導線。一絕緣體是沉積在所述導線之上，並且被圖案化以具有開口，其中墊是由另一金屬層，例如藉由鑲嵌技術來形成的。所述墊在頂端露出，而所述路由導線是埋入在所述絕緣體之下。為了達成用於直接的接合所要的平面性，所述絕緣體及墊是被細微拋光及製備，以用於直接的接合至一不同的元件。
對於用於連接包含一電子構件的一元件至另一元件之改善的結構及方法仍然有持續的需求。
本發明之一態樣為一種接合的結構，其包括：第一元件，其包含第一接合層，所述第一接合層具有第一接觸墊以及路由線路，所述路由線路形成是在和與所述第一接觸墊相同的高度下形成的處；以及第二元件，其包含具有第二接觸墊的第二接合層；其中所述第一元件的所述第一接合層以及所述第二元件的所述第二接合層是直接接合的，使得所述第一接觸墊以及所述第二接觸墊是在無介於中間的黏著劑下直接接合的。
本發明之另一態樣為一種接合的結構，其包括：第一元件，其包含第一接合層，所述第一接合層具有第一接觸墊以及連接至所述第一接觸墊的路由線路，所述路由線路是在所述第一接合層中從所述第一接觸墊橫向地延伸，所述路由線路以及所述第一接觸墊是由相同的導電材料所形成的；以及第二元件，其包含具有第二接觸墊的第二接合層，其中所述第一元件以及所述第二元件是直接接合的，使得所述第一接觸墊以及所述第二接觸墊是在無介於中間的黏著劑下直接接合的。
本發明之另一態樣為一種接合的結構，其包括：第一元件，其包含第一接合層，所述第一接合層具有第一接觸墊以及路由線路；以及第二元件，其包含具有第二接觸墊的第二接合層，其中所述第一元件以及所述第二元件是沿著接合介面直接接合的，使得所述第一接觸墊以及所述第二接觸墊是在無介於中間的黏著劑下直接接合的，所述路由線路以及所述第一接觸墊是沿著所述接合介面而被設置的。
本發明之另一態樣為一種接合的結構，其包括：第一元件，其包含第一接合層，所述第一接合層具有接合側以及與所述接合側相反的背側、以及在所述第一接合層的所述背側上的貫孔層，所述第一接合層包含細長的導電特徵，其是和所述貫孔層的兩個貫孔電性接觸；以及第二元件，其包含具有導電特徵的第二接合層，其中所述第一元件以及所述第二元件是直接接合的，使得所述細長的導電特徵接觸所述第二接合層。
本發明之另一態樣為一種具有接合層之元件，所述元件包括：第一接觸墊，其內嵌在所述接合層的非導電材料中，所述第一接觸墊的上表面並未被所述接合層的所述非導電材料所覆蓋；路由線路，其內嵌在所述接合層的所述非導電材料中，所述路由線路的上表面並未被所述接合層的所述非導電材料所覆蓋，其中所述接合層是被配置以在無介於中間的黏著劑下直接接合至另一元件。
本發明之另一態樣為一種具有接合層之元件，所述元件包括：在所述接合層中的第一接觸墊；以及在所述接合層中的路由線路，其中所述第一接觸墊以及所述路由線路是在所述接合層的接合表面露出，其中所述接合層的所述接合表面是被配置以在無介於中間的黏著劑下直接接合至另一元件。
本發明之另一態樣為一種形成元件之方法，所述元件是被配置以直接接合另一元件，所述方法包括：從所述元件的接合層的接合表面移除所述接合層的部分；提供導電材料至所述接合層的所述移除的部分以形成接觸墊以及路由線路，所述路由線路是在所述接合層中從所述接觸墊橫向地延伸；以及製備所述接合表面以用於直接的接合。
本發明之另一態樣為一種形成元件之方法，所述元件是被配置以接合另一元件，所述方法包括：圖案化導電層以形成接觸墊以及路由線路；在非導電材料中至少部分地嵌入所述接觸墊以及所述路由線路；以及拋光所述接觸墊、所述路由線路、以及所述非導電材料的表面以準備用於直接的接合。
本發明之另一態樣為一種形成接合的結構之方法，所述方法包括：提供第一元件，其包含第一接合層，所述第一接合層具有非導電材料、第一接觸墊以及路由線路，所述路由線路是在和所述第一接觸墊相同的金屬高度下形成的；以及拋光所述第一接觸墊、所述路由線路、以及所述非導電材料的表面以準備用於直接的接合。
本發明之另一態樣為一種接合的結構，其包括：第一元件，其包含第一接合表面，所述第一接合表面具有第一接觸墊以及路由線路；以及第二元件，其包含具有第二接觸墊的第二接合表面；其中所述第一元件以及所述第二元件是直接接合的，使得所述第一接觸墊以及所述第二接觸墊是在無介於中間的黏著劑下直接接合的，並且所述路由線路是接觸所述第二接合表面。
兩個或多個半導體元件(例如整合的裝置晶粒、晶圓、等等)可以彼此接合以形成一接合的結構。一元件的導電特徵(例如，接觸墊、貫孔(例如，TSV)的露出的末端、或是一穿過基板的電極)可以電連接至另一元件的對應的導電特徵。任何適當數目的元件都可以堆疊在所述接合的結構中。
參照圖1A及1B，在某些實施例中，所述元件(例如，第一元件1以及第二元件2)是在無介於中間的黏著劑下直接彼此接合。反而，一元件的一重分佈層(RDL)是直接混合接合到另一元件的一重分佈層。在各種的實施例中，所述第一元件1(例如，一具有主動電路的第一半導體裝置晶粒、或是一第一整合的裝置晶粒)的一種非導電材料11可以在無黏著劑下直接接合到所述第二元件2(例如，一具有主動電路的第二半導體裝置晶粒、或是一互連結構)的對應的一種非導電材料31。所述非導電材料11可被稱為所述第一元件的一非導電的接合區域。所述第一元件1的非導電材料11可以利用介電質至介電質的接合技術來直接接合至所述第二元件2的對應的非導電材料31。例如，介電質至介電質的共價鍵可以利用所述直接的接合技術，在無黏著劑下加以形成。適當的非導電的接合材料包含用在半導的處理的習知絕緣材料，其包含但不限於氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、等等。
在各種的實施例中，直接的接合可以在無介於中間的黏著劑下加以形成。例如，介電質接合表面可被拋光至高度的平滑度。所述接合表面可被清洗及曝露到一電漿及/或蝕刻劑，以活化所述表面。在某些實施例中，所述表面可以在活化之後或是在活化期間(例如，在所述電漿及/或蝕刻製程期間)利用一物種來加以終止。在不受理論限制下，在某些實施例中，所述活化製程可被執行以斷開在所述接合表面的化學鍵，並且所述終止製程可以在所述接合表面提供額外的化學物種，其改善在直接的接合期間的接合能量。在某些實施例中，所述活化及終止是在相同的步驟中提供的，例如，一電漿或濕式蝕刻劑以活化及終止所述表面。在其它實施例中，所述接合表面可以在一分開的處理中被終止，以提供用於直接的接合的額外的物種。在各種的實施例中，所述終止物種可包括氮。再者，在某些實施例中，所述接合表面可以曝露到氟。例如，在或接近層及/或接合介面可以有一或多個氟峰。因此，在所述直接接合的結構中，在兩個介電材料之間的接合介面可包括一非常平滑的介面，其在所述接合介面具有較高的氮含量及/或氟波峰。活化及/或終止處理的額外的例子可以在整個美國專利號9,564,414；9,391,143；以及10,434,749找到，所述美國專利的每一個的整體內容是以其整體且為了所有的目的而被納入在此作為參考。
在各種的實施例中，所述第一元件1的導電特徵(例如，在圖1A及1B中所示的第一及第二接觸墊16、18)可以直接接合到所述第二元件2的對應的導電特徵(例如，在圖1A及1B中所示的第三及第四接觸墊36、38)。例如，一混合接合技術可被利用以沿著一接合介面提供導體至導體的直接的接合，其包含如上所述製備的共價直接鍵合的介電質至介電質表面。在各種的實施例中，所述導體至導體(例如，接觸墊至接觸墊)直接的接合以及所述介電質至介電質的混合接合可以利用至少在美國專利號9,716,033及9,852,988中所揭露的直接的接合技術來形成，所述美國專利的每一個的整體內容是以其整體且為了所有的目的而被納入在此作為參考。
例如，如上所解說的，介電質接合表面可被製備，並且在無介於中間的黏著劑下直接彼此接合。導電的接觸墊(其可以至少部分由非導電的介電場區域所圍繞)亦可以在無介於中間的黏著劑下直接接合至彼此。在某些實施例中，所述個別的導電特徵可以凹陷在所述介電場或非導電的接合區域的外部(例如，上方的)表面之下，例如凹陷小於20nm、小於15nm、或是小於10nm，例如是凹陷在2nm至20nm的範圍內、或是在4nm至10nm的範圍內。在某些實施例中，所述非導電的接合區域可以在室溫無黏著劑下直接接合到彼此，並且接著所述接合的結構可加以退火。在退火之際，所述導電特徵可以擴張及接觸彼此以形成一金屬到金屬的直接的接合。有利的是，混合直接的接合(例如，由加州聖荷西的Invensas Bonding Technologies, Inc.所販售的DBI ®)技術的使用可以致能高密度的導電特徵橫跨所述直接的接合介面的連接(例如，用於規則的陣列的小或細微的間距)。在某些實施例中，所述導電特徵的間距可以是小於40微米、或是小於10微米、或甚至是小於1微米。針對於某些應用，所述導電特徵的間距相對所述焊墊的尺寸中之一的比例是小於5、或是小於3，並且有時理想是小於2。在各種的實施例中，所述導電特徵可包括銅，儘管其它金屬可能是適當的。
因此，在直接的接合處理中，一第一元件可以在無介於中間的黏著劑下直接接合到一第二元件。在某些配置中，所述第一元件可包括一單粒化的元件，例如一單粒化的整合的裝置晶粒。在其它配置中，所述第一元件可包括一載體或基板(例如，一晶圓)，其包含複數個(例如，數十個、數百個、或更多個)裝置區域，當其被單粒化時形成複數個整合的裝置晶粒。類似地，所述第二元件可包括一單粒化的元件，例如一單粒化的整合的裝置晶粒。在其它配置中，所述第二元件可包括一載體或基板(例如，一晶圓)。
如同在此所解說的，所述第一及第二元件可以在無黏著劑下直接接合到彼此，此不同於沉積製程。所述第一及第二元件於是可以包括非沉積的元件。本領域技術人員可以明顯地識別及區別所述直接接合的元件以及沉積在一元件上的層。再者，不同於沉積的層，直接接合的結構可以沿著所述接合介面包含其中存在奈米孔洞的缺陷區域。所述奈米孔洞可能是由於所述接合表面的活化而形成的(例如，曝露到一電漿)。如上所解說的，所述接合介面可包含來自所述活化及/或上一個化學處理製程的的材料濃度。例如，在利用氮電漿於活化的實施例中，氮峰可被形成在所述接合介面。在利用氧電漿於活化的實施例中，氧峰可被形成在所述接合介面。所述氮峰可以是可利用二次離子質譜(SIMS)技術偵測的。在各種的實施例中，例如，一氮終止處理(例如，將所述接合表面曝露到含氮的電漿)可以利用NH 2分子來取代一水解後(OH終止的)表面的OH基團，此產生一氮終止的表面。在利用氧電漿於活化的實施例中，氧峰可被形成在所述接合介面。在某些實施例中，所述接合介面可包括氮氧化矽、氧碳氮化矽、或是碳氮化矽。如同在此所解說的，所述直接的接合可包括共價鍵，其是強於凡得瓦鍵。所述接合層亦可包括拋光的表面，其被平坦化至高度的平滑度。
在各種的實施例中，在所述導電特徵之間的金屬到金屬的接合可加以結合，使得銅顆粒橫跨所述接合介面生長到彼此中。在某些實施例中，所述銅可以具有沿著111晶面定向的顆粒，以獲得橫跨所述接合介面的改善的銅擴散。所述接合介面可以實質完全地延伸至所述接合的導電特徵的至少一部分，使得在或接近所述接合的導電特徵的所述非導電的接合區域之間實質沒有間隙。在某些實施例中，一阻障層可被設置在所述導電特徵(例如，其可包含銅)之下。然而，在其它實施例中，在所述導電特徵之下可以沒有阻障層，例如是如同在美國專利號11,195,748中所敘述的，所述美國專利是以其整體且為了所有的目的而被納入在此作為參考。
圖1A是在接合所述第一元件1與所述第二元件2之前，所述第一元件1以及所述第二元件2的概要橫截面側視圖。圖1B是包含所述第一元件1以及所述第二元件2的一接合的結構3的概要橫截面側視圖。所述第一元件1可包括一第一接合層10、一第一貫孔層12、以及一路由結構13。在某些實施例中，所述路由結構13可以有複數個層。例如，所述路由結構13可包含一主動層14以及一路由層15、以及在複數個路由層之間的一或多個貫孔層。在某些實施例中，所述路由結構13可包含一探針墊(未顯示)，其可被利用以測試所述第一元件1的一半導體電路。所述第一接合層10可包括一種非導電材料11、以及導電特徵(一第一接觸墊16、一第二接觸墊18、以及一第一路由線路20)。所述路由線路20可以在所述接合層10之內，在和所述第一接觸墊16以及所述第二接觸墊18相同的高度加以形成。一第一貫孔層12可包括一第一貫孔22以及一第二貫孔24。所述第一接觸墊16、所述第二接觸墊18、以及所述第一路由線路20可包括相同的材料。在某些實施例中，所述第一接觸墊16、所述第二接觸墊18、以及所述第一路由線路20可以在包含單一圖案化製程的單一製造序列中同時形成。例如，所述第一接觸墊16、所述第二接觸墊18、以及所述第一路由線路20可以在單一鑲嵌製程中形成，其利用單一遮罩來在所述非導電材料11中圖案化及蝕刻空孔，以被填入所述導電材料來獲得墊16、18以及第一路由線路20。在其它例子中，單一遮罩可被利用以先圖案化導電層以形成墊16、18以及第一路由線路20，並且所述非導電材料11接著可以形成在其上以嵌入所述導電特徵。所述遮罩製程可以圖案化蝕刻一毯覆導電層；所述遮罩製程可被利用以在導電材料沉積之前形成一剝離遮罩圖案；或是一遮蔽遮罩可被利用以沉積所述導電材料以形成所述墊16、18以及第一路由線路20。在另一實施例中，所述第一接觸墊16、所述第二接觸墊18、以及所述第一路由線路20可以在單一鑲嵌製程中形成。
所述第一元件1的一接合表面10a是被高度拋光，以準備用於直接的接合。在某些實施例中，所述非導電材料11的粗糙度是小於15Å rms。在某些實施例中，所述非導電材料11的粗糙度是小於10Å rms。在某些實施例中，所述非導電材料11的粗糙度是小於5Å rms。所述非導電材料11亦可包含用於直接的接合的活化及/或終止的特徵，例如是如上所述的氟及氮輪廓。
在某些實施例中，所述第一接觸墊16、所述第二接觸墊18、以及所述第一路由線路20可以在所述第一接合層10的接合表面10a露出。在某些實施例中，所述非導電材料11、所述第一接觸墊16、所述第二接觸墊18、以及所述第一路由線路20可以由於平坦化(例如，CMP)而在所述接合表面10a大致與彼此共平面的。例如，所述非導電材料11的一上表面、所述第一接觸墊16的一上表面、所述第二接觸墊18的一上表面、以及所述第一路由線路20的一上表面可以是與彼此共平面的，使得所述第一接觸墊16、所述第二接觸墊18、以及所述第一路由線路20的所述上表面是從所述非導電材料11的所述上表面凹陷小於或等於50nm、30nm或是20nm。在某些實施例中，所述第一接觸墊16、所述第二接觸墊18、及/或所述第一路由線路20可以具有厚度是大約等於或大致類似於所述接合層10的厚度。所述第一接觸墊16及/或所述第二接觸墊18的厚度可以定義所述接合層10的厚度。例如，所述第一接觸墊16、所述第二接觸墊18、及/或所述第一路由線路20可以延伸穿過所述第一接合層10的非導電材料11的一厚度，並且在一相鄰所舉例說明的第一貫孔層12的底表面與彼此共平面的。在某些實施例中，所述非導電材料11的一部分可被設置在所述第一貫孔層12以及所述第一接觸墊16、所述第二接觸墊18、或是所述路由線路20之間。在另一實施例中，所述第一接觸墊16、所述第二接觸墊18、及/或所述第一路由線路20可以具有不同的厚度。例如，所述第一接觸墊16、所述第二接觸墊18可以具有厚度是大約等於或大致類似於所述接合層10的厚度，但是所述第一路由線路20可以具有一厚度是小於所述接合層10的厚度。
所述導電特徵(例如，所述第一接觸墊16、所述第二接觸墊18、以及所述第一路由線路20)在所述接合表面10a的表面可能會因為一些原因而稍微與所述非導電材料11不齊平的。首先，所述導電特徵可能是在一平坦化製程中，相對於所述非導電的表面故意凹陷的，通常是凹陷介於約1nm到20nm之間，以便準備用於混合直接的接合。再者，因為所述第一路由線路20可能是比所述接觸墊38窄的，因此其可能受制於相對所述較寬的導電特徵的差別的凹陷。
在某些實施例中，所述第一路由線路20可包括一細長的導電特徵，其具有一線路寬度是窄於所述第一接觸墊16的最大寬度及/或所述第二接觸墊18的最大寬度(參見圖3A)。在某些其它實施例中，所述細長的導電特徵可以是與所述第一接觸墊16以及所述第二接觸墊18相同的沉積或是相同的導電層為連續的，並且從其所形成的。所述第一路由線路20可以在所述第一接合層10中，從所述第一接觸墊16橫向地延伸。在某些實施例中，所述第一路由線路20可以連接所述第一接觸墊16以及所述第二接觸墊18。所述第一路由線路20可以提供一重分佈層(RDL)功能給所述第一接合層10。
在某些實施例中，所述第一貫孔22可以是和所述第一接觸墊16電連接，並且所述第二貫孔24可以是和所述第一路由線路20電連接。例如，所述第一貫孔22可以連接至所述第一主動層14中的一電子電路，並且所述第二貫孔24可以連接至所述第一主動層14中的一不同的電子電路。在某些實施例中，所述第一貫孔22及/或所述第二貫孔24可以延伸穿過所述第一貫孔層12的一厚度。例如，所述第一貫孔22以及所述第二貫孔24以及所述第一主動層14的部分可以透過所述路由層15來電連接。所述第一主動層14可包括一形成在半導體材料中以及在半導體材料上的電路(未顯示)，其包含電晶體以及其它的電性裝置，並且可包含相互連接所述裝置的後段製程(BEOL)金屬化層。在某些實施例中，所述第一貫孔22及/或所述第二貫孔24可以將所述第一接觸墊16電連接至所述第一主動層14的電路。在某些實施例中，所述貫孔層12可以在RDL通常被形成時的一階段(例如，在切割之前的晶圓層級或重組晶圓層級)形成在所述第一主動層14的BEOL(例如，互連、晶粒墊)之上並且和其通訊。在其它實施例中，所述貫孔層可被省略，因而接合層的接觸墊可以直接連接至所述主動層的下面的BEOL。在某些實施例中，所述第一接觸墊16可以經由所述路由線路20來電連接至所述第二接觸墊18，所述第一貫孔22可以是和所述第一接觸墊16電連接，但是可以沒有第二貫孔24直接連接所述路由線路20。
所述第一元件可被配置以接合至另一元件(所述第二元件2)。在某些實施例中，所述第二元件2可以具有和所述第一元件1相同或大致類似的結構。所述第二元件2可包括一第二接合層30、一第二貫孔層32、以及一第二主動層34。所述第二接合層30可包括一種非導電材料31、一第三接觸墊36、一第四接觸墊38、以及從所述第三接觸墊36延伸但是未接觸所述第四接觸墊38的一第二路由線路40。所述第二貫孔層32可包括一第三貫孔42以及一第四貫孔44。在某些實施例中，所述第三接觸墊36、所述第四接觸墊38、以及所述第二路由線路40可以在所述第二接合層30的一接合表面30a上露出。在某些實施例中，所述非導電材料31、所述第三接觸墊36、所述第四接觸墊38、以及所述第二路由線路40可以是在所述接合表面30a上與彼此共平面的。除非另有指明，否則所述第二元件2的構件，包含低粗糙度、表面活化以及所述導電特徵相對於所述非導電特徵的凹陷可以是與所述第一元件1的相似的構件相同或大致類似的。
如同在圖1B中所示，所述第一元件1以及所述第二元件2可以沿著一接合介面45來接合，以形成所述接合的結構3。在某些實施例中，所述第一元件1可以直接和所述第二元件2接合，使得所述第一接觸墊16在無介於中間的黏著劑下直接和所述第三接觸墊36接合，且/或所述第二接觸墊18在無介於中間的黏著劑下直接和所述第四接觸墊38接合。在某些實施例中，所述第一接合層10的非導電材料11以及所述第二接合層30的非導電材料31可以在無介於中間的黏著劑下直接接合。在某些實施例中，所述第一元件1的路由線路20可以是直接接觸到所述第二元件2的非導電材料31，並且類似地，所述第二元件2的路由線路40可以是直接接觸到所述第一元件的非導電材料11。在某些實施例中，由於所述第一元件1以及所述第二元件2的失準，所述路由線路20的一部分可能直接接合至所述第三接觸墊36或是所述第四接觸墊38，而所述路由線路40可能直接接合至所述第一接觸墊16或是一第五接觸墊50。在某些其它實施例中，所述路由線路20的一部分可以直接接合到在所述第二元件2的第二接合層30的表面露出的另一路由線路(未顯示)的部分。
所述第一接合層10可包括所述第五接觸墊50，並且所述第二接合層30可包括一第六接觸墊52。所述第五接觸墊50以及所述第六接觸墊52可以在無介於中間的黏著劑下直接接合到彼此。在某些實施例中，所述第二路由線路40可以在所述第二接合層30中，從所述第三接觸墊36橫向地延伸。在某些實施例中，所述第二路由線路40可以連接所述第三接觸墊36以及所述第六接觸墊52。
在某些實施例中，所述第三貫孔42可以和所述第六接觸墊52電連接，並且所述第四貫孔44可以和所述第二路由線路40電連接。在某些實施例中，所述第三貫孔42及/或所述第四貫孔44可以延伸穿過所述第二貫孔層32的一厚度。在某些實施例中，所述第三貫孔42及/或所述第四貫孔44可以電連接所述第六接觸墊52至所述第二主動層34的電路。
在某些實施例中，所述第一元件1以及所述第二元件2可包括額外的接觸墊以及路由線路。一內含路由的接合層(例如所述第一接合層10以及所述第二接合層30)是包含焊墊以及一路由線路(所述第一路由線路20以及所述第二路由線路40)，其可以致能一元件(所述第一元件1以及所述第二元件2)能夠在不具有額外用於佈線所述電連接的層(例如一下面的個別的重分佈(RDL)層)之下，在所述內含路由的接合層之內橫向地佈線或重分佈電連接。所述內含路由的接合層可以降低製造成本、簡化製造方法、以及降低所述元件的厚度。在某些應用中，所述內含路由的接合層可以改善製造良率。當然，在其它實施例中，在相同的金屬層中且藉由相同的圖案化步驟的佈線和焊墊組合的益處可以和額外的路由層組合，例如是所述路由結構13及/或在所舉例說明的第一接合層10以及所述第一貫孔層12之間的額外的路由層(未顯示)。
圖2A是一元件4的概要仰視平面圖，其具有在一接合層60中的一路由結構。圖2B是在圖2A中描繪的元件4的分配的概要橫截面側視圖。圖3A是在圖2A中描繪的元件4的一部分的放大的平面圖。圖3B是在圖3A中描繪的元件4的所述部分的概要的立體圖。圖3C是在圖2A中描繪的元件4的另一部分的放大的平面圖。圖3D是在圖3C中描繪的元件4的所述部分的概要的立體圖。圖3E是在圖2A中描繪的元件4的另一部分的放大的平面圖。圖3F是在圖3E中描繪的元件4的所述部分的概要的立體圖。所述元件4的接合層60可包含複數個接觸墊56以及複數個路由線路58。除非另有指明，否則圖2A-3F的構件可以是與圖1A及1B的相似的構件相同或大致類似的。在各種的圖中，所述複數個接觸墊56是被展示為圓形的墊。然而，所述接觸墊56可以具有任何適當的形狀，例如是矩形(例如，方形)形狀、八邊形的形狀、等等。
參照圖2B、3A及3B，所述元件4可包括所述接合層60，其包含一種非導電材料61、一第一接觸墊66、一第二接觸墊68、以及一路由線路70、一貫孔層62，其包含一第一貫孔72以及一第二貫孔74、以及一主動層64，其包含第一電路64a以及第二電路64b。所述接合層60可以具有一接合表面60a，其被配置以接合至另一元件。在某些實施例中，所述接合層60的接合表面60a可被配置以接合至另一元件，使得所述第一接觸墊66以及所述第二接觸墊68在無介於中間的黏著劑下直接接合到對應的導電特徵(例如，接觸墊)。所述非導電材料61可被配置以直接接合至所述另一元件的一對應的非導電材料。
在某些實施例中，所述第一貫孔72可以電連接所述第一接觸墊66至所述第一電路64a，並且所述第二貫孔74可以電連接所述第二接觸墊68至所述第二電路64b。所述貫孔層可包含任何適當數目的貫孔。
參照圖3A，所述第一接觸墊66具有一最大寬度w1，並且所述第二接觸墊68具有一最大寬度w2。在某些實施例中，所述第一接觸墊66以及所述第二接觸墊68的寬度w1、w2可以是相同或大致類似的。在某些實施例中，所述路由線路70可包括一細長的導電特徵，其具有一線路寬度w3是窄於所述第一接觸墊16的寬度w1及/或所述第二接觸墊68的寬度w2。在某些實施例中，所述第一接觸墊66的寬度w1及/或所述第二接觸墊68的寬度w2可以是至少例如兩倍、三倍、五倍、或是十倍大於所述路由線路70的線路寬度w3。
參照圖3C及3D，所述元件4的接合層60可包括一細長的導電的結構，其作用為一路由線路80。所述路由線路80可被配置以透過貫孔82、84來電連接元件，所述貫孔82、84是連接至所述路由線路80的不同的部分。如以下相關圖6A-6C所解說的，此種細長的導電的結構可以結合在一相對的直接接合的元件上的細長的導電的結構，替代或額外地作為接觸特點。在某些實施例中，所述路由線路80可包括一接觸部分，其可以作用為一接觸墊、以及一路由部分，其提供在所述貫孔82、84之間的一路由功能。
參照圖3E及3F，所述元件4的接合層60可包括一接觸墊86、另一接觸墊88、以及一路由線路90，其在所述導電層60中，從所述接觸墊86橫向地延伸。所述元件4可包含一貫孔92，其連接至所述路由線路90的一部分。所述路由線路90可以作為一RDL功能，以相對於所述下面的貫孔92以及其所連接的晶粒墊或互連來移位所述接觸墊86的位置。儘管圖3B及3F是展示線路70、90具有下表面是相對於相同的接合層的接觸墊66、68、86、88的下表面升高的，但是本領域技術人員從以下敘述的處理技術的說明將會體認到所述線路及接觸墊可以在其與所述接合表面60a相反的底表面是共面的。此外，如同本領域技術人員將會理解的，由於不同尺寸的金屬特點在拋光(例如，CMP)期間的差別的凹陷，所述接觸墊86、88的頂表面可能比對應的線路70、90稍微凹陷更多。
在此揭露的各種實施例中，一路由結構可能被描繪為一路由結構的一個例子。然而，在某些實施例中，所述路由結構可包括其它可以在一接合層之內橫向地佈線例如是信號、接地、或電源連線的電連接的結構。在某些實施例中，一路由線路可包括多個路由導線、或是彎曲或非直線的導線，因而並不限於單一直線的導線或線路。
圖4A至4E是展示根據一實施例的形成一元件5的一製程。圖4F及4G是展示在所述製程所用的第一及第二遮罩層96、98的概要俯視平面圖。除非另有指明，否則圖3A-4G的構件可以是與在此揭露的類似構件相同或大致類似的。
圖4A是在所述製程的一步驟中，具有一接合層60以及一貫孔層62的一結構的概要橫截面側視圖。儘管一雙鑲嵌製程被描述同時沉積在所述貫孔層62中的貫孔以及在所述接合層60中的線路/墊，但是本領域技術人員將會體認到在此教示的原理及優點是可適用的，即使所述貫孔層62的貫孔是在形成所述接合層60之前形成的。
在圖4A，所述第一遮罩層96(例如圖案化的阻劑)可被設置在所述接合層60上。圖4B是在所述製程的另一步驟中，具有貫孔孔洞72a、74a的所述結構的概要橫截面側視圖。在圖4B，所述貫孔孔洞72a、74a可以穿過接合層60及所述貫孔層62來形成。在某些實施例中，所述貫孔孔洞72a、74a可以藉由蝕刻來加以形成。
圖4C是在所述第一遮罩層96的移除或修改以及所述第二遮罩層98在所述接合層60上的形成之後的所述結構的概要橫截面側視圖。圖4D是在所述製程的另一步驟中，具有凹處66a、68a、70a的所述結構的概要橫截面側視圖。在某些實施例中，所述凹處66a、68a、70a可以藉由蝕刻來加以形成。
在圖4E，所述接觸墊66、68、路由線路70、以及貫孔72、74可以分別形成在所述凹處66a、68a、70a中。在某些實施例中，所述路由線路70是具有一相當窄的導線，其具有和所述接觸墊66、68相同的深度或厚度。在某些實施例中，所述接觸墊66、68、路由線路70、以及貫孔72、74可以藉由將一種例如是銅的導電材料設置於其中來加以形成。例如，所述導電材料可以藉由阻障及晶種沉積(例如，藉由PVD)以及銅電鍍，接著是拋光所述銅覆蓋物來加以設置，即如同在鑲嵌處理中已知的。在某些實施例中，所述接觸墊66、68以及路由線路70可以藉由單一鑲嵌製程來形成在事先存在的貫孔之上、或是所述貫孔層62可被省略。在所舉例說明的實施例中，一雙鑲嵌製程是被用來同時填入所述貫孔孔洞72a、74a，而所述貫孔孔洞72a、74a是藉由所述第一遮罩層96所界定(圖4B)。利用一雙鑲嵌製程所形成的貫孔72、74可被稱為雙鑲嵌貫孔。
將會瞭解到的是在此，不論具有或不具有雙鑲嵌處理、以及不論具有或不具有下面的貫孔層，所述線路70以及接觸墊66、68都是由相同的沉積(例如，阻障及晶種沉積PVD以及銅電鍍)以及相同的金屬層所形成的。再者，所述線路70以及接觸墊66、68的圖案是藉由同一個遮罩98所定義的。
圖5A是用於在一元件的一貫孔層中形成貫孔的一遮罩層100的概要俯視平面圖。圖5B是用於在一元件的一接合層中形成接觸墊以及路由結構(例如路由線路)的一遮罩層102的概要俯視平面圖。在某些實施例中，所述遮罩層100及/或所述遮罩層102可被利用以形成在圖2A-3F中描繪的元件4。所述遮罩層100、102可被用在相同或類似於相關圖4A至4E所述製程的一製程。
圖6A是展示在接合之前，在圖2A、3C及3D中描繪的元件4的細長的導電的結構80、以及另一元件的一細長的導電的結構80’。圖6B是展示在接合之後的所述細長的導電的結構80以及所述細長的導電的結構80’。圖6C是包含所述細長的結構80以及所述細長的導電的結構80’的一接合的結構的概要橫截面側視圖。
所述細長的導電的結構80的一接觸位置80a以及所述細長的導電的結構80’的一接觸位置80’a可被接合到彼此。在某些實施例中，所述細長的導電的結構80的接觸位置80a以及所述細長的導電的結構80’的接觸位置80’a可以在無介於中間的黏著劑下直接接合到彼此。在所述接合層中的交叉的導線的使用作為接觸墊是提供較寬的對準容限。所述細長的導電的結構80及/或所述細長的導電的結構80’可以連接至複數個如同在此所揭露的貫孔，藉此在所述貫孔之間提供電性路由。
圖7A是展示一接觸墊直徑、一接觸墊間距、一接觸墊至接觸墊間隔、一最大的路由線路寬度、一接觸墊至路由線路間隔、接觸墊至接觸墊間隔相對接觸墊至路由間隔的一比例、以及一貫孔直徑的範例尺寸的圖表。圖7B是概要地描繪在圖7A中所示的尺寸的位置。在某些實施例中，所述接觸墊直徑、所述接觸墊間距、所述接觸墊至接觸墊間隔、所述最大的路由線路寬度、所述接觸墊至路由線路間隔、接觸墊至接觸墊間隔相對接觸墊至路由間隔的比例、以及所述貫孔直徑可以是小於或大於那些在圖7A中所示。例如，所述接觸墊直徑、所述接觸墊間距、所述接觸墊至接觸墊間隔、所述最大的路由線路寬度、所述接觸墊至路由線路間隔、接觸墊至接觸墊間隔相對接觸墊至路由間隔的比例、以及所述貫孔直徑的每一個範圍可以在圖7A中所示的值的1%、3%、5%、10%或20%之間(例如，所列出的值可包含所述值+/-1%、3%、5%、10%或20%)。在某些實施例中，所述接觸墊直徑可以是在次微米尺度。在某些實施例中，所述貫孔直徑可以是在例如0.2µm至50µm、0.2µm至25µm、0.2µm至10µm、0.2µm至5µm、0.2µm至2µm、2µm至50µm、40µm至50µm、或是10µm至25µm的範圍內。所述接觸墊間距可以是在例如0.4µm至5µm、0.4µm至2µm、0.4µm至0.9µm、0.6µm至5µm、或是0.8µm至2µm的範圍內。
圖8A是一元件6的仰視平面圖，其具有在一接合層60中的一路由結構。圖8B是在圖8A中所示的元件6的一部分的放大的視圖。所述元件6的接合層60可包含複數個接觸墊56以及複數個路由線路58。除非另有指明，否則圖8A及8B的構件可以是與在此揭露的類似構件相同或大致類似的。圖8A及8B是展示所述複數個接觸墊56在某些實施例中可包括多邊形(例如，矩形或方形)的墊。
圖9是在或接近一接合的結構的一接合介面的紅外線(IR)影像。如同在圖9中所示，兩個或多個接觸墊56可以在所述接合層中透過所述路由線路58而被佈線。儘管在圖9中所示的路由線路58是連接相鄰的墊56，但是所述路由線路58在某些實施例中可以連接遠端的墊。
在一特點中，一種接合的結構被揭示。所述接合的結構可包含一第一元件，其包含一第一接合層。所述第一接合層具有一第一接觸墊以及一路由線路。所述路由線路是在和所述第一接觸墊相同的高度下形成的。所述接合的結構可包含一第二元件，其包含具有一第二接觸墊的一第二接合層。所述第一元件的所述第一接合層以及所述第二元件的所述第二接合層是直接接合的，使得所述第一接觸墊以及所述第二接觸墊是在無介於中間的黏著劑下直接接合的。
在一實施例中，所述第一接合層進一步包含一第三接觸墊。所述第二接合層可進一步包含一第四接觸墊。所述第三接觸墊以及所述第四接觸墊可以在無介於中間的黏著劑下直接接合到彼此。
在一實施例中，所述路由線路具有一最大線路寬度，其是窄於所述第一接觸墊的一最大寬度。
在一實施例中，所述路由線路是接觸所述第一接觸墊並且從所述第一接觸墊橫向地延伸。
在一實施例中，所述路由線路以及所述第一接觸墊是由相同的導電材料所形成的。
在一實施例中，所述第一元件進一步包含在所述接合層的與所述第二元件相反的一側上的一第一貫孔層。所述第一貫孔層可包含一貫孔，其延伸穿過所述第一貫孔層的一厚度。所述第一元件可進一步包含一電子電路。所述第一貫孔可以電連接所述第一接觸墊以及所述電子電路。所述第一元件可進一步包含一路由結構。所述第一貫孔可以電連接所述第一接觸墊以及所述路由結構。所述路由結構可包含一重分佈層。
在一實施例中，所述第二元件的所述第二接合層進一步包含一第二路由線路。
在一實施例中，所述第一接觸墊的一厚度是界定所述第一接合層的一厚度。
在一實施例中，所述第一元件包含複數個接觸墊，其包含所述第一接觸墊。所述複數個第一接觸墊中的至少一個的一直徑可以是小於5微米。
在一特點中，一種接合的結構被揭示。所述接合的結構可包含一第一元件，其包含一第一接合層。所述第一接合層具有一第一接觸墊以及一路由線路，其連接至所述第一接觸墊。所述路由線路是在所述第一接合層中從所述第一接觸墊橫向地延伸。所述路由線路以及所述第一接觸墊是由相同的導電材料所形成的。所述接合的結構可包含一第二元件，其包含具有一第二接觸墊的一第二接合層。所述第一元件以及所述第二元件是直接接合的，使得所述第一接觸墊以及所述第二接觸墊是在無介於中間的黏著劑下直接接合的。
在一特點中，一種接合的結構被揭示。所述接合的結構可包含一第一元件，其包含一第一接合層。所述第一接合層具有一第一接觸墊以及一路由線路。所述接合的結構可包含一第二元件，其包含具有一第二接觸墊的一第二接合層。所述第一元件以及所述第二元件是沿著一接合介面直接接合的，使得所述第一接觸墊以及所述第二接觸墊是在無介於中間的黏著劑下直接接合的。所述路由線路以及所述第一接觸墊是沿著所述接合介面而被設置的。
在一實施例中，所述路由線路接觸所述第二接合層的非導電材料。
在一特點中，一種接合的結構被揭示。所述接合的結構可包含一第一元件，其包含一第一接合層，其具有一接合側以及一與所述接合側相反的背側、以及一在所述第一接合層的所述背側上的貫孔層。所述第一接合層包含一細長的導電特徵，其是和所述貫孔層的兩個貫孔電性接觸。所述接合的結構可包含一第二元件，其包含具有一導電特徵的一第二接合層。所述第一元件以及所述第二元件是直接接合的，使得所述細長的導電特徵接觸所述第二接合層。
在一實施例中，所述第一元件的所述細長的導電特徵是直接接觸到所述第二元件的所述導電特徵。
在一實施例中，所述第一元件包含一接觸墊，其連接至所述細長的導電特徵。所述接觸墊可以直接接合至所述第二元件的所述導電特徵。
在一特點中，一種具有一接合層之元件被揭示。所述元件可包含一第一接觸墊，其被嵌入在所述接合層的非導電材料中。所述第一接觸墊的一上表面並未被所述接合層的所述非導電材料所覆蓋。所述元件可包含一路由線路，其被嵌入在所述接合層的所述非導電材料中。所述路由線路的一上表面並未被所述接合層的所述非導電材料所覆蓋。所述接合層是被配置以在無介於中間的黏著劑下直接接合至另一元件。
在一實施例中，所述路由線路是橫向地連接所述第一接觸墊以及一第二接觸墊。
在一實施例中，所述路由線路是在和所述第一接觸墊相同的金屬高度下形成的。
在一實施例中，所述路由線路是由和所述第一接觸墊相同的金屬層所形成的。
在一實施例中，所述接合層的所述非導電材料具有一小於約20Å rms的表面粗糙度。如請求項24的元件，其中所述接觸墊以及所述路由線路是凹陷在所述接合層的所述非導電材料的一上表面之下小於或等於大約20nm。所述接合層的所述非導電材料可包含具有一適合用於直接接合至一第二元件的一類似的非導電材料的量的氮及/或氟摻雜。
在一特點中，一種具有一接合層之元件被揭示。所述元件可包含在所述接合層中的一第一接觸墊、以及在所述接合層中的一路由線路。所述第一接觸墊以及所述路由線路是在所述接合層的一接合表面露出。所述接合層的所述接合表面是被配置以在無介於中間的黏著劑下直接接合至另一元件。
在一實施例中，所述路由線路是電連接至在所述接合層之下的一貫孔層中的一貫孔。
在一實施例中，所述路由線路是從所述第一接觸墊延伸的。
在一實施例中，所述路由線路是在所述接合層中延伸在所述第一接觸墊以及一第二接觸墊之間。
在一實施例中，所述路由線路是從所述第一接觸墊延伸的。
在一實施例中，所述路由線路具有窄於所述第一接觸墊的一最大寬度的一寬度。
在一特點中，一種形成一元件之方法被揭示，所述元件是被配置以直接接合另一元件。所述方法可包含從所述接合層的一接合表面移除所述元件的一接合層的部分、提供一種導電材料至所述接合層的所述移除的部分以形成一接觸墊以及一路由線路、以及製備所述接合表面以用於直接的接合。所述路由線路是在所述接合層中從所述接觸墊橫向地延伸。
在一特點中，一種形成一元件之方法，所述元件是被配置以接合另一元件。所述方法包含圖案化一導電層以形成一接觸墊以及一路由線路、在一種非導電材料中至少部分地嵌入所述接觸墊以及所述路由線路、以及拋光所述接觸墊、所述路由線路、以及所述非導電材料的表面以準備用於直接的接合。
在一實施例中，圖案化及嵌入是包含一鑲嵌製程，其利用單一遮罩以定義用於所述接觸墊以及所述路由線路的凹處圖案、以及沉積所述導電層到所述凹處圖案中。
在一實施例中，所述方法進一步包含利用一額外的遮罩以在所述接合層之下的貫孔層中圖案化一貫孔孔洞。沉積所述導電層到所述導電層中可包含在一雙鑲嵌製程中同時填充所述貫孔孔洞。沉積所述導電層可包含沉積一阻障層、一晶種層以及一電鍍的銅層。
在一特點中，一種形成一接合的結構之方法被揭示。所述方法可包含提供一第一元件，其包含一第一接合層。所述第一接合層具有一種非導電材料、一第一接觸墊以及一路由線路。所述路由線路是在和所述第一接觸墊相同的金屬高度下形成的。所述方法可包含拋光所述第一接觸墊、所述路由線路、以及所述非導電材料的表面以準備用於直接的接合。
在一實施例中，所述方法進一步包含提供一第二元件，其包含具有一第二接觸墊的一第二接合層。所述方法可進一步包含直接接合所述第一元件以及所述第二元件，使得所述第一接觸墊以及所述第二接觸墊是在無介於中間的黏著劑下直接接合的。
在一特點中，一種接合的結構被揭示。所述接合的結構可包含一第一元件，其包含一第一接合表面。所述第一接合表面具有一第一接觸墊以及一路由線路。所述接合的結構可包含一第二元件，其包含具有一第二接觸墊的一第二接合表面。所述第一元件以及所述第二元件是直接接合的，使得所述第一接觸墊以及所述第二接觸墊是在無介於中間的黏著劑下直接接合的。所述路由線路是接觸所述第二接合表面。
在一實施例中，所述第一接合表面進一步包含一第三接觸墊。所述第二接合表面可進一步包含一第四接觸墊。所述第三接觸墊以及所述第四接觸墊是在無介於中間的黏著劑下直接接合到彼此。
在一實施例中，所述路由線路具有一最大線路寬度，其是窄於所述第一接觸墊的一最大寬度。
在一實施例中，所述路由線路是接觸所述第一接觸墊並且從所述第一接觸墊橫向地延伸。
在一實施例中，所述路由線路以及所述第一接觸墊是由相同的導電材料所形成的。
在一實施例中，所述第一元件進一步包括一第一貫孔層。所述第一貫孔層可包含一貫孔，其延伸穿過所述第一貫孔層的一厚度。所述第一元件可進一步包含一電子電路。所述第一貫孔可以電連接所述第一接觸墊以及所述電子電路。所述第一元件可進一步包含一路由結構。所述第一貫孔可以電連接所述第一接觸墊以及所述路由結構。所述路由結構可包含一重分佈層。
在一實施例中，所述第二元件的所述第二接合表面進一步包含一第二路由線路。
在一實施例中，所述第一接觸墊的一厚度是大於所述路由線路的一厚度。如請求項41之接合的結構，其中所述第一元件包括複數個接觸墊，其包含所述第一接觸墊，所述複數個第一接觸墊中的至少一個的一直徑是小於5微米。
除非上下文另有清楚要求，否則在整個所述說明以及請求項，所述字詞“包括”、“包含”與類似者將以包容性的意思來解釋，而非互斥或窮舉的意思；換言之，以“包含但不限於”的意思來解釋。如同在此一般所使用的字詞“耦接”是指兩個或多個元件可以直接連接、或是藉由一或多個中間的元件來連接。同樣地，如同在此一般所使用的字詞“連接”是指兩個或多個元件可以直接連接、或是藉由一或多個中間的元件來連接。此外，所述字詞“在此”、“以上”、“以下”以及類似意思的字詞當被使用在此申請案時，應該是指此申請案整體，而不是此申請案的任何特定的部分。在上下文允許下，在以上的詳細說明中利用單數或複數的字詞亦分別可包含複數或單數。所述字詞“或”參照到一表列的兩個或多個項目時，該字詞是涵蓋所述字詞以下的解釋的全部：在所述表列中的項目的任一個、在所述表列中的項目的全部、以及在所述表列中的項目的任意組合。
再者，除非另有明確地陳述、或在所用的上下文之內以其它方式理解，否則在此使用的條件式語言，例如尤其是“可以”、“可能”、“例如”、“像是”與類似者大致是打算傳達某些實施例包含某些特點、元件及/或狀態，而其它實施例並不包含。因此，此種條件式語言大致並非打算意指特點、元件及/或狀態是以任何方式而為一或多個實施例所必需的。
儘管某些實施例已經加以敘述，但是這些實施例只是舉例呈現的而已，因而並不欲限制本揭露內容的範疇。確實，在此所述的新穎的設備、方法及系統可以用各種其它形式來體現；再者，各種具有在此所述的方法及系統的形式的省略、替代及改變都可以在不脫離本揭露內容的精神下完成。例如，儘管區塊是以一給定的配置來呈現，但是替代實施例可以利用不同的構件及/或電路拓樸來執行類似的功能，並且某些區塊可被刪除、移動、加入、細分、組合、及/或修改。這些區塊的每一個可以用各種不同的方式來實施。上述各種實施例的元件及動作的任何適當的組合都可以組合以提供進一步的實施例。所附請求項及其等同物是欲涵蓋如同將會落在本揭露內容的範疇及精神之內的此種形式或修改。
1:第一元件 2:第二元件 3:接合的結構 4:元件 5:元件 6:元件 10:第一接合層 10a:接合表面 11:非導電材料 12:第一貫孔層 13:路由結構 14:主動層 15:路由層 16:第一接觸墊 18:第二接觸墊 20:第一路由線路 22:第一貫孔 24:第二貫孔 30:第二接合層 30a:接合表面 31:非導電材料 32:第二貫孔層 34:第二主動層 36:第三接觸墊 38:第四接觸墊 40:第二路由線路 42:第三貫孔 44:第四貫孔 45:接合介面 50:第五接觸墊 52:第六接觸墊 56:接觸墊 58:路由線路 60:接合層 60a:接合表面 61:非導電材料 62:貫孔層 64:主動層 64a:第一電路 64b:第二電路 66:第一接觸墊 66a:凹處 68:第二接觸墊 68a:凹處 70:路由線路 70a:凹處 72:第一貫孔 72a、74a:貫孔孔洞 74:第二貫孔 80:路由線路/細長的導電的結構 80’:細長的導電的結構 80a:接觸位置 80a’:接觸位置 82、84:貫孔 86:接觸墊 88:接觸墊 90:路由線路 92:貫孔 96:第一遮罩層 98:第二遮罩層 100:遮罩層 102:遮罩層 w1:最大寬度 w2:最大寬度 w3:線路寬度
所述詳細說明是參考所附的圖式來闡述的。在圖式中，一元件符號的最左邊的位數是識別所述元件符號第一次出現所在的圖。相同的元件符號在不同的圖中的使用是指出類似或相同的項目。
為了此討論，在圖式中描繪的裝置及系統是被展示為具有多個構件。如同在此所述的裝置及/或系統的各種實施方式可包含較少的構件，而且仍然是在本揭露內容的範疇之內。或者是，裝置及/或系統的其它實施方式可包含額外的構件、或是所述構件的各種組合，而且仍然是在本揭露內容的範疇之內。
[圖1A]是事先的一第一元件及一第二元件的概要橫截面側視圖。
[圖1B]是包含所述第一元件及所述第二元件的一接合的結構的概要橫截面側視圖。
[圖2A]是一元件4的概要仰視平面圖，其具有在一接合層60中的一路由結構。
[圖2B]是在圖2A中描繪的元件的分配的概要橫截面側視圖。
[圖3A]是在圖2A中描繪的元件的一部分的放大的平面圖。
[圖3B]是在圖3A中描繪的元件的所述部分的概要的立體圖。
[圖3C]是在圖2A中描繪的元件的另一部分的放大的平面圖。
[圖3D]是在圖3C中描繪的元件的所述部分的概要的立體圖。
[圖3E]是在圖2A中描繪的元件的另一部分的放大的平面圖。
[圖3F]是在圖3E中描繪的元件的所述部分的概要的立體圖。
[圖4A至4E]是展示根據一實施例的形成一元件的一製程。
[圖4F及4G]是展示用在圖4A至4E的製程的第一及第二遮罩層的概要俯視平面圖。
[圖5A]是用於在一元件的一貫孔層中形成貫孔的一遮罩層的概要俯視平面圖。
[圖5B]是用於在一元件的一接合層中形成接觸墊以及路由結構的一遮罩層的概要俯視平面圖。
[圖6A]是展示在接合之前的圖2A、3C及3D中描繪的元件的細長的導電的結構、以及另一元件的一細長的導電的結構。
[圖6B]是展示在接合之後的圖6A的細長的導電的結構。
[圖6C]是包含圖6A的細長的結構的一接合的結構的概要橫截面側視圖。
[圖7A]是展示在一接合層中的構件的範例尺寸的圖表。
[圖7B]是概要地描繪在圖7A中所示的尺寸的位置。
[圖8A]是根據一實施例的具有在一接合層中的一路由結構的一元件的仰視平面圖。
[圖8B]是在圖8A中所示的元件的一部分的放大的視圖。
[圖9]是在或接近一接合的結構的一接合介面的紅外線(IR)影像。
1:第一元件
2:第二元件
10:第一接合層
11:非導電材料
12:第一貫孔層
13:路由結構
14:主動層
15:路由層
16:第一接觸墊
18:第二接觸墊
20:第一路由線路
22:第一貫孔
24:第二貫孔
30:第二接合層
31:非導電材料
32:第二貫孔層
34:第二主動層
36:第三接觸墊
38:第四接觸墊
40:第二路由線路
42:第三貫孔
44:第四貫孔
45:接合介面
50:第五接觸墊
52:第六接觸墊

Claims (53)

  1. 一種接合的結構，其包括： 第一元件，其包含第一接合層，所述第一接合層具有第一接觸墊以及路由線路，所述路由線路形成在與所述第一接觸墊相同的高度處；以及 第二元件，其包含具有第二接觸墊的第二接合層； 其中所述第一元件的所述第一接合層以及所述第二元件的所述第二接合層是直接接合的，使得所述第一接觸墊以及所述第二接觸墊是在無介於中間的黏著劑下直接接合的。
  2. 如請求項1之接合的結構，其中所述第一接合層進一步包括第三接觸墊。
  3. 如請求項2之接合的結構，其中所述第二接合層進一步包括第四接觸墊，所述第三接觸墊以及所述第四接觸墊是在無介於中間的黏著劑下直接接合到彼此。
  4. 如請求項1之接合的結構，其中所述路由線路具有最大線路寬度，其是窄於所述第一接觸墊的最大寬度。
  5. 如請求項1之接合的結構，其中所述路由線路接觸所述第一接觸墊並且從所述第一接觸墊橫向地延伸。
  6. 如請求項1之接合的結構，其中所述路由線路以及所述第一接觸墊是由相同的導電材料所形成的。
  7. 如請求項1之接合的結構，其中所述第一元件進一步包括在所述接合層的與所述第二元件相反的一側上的第一貫孔層，所述第一貫孔層包括貫孔，其延伸穿過所述第一貫孔層的一厚度。
  8. 如請求項7之接合的結構，其中所述第一元件進一步包括電子電路，其中所述第一貫孔電連接所述第一接觸墊以及所述電子電路。
  9. 如請求項7之接合的結構，其中所述第一元件進一步包括路由結構，其中所述第一貫孔電連接所述第一接觸墊以及所述路由結構。
  10. 如請求項9之接合的結構，其中所述路由結構包含重分佈層。
  11. 如請求項1之接合的結構，其中所述第二元件的所述第二接合層進一步包括第二路由線路。
  12. 如請求項1之接合的結構，其中所述第一接觸墊的厚度是界定所述第一接合層的厚度。
  13. 如請求項1之接合的結構，其中所述第一元件包括複數個接觸墊，其包含所述第一接觸墊，所述複數個第一接觸墊中的至少一個的直徑是小於5微米。
  14. 一種接合的結構，其包括： 第一元件，其包含第一接合層，所述第一接合層具有第一接觸墊以及連接至所述第一接觸墊的路由線路，所述路由線路是在所述第一接合層中從所述第一接觸墊橫向地延伸，所述路由線路以及所述第一接觸墊是由相同的導電材料所形成的；以及 第二元件，其包含具有第二接觸墊的第二接合層， 其中所述第一元件以及所述第二元件是直接接合的，使得所述第一接觸墊以及所述第二接觸墊是在無介於中間的黏著劑下直接接合的。
  15. 一種接合的結構，其包括：  第一元件，其包含第一接合層，所述第一接合層具有第一接觸墊以及路由線路；以及 第二元件，其包含具有第二接觸墊的第二接合層， 其中所述第一元件以及所述第二元件是沿著接合介面直接接合的，使得所述第一接觸墊以及所述第二接觸墊是在無介於中間的黏著劑下直接接合的，所述路由線路以及所述第一接觸墊是沿著所述接合介面而被設置的。
  16. 如請求項15之接合的結構，其中所述路由線路接觸所述第二接合層的非導電材料
  17. 一種接合的結構，其包括：  第一元件，其包含第一接合層，所述第一接合層具有接合側以及與所述接合側相反的背側、以及在所述第一接合層的所述背側上的貫孔層，所述第一接合層包含細長的導電特徵，其是和所述貫孔層的兩個貫孔電性接觸；以及 第二元件，其包含具有導電特徵的第二接合層， 其中所述第一元件以及所述第二元件是直接接合的，使得所述細長的導電特徵接觸所述第二接合層。
  18. 如請求項17之接合的結構，其中所述第一元件的所述細長的導電特徵是直接接觸到所述第二元件的所述導電特徵。
  19. 如請求項17之接合的結構，其中所述第一元件包括接觸墊，其連接至所述細長的導電特徵，所述接觸墊是直接接合至所述第二元件的所述導電特徵。
  20. 一種具有接合層之元件，所述元件包括：  第一接觸墊，其內嵌在所述接合層的非導電材料中，所述第一接觸墊的上表面並未被所述接合層的所述非導電材料所覆蓋； 路由線路，其內嵌在所述接合層的所述非導電材料中，所述路由線路的上表面並未被所述接合層的所述非導電材料所覆蓋， 其中所述接合層是被配置以在無介於中間的黏著劑下直接接合至另一元件。
  21. 如請求項20之元件，其中所述路由線路是橫向地連接所述第一接觸墊以及第二接觸墊。
  22. 如請求項20之元件，其中所述路由線路是在和所述第一接觸墊相同的金屬高度下形成的。
  23. 如請求項20之元件，其中所述路由線路是由和所述第一接觸墊相同的金屬層所形成的。
  24. 如請求項20之元件，其中所述接合層的所述非導電材料具有小於約20Å rms的表面粗糙度。
  25. 如請求項24之元件，其中所述接觸墊以及所述路由線路是凹陷在所述接合層的所述非導電材料的上表面之下方小於或等於大約20nm。
  26. 如請求項24之元件，其中所述接合層的所述非導電材料包含具有適合用於直接接合至第二元件的類似的非導電材料的量的氮及/或氟摻雜。
  27. 一種具有接合層之元件，所述元件包括：  在所述接合層中的第一接觸墊；以及 在所述接合層中的路由線路， 其中所述第一接觸墊以及所述路由線路是在所述接合層的接合表面露出， 其中所述接合層的所述接合表面是被配置以在無介於中間的黏著劑下直接接合至另一元件。
  28. 如請求項27之元件，其中所述路由線路是電連接至所述接合層之下的貫孔層中的貫孔。
  29. 如請求項27之元件，其中所述路由線路是從所述第一接觸墊延伸的。
  30. 如請求項27之元件，其中所述路由線路在所述接合層中延伸於所述第一接觸墊以及第二接觸墊之間。
  31. 如請求項27之元件，其中所述路由線路是從所述第一接觸墊延伸的。
  32. 如請求項27之元件，其中所述路由線路具有寬度，所述寬度窄於所述第一接觸墊的最大寬度。
  33. 一種形成元件之方法，所述元件是被配置以直接接合另一元件，所述方法包括： 從所述元件的接合層的接合表面移除所述接合層的部分； 提供導電材料至所述接合層的所述移除的部分以形成接觸墊以及路由線路，所述路由線路是在所述接合層中從所述接觸墊橫向地延伸；以及 製備所述接合表面以用於直接的接合。
  34. 一種形成元件之方法，所述元件是被配置以接合另一元件，所述方法包括：  圖案化導電層以形成接觸墊以及路由線路； 在非導電材料中至少部分地嵌入所述接觸墊以及所述路由線路；以及 拋光所述接觸墊、所述路由線路、以及所述非導電材料的表面以準備用於直接的接合。
  35. 如請求項34之方法，其中圖案化及嵌入是包括鑲嵌製程，其利用單一遮罩以定義用於所述接觸墊以及所述路由線路的凹處圖案，並且沉積所述導電層到所述凹處圖案中。
  36. 如請求項35之方法，其進一步包括利用額外的遮罩以在所述接合層之下的貫孔層中圖案化貫孔孔洞，其中沉積所述導電層到所述導電層中包括在雙鑲嵌製程中同時填充所述貫孔孔洞。
  37. 如請求項36之方法，其中沉積所述導電層是包括沉積阻障層、晶種層以及電鍍的銅層。
  38. 一種形成接合的結構之方法，所述方法包括：  提供第一元件，其包含第一接合層，所述第一接合層具有非導電材料、第一接觸墊以及路由線路，所述路由線路是在和所述第一接觸墊相同的金屬高度下形成的；以及 拋光所述第一接觸墊、所述路由線路、以及所述非導電材料的表面以準備用於直接的接合。
  39. 如請求項38之方法，其進一步包括提供第二元件，其包含具有第二接觸墊的第二接合層。
  40. 如請求項39之方法，其進一步包括直接接合所述第一元件以及所述第二元件，使得所述第一接觸墊以及所述第二接觸墊是在無介於中間的黏著劑下直接接合的。
  41. 一種接合的結構，其包括：  第一元件，其包含第一接合表面，所述第一接合表面具有第一接觸墊以及路由線路；以及 第二元件，其包含具有第二接觸墊的第二接合表面； 其中所述第一元件以及所述第二元件是直接接合的，使得所述第一接觸墊以及所述第二接觸墊是在無介於中間的黏著劑下直接接合的，並且所述路由線路是接觸所述第二接合表面。
  42. 如請求項41之接合的結構，其中所述第一接合表面進一步包括第三接觸墊。
  43. 如請求項42之接合的結構，其中所述第二接合表面進一步包括第四接觸墊，所述第三接觸墊以及所述第四接觸墊是在無介於中間的黏著劑下直接接合到彼此。
  44. 如請求項41之接合的結構，其中所述路由線路具有最大線路寬度，其是窄於所述第一接觸墊的最大寬度。
  45. 如請求項41之接合的結構，其中所述路由線路是接觸所述第一接觸墊並且從所述第一接觸墊橫向地延伸。
  46. 如請求項41之接合的結構，其中所述路由線路以及所述第一接觸墊是由相同的導電材料所形成的。
  47. 如請求項41之接合的結構，其中所述第一元件進一步包括第一貫孔層，所述第一貫孔層包括貫孔，其延伸穿過所述第一貫孔層的一厚度。
  48. 如請求項47之接合的結構，其中所述第一元件進一步包括電子電路，其中所述第一貫孔電連接所述第一接觸墊以及所述電子電路。
  49. 如請求項47之接合的結構，其中所述第一元件進一步包括路由結構，其中所述第一貫孔電連接所述第一接觸墊以及所述路由結構。
  50. 如請求項48之接合的結構，其中所述路由結構包含重分佈層。
  51. 如請求項41之接合的結構，其中所述第二元件的所述第二接合表面進一步包括第二路由線路。
  52. 如請求項41之接合的結構，其中所述第一接觸墊的厚度是大於所述路由線路的厚度。
  53. 如請求項41之接合的結構，其中所述第一元件包括複數個接觸墊，其包含所述第一接觸墊，所述複數個第一接觸墊中的至少一個的直徑是小於5微米。
TW111124543A 2021-06-30 2022-06-30 在接合層中具有路由結構的元件 TW202315012A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163217046P 2021-06-30 2021-06-30
US63/217,046 2021-06-30
US17/809,723 US20230005850A1 (en) 2021-06-30 2022-06-29 Element with routing structure in bonding layer
US17/809,723 2022-06-29

Publications (1)

Publication Number Publication Date
TW202315012A true TW202315012A (zh) 2023-04-01

Family

ID=84691790

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111124543A TW202315012A (zh) 2021-06-30 2022-06-30 在接合層中具有路由結構的元件

Country Status (7)

Country Link
US (1) US20230005850A1 (zh)
EP (1) EP4364194A1 (zh)
JP (1) JP2024524391A (zh)
KR (1) KR20240028356A (zh)
CN (1) CN117716488A (zh)
TW (1) TW202315012A (zh)
WO (1) WO2023278605A1 (zh)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
US10762420B2 (en) 2017-08-03 2020-09-01 Xcelsis Corporation Self repairing neural network
TWI822659B (zh) 2016-10-27 2023-11-21 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
US20180182665A1 (en) 2016-12-28 2018-06-28 Invensas Bonding Technologies, Inc. Processed Substrate
JP2020503692A (ja) 2016-12-29 2020-01-30 インヴェンサス ボンディング テクノロジーズ インコーポレイテッド 集積された受動部品を有する接合構造物
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US11244916B2 (en) 2018-04-11 2022-02-08 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US10923413B2 (en) 2018-05-30 2021-02-16 Xcelsis Corporation Hard IP blocks with physically bidirectional passageways
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
EP3807927A4 (en) 2018-06-13 2022-02-23 Invensas Bonding Technologies, Inc. TSV AS A HIDEPAD
US10910344B2 (en) 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11158606B2 (en) 2018-07-06 2021-10-26 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US20200075533A1 (en) 2018-08-29 2020-03-05 Invensas Bonding Technologies, Inc. Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11476213B2 (en) 2019-01-14 2022-10-18 Invensas Bonding Technologies, Inc. Bonded structures without intervening adhesive
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US10854578B2 (en) 2019-03-29 2020-12-01 Invensas Corporation Diffused bitline replacement in stacked wafer memory
US11373963B2 (en) 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
US11355404B2 (en) 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US12080672B2 (en) 2019-09-26 2024-09-03 Adeia Semiconductor Bonding Technologies Inc. Direct gang bonding methods including directly bonding first element to second element to form bonded structure without adhesive
US12113054B2 (en) 2019-10-21 2024-10-08 Adeia Semiconductor Technologies Llc Non-volatile dynamic random access memory
US11862602B2 (en) 2019-11-07 2024-01-02 Adeia Semiconductor Technologies Llc Scalable architecture for reduced cycles across SOC
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11876076B2 (en) 2019-12-20 2024-01-16 Adeia Semiconductor Technologies Llc Apparatus for non-volatile random access memory stacks
CN115088068A (zh) 2019-12-23 2022-09-20 伊文萨思粘合技术公司 用于接合结构的电冗余
US11721653B2 (en) 2019-12-23 2023-08-08 Adeia Semiconductor Bonding Technologies Inc. Circuitry for electrical redundancy in bonded structures
WO2021188846A1 (en) 2020-03-19 2021-09-23 Invensas Bonding Technologies, Inc. Dimension compensation control for directly bonded structures
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
US11735523B2 (en) 2020-05-19 2023-08-22 Adeia Semiconductor Bonding Technologies Inc. Laterally unconfined structure
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090032939A1 (en) * 2007-07-31 2009-02-05 Texas Instruments Incorporated Method of forming a stud bump over passivation, and related device
US9704827B2 (en) * 2015-06-25 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bond pad structure
US9852988B2 (en) * 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US11393779B2 (en) * 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US10700094B2 (en) * 2018-08-08 2020-06-30 Xcelsis Corporation Device disaggregation for improved performance
KR20200047845A (ko) * 2018-10-24 2020-05-08 삼성전자주식회사 반도체 패키지
US11610846B2 (en) * 2019-04-12 2023-03-21 Adeia Semiconductor Bonding Technologies Inc. Protective elements for bonded structures including an obstructive element
US11233088B2 (en) * 2020-06-12 2022-01-25 Omnivision Technologies, Inc. Metal routing in image sensor using hybrid bonding

Also Published As

Publication number Publication date
KR20240028356A (ko) 2024-03-05
JP2024524391A (ja) 2024-07-05
WO2023278605A1 (en) 2023-01-05
EP4364194A1 (en) 2024-05-08
CN117716488A (zh) 2024-03-15
US20230005850A1 (en) 2023-01-05

Similar Documents

Publication Publication Date Title
TW202315012A (zh) 在接合層中具有路由結構的元件
US10170450B2 (en) Method for bonding and interconnecting integrated circuit devices
TWI453879B (zh) 積體電路結構
TWI411084B (zh) 半導體元件與其形成方法
US8158489B2 (en) Formation of TSV backside interconnects by modifying carrier wafers
TWI237343B (en) Semiconductor device and method of manufacturing the same
US11462458B2 (en) Semiconductor device and method of manufacture
TWI466258B (zh) 電性通透連接及其形成方法
CN118235239A (zh) 结合结构中的降低的寄生电容
US8970047B2 (en) Method for creating a 3D stacked multichip module
US9691840B2 (en) Cylindrical embedded capacitors
US6838774B2 (en) Interlocking conductor method for bonding wafers to produce stacked integrated circuits
TWI416692B (zh) 半導體裝置及其製造方法
TWI479601B (zh) 用於形成一穿透一半導體裝置結構之導電連通之方法，用於製造一半導體裝置結構之方法，半導體裝置結構及電子裝置
TWI429046B (zh) 半導體裝置及其製造方法
TWI602273B (zh) 半導體裝置
KR20180086501A (ko) 직접 접합을 위한 증가된 접촉 정렬 허용오차
TW201023299A (en) Method of forming stacked dies
TW201214622A (en) Method for forming a through-substrate via (TSV)
KR100787371B1 (ko) 전극 및 반도체 장치 제조 방법
WO2024021356A1 (zh) 高深宽比tsv电联通结构及其制造方法
KR100850115B1 (ko) 반도체 소자 접합 방법
KR101624851B1 (ko) 내장형 재배선을 갖는 반도체 장치 및 이의 제조 방법
US20240332248A1 (en) Direct hybrid bonding in topographic packages
US20240332231A1 (en) Direct hybrid bonding in topographic packages