TW202310285A - 半導體裝置 - Google Patents

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TW202310285A
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gate
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layer
drain
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黃柏瑜
李振銘
吳以雯
楊復凱
王美勻
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台灣積體電路製造股份有限公司
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Abstract

提供半導體結構與其形成方法。在一實施例中，例示性的半導體結構包括閘極結構位於主動區的通道區上；汲極結構位於主動區的汲極區上；源極結構位於主動區的源極區上；背側源極接點位於源極結構下；隔離結構位於源極結構上並接觸源極結構；汲極接點位於汲極結構上並電性耦接至汲極結構；以及閘極接點通孔位於閘極結構上並電性耦接至閘極結構。閘極接點通孔與汲極接點之間的距離，大於閘極接點通孔與隔離結構之間的距離。例示性的半導體結構的寄生電容減少且漏電流的容許範圍加大。

Description

半導體裝置
本發明實施例關於半導體裝置，更特別關於具有背側源極接點的半導體裝置。
半導體積體電路產業已經歷指數成長。積體電路材料與設計的技術進展，使每一代的積體電路比前一代具有更小且更複雜的電路。在積體電路演進中，功能密度(如單位晶片面積的內連線裝置數目)通常隨著幾何尺寸(如採用的製作製程所能產生的最小構件或線路)縮小而增加。尺寸縮小的製程通常有利於增加產能與降低相關成本。尺寸縮小亦增加處理與製造積體電路的複雜度。
舉例來說，大幅縮小積體電路尺寸會造成緊密排列的源極/汲極結構與閘極結構，以及緊密排列的源極/汲極接點與閘極接點通孔。兩個相鄰的導電結構(如閘極接點通孔與源極/汲極接點)之間的空間減少可能造成漏電流，其亦增加能耗甚至造成電路完全失效(若漏電流夠大)。因此雖然現有技術通常符合預期目的，但無法完全符合所有方面的需求。
本發明一例示性的實施例關於半導體裝置。半導體裝置包括第一源極/汲極結構，位於第一源極/汲極接點上；第二源極/汲極結構，位於背側介電層上；多個通道組件，各自延伸於第一源極/汲極結構與第二源極/汲極結構之間；閘極結構，接合通道組件並位於背側介電層上；底部介電層，直接位於第二源極/汲極結構上；第一介電層，位於底部介電層上；以及隔離結構，延伸穿過第一介電層並直接位於第一源極/汲極結構上。隔離結構的組成與底部介電層的組成不同，且第一源極/汲極結構與第一介電層隔有隔離結構。
本發明另一例示性的實施例關於半導體裝置。半導體裝置包括第一閘極結構，位於第一主動區的通道區上；汲極結構，位於第一主動區的汲極區上；源極結構，位於第一主動區的源極區上；背側源極接點，位於源極結構下；隔離結構，位於源極結構上並接觸源極結構；汲極接點，位於汲極結構上並電性耦接至汲極結構；以及閘極接點通孔，位於第一閘極結構上並電性耦接至第一閘極結構。閘極接點通孔與汲極接點之間的距離，大於閘極接點通孔與隔離結構之間的距離。
本發明又一例示性實施例關於半導體裝置的形成方法。方法包括接收工件。工件包括：主動區，位於基板上；閘極結構，位於主動區的通道區上；第一源極/汲極結構，位於主動區的第一源極/汲極區上，並位於基板中的半導體插塞上；第二源極/汲極結構，位於主動區的第二源極/汲極區上；以及第一介電層，包括第一部分直接位於第一源極/汲極結構上，以及第二部分直接位於第二源極/汲極結構上。方法亦包括選擇性移除第一介電層的第一部分以形成隔離結構開口而露出第一源極/汲極結構；形成隔離結構於隔離結構開口中，且隔離結構的組成與第一介電層的組成不同；以及將半導體插塞置換成背側源極/汲極接點。
下述詳細描述可搭配圖式說明，以利理解本發明的各方面。值得注意的是，各種結構僅用於說明目的而未按比例繪製，如本業常態。實際上為了清楚說明，可任意增加或減少各種結構的尺寸。
可以理解的是，下述內容提供的不同實施例或例子可實施本發明實施例的不同結構。特定構件與排列的實施例係用以簡化本揭露而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明之多種實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「下側」、「上方」、「上側」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。舉例來說，若將圖式中的裝置翻轉，則下方或之下的元件將轉為上方或之上的元件。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
此外，當數值或數值範圍的描述有「約」、「近似」、或類似用語時，旨在涵蓋合理範圍內的數值，如本技術領域中具有通常知識者考量到製造過程中產生的固有變化。舉例來說，基於與製造具有與數值相關的已知製造容許範圍，數值或範圍涵蓋包括所述數目的合理範圍，例如在所述數目的+/- 10%以內。舉例來說，材料層的厚度為約5 nm且本技術領域中具有通常知識者已知沉積材料層的製造容許範圍為15%時，其包含的尺寸範圍為4.25 nm至5.75 nm。此外，本發明之多種實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
導入多閘極裝置如鰭狀場效電晶體與多橋通道電晶體，以增加閘極-通道耦合、降低關閉狀態電流、並減少短通道效應而改善閘極控制。鰭狀場效電晶體具有隆起的通道，且閘極包覆通道的多側(比如包覆自基板延伸的半導體材料的鰭狀物的頂部與側壁)。多橋通道電晶體的閘極結構可部分或完全圍繞通道區，以接觸通道區的兩側或更多側。由於多橋通道電晶體的閘極結構圍繞通道區，多橋通道電晶體亦可視作圍繞閘極電晶體或全繞式閘極電晶體。多橋通道電晶體的通道區可由奈米線、奈米片、或其他奈米結構形成，因此多橋通道電晶體亦可視作奈米線電晶體或奈米片電晶體。多閘極裝置的三維結構可大幅縮小尺寸，並維持閘極控制與緩解短通道效應。
如上所述，大幅縮小積體電路尺寸會造成更緊密排列的電晶體，其將造成更緊密排列的中段製程結構。中段製程結構的製程通常關於製作接點至積體電路裝置的導電結構(或導電區)，比如製作接點至源極/汲極結構。製作緊密排列的中段製程的結構時的挑戰，會限制電晶體密度進一步增加。緊密相鄰的源極/汲極接點與閘極接點通孔亦會增加彼此之間的寄生電容而造成漏電流。
本發明實施例提供的半導體裝置與方法，可將隔離結構置於源極/汲極結構上，而非形成前側源極/汲極接點。例示性的半導體裝置包括第一源極/汲極結構位於背側源極/汲極接點上、第二源極/汲極結構、閘極結構位於第一源極/汲極結構與第二源極/汲極結構之上與之間、底部介電層直接位於第二源極/汲極結構上、第一介電層位於底部介電層上、以及隔離結構延伸穿過第一介電層並直接位於第一源極/汲極結構上。隔離結構的組成與底部介電層的組成不同，且第一源極/汲極結構與第一介電層隔有隔離結構。藉由形成隔離結構於源極結構上而非形成前側源極接點，可實質上消除前側源極接點與閘極通孔之間的寄生電容與可能的漏電流。形成隔離結構於源極結構上，亦可增加閘極接點通孔的設計彈性，進而加大前側汲極接點上的金屬接點與閘極接點之間的漏電流容許範圍(比如降低或實質上消除漏電流)，及/或減少與閘極接點通孔相關的寄生電阻。
本發明多種實施例將搭配圖式詳細說明。在此考量下，圖1係形成半導體裝置的方法100之流程圖。圖27係方法300的流程圖，其用於決定圖1的方法所製作的閘極接點通孔設置。方法100與方法300將搭配圖2至26與圖28至39說明如下。方法100及300僅用於舉例而非侷限本發明實施例至此處說明的內容。在方法100與方法300之前、之中、及/或之後可提供額外步驟，且方法的額外實施例可取代、消除、或調換一些所述步驟。此處並未詳述所有步驟以簡化說明。由於製作製程的結果為製作工件200成半導體裝置，工件200亦可視作半導體裝置。為了避免疑問，圖2至26與圖28至39所示的X、Y、及Z方向彼此垂直且一致。在本發明實施例中，類似標耗用於標示類似結構，除非另外說明。
如圖1至3所示，方法100的步驟102接收工件200。圖2係例示性的工件200的部分上視圖。圖3係例示性的工件200沿著圖2所示的剖線A-A'的部分剖視圖。如圖2及3所示，工件200包括基板202。在一實施例中，基板202為基體矽基板(比如包含基體單晶矽)。在多種實施例中，基板202可包含其他半導體材料如鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、磷砷化鎵銦、或上述之組合。在一些其他實施例中，基板202可為絕緣層上半導體基板如絕緣層上矽基板、絕緣層上矽鍺基板、或絕緣層上鍺基板。絕緣層上半導體基板的製作方法可採用分隔佈植氧、晶圓接合、及/或其他合適方法。
如圖2及3所示，工件200亦包括多個鰭狀結構205位於基板202上。鰭狀結構205可由基板202的一部分與交錯的半導體層(如通道層208與犧牲層206)的垂直堆疊207所形成。在所述實施例中，垂直堆疊207可包含交錯的多個通道層208與多個犧牲層206。每一通道層208的組成可為矽，而每一犧牲層206的組成可為矽鍺。通道層208與犧牲層206可磊晶沉積於基板202上，其形成方法可採用分子束磊晶、氣相磊晶、超高真空化學氣相沉積、及/或其他合適的磊晶成長製程。鰭狀結構205沿著X方向縱向延伸，且分成與虛置閘極堆疊210重疊的通道區205C以及源極/汲極區205S/D。每一通道區205C沿著X方向位於源極/汲極區205S/D之間。此實施例採用閘極置換製程(或閘極後製製程)，而虛置閘極堆疊210作為功能閘極結構的占位物。其他製程與設置亦屬可能。可採用合適的沉積、光微影、與蝕刻製程，以形成虛置閘極堆疊210。如圖3所示，虛置閘極堆疊210包括虛置介電層212、虛置閘極層213位於虛置介電層212上、以及閘極頂部的硬遮罩層214位於虛置閘極層213上。在一實施例中，虛置介電層212包括氧化矽。虛置閘極層213包括多晶矽，而閘極頂部的硬遮罩層214包括氮化矽層214b形成於氧化矽層214a上。
如圖2及3所示，工件200亦包括隔離結構204形成於鰭狀結構205周圍，以隔離相鄰的鰭狀結構205。在一些實施例中，隔離結構204沉積於定義鰭狀結構205的溝槽中。這些溝槽可延伸穿過通道層208與犧牲層206，並止於基板202中。隔離結構204亦可視作淺溝槽隔離結構。隔離結構204可包含氧化矽、氮氧化矽、氟矽酸鹽玻璃、低介電常數的介電層、上述之組合、及/或其他合適材料。
如圖2及3所示，工件200亦包括閘極間隔物216沿著虛置閘極堆疊210的側壁。在一些實施例中，閘極間隔物216可包含碳氧化矽、碳氮化矽、氮化矽、碳氮氧化矽、氧化鋯、氧化鋁、或合適的介電材料。
如圖1及4所示，方法100的步驟104使源極/汲極區205S/D凹陷，以形成源極開口218S與汲極開口218D。以乾蝕刻製程或合適的蝕刻製程，非等向蝕刻虛置閘極堆疊210與閘極間隔物216未覆蓋的鰭狀結構205的源極/汲極區205S/D。乾蝕刻製程可採用含氧氣體、氫氣、含氟氣體(如四氟化碳、六氟化硫、二氟甲烷、氟仿、及/或六氟乙烷)、含氯氣體(如氯氣、氯仿、四氯甲烷、及/或三氯化硼)、含溴氣體(如溴化氫及/或溴仿)、含碘氣體、其他合適氣體及/或電漿、及/或上述之組合。在圖4所示的實施例中，源極開口218S與汲極開口218D可延伸穿過垂直堆疊207，且可部分延伸至基板202中。在形成源極開口218S與汲極開口218D時，可能稍微蝕刻閘極間隔物216。稍微蝕刻的閘極間隔物216可視作閘極間隔物216'。每一閘極間隔物216'包括向外彎曲的側壁216s，且其寬度(沿著X方向的尺寸)沿著Z方向逐漸減少。
如圖1及5所示，方法100的步驟106形成內側間隔物結構220。在露出源極開口218S與汲極開口218D中的犧牲層206之後，可選擇性地使犧牲層206部分凹陷以形成內側間隔物凹陷(之後填有內側間隔物結構220)，且明顯不蝕刻露出的通道層208。在一實施例中，通道層208的組成實質上為矽，而犧牲層206的組成實質上為矽鍺，且使犧牲層選擇性地部分凹陷的步驟可採用選擇性等向蝕刻製程。在形成內側間隔物凹陷之後，沉積內側間隔物材料層於工件200上以填入內側間隔物凹陷。內側間隔物材料層可包含氧化矽、氮化矽、碳氧化矽、碳氮氧化矽、碳氮化矽、金屬氮化物、或合適的介電材料。接著回蝕刻內側間隔物材料層，以移除通道層208的側壁上的多餘內側間隔物材料層，進而形成內側間隔物結構220。在一些實施例中，步驟106的回蝕刻製程可為乾蝕刻製程，其可與形成源極開口218S與汲極開口218D所用的乾蝕刻製程類似。
如圖1、6、及7所示，方法100的步驟108形成半導體插塞228於源極開口218S下。在一些實施例中，沉積遮罩膜222於工件200上，接著沉積光阻層224於遮罩膜222上。在一些實施例中，遮罩膜222可為底抗反射塗層。圖案化光阻層224以作為圖案化遮罩膜222的蝕刻製程中的蝕刻遮罩。如圖6所示，圖案化的光阻層224與圖案化的遮罩膜222覆蓋或保護汲極開口218D，並露出源極開口218S。接著進行蝕刻製程以延伸源極開口218S至基板202中，以形成延伸的開口226。在一些實施方式中，步驟108的蝕刻製程可為乾蝕刻製程，且其可與形成源極開口218S與汲極開口218D所用的乾蝕刻製程類似。接著可移除圖案化的光阻層224。
在遮罩膜222仍覆蓋汲極開口218D時，可選擇性形成半導體插塞228於延伸的開口226中，且形成方法可採用分子束磊晶、氣相磊晶、超高真空化學氣相沉積、及/或其他合適的磊晶成長製程。半導體插塞228的組成與基板202不同，使後續製程中可選擇性地移除基板202。舉例來說，當基板202的組成為矽時，半導體插塞228可包含未摻雜的矽鍺、摻雜硼的矽、攙雜磷的矽、摻雜硼的矽鍺、摻雜砷的矽、或其他合適材料，因此可選擇性移除基板202而實質上不蝕刻半導體插塞228。在一實施例中，基板202的組成為矽，而半導體插塞228的組成為未摻雜的矽鍺。在形成半導體插塞228之後，可採用合適的蝕刻製程選擇性移除覆蓋汲極開口218D的遮罩膜222。
如圖1及8所示，方法100的步驟110形成源極結構232S於源極開口218S中，並形成汲極結構232D於汲極開口218D中。源極結構232S與汲極結構232D各自的形成方法可採用磊晶製程如氣相磊晶、超高真空化學氣相沉積、分子束磊晶、及/或其他合適製程。因此源極結構232S與汲極結構232D耦接至鰭狀結構205的通道區205C中的通道層208。源極結構232S與汲極結構232D可為n型或p型的源極/汲極結構，端視即將形成的電晶體的導電型態而定。例示性的n型源極/汲極結構可包含矽、摻雜磷的矽、摻雜砷的矽、摻雜銻的矽、或其他合適材料，且可在磊晶製程時導入n型摻質如磷、砷、或銻以進行原位摻雜，或採用接面佈植製程以進行異位摻雜。例示性的p型源極/汲極結構可包含鍺、摻雜鎵的矽鍺、摻雜硼的矽鍺、或其他合適材料，且可在磊晶製程時導入p型摻質如硼或鎵以進行原位摻雜，或採用接面佈植製程以進行異位摻雜。
如圖1及9所示，方法100的步驟112沉積接點蝕刻停止層234與底部層間介電層236於工件200上。接點蝕刻停止層234可包含氮化矽、氮氧化矽、及/或本技術領域已知的其他材料，且其形成方法可為原子層沉積、電漿輔助化學氣相沉積、及/或其他合適的沉積或氧化製程。如圖9所示，接點蝕刻停止層234可順應性地沉積於源極結構232S的上表面、汲極結構232D的上表面、與閘極間隔物216的側壁上。在沉積接點蝕刻停止層234之後沉積底部層間介電層236於基板200上，其沉積方法可為電漿輔助化學氣相沉積製程或其他合適的沉積技術。底部層間介電層236的組成與閘極間隔物216'的組成不同，使後續製程可選擇性移除底部層間介電層236。底部層間介電層236可包含材料如四乙氧基矽烷的氧化物、未摻雜的矽酸鹽玻璃、或摻雜的氧化矽(如硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、磷矽酸鹽玻璃、或硼矽酸鹽玻璃)、及/或其他合適的介電材料。可進行平坦化製程如化學機械研磨製程，以移除多餘材料並露出虛置閘極堆疊210中的虛置閘極層213的上表面。
如圖1及10所示，方法100的步驟114將虛置閘極堆疊210置換成閘極結構210'。隨著虛置閘極層213露出，步驟114可移除虛置閘極堆疊210。移除虛置閘極堆疊210的方法可包含一或多個蝕刻製程，其對虛置閘極堆疊210中的材料具有選擇性。在移除虛置閘極堆疊210之後，可選擇性移除犧牲層206以釋放通道層208作為通道區205C中的通道組件。選擇性移除犧牲層206的方法可為乾蝕刻、選擇性濕蝕刻、或其他選擇性蝕刻製程。在一些實施例中，選擇性濕蝕刻包括氫氧化銨、過氧化氫、與水的混合物的蝕刻。
沉積閘極結構210’以包覆通道組件如通道層208。每一閘極結構210’包括閘極介電層212’以及閘極層213’位於閘極介電層212’上。在一些實施例中，閘極介電層212’包括界面層位於通道組件如通道層208上，以及高介電常數的介電層位於界面層上，且其形成方法可採用原子層沉積、化學氣相沉積、及/或其他合適方法。此處的高介電常數的介電層可視作介電常數大於氧化矽的介電常數(約3.9)的介電材料。在一些實施例中，界面層包括氧化矽。高介電常數的介電層可包含氧化鉿、氧化鋯、氧化鉿鋯、氧化鉭、氧化鉿矽、氧化鋯矽、氧化鑭、氧化鋁、氧化釔、鈦酸鍶、鈦酸鋇、氧化鋇鋯、氧化鉿鑭、氧化鑭矽、氧化鋁矽、氧化鉿鉭、氧化鉿鈦、鈦酸鋇鍶、氮化矽、氮氧化矽、上述之組合、或其他合適材料。
接著沉積閘極層213’於閘極介電層212’上，且沉積方法可採用原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍、或其他合適方法。閘極層213'可包含單層或多層結構，比如具有選定功函數以增進裝置效能的金屬層、襯墊層、濕潤層、黏著層、金屬合金、或金屬矽化物的多種組合。舉例來說，閘極層213'可包括氮化鈦、鈦鋁、氮化鈦鋁、氮化鉭、鉭鋁、氮化鉭鋁、碳化鉭鋁、碳氮化鉭、鋁、鎢、鎳、鈦、釕、鈷、鉑、碳化鉭、氮化鉭矽、銅、其他耐火金屬、其他合適的金屬材料、或上述之組合。此外，當半導體裝置如工件200包括n型電晶體與p型電晶體時，可分開形成不同的閘極層以用於n型電晶體與p型電晶體，且閘極層可包含不同的功函數金屬層(以提供不同的n型與p型功函數金屬層)。
在一些實施例中，工件200亦包括自對準蓋層237直接形成於閘極層213'上。在一些實施例中，自對準蓋層237可直接形成於閘極層213'與閘極間隔物216'上。自對準蓋層237的組成與底部層間介電層236的組成不同，以在後續製程中選擇性移除底部層間介電層236。在一實施例中，自對準蓋層237包括氮化矽。在一些其他實施例中，自對準蓋層237的組成可為碳氧化矽、碳化矽、碳氮化矽、氮化矽、矽、鉿矽化物、碳氧化矽、氧化鋁、鋯矽化物、氮氧化呂、氧化鋯、氧化鉿、氧化鈦、氧化鋯鋁、氧化鋅、氧化鉭、氧化鑭、氧化釔、碳氮化鉭、碳氮氧化矽、氮化鋯、或上述之組合。
如圖1、11、及12所示，方法100的步驟116選擇性移除直接位於源極結構232S上的接點蝕刻停止層234與底部層間介電層236，以形成介電插塞開口244。如圖11所示，沉積第一層間介電層238於工件200上的方法可為化學氣相沉積、可流動的化學氣相沉積、電漿輔助化學氣相沉積、或其他合適製程。在一些實施例中，第一層間介電層238的組成可與底部層間介電層236的組成類似。可沉積硬遮罩層240於第一層間介電層238上，接著由微影製程圖案化硬遮罩層240以形成開口242。例示性的微影製程包含旋轉塗佈光阻層、軟烘烤光阻層、對準光罩、曝光、曝光後烘烤、顯影光阻層、沖洗、與乾燥(如硬烘烤)。如圖12所示，在採用圖案化的硬遮罩層240做為蝕刻遮罩時，可對工件200進行一或多道蝕刻製程以選擇性移除開口242中露出的第一層間介電層238、底部層間介電層236、與接點蝕刻停止層234，並形成介電插塞開口244以露出源極結構232S。在一些實施例中，一或多道蝕刻製程可選擇性移除第一層間介電層238與底部層間介電層236以形成介電插塞開口244於接點蝕刻停止層234上。接點蝕刻停止層234仍保護源極結構232S。介電插塞開口244中可露出源極結構232S的所有上表面。蝕刻製程可選擇性蝕刻第一層間介電層238與底部層間介電層236，而實質上不蝕刻閘極間隔物216’與自對準蓋層237。在形成介電插塞開口244之後，可移除圖案化的硬遮罩層240。在一些實施例中，介電插塞開口244亦可露出閘極間隔物216’的上表面。在一些實施例中，介電插塞開口244亦可露出自對準蓋層237的上表面。
如圖1及13所示，方法100的步驟118形成介電插塞246於介電插塞開口244中。形成介電插塞246的方法可包含多個製程如沉積與平坦化製程。舉例來說，可沉積介電插塞層於工件200上並填入介電插塞開口244，其沉積方法可為原子層沉積、物理氣相沉積、化學氣相沉積、或合適製程。介電插塞層可包含氮化矽、碳化矽、氮氧化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、或上述之組合。介電插塞層的組成可與自對準蓋層237的組成不同。介電插塞層的組成亦可與第一層間介電層238與底部層間介電層236的組成不同。在一實施例中，閘極間隔物216可包含碳氮氧化矽，自對準蓋層237可包含氮化矽，第一層間介電層238可包含氧化矽，且介電插塞246可包含碳氧化矽。接著進行平坦化製程如化學機械研磨以移除第一層間介電層238上的多餘介電插塞，並提供平坦表面。介電插塞246接著直接覆蓋源極結構232S的所有上表面。在形成介電插塞開口244時不移除接點蝕刻停止層234的實施方式中，接點蝕刻停止層234將覆蓋源極結構232S的所有上表面，且介電插塞246將覆蓋接點蝕刻停止層234的所有上表面與側壁表面。因此接點蝕刻停止層234的水平部分夾設於源極結構232S與介電插塞246之間。介電插塞246延續介電插塞開口244的形狀。介電插塞246的下表面直接接觸源極結構232S的上表面。介電插塞246的下表面的寬度W1 (沿著X方向)實質上等於源極結構232S的上表面的寬度。介電插塞246的上表面與第一層間介電層238的上表面共平面，且具有寬度W2。在所述實施例中，寬度W2大於寬度W1，因此介電插塞246可具有漏斗形狀與錐形側壁。如上所述，介電插塞開口244亦可露出自對準蓋層237的上表面。圖14顯示另一實施例，其中對應的介電插塞246'直接形成於閘極間隔物216'與自對準蓋層237的一部分上。因此介電插塞246'的上表面的寬度W2'大於寬度W2。應理解介電插塞246的形狀不限於圖13及14所示的例子。藉由形成介電插塞246於源極結構232S上而非形成前側源極接點，可實質上消除欲形成的閘極接點通孔與前側源極接點之間的漏電流路徑。形成介電插塞246於源極結構232S上，亦可增加閘極接點通孔的設計彈性。形成閘極接點通孔的設計彈性將搭配圖28至37進一步詳細說明。
如圖1及15所示，方法100的步驟120形成汲極接點248於汲極結構232D上。形成汲極接點248的方法可包含形成汲極接點開口(用於填入汲極接點248)以穿過第一層間介電層238、底部層間介電層236、與接點蝕刻停止層234，以露出汲極結構232D的至少一部分。形成汲極接點開口的方法可包含光微影與蝕刻製程。接著形成矽化物層247於汲極接點開口中。在一些例子中，矽化物層247可包含鈦矽化物、鈷矽化物、鎳矽化物、鉭矽化物、或鎢矽化物。接著形成汲極接點248於矽化物層247上。汲極接點248可包含阻障層(未圖示)沉積於工件200的上表面上。阻障層可包含金屬或金屬氮化物，比如氮化鈦、氮化鈷、鎳、或氮化鎢。之後可沉積金屬填充層(未圖示)於阻障層上。金屬填充層可包含鎢、釕、鈷、鎳、或銅。接著可進行化學機械研磨製程以移除多餘材料，以定義汲極接點248與介電插塞246的最終形狀並提供平坦表面。在一些實施例中，介電插塞246的寬度W2大於汲極接點248的上表面的寬度W3。介電插塞246的高寬比小於汲極接點248的高寬比。在不形成介電插塞246以覆蓋源極結構232S的假設狀況中，步驟120將造成前側源極接點位於源極結構232S上。雖然前側源極接點可與汲極接點248的組成類似，仍可能不具任何功能，因為電子訊號是經由欲形成的背側源極接點連接至源極結構 232S 。如此一來，前側源極接點為虛置源極接點。換言之，形成介電插塞246可避免形成需至源極接點。
如圖1、16、及17所示，方法100的步驟122形成汲極接點通孔251於汲極接點248上。如圖16所示，形成第二層間介電層250於第一層間介電層238上。第二層間介電層250的材料與形成方法，可與第一層間介電層238的材料與形成方法類似。圖17顯示工件200沿著圖2所示的剖線B-B'的剖視圖。汲極接點通孔開口(之後填有汲極接點通孔251)可穿過第二層間介電層250以露出汲極接點248的上表面的一部分。如圖17所示，汲極接點通孔251形成於汲極接點248上，並填入汲極接點通孔開口。汲極接點通孔251可包含阻障層以及金屬填充層位於阻障層上。汲極接點通孔251中的阻障層與金屬填充層的材料與形成方法，可與圖15所示的汲極接點248的材料與形成方法類似。接著進行化學機械研磨製程以移除多餘材料，並定義汲極接點通孔251的最終形狀。在一些實施例中，本發明實施例的方法如方法100不形成任何前側源極接點通孔。由於源極結構232S的電子線路通過背側源極接點，因此任何前側源極接點通孔(若形成)為不具任何功能的虛置源極接點通孔。一些實施例為了符合一些現有技術與降低成本，虛置源極接點通孔可與汲極接點通孔一起形成，並位於介電插塞246上。虛置源極接點通孔的形成方法可與汲極接點通孔251的形成方法類似。
如圖1、18、及19所示，方法100的步驟124形成閘極接點通孔於閘極結構210’上。如圖18所示，形成圖案化的硬遮罩層252於第二層間介電層250上，以露出第二層間介電層250的一部分。可將光阻層塗佈於硬遮罩層上，並採用第一光微影光罩圖案化光阻層。採用圖案化的光阻層作為蝕刻遮罩以圖案化硬遮罩層，即可得圖案化的硬遮罩層252。接著在形成閘極接點通孔開口253穿過第二層間介電層250、第一層間介電層238、與自對準蓋層237的蝕刻製程時，採用圖案化的硬遮罩252作為蝕刻遮罩。如圖19所示，形成第一閘極接點通孔254於閘極接點通孔開口253中，並電性連接至閘極層213’。形成第一閘極接點通孔254的製程與材料，可與形成汲極接點通孔251的製程與材料類似。在此例中，第一閘極接點通孔254的所有下表面直接接觸閘極層213’。在一些實施例中，可同時形成第一閘極接點通孔254與汲極接點通孔251。在一些實施例中，可在形成汲極接點通孔251之前形成第一閘極接點通孔254。
如圖20所示，在形成第一閘極接點通孔254與汲極接點通孔251之後，可形成第一內連線結構256於工件200的前側上。在一些實施例中，第一內連線結構256可包含多個金屬間介電層，以及多個金屬線路或接點通孔位於每一金屬間介電層中。在一些例子中，金屬間介電層與底部層間介電層236可共用類似組成。每一金屬間介電層中的金屬線路與接點通孔的組成可為金屬如鋁、鎢、釕、或銅。由於第一內連線結構256形成於工件200的前側上，第一內連線結構256亦可視作前側內連線結構。
如圖1及21所示，方法100的步驟126翻轉並平坦化工件200，以露出半導體插塞228。載板258接合至第一內連線結構256。在一些實施例中，載板258接合至工件200的方法可為熔融接合、採用黏著層、或上述之組合。在一些實施例中，載板258可包含半導體材料(如矽)、藍寶石、玻璃、聚合物材料、或其他合適材料。一旦將載板258接合至工件200的第一內連線結構256，即可翻轉工件200。接著平坦化工件200的背側以露出半導體插塞228。
如圖1及22所示，方法100的步驟128將基板202置換成背側介電層260。在露出半導體插塞228之後，可選擇性移除基板202以形成介電開口，且移除方法可為選擇性蝕刻製程如選擇性濕蝕刻製程或選擇性乾蝕刻製程。選擇性移除基板202的方法，實質上不損傷半導體插塞228。可由合適製程沉積介電層260於工件200的背側上。在一些例子中，介電層260的組成可與底部層間介電層236的組成類似。可進行平坦化製程如化學機械研磨製程，以平坦化工件200的背側並移除半導體插塞228上的多餘介電層260。
如圖1、23、及24所示，方法100的步驟130將半導體插塞228置換成背側源極接點268。如圖23所示，進行選擇性蝕刻製程可選擇性移除半導體插塞228，而實質上不損傷介電層260。自工件200的背側露出背側源極接點開口262中的源極結構232S時，即停止蝕刻製程。選擇性移除半導體插塞228的步驟為自對準的步驟。在一實施例中，選擇性蝕刻製程可採用氫氧化銨、過氧化氫、與水的混合物。如圖24所示，沉積介電阻障層264於工件200上，接著回蝕刻介電阻障層264，使其只覆蓋背側源極接點開口262的側壁，並露出源極結構232S。在一些實施例中，介電阻障層264可包含氮化矽或其他合適材料。可形成矽化物層266於源極結構232S的露出表面上，以減少源極結構232S與欲形成的背側源極接點268之間的接點電阻。矽化物層266可包含鎳矽化物、鎳鍺化物、或鎳鍺矽化物。在形成矽化物層266之後，可形成背側源極接點268於背側源極接點開口262中。背側源極接點268可包含鋁、銠、釕、銅、銥、或鎢。接著可進行平坦化製程如化學機械研磨製程，以移除多餘材料並提供平坦表面。背側源極接點268可由矽化物層266電性耦接至源極結構232S。由於形成背側源極接點268的方法為自對準，背側源極接點268的寬度(沿著X方向)小於介電插塞246的寬度W2。
如圖1及25所示，方法100的步驟132進行後續製程，比如形成背側電源軌270。雖然圖25未顯示，但背側電源軌270可埋置於絕緣層中。在例示性的製程中，組成與底部層間介電層236類似的絕緣層可沉積於工件200的背側上，包括沉積於介電層260與背側源極接點268上。接著圖案化電源軌溝槽於絕緣層中。接著可形成背側電源軌270於電源軌溝槽中。背側電源軌270的組成與形成方法，可與圖15所示的上述汲極接點248的組成與形成方法類似。可進行化學機械研磨製程以移除多餘材料。第二內連線結構272的形成方法與結構，可與第一內連線結構256的形成方法與結構類似。由於第二內連線結構272形成於工件200的背側上，第二內連線結構272亦可視作背側內連線結構。
圖26顯示工件200的例示性上視佈局圖。由於形成背側源極接點268的方法為自對準，背側源極接點268形成於鰭狀結構205之下。具體而言，背側源極接點268形成於源極結構232S之下(未圖示)。如上所述，本發明實施例的方法不形成導電的前側源極接點248S。相反地，形成介電插塞246於源極結構232S上。介電插塞246的寬度W2大於背側源極接點268的寬度。第一閘極接點通孔254形成於閘極層213'上，且具有沿著X方向的寬度Wg。汲極接點通孔251形成於汲極接點248上。在一實施例中，第一閘極接點通孔254的中心線254m對準閘極結構210'的中心線。中心線254m與介電插塞246的中心線246m之間的距離D1，實質上等於中心線254m與汲極接點248的中心線248m之間的距離D2。第一閘極接點通孔254與汲極接點248之間具有距離D3。由於介電插塞246的形成方法，可增加第一閘極接點通孔254的設計彈性，因為第一閘極接點通孔254短接至任何前側源極接點或其上的前側源極接點通孔的可能性為0或可忽略。因此在微影製程中的對準光罩的製程誤差及/或形成閘極接點通孔的其他不準確的容許度可增加。此外，沒有前側源極接點通孔則可消除前側源極接點通孔與第一閘極接點通孔254之間的寄生電容。上述的所有方式造成更佳的裝置效能、良率、與可信度。
如上所述，積體電路技術朝更小的技術節點邁進，而緊鄰的前側源極/汲極接點(及/或前側源極/汲極接點通孔)與閘極接點通孔會增加彼此的寄生電容而造成漏電流。在上述的方法100中，直接形成介電插塞246而非前側源極接點於源極結構232S上。因此有利於降低工件200的寄生電容。由於介電插塞246形成於源極結構232S上，可調整第一閘極接點通孔254的設置(如位置與形狀)以進一步改善裝置效能。舉例來說，第一閘極接點通孔254的位置影響第一閘極接點通孔254與汲極接點248或汲極接點通孔251之間的距離，因此影響對硬的寄生電容與漏電流。第一閘極接點通孔254的直徑可決定第一閘極接點通孔254與閘極結構210'之間的接觸面積，因此影響寄生電阻。當第一閘極接點通孔254與汲極接點248或汲極接點通孔251之間的距離增加，則減少上述結構之間的寄生電容。然而亦可減少接觸面積而增加寄生電阻。
不同應用所用的半導體裝置可具有對寄生電容與寄生電阻的不同需求。舉例來說，在高速無線/有線通訊的應用中需要較小的寄生電容，因為寄生電容會不利地限制無線/有線通訊系統中的射頻積體電路的高頻效能。在這些應用中，減少寄生電容比減少寄生電阻重要。在追求更佳直流電特性的應用如靜電放電電路或輸入/輸出電路中，需要較小的寄生電阻以得較大電流，且減少寄生電阻比減少寄生電容重要。本發明實施例藉由形成不同設置(如位置或尺寸)的閘極接點通孔，可調整閘極接點通孔相關的寄生電阻與寄生電容(及漏電流)，以改善半導體裝置的效能。
圖27顯示例示性的方法300的流程圖，以在方法100的步驟124時確認欲形成的閘極接點通孔的設置。閘極接點通孔的設置參數會影響工件200的寄生電阻、寄生電容、與漏電流。藉由選擇不同的光微影光罩以形成閘極接點通孔開口，可確認閘極接點通孔的設置，因此可確認閘極接點通孔與汲極接點之間的距離以及閘極接點通孔與閘極結構之間的接觸面積。藉由改變閘極接點通孔的設置，可依據最終半導體裝置的應用改變閘極接點通孔相關的寄生電阻與寄生電容。圖27中的方法300將搭配圖28至37說明。
如圖27所示，方法300的步驟302確認是否形成背側源極接點於工件200中。若不形成背側源極接點於工件200中，則進行方法300的步驟304以製作工件200的前側源極接點248S (如圖26所示)於源極結構232S上，而不形成介電插塞246。前側源極接點248S的材料與形成方法，可與圖15所示的上述汲極接點248的材料與形成方法類似。在此狀況中，閘極接點通孔的設置可與圖18所示的上述第一閘極接點通孔254類似。可進行額外製程如形成前側內連線結構。若欲形成的工件200不具有背側源極接點(如背側源極接點268)，則接著進行方法300的步驟306以進行方法100如形成介電插塞246與背側源極接點268。
如圖27所示，在以方法100製作半導體裝置之前，步驟308確認是否製作比圖25中的工件200的效能改善的半導體裝置的最終結構。進一步改善效能將增加現有的製作製程的額外成本。舉例來說，需採用新的光微影光罩以利改善效能。在收益超過成本的情況下，可確認欲製作的半導體裝置具有改善的效能。若欲製作的半導體裝置不需具有改善效能或者改善效能的成本大於收益，則進行方法300的步驟310以方法100製作半導體裝置，且可採用第一遮罩形成閘極接點通孔開口253 (以及圖25中的工件200的第一閘極接點通孔254)。
如圖27所示，若需改善欲製作的半導體裝置的效能，則接著進行方法300的步驟312a與步驟312b。在步驟312中，確認欲製作的半導體裝置是否需具有加大的漏電流容許範圍(及/或減少的寄生電容)。若不需加大漏電流的容許範圍，則方法300跳回步驟310。若需加大漏電流的容許範圍，則方法300接著進行步驟314a而採用第二光微影光罩，以利形成第二閘極接點通孔開口。與第一光微影光罩相較，第二光微影光罩可導入刻意的層疊偏移於第二閘極接點通孔開口上。形成於第二閘極接點通孔開口中的第二閘極接點通孔可具有第二設置。圖28至32顯示其他實施例，在形成含有第二設置的第二閘極接點通孔254a的工件200A時，採用第二光微影光罩。
如圖28所示，工件200A包括第二閘極接點通孔254a、與介電插塞246相鄰的閘極間隔物216a、以及與汲極接點248相鄰的閘極間隔物216b。第二閘極接點通孔254a不只直接形成於閘極結構210'上，亦直接位於閘極間隔物216a上。換言之，第二閘極接點通孔254a直接接觸閘極間隔物216a的上表面的一部分。閘極間隔物216b的上表面不具有第二閘極接點通孔254a。由於刻意偏移，閘極結構210'的中心線與第二閘極接點通孔254a的中心線254m之間具有差異。圖29顯示工件200A的例示性布局。如圖29所示，第二閘極接點通孔254a刻意朝介電插塞246偏移一段距離S。距離S可小於0.5倍的寬度Wg，使第二閘極接點通孔254a仍在閘極結構210'上，就算形成第二閘極接點通孔開口的微影製程時發生非刻意的第二光微影光罩對不準或其他不準確的問題。非刻意的對不準可小於0.5*寬度Wg。寬度Wg為第一閘極接點通孔254的寬度。由於第二閘極接點通孔254a偏移，距離D2大於距離D1。如圖29所示，汲極接點248與第二閘極接點通孔254a之間的距離D4，大於汲極接點248與第一閘極接點通孔254之間的距離D3 (以虛線表示)。藉由增加距離D3至距離D4，有利於減少第二閘極接點通孔254a與汲極接點248之間的寄生電容，亦有利於加大漏電流的容許範圍。
在圖30所示的另一實施例中，工件200B包括閘極接點通孔。隨著刻意增加層疊偏移，閘極接點通孔不只直接形成於閘極間隔物216a上，亦直接位於介電插塞246的一部分上。圖31係工件200A的例示性布局。與圖29中的布局相較，可進一步增加距離D2。工件200B中的閘極接點通孔與汲極接點248之間的寄生電容小於工件200A中的寄生電容，且可進一步加大漏電流的容許範圍。
閘極接點通孔填入對應的閘極接點通孔開口。在將閘極接點通孔填入對應的閘極接點通孔開口之前，對應的閘極接點通孔開口露出閘極結構210’、閘極間隔物216’、與介電插塞246的上表面。形成對應的閘極接點通孔開口的方法，可包含進行原子層蝕刻製程以選擇性移除自對準蓋層237而露出閘極結構210’的上表面的一部分，而不明顯損傷閘極間隔物216’與介電插塞246。原子層蝕刻製程可包含沉積製程。沉積製程可採用合適氣體如六氟丁二烯或其他合適材料。接著進行蝕刻製程以蝕刻自對準蓋層237的至少一部分。此蝕刻製程可採用含氮氣體(如三氟化氮)與其他含碳與氟的氣體，或其他合適氣體。可重複多次循環的沉積製程與蝕刻製程。在圖28至31所示的上述實施例中，第一閘極接點通孔254沿著X方向偏移。第一閘極接點通孔254除了沿著X方向偏移以外，亦可沿著Y方向偏移。圖32及33所示的兩個其他實施例中，閘極接點通孔沿著Y方向偏移。如圖32所示，工件200C包括閘極接點通孔254c。閘極接點通孔254c直接接觸與主動區相鄰的底部層間介電層236、閘極結構210'、以及閘極間隔物216a。與圖29中的閘極接點通孔相較，閘極接點通孔254c亦沿著Y方向偏移。如圖33所示，工件200D包括閘極接點通孔254d。與圖26中的第一閘極接點通孔254相較，閘極接點通孔254d亦沿著Y方向偏移。可刻意或非刻意地沿著Y方向偏移。如上所述，大幅減少積體電路尺寸最造成源極/汲極接點通孔與閘極接點通孔的排列更緻密。與形成虛置(非功能性)前側源極接點248S與導電的虛置源極通孔251S的方法相較，形成介電插塞246於源極結構232S上的方法可增加閘極接點通孔的製程容許範圍與設計彈性。值得注意的是，偏移的閘極接點通孔造成閘極接點通孔與閘極結構210'之間的接觸面積減少。因此工件200A的寄生電阻大於圖26中的工件200的寄生電阻。另一實施例提供的工件其加大的漏電流容許範圍以及寄生電阻與圖26中的工件200類似，其將搭配圖36及37詳述。
如圖27所示，步驟312b確認製作的半導體裝置是否需要降低寄生電阻。若需降低寄生電阻，則方法300的步驟314b可採用第三光微影光罩以利形成第三閘極接點通孔開口。第三光微影光罩與第一光微影光罩相較，可用於形成單側加大的閘極接點通孔開口。形成於第三閘極接點通孔開口中的第三閘極接點通孔可具有第三設置。圖34及35顯示其他實施例中，在製作具有第三設置的第三閘極接點通孔254e的工件200A時採用第三光微影光罩。
如圖34所示，工件200E包括第三閘極接點通孔254e。與介電插塞246相鄰的第一閘極接點通孔254 (如圖25至26)的側部加大，以形成第三閘極接點通孔254e。加大的第三閘極接點通孔254e不只直接形成於閘極結構210'上，亦直接位於閘極間隔物216a與介電插塞246上。換言之，第三閘極接點通孔254e直接接觸介電插塞246的上表面的一部分。圖35顯示工件200E的例示性布局。由於加大尺寸，閘極結構210'的中心線與第三閘極接點通孔254e的中心線之間具有差距。如圖35所示，加大第一閘極接點通孔254的左側(與介電插塞246相鄰)，以形成第三閘極接點通孔254e。第三閘極接點通孔254e與第一閘極接點通孔254的寬度差異，小於約0.5倍的閘極結構間距P。選擇寬度差異E，使加大的第三閘極接點通孔254e不會造成第三閘極接點通孔254e與外側閘極結構210' (比如介電插塞246的左側上的一者)之間的明顯漏電流。在一些實施例中，加大的第三閘極接點通孔254e的寬度大於閘極結構210'的寬度。由於加大寬度，第三閘極接點通孔254e與閘極結構210'之間的接觸面積可大於第一閘極接點通孔254相關的接觸面積。因此與圖27中的工件200相較，有利於減少工件200E的閘極接點通孔相關的寄生電阻，而實質上不犧牲漏電流的容許範圍。
圖36顯示另一實施例中，加大漏電流的容許範圍而不明顯減少閘極接點通孔與閘極結構之間的接觸面積(比如不明顯增加寄生電阻)的方案。在此實施例中，第一閘極接點通孔254的左側加大且可朝介電插塞246偏移，以形成閘極接點通孔254f於工件200F中。圖37顯示工件200F的例示性布局。閘極接點通孔254f與汲極接點248之間的距離因偏移而增加，因此可比圖26中的工件200加大漏電流的容許範圍。此外由於左側加大，閘極接點通孔254f與閘極結構210’之間的接觸面積與圖26中的工件200中的接觸面積實質上類似。因此工件200F的漏電流容許範圍加大，而不明顯改變寄生電阻。
依據本發明實施例，方法100與方法300造成不同裝置區中採用不同設置的閘極接點通孔。可依據方法100與方法300製作這些裝置區中的半導體裝置以符合其設計需求。舉例來說，圖38所示的工件400包括第一裝置區400A與第二裝置區400B。第一裝置區400A與第二裝置區400B可形成於相同基板或不同基板上。在一例中，第一裝置區400A中的半導體裝置包括源極結構232S、前側源極接點248S位於源極結構232S上、以及背側源極接點268位於源極結構232S下。形成前側源極接點248S與背側源極接點268有助於提供較彈性的布線。第二裝置區400B中的半導體裝置包括源極結構232S、介電插塞246位於源極結構232S、與背側源極接點268位於源極結構232S下。形成介電插塞246有助於增加閘極接點通孔的設計彈性。雖然圖式中的第一閘極接點通孔254在第二裝置區400B中，但應理解依據方法100與方法300的其他設置的閘極接點通孔亦可行。
舉例來說，圖39所示的工件500包括第一裝置區500A與第二裝置區500B。在一實施方式中，第一裝置區500A中的半導體裝置包括偏移的第二閘極接點通孔254a，使半導體裝置的漏電流容許範圍加大。第二裝置區500B中的半導體裝置包括單側加大的第三閘極接點通孔254e，使半導體裝置的寄生電阻降低。因此不同區可用於不同功能。
在圖1至39所述的實施例中，方法100與方法300可形成介電插塞於多橋通道電晶體中的源極結構上。應理解方法100與方法300亦可用於具有汲極結構上的介電插塞與背側汲極接點的工件。本發明實施例亦可用於其他多閘極裝置如鰭狀場效電晶體。
本發明實施例提供許多優點。舉例來說，本發明實施例提供半導體裝置的形成方法，其介電插塞位於源極/汲極結構上。這可增加閘極接點通孔的設計彈性。因此在形成閘極接點通孔所用的微影製程中，可增加對準光罩的製程誤差及/或其他不準確的容許度。此外，形成介電插塞亦可降低寄生電容，因為前側源極/汲極接點已置換成介電插塞。所有的方法均可造成更佳的裝置效能、良率、與可信度。本發明實施例亦提供方法以形成具有刻意層疊偏移的閘極接點通孔，其可增加漏電流的容許範圍並降低與閘極接點通孔相關的寄生電容。層疊可指半導體裝置如積體電路晶片中的不同層的多種構件之間的對準現象。本發明實施例亦提供形成單側加大的閘極接點通孔的方法，其可增加閘極接點通孔與閘極結構之間的接觸面積，並減少寄生電阻。
本發明提供許多不同實施例。此處揭露半導體結構與其製作方法。本發明一例示性的實施例關於半導體裝置。半導體裝置包括第一源極/汲極結構，位於第一源極/汲極接點上；第二源極/汲極結構，位於背側介電層上；多個通道組件，各自延伸於第一源極/汲極結構與第二源極/汲極結構之間；閘極結構，接合通道組件並位於背側介電層上；底部介電層，直接位於第二源極/汲極結構上；第一介電層，位於底部介電層上；以及隔離結構，延伸穿過第一介電層並直接位於第一源極/汲極結構上。隔離結構的組成與底部介電層的組成不同，且第一源極/汲極結構與第一介電層隔有隔離結構。
在一些實施例中，半導體裝置亦可包括第二源極/汲極接點，延伸穿過第一介電層與底部介電層並電性連接至第二源極/汲極結構；第二介電層，位於第一介電層上；以及閘極接點通孔，延伸穿過第二介電層與第一介電層並直接接觸閘極結構。
在一些實施例中，半導體裝置亦可包括第一閘極間隔物，沿著閘極結構的第一側壁並直接接觸隔離結構；以及第二閘極間隔物，沿著閘極結構的第二側壁，且第二側壁與第一側壁相對。閘極接點通孔的第一中心線與第二源極/汲極接點之間的距離，大於第一中心線與隔離結構之間的距離。
在一些實施例中，閘極接點通孔可位於第一閘極間隔物上並直接接觸第一閘極間隔物。在一些實施例中，閘極接點通孔可位於隔離結構上並直接接觸隔離結構。在一些實施例中，閘極接點通孔的第一中心線偏離閘極結構的第二中心線，閘極結構可具有寬度W1，而閘極接點通孔的第一中心線與閘極結構的第二中心線之間的距離小於約0.5倍的寬度W1。
在一些實施例中，隔離結構的上表面可具有第一寬度，隔離結構的下表面可具有第二寬度，且第二寬度小於第一寬度。隔離結構的上表面與第一介電層的上表面可共平面，且隔離結構的下表面可直接接觸第一源極/汲極結構。在一些實施例中，隔離結構可包括氮化矽、碳化矽、氮氧化矽、碳氮化矽、碳氧化矽、或碳氮氧化矽。
本發明另一例示性的實施例關於半導體裝置。半導體裝置包括第一閘極結構，位於第一主動區的通道區上；汲極結構，位於第一主動區的汲極區上；源極結構，位於第一主動區的源極區上；背側源極接點，位於源極結構下；隔離結構，位於源極結構上並接觸源極結構；汲極接點，位於汲極結構上並電性耦接至汲極結構；以及閘極接點通孔，位於第一閘極結構上並電性耦接至第一閘極結構。閘極接點通孔與汲極接點之間的距離，大於閘極接點通孔與隔離結構之間的距離。
在一些實施例中，半導體裝置亦可包括第一閘極間隔物，沿著第一閘極結構的第一側壁並與源極結構相鄰；以及第二閘極間隔物，沿著第一閘極結構的第二側壁並與汲極結構相鄰。閘極接點通孔可直接位於第一閘極間隔物上。在一些實施例中，閘極接點通孔直接位於隔離結構上並直接接觸隔離結構。
在一些實施例中，半導體裝置亦可包括第二閘極結構，位於第二主動區的通道區上；第二源極結構，位於第二主動區的源極區上；前側源極接點，位於第二源極結構上；以及另一背側源極接點，位於第二源極結構下。
在一些實施例中，半導體裝置亦可包括第二閘極結構位於第二主動區的通道區上。第一閘極結構與第二閘極結構隔有第一閘極間隔物與隔離結構。
在一些實施例中，半導體裝置亦可包括底部介電層，位於汲極結構上；第一介電層，位於底部介電層上；以及第二介電層，位於第一介電層上。隔離結構可延伸穿過第一介電層並覆蓋源極結構的上表面。
在一些實施例中，半導體裝置亦可包括自對準蓋層位於第一閘極結構上。閘極接點通孔更延伸穿過自對準蓋層。隔離結構亦可直接接觸自對準蓋層。在一些實施例中，隔離結構的高寬比可小於汲極接點的高寬比。
本發明又一例示性實施例關於半導體裝置的形成方法。方法包括接收工件。工件包括：主動區，位於基板上；閘極結構，位於主動區的通道區上；第一源極/汲極結構，位於主動區的第一源極/汲極區上，並位於基板中的半導體插塞上；第二源極/汲極結構，位於主動區的第二源極/汲極區上；以及第一介電層，包括第一部分直接位於第一源極/汲極結構上，以及第二部分直接位於第二源極/汲極結構上。方法亦包括選擇性移除第一介電層的第一部分以形成隔離結構開口而露出第一源極/汲極結構；形成隔離結構於隔離結構開口中，且隔離結構的組成與第一介電層的組成不同；以及將半導體插塞置換成背側源極/汲極接點。
在一些實施例中，方法亦可包括形成源極/汲極接點開口穿過第一介電層，以露出第二源極/汲極結構；形成源極/汲極接點於源極/汲極接點開口中；形成第二介電層於第一介電層上；形成通孔開口穿過第一介電層與第二介電層，以露出閘極結構；以及形成接點通孔於通孔開口中並直接接觸閘極結構。接點通孔與源極/汲極接點之間的距離，大於接點通孔與隔離結構之間的距離。
在一些實施例中，工件亦可包括第一閘極間隔物，沿著閘極結構的第一側壁並與隔離結構橫向相鄰，以及第二閘極間隔物，沿著閘極結構的第二側壁並與源極/汲極接點橫向相鄰。通孔開口亦可露出第一閘極間隔物的至少一部分，且接點通孔亦可直接接觸第一閘極間隔物。
在一些實施例中，通孔開口亦可露出隔離結構的一部分，且接點通孔亦可直接接觸隔離結構。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
A-A’,B-B’:剖線 D1,D2,D3,D4,S:距離 P:閘極結構間距 Wg,W1,W2,W2’,W3:寬度 100,300:方法 102,104,106,108,110,112,114,116,118,120,122,124, 126,128,130,132,302,304,306,308,310,312,312a,312b,314a,314b:步驟 200,200A,200B,200C,200D,200E,200F,400,500:工件 202:基板 204:隔離結構 205:鰭狀結構 205C:通道區 205S/D:源極/汲極區 206:犧牲層 207:垂直堆疊 208:通道層 210:虛置閘極堆疊 210’:閘極結構 212:虛置介電層 212’:介電層 213:虛置閘極層 213’:閘極層 214,240:硬遮罩層 214a:氧化矽層 214b:氮化矽層 216,216’,216a,216b:閘極間隔物 216s:側壁 218D:汲極開口 218S:源極開口 220:內側間隔物結構 222:遮罩膜 224:光阻層 226,242:開口 228:半導體插塞 232D:汲極結構 232S:源極結構 234:接點蝕刻停止層 236:底部層間介電層 237:自對準蓋層 238:第一層間介電層 244:介電插塞開口 246,246’:介電插塞 246m,248m,254m:中心線 247:矽化物層 248:汲極接點 248S:前側源極接點 250:第二層間介電層 251:汲極接點通孔 251S:虛置源極通孔 252:圖案化的硬遮罩 253:閘極接點通孔開口 254:第一閘極接點通孔 254a:第二閘極接點通孔 254b,254c,254d,254f:閘極接點通孔 254e:第三閘極接點通孔 256:第一內連線結構 258:載板 260:介電層 262:背側源極接點開口 264:介電阻障層 266:矽化物層 268:背側源極接點 270:背側電源軌 272:第二內連線結構 400A,500A:第一裝置區 400B,500B:第二裝置區
圖1係本發明一或多個實施例中，形成具有背側電源軌的半導體裝置的方法的流程圖。 圖2係本發明多個實施例中，進行圖1的方法之多種階段的例示性工件的部分上視圖。 圖3至16係本發明一或多個實施例中，例示性工件在圖1的方法中的多種製作階段沿著圖2所示的剖線A-A’的部分剖視圖。 圖17係本發明一或多個實施例中，例示性工件在圖1的方法中的多種製作階段沿著圖2所示的剖線B-B’的部分剖視圖。 圖18至25係本發明一或多個實施例中，例示性工件在圖1的方法中的多種製作階段沿著圖2所示的剖線A-A’的部分剖視圖。 圖26係圖25所示的例示性工件的部分上視布局圖。 圖27係本發明一或多個實施例中，決定圖1的方法所形成的閘極接點通孔其設置的方法的流程圖。 圖28至37係本發明一或多個實施例中，例示性工件在圖27的方法中的多種製作階段的部分剖視圖或上視布局圖。 圖38及39係本發明一或多個實施例中，例示性工件在圖1的方法中的多種製作階段的部分剖視圖。
200:工件
205C:通道區
205S/D:源極/汲極區
208:通道層
210’:閘極結構
212’:介電層
213’:閘極層
216’:閘極間隔物
220:內側間隔物結構
232D:汲極結構
232S:源極結構
236:底部層間介電層
237:自對準蓋層
238:第一層間介電層
246:介電插塞
248:汲極接點
250:第二層間介電層
254:第一閘極接點通孔
256:第一內連線結構
258:載板
260:介電層
264:介電阻障層
266:矽化物層
268:背側源極接點
270:背側電源軌
272:第二內連線結構

Claims (1)

  1. 一種半導體裝置，包括： 一第一源極/汲極結構，位於一第一源極/汲極接點上； 一第二源極/汲極結構，位於一背側介電層上； 多個通道組件，各自延伸於該第一源極/汲極結構與該第二源極/汲極結構之間； 一閘極結構，接合該些通道組件並位於該背側介電層上； 一底部介電層，直接位於該第二源極/汲極結構上； 一第一介電層，位於該底部介電層上；以及 一隔離結構，延伸穿過該第一介電層並直接位於該第一源極/汲極結構上， 其中該隔離結構的組成與該底部介電層的組成不同，且該第一源極/汲極結構與該第一介電層隔有該隔離結構。
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