TW202301656A - 固體攝像元件及攝像裝置 - Google Patents

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Abstract

本發明之目的在於，使以全像素同時進行曝光之固體攝像元件之畫質提高。 固體攝像元件具備第1像素及第2像素。於第1像素中，於特定之相對位置，配置將保持特定重設位準之第1電容元件與特定節點之間之路徑開閉之第1選擇電晶體，且於與特定之相對位置不同之相對位置，配置將保持與曝光量相應之信號位準之第2電容元件與節點之間之路徑開閉之第2選擇電晶體。於第2像素中，於特定之相對位置，配置將保持特定重設位準之第3電容元件與特定節點之間之路徑開閉之第3選擇電晶體，且於與特定之相對位置不同之相對位置，配置將保持與曝光量相應之信號位準之第4電容元件與節點之間之路徑開閉之第4選擇電晶體。

Description

固體攝像元件及攝像裝置
本技術係關於一種固體攝像元件。詳細而言，關於一種於每行進行AD(Analog to Digital：類比數位)轉換之固體攝像元件、及攝像裝置。
自先前以來，於固體攝像元件中，出於使像素微細化之目的，使用於像素陣列部之外部按行配置ADC，逐列依序讀出像素信號之行ADC(Analog to Digital Converter：類比數位轉換器)方式。於該行ADC方式中，若藉由逐列依序開始曝光之全域快門方式進行曝光，則有產生全域快門失真之虞。因此，為實現以全像素同時開始曝光之全域快門方式，而提案有於每個像素設置一對電容，並於該等電容保持重設位準及信號位準之固體攝像元件(例如，參考非專利文獻1)。於該等一對電容、與前段之電路之間，配置一對電晶體，並經由該等電晶體將重設位準或信號位準供給至電容。 [先前技術文獻] [非專利文獻]
[非專利文獻1]Geunsook Park，等人，A 2.2 μm Stacked Back Side Illuminated Voltage Domain Global Shutter CMOS Image Sensor，IEDM19-379.
[發明所欲解決之問題]
於上述先前技術中，藉由使重設位準及信號位準按各像素保持於一對電容中，而於行ADC方式中，謀求全域快門方式之實現。然而，於上述先前技術中，有時於連接於一對電容之一對電晶體各者之pn接合因雜散光而產生雜訊。每個像素之雜訊量未必一致，因該雜訊量之不一致，而有PLS(Parasitic Light Sensitivity：雜光靈敏度)惡化之虞。因該PLS惡化而使圖像資料之畫質降低。
本技術係鑑於此種狀況而創造者，目的在於使以全像素同時進行曝光之固體攝像元件之畫質提高。 [解決問題之技術手段]
本技術係為解決上述問題點而完成者，其第1態様為一種固體攝像元件，該固體攝像元件具備：第1像素，其於特定之相對位置，配置將保持特定重設位準之第1電容元件與特定節點之間之路徑開閉之第1選擇電晶體，且於與上述特定之相對位置不同之相對位置，配置將保持與曝光量相應之信號位準之第2電容元件與節點之間之路徑開閉之第2選擇電晶體；及第2像素，其於上述特定之相對位置，配置將保持特定重設位準之第3電容元件與特定節點之間之路徑開閉之第3選擇電晶體，且於與上述特定之相對位置不同之相對位置，配置將保持與曝光量相應之信號位準之第4電容元件與上述節點之間之路徑開閉之第4選擇電晶體。藉此，起到提高畫質之作用。
又，如該第1態様，其中上述第2像素可與上述第1像素相鄰。藉此，起到使相鄰之像素間之雜訊不明顯之作用。
又，如該第1態様，其中可對包含上述第1像素及上述第2像素之像素陣列部內之像素進行拜耳排列。藉此，起到提高彩色圖像之畫質之作用。
又，如該第1態様，其中上述像素陣列部可包含將4個上述第1像素排列成2列×2行之第1區域、及與上述第1區域相鄰，將4個上述第2像素排列成2列×2行之第2區域。藉此，起到提高彩色圖像之畫質之作用。
又，如該第1態様，其中上述像素陣列部亦可包含將上述第1像素與3個上述第2像素排列成2列×2行之第1區域、及與上述第1區域相鄰，將上述第2像素與3個上述第1像素排列成2列×2行之第2區域。藉此，起到提高彩色圖像之畫質之作用。
又，如該第1態様，其中對包含上述第1像素及上述第2像素之像素陣列部內之像素進行四拜耳排列，且上述像素陣列部亦可包含：第1區域，其將上述第1像素及與上述第1像素同色之3個上述第2像素排列成2列×2行；及第2區域，其與上述第1區域相鄰，將上述第2像素及與上述第2像素同色之3個上述第1像素排列成2列×2行。藉此，起到提高彩色圖像之畫質之作用。
又，如該第1態様，其中上述節點為後段節點，且排列有上述第1像素及上述第2像素之像素區塊可具備：第1前段電路，其依序產生第1重設位準與第1信號位準且保持於上述第1及第2電容元件；第2前段電路，其依序產生第2重設位準與第2信號位準且保持於上述第3及第4電容元件；上述第1、第2、第3及第4電容元件；選擇部，其包含設置上述第1及第2選擇電晶體之第1選擇電路、與設置上述第3及第4前段選擇電晶體之第2選擇電路；及後段電路，其經由上述後段節點依序讀出上述第1及第2重設位準與上述第1及第2信號位準之各者。藉此，起到減少kTC雜訊之作用。
又，如該第1態様，其中上述第1前段電路可具備：第1光電轉換元件；第1前段傳送電晶體，其自上述第1光電轉換元件向第1浮動擴散層傳送電荷；第1重設電晶體，其將上述第1浮動擴散層初始化；及第1前段放大電晶體，其將上述第1浮動擴散層之電壓放大；上述第2前段電路可具備：第2光電轉換元件；第2前段傳送電晶體，其自上述第2光電轉換元件向第2浮動擴散層傳送電荷；第2重設電晶體，其將上述第2浮動擴散層初始化；及第2前段放大電晶體，其將上述第2浮動擴散層之電壓放大。藉此，起到保持與浮動擴散層之電壓相應之位準之作用。
又，如該第1態様，其中上述第1前段電路可進而具備連接於第1前段節點之第1電流源電晶體；上述第2前段電路進而具備連接於第2前段節點之第2電流源電晶體；上述第1前段放大電晶體將上述第1浮動擴散層之電壓放大並向上述第1前段節點輸出；上述第2前段放大電晶體將上述第2浮動擴散層之電壓放大並向上述第2前段節點輸出；上述第1及第2電容元件之各者之一端共通連接於上述第1前段節點，各者之另一端連接於上述第1選擇電路；上述第3及第4電容元件之各者之一端共通連接於上述第2前段節點，各者之另一端連接於上述第2選擇電路。藉此，起到按像素供給恆定電流之作用。
又，如該第1態様，其中於特定曝光開始時序中，上述第1及第2前段傳送電晶體向上述第1及第2浮動擴散層傳送上述電荷，且上述第1及第2重設電晶體將上述第1及第2光電轉換元件與上述第1及第2浮動擴散層一起初始化；於特定曝光結束時序中，上述第1及第2前段傳送電晶體可向上述第1及第2浮動擴散層傳送上述電荷。藉此，起到全像素同時曝光之作用。
又，如該第1態様，其中上述選擇部可依序進行將上述第1及第2電容元件之一者連接於上述後段節點之控制、將上述第1及第2電容元件之另一者連接於上述後段節點之控制、將上述第3及第4電容元件之一者連接於上述後段節點之控制、及將上述第3及第4電容元件之另一者連接於上述後段節點之控制。藉此，起到依序讀出2像素之各者之重設位準及信號位準之作用。
又，於該第1態様中，上述選擇部可於特定加算模式中，依序進行將上述第1及第2電容元件之一者與上述第3及第4電容元件之一者之兩者連接於上述後段節點之控制、及將上述第1及第2電容元件之另一者與上述第3及第4電容元件之另一者之兩者連接於上述後段節點之控制。藉此，起到讀出加算像素後之信號之作用。
又，如該第1態様，其中上述第1前段電路可進而具備根據特定第1選擇信號將由上述第1前段放大電晶體放大之電壓輸出至特定前段節點之第1前段選擇電晶體；上述第2前段電路進而具備根據特定第2選擇信號將由上述第2前段放大電晶體放大之電壓輸出至上述前段節點之第2前段選擇電晶體、及連接於上述前段節點之電流源電晶體；上述第1及第2電容元件之各者之一端共通連接於上述前段節點，各者之另一端連接於上述第1選擇電路；上述第3及第4電容元件之各者之一端共通連接於上述前段節點，各者之另一端連接於上述第2選擇電路。藉此，起到以2像素共有電流源電晶體之作用。
又，如該第1態様，其中於特定曝光結束之時序之前與上述曝光結束之時序之後，上述第1及第2前段選擇電晶體依序轉變至關閉狀態；上述第1重設電晶體於上述第1前段選擇電晶體為上述關閉狀態時將上述第1浮動擴散層初始化；上述第2重設電晶體於上述第2前段選擇電晶體為上述關閉狀態時將上述第2浮動擴散層初始化；於上述曝光結束之時序之後，上述第1及第2前段選擇電晶體依序轉變至關閉狀態；上述第1及第2前段傳送電晶體可於特定曝光結束之時序傳送上述電荷。藉此，帶來於以2個像素共有電流源電晶體之構成中，同時曝光全像素之作用。
又，如該第1態様，其中上述節點包含第1及第2後段節點；排列有包含上述第1像素及上述第2像素之4像素之像素區塊可具備：短路電晶體，其將上述第1後段節點與上述第2後段節點之間之路徑開閉；上述第1、第2、第3及第4電容元件；第3、第4、第5及第6電容元件；及選擇部，其包含設置上述第1及第2選擇電晶體之第1選擇電路、設置上述第3及第4前段選擇電晶體之第2選擇電路、將上述第5及第6電容元件之任一者連接於上述第2後段節點之第3選擇電路、及將上述第7及第8電容元件之任一者連接於上述第2後段節點之第4選擇電路。藉此，起到使第1後段節點與第2後段節點短路之作用。
又，如該第1態様，其中於特定非加算模式中上述短路電晶體為打開狀態；於上述非加算模式中，上述選擇部可以特定順序進行將上述第1及第2電容元件之各者依序連接於上述第1後段節點之控制、將上述第3及第4電容元件之各者依序連接於上述第1後段節點之控制、將上述第5及第6電容元件之各者依序連接於上述第2後段節點之控制、及將上述第7及第8電容元件之各者依序連接於上述第2後段節點之控制。藉此，起到依序讀出4像素之各者之重設位準及信號位準之作用。
又，如該第1態様，其中於特定加算模式中上述短路電晶體為關閉狀態；於上述加算模式中，上述選擇部可依序進行將上述第1及第2電容元件之一者與上述第3及第4電容元件之一者連接於上述第1後段節點，且將上述第5及第6電容元件之一者與上述第7及第8電容元件之一者連接於上述第2後段節點之控制、及將上述第1及第2電容元件之另一者與上述第3及第4電容元件之另一者連接於上述第1後段節點，且將上述第5及第6電容元件之另一者與上述第7及第8電容元件之另一者連接於上述第2後段節點之控制。藉此，起到於像素加算模式中，加算4像素之作用。
又，本技術之第2態様為一種攝像裝置，該攝像裝置具備：第1像素，其於特定之相對位置，配置將保持特定重設位準之第1電容元件與特定節點之間之路徑開閉之第1選擇電晶體，且於與上述特定之相對位置不同之相對位置，配置將保持與曝光量相應之信號位準之第2電容元件與上述節點之間之路徑開閉之第2選擇電晶體；第2像素，其於上述特定之相對位置，配置將保持特定重設位準之第3電容元件與特定節點之間之路徑開閉之第3選擇電晶體，且於與上述特定之相對位置不同之相對位置，配置將保持與曝光量相應之信號位準之第4電容元件與上述節點之間之路徑開閉之第4選擇電晶體；及信號處理電路，其將上述重設位準與上述信號位準依序轉換為數位信號而進行處理。藉此，起到提高由攝像裝置拍攝之圖像之畫質之作用。
以下，對用以實施本技術之形態(以下，稱為實施形態)進行說明。說明根據以下順序進行。 1.第1實施形態(於相鄰之2個像素中更換選擇電晶體之位置之例) 2.第2實施形態(於複數個電容保持重設位準及信號位準之例) 3.第3實施形態(於複數個電容保持重設位準及信號位準，並使後段節點之間短路之例) 4.第4實施形態(於複數個電容保持重設位準及信號位準，共有電流源之例) 5.對移動體之應用例
＜1.第1實施形態＞ [攝像裝置之構成例] 圖1係顯示本技術之第1實施形態中之攝像裝置100之一構成例之方塊圖。該攝像裝置100為拍攝圖像資料之裝置，具備攝像透鏡110、固體攝像元件200、記錄部120及攝像控制部130。作為攝像裝置100，設想數位相機、或具有攝像功能之電子裝置(智慧型手機或個人電腦等)。
固體攝像元件200為根據攝像控制部130之控制，拍攝圖像資料者。該固體攝像元件200將圖像資料經由信號線209供給至記錄部120。
攝像透鏡110為將光聚光引導至固體攝像元件200者。攝像控制部130為控制固體攝像元件200且拍攝圖像資料者。該攝像控制部130例如將包含垂直同步信號VSYNC之攝像控制信號經由信號線139供給至固體攝像元件200。記錄部120為記錄圖像資料者。
此處，垂直同步信號VSYNC為顯示攝像之時序之信號，特定之頻率(60赫茲等)之週期信號作為垂直同步信號VSYNC使用。
另，攝像裝置100記錄圖像資料，亦可將該圖像資料發送至攝像裝置100之外部。於該情形時，進而設置用以發送圖像資料之外部介面。或，攝像裝置100可進而顯示圖像資料。於該情形時，進而設置顯示部。
[固體攝像元件之構成例] 圖2係顯示本技術之第1實施形態中之固體攝像元件200之一構成例之方塊圖。該固體攝像元件200具備垂直掃描電路211、像素陣列部220、時序控制電路212、DAC(Digital to Analog Converter：數位類比轉換器)213、負荷MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電路區塊250、及行信號處理電路260。於像素陣列部220，二維格柵狀排列像素301及302等複數個像素。又，固體攝像元件200內之各電路例如設置於單一之半導體晶片。
時序控制電路212為與來自攝像控制部130之垂直同步信號VSYNC同步控制垂直掃描電路211、DAC213、及行信號處理電路260之各者之動作時序者。
DAC213為藉由DA(Digital to Analogue：類比數位)轉換，產生鋸齒波狀之斜坡信號者。DAC213將產生之斜坡信號供給至行信號處理電路260。
垂直掃描電路211為依序選擇並驅動列，輸出類比之像素信號者。像素將入射光光電轉換產生類比之像素信號。該像素經由負荷MOS電路區塊250，將像素信號供給至行信號處理電路260。
於負荷MOS電路區塊250，將供給恆定電流之MOS電晶體按行設置。
行信號處理電路260為按行對像素信號執行AD轉換處理或CDS(Correlated Double Sampling：相關雙重取樣)處理等信號處理者。該行信號處理電路260將包含處理後之信號之圖像資料供給至記錄部120。另，行信號處理電路260為申請專利範圍所記載之信號處理電路之一例。
[像素之構成例] 圖3係顯示本技術之第1實施形態中之像素301之一構成例之電路圖。於該像素301，配置前段電路310、電容元件331及332、選擇電路350、後段重設電晶體361、及後段電路370。作為電容元件331及332，例如使用MIM(Metal-Insulator-Metal：金屬-絕緣體-金屬)構造之電容。另，電容元件331及332為申請專利範圍所記載之第1及第2電容元件之一例。
前段電路310為依序產生重設位準及信號位準並保持於電容元件331及332者。該前段電路310具備光電轉換元件311、傳送電晶體312、FD(Floating Diffusion：浮動擴散)重設電晶體313、FD314、前段放大電晶體315及電流源電晶體316。
光電轉換元件311為藉由光電轉換產生電荷者。傳送電晶體312為根據來自垂直掃描電路211之傳送信號trg，自光電轉換元件311向FD314傳送電荷者。
FD重設電晶體313為根據來自垂直掃描電路211之FD重設信號rst，自FD314抽出電荷並初始化者。FD314為蓄積電荷，產生與電荷量相應之電壓者。
前段放大電晶體315為將FD314之電壓之位準放大並輸出至前段節點330者。
FD重設電晶體313與前段放大電晶體315之各者之汲極連接於電源電壓VDD。電流源電晶體316連接於前段放大電晶體315之源極。該電流源電晶體316根據垂直掃描電路211之控制，供給電流id1。
電容元件331及332之一端共通連接於前段節點330，另一端連接於選擇電路350。
選擇電路350具備選擇電晶體351及352。選擇電晶體351為根據來自垂直掃描電路211之選擇信號Φr，將電容元件331與後段節點360之間之路徑開閉者。選擇電晶體352為根據來自垂直掃描電路211之選擇信號Φs，將電容元件332與後段節點360之間之路徑開閉者。
後段重設電晶體361為根據來自垂直掃描電路211之後段重設信號rstb，將後段節點360之位準初始化為特定電位Vreg者。於電位Vreg，設定與電源電壓VDD不同之電位(例如，較VDD低之電位)。
後段電路370具備後段放大電晶體371及後段選擇電晶體372。後段放大電晶體371為將後段節點360之位準放大者。後段選擇電晶體372為根據來自垂直掃描電路211之後段選擇信號selb，將由後段放大電晶體371放大之位準之信號作為像素信號輸出至垂直信號線308者。
另，作為像素301內之各種電晶體(傳送電晶體312等)，例如使用nMOS(n-channel Metal Oxide Semiconductor：n通道金屬氧化物半導體)電晶體。
圖4係顯示本技術之第1實施形態中與圖3之像素301相鄰之像素302之一構成例之電路圖。於該像素302，配置前段電路320、電容元件336及337、選擇電路355、後段重設電晶體366、及後段電路380。作為電容元件336及337，例如使用MIM構造之電容。另，電容元件336及337為申請專利範圍所記載之第3及第4電容元件之一例。
前段電路320為依序產生重設位準及信號位準並保持於電容元件336及337者。前段電路320具備光電轉換元件321、傳送電晶體322、FD重設電晶體323、FD324、前段放大電晶體325及電流源電晶體326。前段電路320之電路構成與前段電路310同樣。
電容元件336及337之一端共通連接於前段節點335，另一端連接於選擇電路355。
選擇電路355具備選擇電晶體356及357。選擇電路350之電路構成與選擇電路350同樣。
後段重設電晶體366為根據來自垂直掃描電路211之後段重設信號rstb，將後段節點365之位準初始化為特定電位Vreg者。
後段電路380具備後段放大電晶體381及後段選擇電晶體382。後段電路380之電路構成與後段電路370同樣。像素302之像素信號向垂直信號線309輸出。
垂直掃描電路211於曝光開始時，向全列供給高位準之FD重設信號rst與高位準之傳送信號trg。藉此，將光電轉換元件(311或321)初始化。以下，將該控制稱為(PD重設)。
且，垂直掃描電路211於曝光結束前，對於全列，將後段重設信號rstb與選擇信號Φr設為高位準，且整個脈衝期間供給高位準之FD重設信號rst。藉此，將FD314及324初始化，並將與此時之FD314及324之位準相應之位準保持於電容元件331及336。以下，將該控制稱為(FD重設)。
以下，將FD重設時之FD314及324之位準、及與該位準對應之位準(電容元件331及336之保持位準、或垂直信號線之位準)統稱為「P相」或「重設位準」。
垂直掃描電路211於曝光結束時，對於全列，將後段重設信號rstb與選擇信號Φs設為高位準，且整個脈衝期間供給高位準之傳送信號trg。藉此，向FD314及324傳送與曝光量相應之信號電荷，並將與此時之FD314及324之位準相應之位準保持於電容元件332及337。
以下，將信號電荷傳送時之FD314及324之位準、及與該位準對應之位準(電容元件332及337之保持位準、或垂直信號線之位準)統稱為「D相」或「信號位準」。
將如此對全像素同時開始、結束曝光之曝光控制稱為全域快門方式。藉由該曝光控制，全像素之前段電路310或320依序產生重設位準及信號位準。重設位準保持於電容元件331及336，信號位準保持於電容元件332及337。
於曝光結束後，垂直掃描電路211依序選擇列，並依序輸出該列之重設位準及信號位準。於輸出重設位準時，垂直掃描電路211將選擇之列之FD重設信號rst與後段選擇信號selb設為高位準，且整個特定期間供給高位準之選擇信號Φr。藉此，電容元件331及336連接於後段節點360及365，讀出重設位準。
於讀出重設位準後，垂直掃描電路211將選擇之列之FD重設信號rst及後段選擇信號selb設為高位準不變，且整個脈衝期間供給高位準之後段重設信號rstb。藉此，將後段節點360及365之位準初始化。此時，選擇電晶體351、352、356及357為打開狀態，電容元件331、332、336及337自後段節點360或365被切離。
於後段節點360及365之初始化後，垂直掃描電路211將選擇之列之FD重設信號rst及後段選擇信號selb設為高位準不變，並整個特定期間供給高位準之選擇信號Φs。藉此，電容元件332及337連接於後段節點360及365，讀出信號位準。
藉由上述讀出控制，選擇之列之選擇電路350依序進行將電容元件331連接於後段節點360之控制、將電容元件331及332自後段節點360切離之控制、及將電容元件332連接於後段節點360之控制。
又，選擇之列之選擇電路355依序進行將電容元件336連接於後段節點365之控制、將電容元件336及337自後段節點365切離之控制、及將電容元件337連接於後段節點365之控制。
又，於將電容元件331、332、336及337自後段節點360或365切離時，選擇之列之後段重設電晶體361將後段節點360及365之位準初始化。又，選擇之列之後段電路370或380經由後段節點360或365，將重設位準及信號位準依序自電容元件331及332(或，電容元件336及337)讀出並向垂直信號線309輸出。
另，像素301及302之各者之電路構成不限定於圖3及圖4所例示者。若為設置有一對電容元件、及將其等與節點之間之路徑開閉之一對選擇電晶體之像素，則亦可使用圖3或圖4以外之像素。例如，可使用非專利文獻1記載之像素。
圖5係顯示本技術之第1實施形態中之相鄰之2像素之各者之元件之連接例之電路圖。於像素陣列部220，配線用以沿水平方向傳輸來自垂直掃描電路221之控制信號之複數根信號線。將傳送信號trg、FD重設信號rst、選擇信號Φr、選擇信號Φs、後段重設信號rstb、後段選擇信號selb之6個控制信號傳輸至每列。因此，於每列將6根信號線配線於水平方向上。將其等中傳輸選擇信號Φr之信號線設為選擇線223，將傳輸選擇信號Φs之信號線設為選擇線224。
於同圖中，配置於像素301內之上側、下側之選擇電晶體各者之作用、與配置於像素302內之上側、下側之選擇電晶體各者之作用相反。此種構成可藉由將像素302內之上側、下側之選擇電晶體各者之連接目的地之選擇線設為與像素301相反而容易地實現。
例如，於像素301中，配置於上側之選擇電晶體351連接於重設側之選擇線223，配置於下側之選擇電晶體352連接於信號側之選擇線224。另一方面，於像素302中，配置於上側之選擇電晶體357連接於信號側之選擇線224，配置於下側之選擇電晶體356連接於重設側之選擇線223。
此處，於以全域快門方式曝光後，行信號處理電路260進行逐列讀出之情形時，列內之像素各者需於自曝光結束至讀出為止之整個期間保持電荷。若保持該電荷之期間較長，則有因入射至其間之光即雜散光之光電轉換，而於選擇電晶體351或352之pn接合中產生雜訊電荷之虞。於同圖中，扇狀之標記顯示產生雜訊電荷之pn接合。
將於像素301內之選擇電晶體351及352產生之雜訊電荷設為p1及p2，將電容元件331及332之各者之電容值設為C。該情形時，CDS處理後之像素301之雜訊量Δ由下述式表示。
Figure 02_image001
又，將於像素302內之選擇電晶體356及357產生之雜訊電荷設為p1’及p2’，將電容元件337及338之各者之電容值設為c。該情形時，CDS處理後之像素302之雜訊量Δ’由下述式表示。
Figure 02_image003
根據於像素內之選擇電晶體351及352之接合pn之佈局差異、或各個pn接合之雜散光之光量之差異，q1與q2未必一致。如該式1或式2所例示，即便於CDS處理後亦因雜散光而導致殘留殘差成分。該殘差成分為PLS惡化之原因。有因該PLS惡化，致使圖像資料之畫質降低之虞。
因此，如上所述，於相鄰之像素301及302中，將重設側之選擇電晶體(351或356)、與信號側之選擇電晶體(352或357)之各者之位置設為相反。藉由該佈局，對於像素301及302之各者之雜訊電荷，成立由下述式表示之相關關係。
Figure 02_image005
若將式3及式4代入式2，則獲得下述式。
Figure 02_image007
如式5所例示，相鄰之像素301與像素302之各者之因雜散光所致之雜訊量之絕對值大致相同，且符號為相反。
圖6係顯示本技術之第1實施形態中之像素內之選擇電晶體之佈局之一例之圖。於像素各者中，將水平方向設為x方向，將垂直方向設為y方向。又，藉由來自該像素之特定基準位置(例如，左上之頂點)之相對位置表示像素內之電晶體之位置。
又，於同圖中，灰色之部分顯示金屬配線(選擇線223及224等)。十字標記顯示將金屬配線連接於其他金屬配線或電晶體之導通孔之位置。
於像素301中，連接於重設側之選擇線223之選擇電晶體351配置於水平方向上距基準位置x1，垂直相向上距基準位置y1之相對位置(x1，y1)。連接於信號側之選擇線224之選擇電晶體352配置於相對位置(x2，y2)。
另一方面，於像素302中，連接於重設側之選擇線223之選擇電晶體356配置於相對位置(x2，y2)。連接於信號側之選擇線224之選擇電晶體配置於相對位置(x1，y1)。
如同圖所例示，於相鄰之2像素中，重設側之選擇電晶體(351或356)、與信號側之選擇電晶體(352或357)之配置相反。因此，對於雜訊電荷q1、q2、q1’、q2’，成立式3及式4之相關關係。
另，像素301及302為申請專利範圍所記載之第1像素及第2像素之一例。選擇電晶體351為申請專利範圍所記載之第1選擇電晶體之一例，選擇電晶體351為申請專利範圍所記載之第2選擇電晶體之一例。選擇電晶體356為申請專利範圍所記載之第3選擇電晶體之一例，選擇電晶體357為申請專利範圍所記載之第4選擇電晶體之一例。
圖7係顯示本技術之第1實施形態中之像素陣列部220之一例之圖。於同圖中，白色四角顯示重設側之選擇電晶體(351或356)之位置。黑色四角顯示信號側之選擇電晶體(352或357)之位置。又，於像素各者，不設置彩色濾光片。因此，圖像資料為單色圖像。
如同圖例示，像素301與像素302於列方向上相鄰而配置。又，於列方向上，交替排列與像素301同樣之佈局之像素、及與像素302同樣之佈局之像素。於行方向上，亦交替排列與像素301同樣之佈局之像素、及與像素302同樣之佈局之像素。藉由該排列，即便於相鄰之2像素之任一者中，亦可將產生之雜訊之符號設為相反。因此，於觀察排列有該等像素之圖像資料整體之情形時，將相鄰之2像素之雜訊相互抵消，而使雜散光引起之雜訊變得不明顯。藉此，可抑制因PLS之惡化導致之畫質降低。
[行信號處理電路之構成例] 圖8係顯示本技術之第1實施形態中之行信號處理電路260之一構成例之方塊圖。
於負荷MOS電路區塊250中，按行配線垂直信號線309。若將行數設為I(I為整數)，則配線I根垂直信號線309。又，於垂直信號線309之各者，連接供給特定之電流id2之負荷MOS電晶體251。
於行信號處理電路260，配置複數個ADC261與數位信號處理部262。ADC261配置於每行。若將行數設為I，則配置I個ADC261。
ADC261為使用來自DAC213之斜坡信號Rmp，將來自對應之行之類比之像素信號轉換為數位信號者。該ADC261將數位信號供給至數位信號處理部262。例如，作為ADC261，配置具備比較器及計數器之單斜面型之ADC。
數位信號處理部262為對每行之數位信號之各者，進行CDS處理等之特定信號處理者。數位信號處理部262將包含處理後之數位信號之圖像資料供給至記錄部120。
[固體攝像元件之動作例] 圖9係顯示本技術之第1實施形態中之全域快門動作之一例之時序圖。垂直掃描電路211自曝光開始前之時序T0，整個脈衝期間經過後之時序T1，對全列(換言之，全像素)供給高位準之FD重設信號rst與傳送信號trg。藉此，將全像素PD重設，於全列同時開始曝光。
此處，同圖之rst_[n]、trg_[n]顯示N列中對第n列之像素之信號。N為顯示排列有像素區塊300之列之全列數之整數，n為1至N之整數。
於曝光期間結束前之時序T2中，垂直掃描電路211於全列中將後段重設信號rstb與選擇信號Φr設為高位準，且整個脈衝期間供給高位準之FD重設信號rst。藉此，將全像素進行FD重設，取樣保持重設位準。此處，同圖之rstb_[n]、Φr_[n]顯示對第n列之像素之信號。
於時序T2之後之時序T3中，垂直掃描電路211使選擇信號Φr返回至低位準。
於曝光結束之時序T4中，垂直掃描電路211於全列中將後段重設信號rstb及選擇信號Φs設為高位準，且整個脈衝期間供給高位準之傳送信號trg。藉此，取樣保持信號位準。又，同圖之Φs_[n]顯示對第n列之像素之信號。
於時序T4之後之時序T5中，垂直掃描電路211使選擇信號Φs返回至低位準。
圖10係顯示本技術之第1實施形態中之像素之讀出動作之一例之時序圖。於時序T10之後之第n列之讀出期間中，垂直掃描電路211將第n列之FD重設信號rst與後段選擇信號selb設為高位準。又，於時序T10中，將全列之後段重設信號rstb控制為低位準。此處，同圖之selb_[n]顯示對第n列之像素之信號。
自時序T10之後之時序T11至時序T12為止之整個期間，垂直掃描電路211對第n列供給高位準之選擇信號Φr。後段節點360或365之電位為重設位準Vrst。藉由ADC261，將該重設位準AD予以轉換。
自時序T12之後之時序T13起之整個脈衝期間，垂直掃描電路211對第n列供給高位準之後段重設信號rstb。藉此，於後段節點360等存在寄生電容時，可刪除保持於該寄生電容之上一次信號之歷程。
自後段節點360等之初始化後之時序T14至時序T15為止之整個期間，垂直掃描電路211對第n列供給高位準之選擇信號Φs。後段節點360或365之電位為信號位準Vsig。藉由ADC261，將該信號位準進行AD轉換。重設位準Vrst與信號位準Vsig之差量相當於去除FD之重設雜訊或偏移雜訊後之實際信號位準。
另，固體攝像元件200於重設位準之後，讀出信號位準，但不限定於該順序。固體攝像元件200亦可於信號位準之後，讀出重設位準。於該情形時，垂直掃描電路211於高位準之選擇信號Φs之後，供給高位準之選擇信號Φr。又，於該情形時，需將斜坡信號之斜面之傾斜度設為相反。
圖11係顯示比較例中之像素之一構成例之電路圖。於該比較例中，不設置選擇電路350，而於前段節點330與前段電路之間插入傳送電晶體。又，代替電容元件331及332，插入電容C1及C2。電容C1插入前段節點330與接地端子之間，電容C2插入前段節點330與後段節點360之間。
該比較例之像素之曝光控制及讀出控制例如記載於「Jae-kyu Lee，等人，A 2.1e-Temporal Noise and -105 dB Parasitic Light Sensitivity Backside-Illuminated 2.3 μm-Pixel Voltage-Domain Global Shutter CMOS Image Sensor Using High-Capacity DRAM Capacitor Technology，ISSCC 2020」之Figure 5.5.2。於該比較例中，若將電容C1及C2之各者之電容值假定為C，則曝光及讀出時之kTC雜訊之位準Vn由下述式表示。
Figure 02_image009
於上式中，k為玻爾茲曼常數，單位例如為焦耳每開爾文(J/K)。T為絕對溫度，單位例如為開爾文(K)。又，Vn之單位例如為伏特(V)，C之單位例如為法拉(F)。
圖12係顯示本技術之第1實施形態中讀出重設位準時、與後段節點之初始化時之各者之像素301之狀態之一例之圖。同圖中之a顯示讀出重設位準時之像素301之狀態，同圖中之b顯示後段節點360之初始化時之像素301之狀態。又，於同圖中，選擇電晶體351、選擇電晶體352及後段重設電晶體361為便於說明，而由開關之圖記號表示。
如同圖中之a所例示，垂直掃描電路211將選擇電晶體351設為關閉狀態，將選擇電晶體352及後段重設電晶體361設為打開狀態。藉此，經由後段電路370讀出最初之像素之重設位準。
於讀出重設位準後，如同圖中之b例示，垂直掃描電路211將選擇電晶體351及選擇電晶體352設為打開狀態，將後段重設電晶體361設為關閉狀態。藉此，將電容元件331及332自後段節點360切離，且將後段節點360之位準初始化。
如此，自電容元件331及332切離之狀態之後段節點360之寄生電容Cp之電容值與電容元件331及332相比非常小。例如，若將寄生電容Cp設為數毫微微法拉(fF)，則電容元件331及332為數十毫微微法拉之級別。
圖13係顯示本技術之第1實施形態中讀出信號位準時之像素301之狀態之一例之圖。
於後段節點360之初始化後，垂直掃描電路211將選擇電晶體352設為關閉狀態，將選擇電晶體351及後段重設電晶體361設為打開狀態。藉此，經由後段電路370讀出最初之像素之信號位準。
此處，對像素之曝光時之kTC雜訊進行考慮。於曝光時，於曝光結束前之重設位準之取樣與信號位準之取樣之各者中產生kTC雜訊。若將電容元件331及332之各者之電容值假定為C，則曝光時之kTC雜訊之位準Vn由下述式表示。
Figure 02_image011
又，如圖12及圖13例示，由於讀出時驅動後段重設電晶體361，故於此時產生kTC雜訊。但，於驅動後段重設電晶體361時將電容元件331及332切離，此時之寄生電容Cp較小。因此，讀出時之kTC雜訊與曝光時之kTC雜訊相比可無視。因此，曝光及讀出時之kTC雜訊由式7表示。
藉由式6及式7，於讀出時將電容切離之像素區塊300中，kTC雜訊較無法於讀出時將電容切離之比較例小。藉此，可提高圖像資料之畫質。
圖14係顯示本技術之第1實施形態中之圖像資料之一例之圖。於同圖中，圖像資料501至506之各者包含由一點鏈線包圍之區域pls1、及由虛線包圍之區域pls2。又，將圖像資料中之區域pls1及區域pls2以外設為區域ref。
於區域pls1內之像素各者中，重設側之選擇電晶體、與信號側之選擇電晶體之配置相同。又，於該區域pls1中產生雜訊。
於區域pls2中，於相鄰之2像素中，重設側之選擇電晶體、與信號側之選擇電晶體之配置相反。換言之，實施根據佈局之雜訊對策。又，於該區域pls2中亦產生與區域pls1同樣之雜訊。
於區域ref內之像素之各者中，重設側之選擇電晶體、與信號側之選擇電晶體之配置相同。又，於該區域ref中未產生雜訊。
又，於圖像資料501至506中，將PLS為零時之隨機雜訊之量RN設為相同之值。另一方面，圖像資料501至506之PLS不同，圖像資料501之PLS/RN之值為1/10。剩餘之502至506之各者之PLS/RN之值為2/10、3/10、4/10、5/10、6/10。
此處，作為PLS之值，例如，使用照射飽和之50%之均一光時之區域內之輸出之標準偏差σ與平均值AVE之比例σ/AVE。
如同圖例示，於PLS較小之圖像資料501中，於無雜訊對策之pls1、與進行雜訊對策之區域pls2中幾乎未產生差異，任一者之雜訊皆不明顯。
但，於圖像資料502至506中，PLS越大，pls1之雜訊變得越明顯，且於圖像資料506中，與pls2之差異變得顯著。
圖15係顯示本技術之第1實施形態中之區域內之平均值及標準偏差之一例之圖。如上所述，區域ref未產生雜訊，未實施雜訊對策。區域pls1產生雜訊，未實施雜訊對策。區域pls2產生雜訊，實施根據佈局之雜訊對策。
以LSB(Least Significant Bit：最低有效位元)換算將區域ref內之像素信號之平均值設為REF，並將標準偏差設為30。此時，區域pls1內之像素信號之平均值為REF+18，標準偏差為30。另一方面，區域pls2內之像素信號之平均值為REF，標準偏差為35。
圖16係用以說明本技術之第1實施形態中之PLS之影響之圖。如上所述，圖像資料501至505之各者之PLS為零時之隨機雜訊RN為相同之值。另一方面，圖像資料501至505之PLS不同，且PLS相對於RN之值為「0.1」、「0.2」、「0.3」、「0.4」、及「0.5」。
此處，產生PLS時之隨機雜訊RN’由下述式求出。
Figure 02_image013
藉由式8，對於圖像資料501至505之各者，算出「1.0005」、「1.020」、「1.044」、「1.077」、「1.118」。
因PLS之惡化引起之隨機雜訊之惡化之程度由下述式表示。
Figure 02_image015
藉由式9，對於圖像資料501至505之各者，算出百分(%)之「0.5」、「2.0」、「4.4」、「7.7」、「11.8」。
如上所述，於PLS/RN為0.2左右時，隨機雜訊之增大率僅百分(%)之2左右，可無視。另一方面，於PLS/RN為0.5左右時，隨機雜訊之增大率變大至百分(%)之11.2。然而，進行雜訊對策之區域pls2如圖14例示，儘管隨機雜訊增大，但仍為難以目視判別無雜訊之區域ref之狀態。
如此，根據本技術之第1實施形態，由於在相鄰之像素301及302中，將2個選擇電晶體之各者之配置設為相反，故於各個像素中產生之雜訊之符號為相反。藉此，可使圖像資料之雜訊不明顯而提高畫質。
[第1變化例] 於上述第1實施形態中，雖未於像素設置彩色濾光片，但亦可於每個像素設置彩色濾光片，拍攝彩色圖像。該第1實施形態之第1變化例之固體攝像元件200於對像素進行拜耳排列之點上，與第1實施形態不同。
圖17係顯示本技術之第1實施形態之第1變化例中之像素陣列部220之一例之圖。於該第1實施形態之第1變化例之像素陣列部220中，於每個像素設置彩色濾光片。將紅色之彩色濾光片之像素設為R像素，將綠色之彩色濾光片之像素設為Gr像素或Gb像素，將藍色之彩色濾光片之像素設為B像素。對該等像素進行拜耳排列。
將與2列×2行之特定區域225相鄰之2列×2行設為區域226。於區域225，排列與像素301同樣之佈局之4像素。另一方面，於區域226，排列與像素302同樣之佈局之4像素。關於區域225及226以外之相鄰之2個區域亦同樣。
如同圖例示於相鄰之2個區域中，藉由將2個選擇電晶體各者之配置設為相反，而可提高彩色圖像之畫質。
另，如圖18所例示，亦可將區域225內之任一像素(例如，Gr像素)設為與像素302同樣之佈局，將剩餘之3像素設為與像素301同樣之佈局。該情形時，於相鄰之區域226中，作為Gr像素配置與像素301同樣之佈局之像素，作為剩餘之3個像素配置與像素302同樣之佈局之像素。
如此，根據本技術之第1實施形態之第1變化例，由於將與像素301或302同樣佈局之像素拜耳排列，故可提高彩色圖像之畫質。
[第2變化例] 於上述第1實施形態中，雖未於像素設置彩色濾光片，但亦可於每個像素設置彩色濾光片，拍攝彩色圖像。該第1實施形態之第2變化例之固體攝像元件200於將像素四拜耳排列之點上，與第1實施形態不同。
圖19係顯示本技術之第1實施形態之第2變化例中之像素陣列部220之一例之圖。於該第1實施形態之第2變化例之像素陣列部220中，對R像素、Gr像素、Gb像素及B像素進行四拜耳排列。於四拜耳排列中，同色之4像素排列於2列×2行之區域。
將與紅色之2列×2行之區域225相鄰之綠色之2列×2行設為區域226。於區域225內之任一位置(例如，右上)配置與像素302同樣佈局之像素，於剩餘位置配置與像素301同樣佈局之3像素。另一方面，於相鄰之區域226中，於右上配置與像素301同樣佈局之像素，於剩餘位置配置與像素302同樣佈局之3像素。關於區域225及226以外之相鄰之2個區域亦同樣。
如此，根據本技術之第1實施形態之第2變化例，由於對與像素301或302同樣之佈局之像素進行四拜耳排列，故可提高彩色圖像之畫質。
＜2.第2實施形態＞ 於上述第1實施形態中，雖於每個像素配置後段重設電晶體及選擇電路，但於該構成中，電路規模之削減困難。該第2實施形態之固體攝像元件200於以相鄰之2像素共有後段重設電晶體及選擇電路之點上，與第1實施形態不同。
圖20係顯示本技術之第2實施形態中之像素區塊300之一構成例之電路圖。於該第2實施形態之像素陣列部220，排列複數個像素區塊300。於像素區塊300各者，排列像素301及302。
於像素區塊300，配置前段電路區塊305、電容元件331、332、336及337、選擇部340、後段重設電晶體361、及後段電路370。
又，於前段電路區塊305，配置前段電路310及320。於選擇部340，配置選擇電路350及355。後段電路370具備後段放大電晶體371及後段選擇電晶體372。
選擇電路350為將電容元件331及332之任一者連接於後段節點360者。選擇電路355為將電容元件336及337之任一者連接於後段節點360者。另，選擇電路350為申請專利範圍所記載之第1選擇電路之一例，選擇電路355為申請專利範圍所記載之第2選擇電路之一例。
圖21係顯示本技術之第2實施形態中之前段電路310及320與選擇電路350及355之一構成例之電路圖。
前段電路310具備光電轉換元件311、傳送電晶體312、FD重設電晶體313、FD314、前段放大電晶體315及電流源電晶體316。
又，前段電路320具備光電轉換元件321、傳送電晶體322、FD重設電晶體323、FD324、前段放大電晶體325及電流源電晶體326。
光電轉換元件311及321為藉由光電轉換產生電荷者。傳送電晶體312為根據來自垂直掃描電路211之傳送信號trg1，自光電轉換元件311向FD314傳送電荷者。傳送電晶體322為根據來自垂直掃描電路211之傳送信號trg2，自光電轉換元件321向FD324傳送電荷者。
另，光電轉換元件311及321為申請專利範圍所記載之第1及第2光電轉換元件之一例。傳送電晶體312及322為申請專利範圍所記載之第1及第2傳送電晶體之一例。
FD重設電晶體313為根據來自垂直掃描電路211之FD重設信號rst1，自FD314抽出電荷並初始化者。FD重設電晶體323為根據來自垂直掃描電路211之FD重設信號rst2，自FD324抽出電荷並初始化者。FD314及FD324為蓄積電荷，產生與電荷量相應之電壓者。
另，FD重設電晶體313及323為申請專利範圍記載之第1及第2重設電晶體之一例。FD314及324為申請專利範圍記載之第1及第2浮動擴散層之一例。
前段放大電晶體315為將FD314之電壓之位準放大並輸出至前段節點330者。前段放大電晶體325為將FD324之電壓之位準放大並輸出至前段節點335者。另，前段放大電晶體315及325為申請專利範圍所記載之第1及第2前段放大電晶體之一例。
FD重設電晶體313及323與前段放大電晶體315及325之各者之汲極連接於電源電壓VDD。電流源電晶體316連接於前段放大電晶體315之源極。該電流源電晶體316根據垂直掃描電路211之控制，供給電流id11。電流源電晶體326連接於前段放大電晶體325之源極。該電流源電晶體326根據垂直掃描電路211之控制，供給電流id12。
另，電流源電晶體316及326為申請專利範圍所記載之第1及第2電流源電晶體之一例。
電容元件331及332之各者之一端共通連接於前段節點330，各者之另一端連接於選擇電路350。電容元件336及337之各者之一端共通連接於前段節點335，各者之另一端連接於選擇電路355。
選擇電路350具備選擇電晶體351及352。選擇電晶體351為根據來自垂直掃描電路211之選擇信號Φr1，將電容元件331與後段節點360之間之路徑開閉者。選擇電晶體352為根據來自垂直掃描電路211之選擇信號Φs1，將電容元件332與後段節點360之間之路徑開閉者。
選擇電路355具備選擇電晶體356及357。選擇電晶體356為根據來自垂直掃描電路211之選擇信號Φr2，將電容元件336與後段節點360之間之路徑開閉者。選擇電晶體357為根據來自垂直掃描電路211之選擇信號Φs2，將電容元件337與後段節點360之間之路徑開閉者。
另，作為像素區塊300內之各種電晶體(傳送電晶體312等)，例如，使用nMOS電晶體。
包含上述之前段電路310、電容元件331及332、選擇電路350、後段重設電晶體361、及後段電路370之電路作為1個像素發揮功能。又，包含前段電路320、電容元件336及337、選擇電路355、後段重設電晶體361、及後段電路370之電路亦作為1個像素發揮功能。由該等2像素，共有後段重設電晶體361及後段電路370。
又，像素區塊300內之2像素例如排列於行方向上。換言之，該等2像素配置於奇數列及偶數列。另，像素區塊300內之2像素之位置關係未限定於奇數列及偶數列。例如，亦可將2像素配置於奇數行及偶數行。或可將2像素之一者配置於另一者之斜上方。
圖22係顯示本技術之第2實施形態中之全域快門動作之一例之時序圖。垂直掃描電路211自曝光開始前之時序T0，整個脈衝期間經過後之時序T1，對全列(換言之，全像素)供給高位準之FD重設信號rst1及rst2與傳送信號trg1及trg2。藉此，將全像素PD重設，於全列同時開始曝光。
此處，同圖之rst1_[n]、rst2_[n]、trg1_[n]及trg2_[n]顯示對N列中第n列之像素之信號。N為顯示排列有像素區塊300之列之全列數之整數，n為1至N之整數。於像素區塊300內之2像素為偶數列及奇數列之像素之情形時，像素區塊300之第n列包含奇數列及偶數列之2列。
於曝光期間結束前之時序T2中，垂直掃描電路211於全列中將後段重設信號rstb與選擇信號Φr1及Φr2設為高位準，且整個脈衝期間供給高位準之FD重設信號rst1及rst2。藉此，將全像素FD重設，取樣保持重設位準。此處，同圖之rstb_[n]、Φr1_[n]及Φr2_[n]顯示對第n列之像素之信號。
於時序T2之後之時序T3中，垂直掃描電路211使選擇信號Φr1及Φr2返回至低位準。
於曝光結束之時序T4中，垂直掃描電路211於全列中將後段重設信號rstb與選擇信號Φs1及Φs2設為高位準，且整個脈衝期間供給高位準之傳送信號trg1及trg2。藉此，取樣保持信號位準。又，同圖之Φs1_[n]及Φs2_[n]顯示對第n列之像素之信號。
於時序T4之後之時序T5中，垂直掃描電路211使選擇信號Φs1及Φs2返回至低位準。
圖23係顯示本技術之第2實施形態中之像素區塊300內之最初之像素之讀出動作之一例之時序圖。於時序T10之後之第n列之讀出期間中，垂直掃描電路211將第n列之FD重設信號rst1及rst2與後段選擇信號selb設為高位準。又，於時序T10中，將全列之後段重設信號rstb控制為低位準。此處，同圖之selb_[n]顯示對第n列之像素之信號。
自時序T10之後之時序T11至時序T12為止之整個期間，垂直掃描電路211對第n列供給高位準之選擇信號Φr1。後段節點360之電位為重設位準Vrst1。藉由ADC261，將該重設位準AD轉換。
自時序T12之後之時序T13起之整個脈衝期間，垂直掃描電路211對第n列供給高位準之後段重設信號rstb。藉此，於後段節點360存在寄生電容時，可刪除保持於該寄生電容之上一次信號之歷程。
自後段節點360之初始化後之時序T14至時序T15為止之整個期間，垂直掃描電路211對第n列供給高位準之選擇信號Φs1。後段節點360之電位為信號位準Vsig1。藉由ADC261，將該信號位準AD轉換。重設位準Vrst1與信號位準Vsig1之差量相當於去除FD之重設雜訊或偏移雜訊後之實際信號位準。
圖24係顯示本技術之第2實施形態中之像素區塊300內之第2個像素之讀出動作之一例之時序圖。
自時序T15之後之時序T16起之整個脈衝期間，垂直掃描電路211對第n列供給高位準之後段重設信號rstb。
自後段節點360之初始化後之時序T17至時序T18為止之整個期間，垂直掃描電路211對第n列供給高位準之選擇信號Φr2。後段節點360之電位為重設位準Vrst2。藉由ADC261，將該重設位準AD轉換。
自時序T18之後之時序T19起之整個脈衝期間，垂直掃描電路211對第n列供給高位準之後段重設信號rstb。
自後段節點360之初始化後之時序T20至時序T21為止之整個期間，垂直掃描電路211對第n列供給高位準之選擇信號Φs2。後段節點360之電位為信號位準Vsig2。藉由ADC261，將該信號位準AD轉換。
又，於時序T21中，垂直掃描電路211使第n列之FD重設信號rst1及rst2與後段選擇信號selb返回至低位準。
如圖23及圖24例示，依序供給高位準之選擇信號Φr1、Φs1、Φr2及Φs2。根據該等選擇信號，選擇部340依序將電容元件331、332、336及337連接於後段節點360。且，依序讀出像素區塊300內之最初之像素之重設位準Vrst1及信號位準Vsig1、與第2個像素之重設位準Vrst2及信號位準Vsig2。
圖25係顯示本技術之第2實施形態中之固體攝像元件200之動作之一例之流程圖。該動作例如於執行用以拍攝圖像資料之特定應用程式時開始。
垂直掃描電路211進行全像素之曝光(步驟S901)。且，垂直掃描電路211選擇讀出對象之像素區塊300之列(步驟S902)。行信號處理電路260進行該列之像素區塊300內之最初之像素之重設位準之讀出(步驟S903)，接著，進行該像素之信號位準之讀出(步驟S904)。接著，行信號處理電路260進行第2個像素之重設位準之讀出(步驟S905)，接著，進行該像素之信號位準之讀出(步驟S906)。
固體攝像元件200判斷全列之讀出是否已完成(步驟S907)。於全列之讀出未完成之情形(步驟S907；否(No))時，固體攝像元件200重複步驟S902起後續之步驟。另一方面，於全列之讀出已完成之情形時(步驟S907；是(Yes))，固體攝像元件200執行CDS處理等，結束用以拍攝之動作。於連續拍攝複數片圖像資料之情形時，與垂直同步信號同步，重複執行步驟S901至S907。
另，亦可於第2實施形態，應用第1實施形態之第1或第2變化例。
如此，根據本技術之第2實施形態，由於2像素共有後段重設電晶體361及後段電路370，故與不共有之情形比較，可削減像素陣列部220之電路規模。
[第1變化例] 於上述第2實施形態中，固體攝像元件200依序讀出像素區塊300內之2像素各者之像素信號，但於該構成中，有讀出速度不足之虞。該第2實施形態之第1變化例之固體攝像元件200於進行像素加算之點上，與第2實施形態不同。
圖26係顯示本技術之第2實施形態之第1變化例中之重設位準及信號位準之讀出動作之一例之時序圖。於該第2實施形態之第1變化例之固體攝像元件200，設定包含不進行像素加算之非加算模式、與進行像素加算之加算模式之複數個模式之任一者。非加算模式之全域快門動作及讀出動作與第2實施形態同樣。加算模式之全域快門動作與非加算模式同樣。
於加算模式中進行讀出之情形時，如同圖例示，於第n列之讀出開始之時序T10中，垂直掃描電路211於整個脈衝期間供給高位準之FD重設信號rst1及rst2。又，於自時序T10至時序T15為止之讀出期間內，垂直掃描電路211將後段選擇信號selb設為高位準。
自時序T10之後之時序T11至時序T12為止之整個期間，垂直掃描電路211對第n列供給高位準之選擇信號Φr1及Φs2。藉此，後段節點360之電位為重設位準Vrst。該重設位準Vrst為將像素區塊300內之2像素各者之重設位準加算之值。
自時序T12之後之時序T13起之整個脈衝期間，垂直掃描電路211對第n列供給高位準之後段重設信號rstb。
自後段節點360之初始化後之時序T14至時序T15為止之整個期間，垂直掃描電路211對第n列供給高位準之選擇信號Φr2及Φs2。藉此，後段節點360之電位為信號位準Vsig。該信號位準Vsig為將像素區塊300內之2像素各者之信號位準加算之值。
如同圖例示，供給高位準之選擇信號Φr1及Φs1，並根據該等選擇信號，選擇部340將電容元件331及336連接於後段節點360。換言之，使電容元件331與電容元件336短路。藉此，將2像素之重設位準加算。又，供給高位準之選擇信號Φr2及Φs2，並根據該等選擇信號，選擇部340將電容元件332及337連接於後段節點360。換言之，使電容元件332與電容元件337短路。藉此，將2像素之信號位準加算。藉由該等像素加算，與不加算之情形比較，可提高感度或讀出速度。又，由於藉由像素加算讀出之列數被削減，故可減少消耗電力。
另，固體攝像元件200於重設位準之後讀出信號位準，但不限定於該順序，亦可於信號位準之後，讀出重設位準。
另，亦可於第2實施形態之第1變化例，應用第1實施形態之第1、第2變化例。
如此，根據本技術之第2實施形態之第1變化例，由於選擇部340將電容元件331及336連接於後段節點360，並將電容元件332及337連接於後段節點360，故可將2像素各者之像素信號加算。藉此，與不加算之情形比較，可提高感度或讀出速度，並減少消耗電力。
[第2變化例] 於上述第2實施形態中，將固體攝像元件200內之電路設置於單一之半導體晶片，但於該構成中，有於將像素微細化時無法於半導體晶片內收納元件之虞。該第2實施形態之第2變化例之固體攝像元件200於將固體攝像元件200內之電路分散配置於2個半導體晶片之點上，與第2實施形態不同。
圖27係顯示本技術之第2實施形態之第2變化例中之固體攝像元件200之積層構造之一例之圖。第2實施形態之第2變化例之固體攝像元件200具備下側像素晶片202、及積層於該下側像素晶片202之上側像素晶片201。該等晶片例如藉由Cu-Cu接合電性連接。另，除Cu-Cu接合外，還可藉由導通孔或凸塊連接。
於上側像素晶片201，配置上側像素陣列部221。於下側像素晶片202，配置下側像素陣列部222與行信號處理電路260。將像素陣列部220內之每個像素之一部分配置於上側像素陣列部221，將剩餘部分配置於下側像素陣列部222。
又，於下側像素晶片202，亦配置垂直掃描電路211、時序控制電路212、DAC213及負荷MOS電路區塊250。於同圖中省略該等電路。
又，上側像素晶片201例如由像素專用之製程製造，下側像素晶片202例如由CMOS(Complementary MOS：互補金屬氧化物半導體)製程製造。另，上側像素晶片201為申請專利範圍記載之第1晶片之一例，下側像素晶片202為申請專利範圍記載之第2晶片之一例。
圖28係顯示本技術之第2實施形態之第2變化例中之像素區塊300之一構成例之電路圖。像素區塊300中之前段電路區塊305配置於上側像素晶片201，其以外之電路或元件(電容元件331及332等)配置於下側像素晶片202。另，亦可進而將電流源電晶體316或326配置於下側像素晶片202。如同圖例示，藉由將像素區塊300內之元件分散配置於積層之上側像素晶片201及下側像素晶片202，而可縮小像素之面積，且像素之微細化變得容易。
另，亦可於第2實施形態之第2變化例，應用第1實施形態之第1、第2變化例。
如此，根據本技術之第2實施形態之第2變化例，由於將像素區塊300內之電路或元件分散配置於2個半導體晶片，故像素之微細化變得容易。
[第3變化例] 於上述第2實施形態之第2變化例中，將像素區塊300之一部分與周邊電路(行信號處理電路260等)設置於下側之下側像素晶片202。但，於該構成中，有於周邊電路部分，下側像素晶片202側之電路或元件之配置面積較上側像素晶片201大，而使上側像素晶片201產生無電路或元件之無用空間之虞。該第2實施形態之第3變化例之固體攝像元件200於將固體攝像元件200內之電路分散配置於3個半導體晶片之點上，與第2實施形態之第2變化例不同。
圖29係顯示本技術之第2實施形態之第3變化例中之固體攝像元件200之積層構造之一例之圖。第2實施形態之第3變化例之固體攝像元件200具備上側像素晶片201、下側像素晶片202及電路晶片203。該等晶片積層，例如藉由Cu-Cu接合電性連接。另，除Cu-Cu接合外，亦可藉由導通孔或凸塊連接。
於上側像素晶片201，配置上側像素陣列部221。於下側像素晶片202，配置下側像素陣列部222。將像素陣列部220內之每個像素之一部分配置於上側像素陣列部221，將剩餘部分配置於下側像素陣列部222。
又，於電路晶片203，配置行信號處理電路260、垂直掃描電路211、時序控制電路212、DAC213及負荷MOS電路區塊250。於同圖中省略行信號處理電路260以外之電路。
另，上側像素晶片201為申請專利範圍所記載之第1晶片之一例，下側像素晶片202為申請專利範圍所記載之第2晶片之一例。電路晶片202為申請專利範圍所記載之第3晶片之一例。
藉由如同圖例示設為3層構成，與2層構成比較可削減無用空間，使像素進一步微細化。又，亦可以用於電容或開關之專用製程製造第2層下側像素晶片204。
另，亦可於第2實施形態之第3變化例，應用第1實施形態之第1、第2變化例。
如此，於本技術之第2實施形態之第3變化例中，由於將固體攝像元件200內之電路分散配置於3個半導體晶片，故與分散配置於2個半導體晶片之情形比較，可使像素進一步微細化。
＜3.第3實施形態＞ 於上述第2實施形態中，固體攝像元件200依序讀出像素區塊300內之2像素各者之像素信號，但於該構成中，有讀出速度不足之虞。該第3實施形態之固體攝像元件200於進行像素加算之點上，與第2實施形態不同。
圖30係顯示本技術之第3實施形態中之像素陣列部220之一構成例之俯視圖。同圖中之a係顯示拜耳排列之像素陣列部220之一例之俯視圖。同圖中之b係顯示四拜耳排列之像素陣列部220之一例之俯視圖。於同圖之像素陣列部220中，例如，應用第1實施形態之第1、第2變化例之佈局。
如同圖中之a例示，於第2實施形態之像素陣列部220中，R(紅(Red))、G(綠(Green))及B(藍(Blue))之像素藉由拜耳排列而排列。固體攝像元件200可將該等像素中R之像素301、與其附近之R之像素302至304之各者之像素信號加算。對於G之像素或B之像素亦同樣，固體攝像元件200可將附近之4像素之各像素信號加算。
另，亦可代替拜耳排列，如同圖中之b例示，藉由四拜耳排列而排列像素。於四拜耳排列中，以2列×2行相鄰排列同色之4像素。且，若著眼於R之4像素，則於其等之右下配置B之4像素，並於右側與下側配置G之4像素。固體攝像元件200可將該等像素中相鄰之同色之4像素(像素301至304等)之各者之像素信號加算。
另，像素之排列不限定於拜耳排列或四拜耳排列。例如，亦可排列R、G、B及W(White)之像素。
圖31係顯示本技術之第3實施形態中之像素區塊300之一構成例之電路圖。於第3實施形態之像素區塊300，配置進行像素加算時成為加算對象之4像素。例如，圖30中之像素301至304配置於像素區塊300內。
於第3實施形態之像素區塊300，進而設置電容元件431、432、436及437、短路電晶體480、後段重設電晶體461、及後段電路470。又，於第3實施形態中，於前段電路區塊305進而配置前段電路410及420，於選擇部340進而配置選擇電路450及455。垂直掃描電路211對後段重設電晶體361供給後段重設信號rstb1，對後段重設電晶體461供給後段重設信號rstb2。
於後段電路470，配置後段放大電晶體471及後段選擇電晶體472。作為該等電晶體，例如，使用nMOS電晶體。又，後段重設電晶體461及後段電路470之電路構成與後段重設電晶體361及後段電路370同樣。後段電路370及470連接於相同之垂直信號線309。垂直掃描電路211對後段選擇電晶體372供給後段選擇信號selb1，對後段選擇電晶體472供給後段選擇信selb2。
前段電路410依序產生重設位準及信號位準並保持於電容元件431及432。前段電路420依序產生重設位準及信號位準並保持於電容元件436及437。另，電容元件431及432為申請專利範圍記載之第5及第6電容元件之一例，電容元件436及437為申請專利範圍記載之第7及第8電容元件之一例。
又，選擇電路450將電容元件431及432之任一者連接於後段節點460，選擇電路455將電容元件436及437之任一者連接於後段節點460。另，選擇電路450為申請專利範圍記載之第3選擇電路之一例，選擇電路455為申請專利範圍記載之第4選擇電路之一例。又，後段節點360為申請專利範圍記載之第1後段節點之一例，後段節點460為申請專利範圍記載之第2後段節點之一例。
短路電晶體480為根據來自垂直掃描電路211之短路信號sht，將後段節點360與後段節點460之間之路徑開閉者。作為短路電晶體480，例如，使用nMOS電晶體。
圖32係顯示本技術之第3實施形態中之前段電路410及420與選擇電路450及455之一構成例之電路圖。
前段電路410具備光電轉換元件411、傳送電晶體412、FD重設電晶體413、FD414、前段放大電晶體415及電流源電晶體416。垂直掃描電路211對傳送電晶體412及FD重設電晶體413，供給傳送信號trg3及FD重設信號rst3。
又，前段電路420具備光電轉換元件421、傳送電晶體422、FD重設電晶體423、FD424、前段放大電晶體425及電流源電晶體426。垂直掃描電路211對傳送電晶體422及FD重設電晶體423，供給傳送信號trg4及FD重設信號rst4。
選擇電路450具備選擇電晶體451及452，選擇電路455具備選擇電晶體456及457。垂直掃描電路211對選擇電晶體451及452供給選擇信號Φr3及Φs3，對選擇電晶體456及457供給選擇信號Φr4及Φs4。
前段電路410及420之電路構成與前段電路310及320同樣。又，選擇電路450及455之電路構成與選擇電路350及355同樣。
圖33係顯示本技術之第3實施形態中之像素區塊300內之第1個及第2個像素之讀出動作之一例之時序圖。於該第3實施形態之固體攝像元件200，設定包含不進行像素加算之非加算模式、與進行像素加算之加算模式之複數個模式之任一者。非加算模式之全域快門動作及讀出動作與第2實施形態同樣。加算模式之全域快門動作與非加算模式同樣。
於非加算模式中，垂直掃描電路211將短路信號sht設為低位準。又，於第n個像素區塊300之列之讀出開始之時序T10中，垂直掃描電路211將FD重設信號rst1至rst4設為高位準。又，於時序T10至T18之期間內，垂直掃描電路211將後段選擇信號selb1設為高位準，將後段選擇信號selb2設為低位準。
又，於自時序T10至T11為止之脈衝期間內，垂直掃描電路211供給高位準之後段重設信號rstb1，於時序T11至T12之期間內供給高位準之選擇信號Φr1。於該期間內經由垂直信號線309讀出第1個像素之重設位準Vrst1。
於自時序T12至T13為止之脈衝期間內，垂直掃描電路211供給高位準之後段重設信號rstb1，於時序T13至T14之期間內供給高位準之選擇信號Φs1。於該期間內經由垂直信號線309讀出第1個像素之信號位準Vsig1。
接著，於自時序T14至T15為止之脈衝期間內，垂直掃描電路211供給高位準之後段重設信號rstb1，於時序T15至T16之期間內供給高位準之選擇信號Φr2。於該期間內經由垂直信號線309讀出第2個像素之重設位準Vrst2。
於自時序T16至T17為止之脈衝期間內，垂直掃描電路211供給高位準之後段重設信號rstb1，於時序T17至T18之期間內供給高位準之選擇信號Φs2。於該期間內經由垂直信號線309讀出第2個像素之信號位準Vsig2。
圖34係顯示本技術之第3實施形態中之像素區塊300內之第3個及第4個像素之讀出動作之一例之時序圖。
於時序T18至T26之期間內，垂直掃描電路211將後段選擇信號selb1設為低位準，將後段選擇信號selb2設為高位準。
又，於自時序T18至T19為止之脈衝期間內，垂直掃描電路211供給高位準之後段重設信號rstb2，於時序T19至T20之期間內供給高位準之選擇信號Φr3。於該期間內經由垂直信號線309讀出第3個像素之重設位準Vrst3。
於自時序T20至T21為止之脈衝期間內，垂直掃描電路211供給高位準之後段重設信號rstb2，於時序T21至T22之期間內供給高位準之選擇信號Φs3。於該期間內經由垂直信號線309讀出第3個像素之信號位準Vsig3。
接著，於自時序T22至T23為止之脈衝期間內，垂直掃描電路211供給高位準之後段重設信號rstb2，於時序T23至T24之期間內供給高位準之選擇信號Φr4。於該期間內經由垂直信號線309讀出第4個像素之重設位準Vrst4。
於自時序T24至T25為止之脈衝期間內，垂直掃描電路211供給高位準之後段重設信號rstb2，於時序T25至T26之期間內供給高位準之選擇信號Φs4。於該期間內經由垂直信號線309讀出第4個像素之信號位準Vsig4。
又，於第n列之讀出結束之時序T26中，垂直掃描電路211將FD重設信號rst1至rst4設為低位準。
如圖33及圖34例示，於非加算模式中，將短路電晶體480控制為打開狀態。又，將電容元件331及332依序連接於後段節點360，並依序讀出第1個像素之重設位準及信號位準。將電容元件336及337依序連接於後段節點360，並依序讀出第2個像素之重設位準及信號位準。接著，將電容元件431及432依序連接於後段節點及460，並依序讀出第3個像素之重設位準及信號位準。將電容元件436及437依序連接於後段節點460，並依序讀出第4個像素之重設位準及信號位準。如此，依序讀出像素區塊300內之4像素各者之重設位準及信號位準。
圖35係顯示本技術之第3實施形態中之加算模式之讀出動作之一例之時序圖。於加算模式中，垂直掃描電路211將短路信號sht設為高位準。於第n個像素區塊300之列之讀出期間即時序T10至T14中，垂直掃描電路211將FD重設信號rst1至rst4與後段選擇信號selb1及selb2設為高位準。
又，於自時序T10至T11為止之脈衝期間內，垂直掃描電路211供給高位準之後段重設信號rstb1及rstb2，於時序T11至T12之期間內供給高位準之選擇信號Φr1至Φr4。於該期間內經由垂直信號線309讀出重設位準Vrst。該重設位準Vrst為將像素區塊300內之4像素各者之重設位準加算之值。
接著，於自時序T12至T13為止之脈衝期間內，垂直掃描電路211供給高位準之後段重設信號rstb1及rstb2，於時序T13至T14之期間內供給高位準之選擇信號Φs1至Φs4。於該期間內經由垂直信號線309讀出信號位準Vsig。該信號位準Vsig為將像素區塊300內之4像素各者之信號位準加算之值。
此處，於第2實施形態之像素區塊300中，藉由將共有後段電路370之像素數增加為4個，亦可將4像素加算。但，若共有後段電路370之像素數增加，則產生弊端。若將共有後段電路370之像素數設為4個，則後段節點360之配線跨及4像素，且該後段節點360之寄生電容增大。因該寄生電容增大，致使不進行像素加算時之信號之增益降低。其原因在於，保持於電容元件331或332之電壓於與後段節點360連接時，因寄生電容而減少。因該增益降低，SN(Signal-Noise：信號雜訊)比降低。
對此，於設置有短路電晶體480之第3實施形態中，藉由於非加算模式中將短路電晶體480設為打開狀態，而可將共有後段電路370及470各者之像素數設為2個像素。藉此，與4像素共有後段電路370之情形比較，可抑制後段節點之寄生電容增大。藉由此種構成，可實現較2像素更多之像素之加算，且抑制非加算模式之SN比降低。
另，於圖31例示之像素區塊300中，以後段電路370及470共有1根垂直信號線309，但不限定於該構成。亦可配線垂直信號線309-1及309-2，並將後段電路370連接於垂直信號線309-1，將後段電路470連接於垂直信號線309-2。該情形時，需與垂直信號線之配線數一起，將後段之負荷MOS電晶體251之個數與ADC261之個數設為2倍。而代替此，於非加算模式時，由於可同時讀出共有後段電路370之2像素之一者與共有後段電路470之2像素之一者，故可提高讀出速度。又，於加算模式時，僅使用垂直信號線309-1及309-2之一者，且將與另一者對應之負荷MOS電晶體251控制為斷開狀態。
另，亦可於第3實施形態，應用第2實施形態之第1至第3變化例。
如此，根據本技術之第3實施形態，由於短路電晶體480使後段節點360與後段節點460短路，故像素區塊300可將4像素各者之像素信號加算。藉此，與不加算之情形比較，可提高感度或讀出速度，並減少消耗電力。
＜4.第4實施形態＞ 於上述第1實施形態中，雖於每個像素配置有電流源電晶體(316或326)，但於該構成中，有像素之微細化變得困難之虞。該第4實施形態之固體攝像元件200於以複數個像素共有電流源電晶體之點上，與第1實施形態不同。
圖36係顯示本技術之第4實施形態中之像素區塊300之一構成例之電路圖。該第4實施形態之像素區塊300於進而具備前段選擇電晶體317及327，而不設置電流源電晶體316之點上，與第2實施形態不同。
前段選擇電晶體317為根據來自垂直掃描電路211之前段選擇信號sel1，將由前段放大電晶體315放大之電壓輸出至前段節點338者。前段選擇電晶體327為根據來自垂直掃描電路211之前段選擇信號sel2，將由前段放大電晶體325放大之電壓輸出至前段節點338者。又，電流源電晶體326連接於前段節點338。
又，電容元件331、332、336及337之一端共通連接於前段節點339，另一端連接於選擇電路350及355。前段節點339連接於前段節點338。
又，固體攝像元件200內之電路或元件分散配置於上側像素晶片201及下側像素晶片202。例如，前段電路310及320配置於上側像素晶片201，該等後段之電路配置於電路晶片202。且，前段節點338與前段節點339藉由Cu-Cu連接等而連接。
於每個像素配置電流源電晶體之第2實施形態中，於設為積層構造時，如圖28例示，需於每個像素進行Cu-Cu連接。尤其於電路晶片202配置MIM構造之電容元件331等之情形時，晶片之厚度增加，且連接上下之晶片之面之平坦化變難，而制約Cu-Cu連接之晶片。例如，相對於移動用途之影像感測器之微細像素之尺寸為微米(μm)以下，Cu-Cu連接之晶片為數微米(μm)。因此，於每個像素配置電流源電晶體之構成中，微細化變得困難。
對此，於以2像素共有電流源電晶體326之圖36之構成中，可削減Cu-Cu連接數。因此，像素之微細化變得容易。又，可削減全域快門動作時之電流。又，電流源電晶體326為了抑制因電晶體之通道長度調變效果引起之電流變動，而一般採取級聯之構成。藉由共有尺寸較大之電流源電晶體326，而可削減電晶體之面積。
另，雖以2像素共有電流源電晶體326，但共有之像素數不限定於2像素，亦可為3像素以上。
圖37係顯示本技術之第4實施形態中之全域快門動作之一例之時序圖。垂直掃描電路211自曝光開始前之時序T0，整個脈衝期間經過後之時序T1，對全列供給高位準之FD重設信號rst1及rst2與傳送信號trg1及trg2。藉此，將全像素PD重設，於全列同時開始曝光。
於自曝光結束前之時序T2至T5為止之期間內，垂直掃描電路211將全列之前段選擇信號sel1設為高位準。於該期間內之時序T3中，垂直掃描電路211於全列中將後段重設信號rstb及選擇信號Φr1設為高位準，且整個脈衝期間供給高位準之FD重設信號rst1。藉此，將像素區塊300內之最初之像素FD重設，取樣保持重設位準。
於時序T4中，垂直掃描電路211使選擇信號Φr1返回至低位準。又，垂直掃描電路211於時序T5至T8之期間內，將全列之前段選擇信號sel1設為低位準，將前段選擇信號sel2設為高位準。於該期間內之時序T6中，垂直掃描電路211於全列中將後段重設信號rstb與選擇信號Φr2設為高位準，且整個脈衝期間供給高位準之FD重設信號rst2。藉此，將像素區塊300內之第2個像素FD重設，取樣保持重設位準。
且，垂直掃描電路211於時序T7中，使全列之選擇信號Φr2返回至低位準，於時序T8中，將前段選擇信號sel2設為低位準，將前段選擇信號sel1設為高位準。
此處，同圖之sel1_[n]及sel2_[n]顯示對第n列之像素之信號。
如同圖例示，垂直掃描電路211於曝光結束之前，依序將前段選擇電晶體317及327設為關閉狀態。且，於前段選擇電晶體317為關閉狀態時，FD重設電晶體313進行FD重設，於前段選擇電晶體327為關閉狀態時，FD重設電晶體323進行FD重設。
圖38係顯示本技術之第4實施形態中之曝光結束後之控制之一例之時序圖。於曝光結束之時序T9中，垂直掃描電路211於全列中，整個脈衝期間供給高位準之傳送信號trg1及trg2。
且，垂直掃描電路211於時序T10至T11之期間內，於全列中將選擇信號Φs1設為高位準。藉此，取樣保持像素區塊300內之最初之像素之信號位準。
垂直掃描電路211於時序T12中，將全列之前段選擇信號sel1設為低位準，將前段選擇信號sel2設為高位準。
且，垂直掃描電路211於時序T13至T14之期間內，於全列中將選擇信號Φs2設為高位準。藉此，取樣保持像素區塊300內之第2個像素之信號位準。
垂直掃描電路211於時序T15中，使全列之前段選擇信號sel2返回至低位準。
如同圖例示，垂直掃描電路211於曝光結束時，依序將前段選擇電晶體317及327設為關閉狀態。且，垂直掃描電路211於曝光結束時，將電荷傳送至傳送電晶體312及322，並於其後依序將前段選擇電晶體317及327設為關閉狀態。
另，可於第4實施形態，應用第1實施形態之第1、第2變化例、第2實施形態之第1、第3變化例或第3實施形態。
如此，根據本技術之第4實施形態，由於以2像素共有電流源電晶體326，故可削減晶片間之Cu-Cu連接數。藉此，像素之微細化變得容易。
＜5.對移動體之應用例＞ 本揭示之技術(本技術)可應用於各種製品。例如，本揭示之技術可作為搭載於汽車、電動汽車、混合動力電動汽車、機車、自行車、個人移動載具、飛機、無人機、船舶、機器人等任一種類之移動體之裝置實現。
圖39係顯示可應用本揭示之技術之移動體控制系統之一例即車輛控制系統之概略構成例之方塊圖。
車輛控制系統12000具備經由通信網路12001連接之複數個電子控制單元。於圖39所示之例中，車輛控制系統12000具備驅動系統控制單元12010、車體系統控制單元12020、車外資訊檢測單元12030、車內資訊檢測單元12040、及統合控制單元12050。又，作為統合控制單元12050之功能構成，圖示有微電腦12051、聲音圖像輸出部12052、及車載網路I/F(Interface：介面)12053。
驅動系統控制單元12010根據各種程式控制與車輛之驅動系統相關聯之裝置之動作。例如，驅動系統控制單元12010作為內燃機或驅動用馬達等用於產生車輛之驅動力之驅動力產生裝置、用於將驅動力傳遞至車輪之驅動力傳遞機構、調節車輛之舵角之轉向機構、及產生車輛之制動力之制動裝置等的控制裝置發揮功能。
車體系統控制單元12020根據各種程式，控制裝備於車體之各種裝置之動作。例如，車體系統控制單元12020作為無鑰匙門禁系統、智慧型鑰匙系統、電動車窗裝置、或頭燈、尾燈、煞車燈、方向燈或霧燈等各種燈之控制裝置發揮功能。該情形時，可於車體系統控制單元12020，輸入自代替鑰匙之可攜式機器發出之電波或各種開關之信號。車體系統控制單元12020受理該等電波或信號之輸入，而控制車輛之門鎖裝置、電動車窗裝置、燈等。
車外資訊檢測單元12030檢測搭載車輛控制系統12000之車輛外部之資訊。例如，於車外資訊檢測單元12030連接攝像部12031。車外資訊檢測單元12030使攝像部12031拍攝車外之圖像，且接收所拍攝之圖像。車外資訊檢測單元12030可基於接收到之圖像，進行人、車、障礙物、標識或路面上之文字等之物體檢測處理或距離檢測處理。
攝像部12031為接收光，並輸出與該光之受光量相應之電信號之光感測器。攝像部12031可將電信號作為圖像輸出，亦可作為測距之資訊輸出。又，攝像部12031接收之光可為可見光，亦可為紅外線等非可見光。
車內資訊檢測單元12040檢測車內之資訊。於車內資訊檢測單元12040，例如連接檢測駕駛者之狀態之駕駛者狀態檢測部12041。駕駛者狀態檢測部12041例如包含拍攝駕駛者之相機，車內資訊檢測單元12040基於自駕駛者狀態檢測部12041輸入之檢測資訊，可算出駕駛者之疲勞度或注意力集中度，亦可判別駕駛者是否在打瞌睡。
微電腦12051可基於車外資訊檢測單元12030或車內資訊檢測單元12040中取得之車內外之資訊，運算驅動力產生裝置、轉向機構或制動裝置之控制目標值，對驅動系統控制單元12010輸出控制指令。例如，微電腦12051可進行以實現包含車輛之碰撞迴避或衝擊緩和、基於車間距離之追隨行駛、車速維持行駛、車輛之碰撞警告、或車輛之車道偏離警告等之ADAS(Advanced Driver Assistance Systems：先進駕駛輔助系統)之功能為目的之協調控制。
又，微電腦12051可進行以基於車外資訊檢測單元12030或車內資訊檢測單元12040中取得之車輛之周圍之資訊，控制驅動力產生裝置、轉向機構或制動裝置等，藉此，不依據駕駛者之操作而自主行駛之自動駕駛等為目的之協調控制。
又，微電腦12051可基於車外資訊檢測單元12030中取得之車外之資訊，對車體系統控制單元12020輸出控制指令。例如，微電腦12051可根據由車外資訊檢測單元12030檢測出之前方車或對向車之位置而控制頭燈，進行將遠光切換為近光等以謀求防眩為目的之協調控制。
聲音圖像輸出部12052向可對車輛之搭乘者或車外視覺性或聽覺性通知資訊之輸出裝置，發送聲音及圖像中之至少一者之輸出信號。於圖39之例中，作為輸出裝置，例示有音頻揚聲器12061、顯示部12062及儀表板12063。顯示部12062例如可包含車載顯示器及抬頭顯示器之至少一者。
圖40係顯示攝像部12031之設置位置之例之圖。
於圖40中，作為攝像部12031，具有攝像部12101、12102、12103、12104、12105。
攝像部12101、12102、12103、12104、12105例如設置於車輛12100之前保險桿、側視鏡、後保險桿、後門及車廂內之擋風玻璃之上部等位置。裝備於前保險桿之攝像部12101及裝備於車廂內之擋風玻璃之上部之攝像部12105主要取得車輛12100之前方之圖像。裝備於側視鏡之攝像部12102、12103主要取得車輛12100之側方之圖像。裝備於後保險桿或後門之攝像部12104主要取得車輛12100之後方之圖像。裝備於車廂內之擋風玻璃之上部之攝像部12105主要用於檢測前方車輛、或行人、障礙物、信號機、交通標識或車道線等。
另，於圖40顯示攝像部12101至12104之攝影範圍之一例。攝像範圍12111顯示設置於前保險桿之攝像部12101之攝像範圍，攝像範圍12112、12113分別顯示設置於側視鏡之攝像部12102、12103之攝像範圍，攝像範圍12114顯示設置於後保險桿或後門之攝像部12104之攝像範圍。例如，藉由重疊攝像部12101至12104所拍攝之圖像資料，而可獲得自上方觀察車輛12100時之俯瞰圖像。
攝像部12101至12104之至少1者可具有取得距離資訊之功能。例如，攝像部12101至12104之至少1者可為包含複數個攝像元件之立體照相機，亦可為具有相位差檢測用之像素之攝像元件。
例如，微電腦12051基於自攝像部12101至12104獲得之距離資訊，求出攝像範圍12111至12114內與各立體物相隔之距離、與該距離之時間性變化(相對於車輛12100之相對速度)，藉此，可擷取尤其車輛12100之行進路上最近之立體物，且於與車輛12100大致相同之方向以特定速度(例如，0 km/h以上)行駛之立體物，作為前方車。再者，微電腦12051可設定近前應與前方車預先確保之車間距離，進行自動煞車控制(亦包含追隨停止控制)或自動加速控制(亦包含追隨啟動控制)等。如此，可進行以不依據駕駛者之操作而自主行駛之自動駕駛等為目的之協調控制。
例如，微電腦12051可基於自攝像部12101至12104獲得之距離資訊，將與立體物相關之立體物資料分類為2輪車、普通車輛、大型車輛、行人、電線桿等其他立體物而擷取，並用於障礙物之自動迴避。例如，微電腦12051將車輛12100之周邊之障礙物識別為車輛12100之駕駛者可視認之障礙物與難以視認之障礙物。且，微電腦12051判斷顯示與各障礙物之碰撞之危險度之碰撞風險，於碰撞風險為設定值以上且有碰撞可能性之狀況時，經由音頻揚聲器12061或顯示部12062對駕駛者輸出警報、或經由驅動系統控制單元12010進行強制減速或迴避操舵，藉此可進行用於迴避碰撞之駕駛支援。
攝像部12101至12104之至少1者可為檢測紅外線之紅外線照相機。例如，微電腦12051可藉由判定於攝像部12101至12104之攝像圖像中是否存在行人而辨識行人。該行人之辨識例如藉由以下順序進行：擷取作為紅外線照相機之攝像部12101至12104之攝像圖像中之特徵點；對顯示物體之輪廓之一連串之特徵點進行圖案匹配處理並判別是否為行人。若微電腦12051判定於攝像部12101至12104之攝像圖像中存在行人，並辨識行人，則聲音圖像輸出部12052以對該辨識出之行人重疊顯示用於強調之方形輪廓線之方式，控制顯示部12062。又，聲音圖像輸出部12052亦可以將顯示行人之圖標等顯示於期望之位置之方式控制顯示部12062。
以上，已對可應用本揭示之技術之車輛控制系統之一例進行說明。本揭示之技術可應用於以上所說明之構成中之攝像部12031。具體而言，例如，圖1之攝像裝置100可應用於攝像部12031。藉由於攝像部12031應用本揭示之技術，而可使雜訊不明顯，並獲得更易於觀察之攝影圖像，因而可減輕駕駛者之疲勞。
另，上述實施形態係顯示用以將本技術具體化之一例者，實施形態中之事項、與申請專利範圍中之發明特定事項具有分別對應之關係。同樣，申請專利範圍中之發明特定事項、與附有與其相同名稱之本技術之實施形態中之事項具有分別對應之關係。但，本技術並非限定於實施形態者，在不脫離其主旨之範圍內可藉由對實施形態實施多種變化而具體化。
另，本說明書所記載之效果僅為例示，而並非受限定者，亦可為其他效果。
另，本技術亦可採用如以下般構成。 (1)一種固體攝像元件，其具備： 第1像素，其於特定之相對位置，配置將保持特定重設位準之第1電容元件與特定節點之間之路徑開閉之第1選擇電晶體，且於與上述特定之相對位置不同之相對位置，配置將保持與曝光量相應之信號位準之第2電容元件與上述節點之間之路徑開閉之第2選擇電晶體；及 第2像素，其於上述特定之相對位置，配置將保持特定重設位準之第3電容元件與特定節點之間之路徑開閉之第3選擇電晶體，且於與上述特定之相對位置不同之相對位置，配置將保持與曝光量相應之信號位準之第4電容元件與上述節點之間之路徑開閉之第4選擇電晶體。 (2)如上述(1)記載之固體攝像元件，其中 上述第2像素與上述第1像素相鄰。 (3)如上述(1)記載之固體攝像元件，其中 對包含上述第1像素及上述第2像素之像素陣列部內之像素進行拜耳排列。 (4)如上述(3)記載之固體攝像元件，其中 上述像素陣列部包含： 第1區域，其將4個上述第1像素排列成2列×2行；及 第2區域，其與上述第1區域相鄰，將4個上述第2像素排列成2列×2行。 (5)如上述(3)記載之固體攝像元件，其中 上述像素陣列部包含： 第1區域，其將上述第1像素與3個上述第2像素排列成2列×2行；及 第2區域，其與上述第1區域相鄰，將上述第2像素與3個上述第1像素排列成2列×2行。 (6)如上述(1)記載之固體攝像元件，其中 對包含上述第1像素及上述第2像素之像素陣列部內之像素進行四拜耳排列；且 上述像素陣列部包含： 第1區域，其將上述第1像素、與上述第1像素同色之3個上述第2像素排列成2列×2行；及 第2區域，其與上述第1區域相鄰，將上述第2像素、與上述第2像素同色之3個上述第1像素排列成2列×2行。 (7)如上述(1)至(6)中任一項記載之固體攝像元件，其中 上述節點為後段節點；且 排列有上述第1像素及上述第2像素之像素區塊具備： 第1前段電路，其依序產生第1重設位準與第1信號位準並保持於上述第1及第2電容元件； 第2前段電路，其依序產生第2重設位準與第2信號位準並保持於上述第3及第4電容元件； 上述第1、第2、第3及第4電容元件； 選擇部，其包含設置上述第1及第2選擇電晶體之第1選擇電路、與設置上述第3及第4前段選擇電晶體之第2選擇電路；及 後段電路，其經由上述後段節點依序讀出上述第1及第2重設位準與上述第1及第2信號位準之各者。 (8)如上述(7)記載之固體攝像元件，其中 上述第1前段電路具備： 第1光電轉換元件； 第1前段傳送電晶體，其自上述第1光電轉換元件向第1浮動擴散層傳送電荷； 第1重設電晶體，其將上述第1浮動擴散層初始化；及 第1前段放大電晶體，其將上述第1浮動擴散層之電壓放大；且 上述第2前段電路具備： 第2光電轉換元件； 第2前段傳送電晶體，其自上述第2光電轉換元件向第2浮動擴散層傳送電荷； 第2重設電晶體，其將上述第2浮動擴散層初始化；及 第2前段放大電晶體，其將上述第2浮動擴散層之電壓放大。 (9)如上述(8)記載之固體攝像元件，其中 上述第1前段電路進而具備：第1電流源電晶體，其連接於第1前段節點； 上述第2前段電路進而具備：第2電流源電晶體，其連接於第2前段節點； 上述第1前段放大電晶體將上述第1浮動擴散層之電壓放大並向上述第1前段節點輸出； 上述第2前段放大電晶體將上述第2浮動擴散層之電壓放大並向上述第2前段節點輸出； 上述第1及第2電容元件之各者之一端共通連接於上述第1前段節點，各者之另一端連接於上述第1選擇電路； 上述第3及第4電容元件之各者之一端共通連接於上述第2前段節點，各者之另一端連接於上述第2選擇電路。 (10)如上述(8)或(9)記載之固體攝像元件，其中 於特定曝光開始時序中，上述第1及第2前段傳送電晶體向上述第1及第2浮動擴散層傳送上述電荷，且上述第1及第2重設電晶體將上述第1及第2光電轉換元件與上述第1及第2浮動擴散層一起初始化； 於特定曝光結束時序中，上述第1及第2前段傳送電晶體向上述第1及第2浮動擴散層傳送上述電荷。 (11)如上述(8)至(10)中任一項記載之固體攝像元件，其中 上述選擇部依序進行將上述第1及第2電容元件之一者連接於上述後段節點之控制、將上述第1及第2電容元件之另一者連接於上述後段節點之控制、將上述第3及第4電容元件之一者連接於上述後段節點之控制、及將上述第3及第4電容元件之另一者連接於上述後段節點之控制。 (12)如上述(8)至(11)中任一項記載之固體攝像元件，其中 上述選擇部於特定加算模式中，依序進行將上述第1及第2電容元件之一者與上述第3及第4電容元件之一者之兩者連接於上述後段節點之控制、及將上述第1及第2電容元件之另一者與上述第3及第4電容元件之另一者之兩者連接於上述後段節點之控制。 (13)如上述(8)記載之固體攝像元件，其中 上述第1前段電路進而具備：第1前段選擇電晶體，其根據特定第1選擇信號將由上述第1前段放大電晶體放大之電壓輸出至特定前段節點；且 上述第2前段電路進而具備： 第2前段選擇電晶體，其根據特定第2選擇信號將由上述第2前段放大電晶體放大之電壓輸出至上述前段節點；及 電流源電晶體，其連接於上述前段節點；且 上述第1及第2電容元件之各者之一端共通連接於上述前段節點，各者之另一端連接於上述第1選擇電路； 上述第3及第4電容元件之各者之一端共通連接於上述前段節點，各者之另一端連接於上述第2選擇電路。 (14)如上述(13)記載之固體攝像元件，其中 於特定曝光結束之時序之前與上述曝光結束之時序之後，上述第1及第2前段選擇電晶體依序轉變至關閉狀態； 上述第1重設電晶體於上述第1前段選擇電晶體為上述關閉狀態時將上述第1浮動擴散層初始化； 上述第2重設電晶體於上述第2前段選擇電晶體為上述關閉狀態時將上述第2浮動擴散層初始化； 於上述曝光結束之時序之前，上述第1及第2前段選擇電晶體依序轉變至關閉狀態； 上述第1及第2前段傳送電晶體於特定曝光結束之時序傳送上述電荷。 (15)如上述(1)記載之固體攝像元件，其中 上述節點包含第1及第2後段節點； 排列有包含上述第1像素及上述第2像素之4個像素之像素區塊具備： 短路電晶體，其將上述第1後段節點與上述第2後段節點之間之路徑開閉； 上述第1、第2、第3及第4電容元件； 第3、第4、第5及第6電容元件； 及選擇部，其包含設置上述第1及第2選擇電晶體之第1選擇電路、設置上述第3及第4前段選擇電晶體之第2選擇電路、將上述第5及第6電容元件之任一者連接於上述第2後段節點之第3選擇電路、及將上述第7及第8電容元件之任一者連接於上述第2後段節點之第4選擇電路。 (16)如上述(15)記載之固體攝像元件，其中 於特定非加算模式中，上述短路電晶體為打開狀態； 於上述非加算模式中，上述選擇部以特定順序進行將上述第1及第2電容元件之各者依序連接於上述第1後段節點之控制、將上述第3及第4電容元件之各者依序連接於上述第1後段節點之控制、將上述第5及第6電容元件之各者依序連接於上述第2後段節點之控制、及將上述第7及第8電容元件之各者依序連接於上述第2後段節點之控制。 (17)如上述(15)或(16)記載之固體攝像元件，其中 於特定加算模式中，上述短路電晶體為關閉狀態； 於上述加算模式中，上述選擇部依序進行將上述第1及第2電容元件之一者與上述第3及第4電容元件之一者連接於上述第1後段節點，且將上述第5及第6電容元件之一者與上述第7及第8電容元件之一者連接於上述第2後段節點之控制、及將上述第1及第2電容元件之另一者與上述第3及第4電容元件之另一者連接於上述第1後段節點，且將上述第5及第6電容元件之另一者與上述第7及第8電容元件之另一者連接於上述第2後段節點之控制。 (18)一種攝像裝置，其具備： 第1像素，其於特定之相對位置，配置將保持特定重設位準之第1電容元件與特定節點之間之路徑開閉之第1選擇電晶體，且於與上述特定之相對位置不同之相對位置，配置將保持與曝光量相應之信號位準之第2電容元件與上述節點之間之路徑開閉之第2選擇電晶體； 第2像素，其於上述特定之相對位置，配置將保持特定重設位準之第3電容元件與特定節點之間之路徑開閉之第3選擇電晶體，且於與上述特定之相對位置不同之相對位置，配置將保持與曝光量相應之信號位準之第4電容元件與上述節點之間之路徑開閉之第4選擇電晶體；及 信號處理電路，其將上述重設位準、上述信號位準依序變換為數位信號而進行處理。
100:攝像裝置 110:攝像透鏡 120:記錄部 130:攝像控制部 139:信號線 200:固體攝像元件 201:上側像素晶片 202:下側像素晶片 203:電路晶片 204:第2層下側像素晶片 209:信號線 211:垂直掃描電路 212:時序控制電路 213:DAC 220:像素陣列部 221:上側像素陣列部 222:下側像素陣列部 223,224:選擇線 225,226:區域 250:負荷MOS電路區塊 251:負荷MOS電晶體 260:行信號處理電路 261:ADC 262:數位信號處理部 300:像素區塊 301～304:像素 305:前段電路區塊 308:垂直信號線 309:垂直信號線 310,320,410,420:前段電路 311,321,411,421,511～513:光電轉換元件 312,322,412,422,514～516:傳送電晶體 313,323,413,423:FD重設電晶體 314,324,414,424:FD 315,325,415,425:前段放大電晶體 316,326,416,426:電流源電晶體 317,327:前段選擇電晶體 330:前段節點 331,332,336,337,431,432,436,437,531～533:電容元件 335:前段節點 338:電容元件 339:前段節點 340:選擇部 350,355,450,455:選擇電路 351,352,356,357,451,452,456,457,551～553:選擇電晶體 360:後段節點 361,366,461:後段重設電晶體 365:後段節點 370,380,470:後段電路 371,381,471:後段放大電晶體 372,382,472:後段選擇電晶體 460:後段節點 480:短路電晶體 501～506:圖像資料 12000:車輛控制系統 12001:通信網路 12010:驅動系統控制單元 12020:車體系統控制單元 12030:車外資訊檢測單元 12031:攝像部 12040:車內資訊檢測單元 12041:駕駛者狀態檢測部 12050:統合控制單元 12051:微電腦 12052:聲音圖像輸出部 12053:車載網路I/F 12061:音頻揚聲器 12062:顯示部 12063:儀表板 12100:車輛 12101～12105:攝像部 12111～12114:攝像範圍 B,G,Gb,Gr,R:像素 C1,C2:電容 id1,id2,id11,id12:電流 pls1,pls2:區域 q1,q1’,q2,q2’:雜訊電荷 ref:區域 REF:平均值 Rmp:斜坡信號 rst,rst1～rst4:FD重設信 rst_[n]:信號 rst1_[n],rst2_[n]:信號 rstb:後段重設信號 rstb1:後段重設信號 rstb2:後段重設信號 rstb_[n]:信號 S901～S907:步驟 sel1,sel2:前段選擇信號 selb,selb1,selb2:後段選擇信號 selb_[n]:信號 sht:短路信號 T0～T26:時序 trg,trg1,trg2,trg3,trg4:傳送信號 VDD:電源電壓 Vreg:電位 Vrst,Vrst1,Vrst2,Vrst3,Vrst4:重設位準 Vsig,Vsig1,Vsig2,Vsig3,Vsig4:信號位準 VSYNC:垂直同步信號 x1,x2,y1,y2:位置 Φr,Φr1,Φr2,Φr3,Φr4:選擇信號 Φr1_[n]:信號 Φr2_[n]:信號 Φr_[n]:信號 Φs,Φs1,Φs2,Φs3,Φs4:選擇信號 Φs1_[n]:信號 Φs2_[n]:信號 Φs_[n]:信號
圖1係顯示本技術之第1實施形態中之攝像裝置之一構成例之方塊圖。 圖2係顯示本技術之第1實施形態中之固體攝像元件之一構成例之方塊圖。 圖3係顯示本技術之第1實施形態中之像素之一構成例之電路圖。 圖4係顯示本技術之第1實施形態中與圖3之像素相鄰之像素之一構成例之電路圖。 圖5係顯示本技術之第1實施形態中之相鄰之2個像素各者之元件之連接例之電路圖。 圖6係顯示本技術之第1實施形態中之像素內之選擇電晶體之佈局之一例之圖。 圖7係顯示本技術之第1實施形態中之像素陣列部之一例之圖。 圖8係顯示本技術之第1實施形態中之行信號處理電路之一構成例之方塊圖。 圖9係顯示本技術之第1實施形態中之全域快門動作之一例之時序圖。 圖10係顯示本技術之第1實施形態中之像素之讀出動作之一例之時序圖。 圖11係顯示比較例中之像素之一構成例之電路圖。 圖12a-12b係顯示本技術之第1實施形態中讀出重設位準時、與後段節點之初始化時之各者之像素狀態之一例之圖。 圖13係顯示本技術之第1實施形態中讀出信號位準時之像素之狀態之一例之圖。 圖14係顯示本技術之第1實施形態中之圖像資料之一例之圖。 圖15係顯示本技術之第1實施形態中之區域內之平均值及標準偏差之一例之圖。 圖16係用以說明本技術之第1實施形態中之PLS之影響之圖。 圖17係顯示本技術之第1實施形態之第1變化例中之像素陣列部之一例之圖。 圖18係顯示本技術之第1實施形態之第1變化例中之像素陣列部之另一例之圖。 圖19係顯示本技術之第1實施形態之第2變化例中之像素陣列部之一例之圖。 圖20係顯示本技術之第2實施形態中之像素區塊之一構成例之電路圖。 圖21係顯示本技術之第2實施形態中之前段電路與選擇電路之一構成例之電路圖。 圖22係顯示本技術之第2實施形態中之全域快門動作之一例之時序圖。 圖23係顯示本技術之第2實施形態中之像素區塊內之最初之像素之讀出動作之一例之時序圖。 圖24係顯示本技術之第2實施形態中之像素區塊內之第2像素之讀出動作之一例之時序圖。 圖25係顯示本技術之第2實施形態中之固體攝像元件之動作之一例之流程圖。 圖26係顯示本技術之第2實施形態之第1變化例中之重設位準及信號位準之讀出動作之一例之時序圖。 圖27係顯示本技術之第2實施形態之第2變化例中之固體攝像元件之積層構造之一例之圖。 圖28係顯示本技術之第2實施形態之第2變化例中之像素區塊之一構成例之電路圖。 圖29係顯示本技術之第2實施形態之第3變化例中之固體攝像元件之積層構造之一例之圖。 圖30a-30b係顯示本技術之第3實施形態中之像素陣列部之一構成例之俯視圖。 圖31係顯示本技術之第3實施形態中之像素區塊之一構成例之電路圖。 圖32係顯示本技術之第3實施形態中之前段電路與選擇電路之一構成例之電路圖。 圖33係顯示本技術之第3實施形態中之像素區塊內之第1及第2像素之讀出動作之一例之時序圖。 圖34係顯示本技術之第3實施形態中之像素區塊內之第3及第4像素之讀出動作之一例之時序圖。 圖35係顯示本技術之第3實施形態中之加算模式之讀出動作之一例之時序圖。 圖36係顯示本技術之第4實施形態中之像素區塊之一構成例之電路圖。 圖37係顯示本技術之第4實施形態中之全域快門動作之一例之時序圖。 圖38係顯示本技術之第4實施形態中之曝光結束後之控制之一例之時序圖。 圖39係顯示車輛控制系統之概略構成例之方塊圖。 圖40係顯示攝像部之設置位置之一例之說明圖。
223,224:選擇線
301,302:像素
351,352,356,357:選擇電晶體
q1,q1’,q2,q2’:雜訊電荷
x1,x2,y1,y2:位置
Φr:選擇信號
Φs:選擇信號

Claims (18)

  1. 一種固體攝像元件，其具備： 第1像素，其於特定之相對位置，配置將保持特定重設位準之第1電容元件與特定節點之間之路徑開閉之第1選擇電晶體，且於與上述特定之相對位置不同之相對位置，配置將保持與曝光量相應之信號位準之第2電容元件與上述節點之間之路徑開閉之第2選擇電晶體；及 第2像素，其於上述特定之相對位置，配置將保持特定重設位準之第3電容元件與特定節點之間之路徑開閉之第3選擇電晶體，且於與上述特定之相對位置不同之相對位置，配置將保持與曝光量相應之信號位準之第4電容元件與上述節點之間之路徑開閉之第4選擇電晶體。
  2. 如請求項1之固體攝像元件，其中 上述第2像素與上述第1像素相鄰。
  3. 如請求項1之固體攝像元件，其中 對包含上述第1像素及上述第2像素之像素陣列部內之像素進行拜耳排列。
  4. 如請求項3之固體攝像元件，其中 上述像素陣列部包含： 第1區域，其將4個上述第1像素排列成2列×2行；及 第2區域，其與上述第1區域相鄰，將4個上述第2像素排列成2列×2行。
  5. 如請求項3之固體攝像元件，其中 上述像素陣列部包含： 第1區域，其將上述第1像素與3個上述第2像素排列成2列×2行；及 第2區域，其與上述第1區域相鄰，將上述第2像素與3個上述第1像素排列成2列×2行。
  6. 如請求項1之固體攝像元件，其中 對包含上述第1像素及上述第2像素之像素陣列部內之像素進行四拜耳排列；且 上述像素陣列部包含： 第1區域，其將上述第1像素、與上述第1像素同色之3個上述第2像素排列成2列×2行；及 第2區域，其與上述第1區域相鄰，將上述第2像素、與上述第2像素同色之3個上述第1像素排列成2列×2行。
  7. 如請求項1之固體攝像元件，其中 上述節點為後段節點；且 排列有上述第1像素及上述第2像素之像素區塊具備： 第1前段電路，其依序產生第1重設位準與第1信號位準並保持於上述第1及第2電容元件； 第2前段電路，其依序產生第2重設位準與第2信號位準並保持於上述第3及第4電容元件； 上述第1、第2、第3及第4電容元件； 選擇部，其包含設置上述第1及第2選擇電晶體之第1選擇電路、與設置上述第3及第4前段選擇電晶體之第2選擇電路；及 後段電路，其經由上述後段節點依序讀出上述第1及第2重設位準與上述第1及第2信號位準之各者。
  8. 如請求項7之固體攝像元件，其中 上述第1前段電路具備： 第1光電轉換元件； 第1前段傳送電晶體，其自上述第1光電轉換元件向第1浮動擴散層傳送電荷； 第1重設電晶體，其將上述第1浮動擴散層初始化；及 第1前段放大電晶體，其將上述第1浮動擴散層之電壓放大；且 上述第2前段電路具備： 第2光電轉換元件； 第2前段傳送電晶體，其自上述第2光電轉換元件向第2浮動擴散層傳送電荷； 第2重設電晶體，其將上述第2浮動擴散層初始化；及 第2前段放大電晶體，其將上述第2浮動擴散層之電壓放大。
  9. 如請求項8之固體攝像元件，其中 上述第1前段電路進而具備：第1電流源電晶體，其連接於第1前段節點； 上述第2前段電路進而具備：第2電流源電晶體，其連接於第2前段節點； 上述第1前段放大電晶體將上述第1浮動擴散層之電壓放大並向上述第1前段節點輸出； 上述第2前段放大電晶體將上述第2浮動擴散層之電壓放大並向上述第2前段節點輸出； 上述第1及第2電容元件之各者之一端共通連接於上述第1前段節點，各者之另一端連接於上述第1選擇電路； 上述第3及第4電容元件之各者之一端共通連接於上述第2前段節點，各者之另一端連接於上述第2選擇電路。
  10. 如請求項8之固體攝像元件，其中 於特定曝光開始時序中，上述第1及第2前段傳送電晶體向上述第1及第2浮動擴散層傳送上述電荷，且上述第1及第2重設電晶體將上述第1及第2光電轉換元件與上述第1及第2浮動擴散層一起初始化； 於特定曝光結束時序中，上述第1及第2前段傳送電晶體向上述第1及第2浮動擴散層傳送上述電荷。
  11. 如請求項7之固體攝像元件，其中 上述選擇部依序進行將上述第1及第2電容元件之一者連接於上述後段節點之控制、將上述第1及第2電容元件之另一者連接於上述後段節點之控制、將上述第3及第4電容元件之一者連接於上述後段節點之控制、及將上述第3及第4電容元件之另一者連接於上述後段節點之控制。
  12. 如請求項7之固體攝像元件，其中 上述選擇部於特定加算模式中，依序進行將上述第1及第2電容元件之一者與上述第3及第4電容元件之一者之兩者連接於上述後段節點之控制、及將上述第1及第2電容元件之另一者與上述第3及第4電容元件之另一者之兩者連接於上述後段節點之控制。
  13. 如請求項8之固體攝像元件，其中 上述第1前段電路進而具備：第1前段選擇電晶體，其根據特定第1選擇信號將由上述第1前段放大電晶體放大之電壓輸出至特定前段節點；且 上述第2前段電路進而具備： 第2前段選擇電晶體，其根據特定第2選擇信號將由上述第2前段放大電晶體放大之電壓輸出至上述前段節點；及 電流源電晶體，其連接於上述前段節點；且 上述第1及第2電容元件之各者之一端共通連接於上述前段節點，各者之另一端連接於上述第1選擇電路； 上述第3及第4電容元件之各者之一端共通連接於上述前段節點，各者之另一端連接於上述第2選擇電路。
  14. 如請求項13之固體攝像元件，其中 於特定曝光結束之時序之前與上述曝光結束之時序之後，上述第1及第2前段選擇電晶體依序轉變至關閉狀態； 上述第1重設電晶體於上述第1前段選擇電晶體為上述關閉狀態時將上述第1浮動擴散層初始化； 上述第2重設電晶體於上述第2前段選擇電晶體為上述關閉狀態時將上述第2浮動擴散層初始化； 於上述曝光結束之時序之後，上述第1及第2前段選擇電晶體依序轉變至關閉狀態； 上述第1及第2前段傳送電晶體於特定曝光結束之時序傳送上述電荷。
  15. 如請求項1之固體攝像元件，其中 上述節點包含第1及第2後段節點； 排列有包含上述第1像素及上述第2像素之4個像素之像素區塊具備： 短路電晶體，其將上述第1後段節點與上述第2後段節點之間之路徑開閉； 上述第1、第2、第3及第4電容元件； 第3、第4、第5及第6電容元件； 及選擇部，其包含設置上述第1及第2選擇電晶體之第1選擇電路、設置上述第3及第4前段選擇電晶體之第2選擇電路、將上述第5及第6電容元件之任一者連接於上述第2後段節點之第3選擇電路、及將上述第7及第8電容元件之任一者連接於上述第2後段節點之第4選擇電路。
  16. 如請求項15之固體攝像元件，其中 於特定非加算模式中，上述短路電晶體為打開狀態； 於上述非加算模式中，上述選擇部以特定順序進行將上述第1及第2電容元件之各者依序連接於上述第1後段節點之控制、將上述第3及第4電容元件之各者依序連接於上述第1後段節點之控制、將上述第5及第6電容元件之各者依序連接於上述第2後段節點之控制、及將上述第7及第8電容元件之各者依序連接於上述第2後段節點之控制。
  17. 如請求項15之固體攝像元件，其中 於特定加算模式中，上述短路電晶體為關閉狀態； 於上述加算模式中，上述選擇部依序進行將上述第1及第2電容元件之一者與上述第3及第4電容元件之一者連接於上述第1後段節點，且將上述第5及第6電容元件之一者與上述第7及第8電容元件之一者連接於上述第2後段節點之控制、及將上述第1及第2電容元件之另一者與上述第3及第4電容元件之另一者連接於上述第1後段節點，且將上述第5及第6電容元件之另一者與上述第7及第8電容元件之另一者連接於上述第2後段節點之控制。
  18. 一種攝像裝置，其具備： 第1像素，其於特定之相對位置，配置將保持特定重設位準之第1電容元件與特定節點之間之路徑開閉之第1選擇電晶體，且於與上述特定之相對位置不同之相對位置，配置將保持與曝光量相應之信號位準之第2電容元件與上述節點之間之路徑開閉之第2選擇電晶體； 第2像素，其於上述特定之相對位置，配置將保持特定重設位準之第3電容元件與特定節點之間之路徑開閉之第3選擇電晶體，且於與上述特定之相對位置不同之相對位置，配置將保持與曝光量相應之信號位準之第4電容元件與上述節點之間之路徑開閉之第4選擇電晶體；及 信號處理電路，其將上述重設位準、上述信號位準依序變換為數位信號而進行處理。
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