TW202301579A - 半導體封裝結構及製備方法 - Google Patents

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Abstract

本公開實施例公開了一種半導體封裝結構及製備方法，其中，所述半導體封裝結構，包括：第一封裝結構，包括晶片堆疊結構和塑封料，所述晶片堆疊結構上設置有第一導電塊，所述塑封料包裹所述晶片堆疊結構，並暴露所述第一導電塊；第二封裝結構，設置在所述晶片堆疊結構上，與所述第一導電塊電連接；其中，所述第一封裝結構與所述第二封裝結構之間存在空隙。

Description

半導體封裝結構及製備方法
本公開涉及半導體技術領域，尤其涉及一種半導體封裝結構及製備方法。
在所有部門，行業和地區，電子行業都在不斷要求提供更輕、更快、更小、多功能、更可靠和更具成本效益的產品。為了滿足眾多不同消費者的這些不斷增長的需求，需要集成更多的電路來提供所需的功能。在幾乎所有應用中，對減小尺寸，提高性能和改善集成電路功能的需求不斷增長。
有鑑於此，本公開實施例提供一種半導體封裝結構及製備方法。
根據本公開實施例的第一方面，提供了一種半導體封裝結構，包括：
第一封裝結構，包括晶片堆疊結構和塑封料，所述晶片堆疊結構上設置有第一導電塊，所述塑封料包裹所述晶片堆疊結構，並暴露所述第一導電塊；
第二封裝結構，設置在所述晶片堆疊結構上，與所述第一導電塊電連接；
其中，所述第一封裝結構與所述第二封裝結構之間存在空隙。
根據本公開實施例的第二方面，提供了一種半導體封裝結構的製備方法，包括：
提供第一封裝結構，所述第一封裝結構包括晶片堆疊結構和塑封料，所述晶片堆疊結構上設置有第一導電塊，所述塑封料包裹所述晶片堆疊結構，並暴露所述第一導電塊；
提供第二封裝結構，將第二封裝結構設置在所述晶片堆疊結構上，所述第二封裝結構與所述第一導電塊電連接；
其中，所述第一封裝結構與所述第二封裝結構之間存在間隙。
本公開實施例中，透過在晶片堆疊結構上設置第一導電塊，透過第一導電塊將獨立的第一封裝結構和第二封裝結構連接，因此第一導電塊就起到中介的作用，不需要額外使用其他中介結構進行連接，降低了半導體封裝結構的封裝高度。同時因為第一封裝結構和第二封裝結構是獨立封裝的，可以分別對第一封裝結構和第二封裝結構進行測試，從而可以更加快速的進行失效分析，由此在組成半導體封裝結構之後，可以不對整體結構進行測試。並且第二封裝結構與第一封裝結構之間存在空隙，由此增加了二者之間的間距，從而能提高第二封裝結構的散熱效率，減少熱量對晶片的影響。
下面將參照附圖更詳細地描述本公開公開的示例性實施方式。雖然附圖中顯示了本公開的示例性實施方式，然而應當理解，可以以各種形式實現本公開，而不應被這裡闡述的具體實施方式所限制。相反，提供這些實施方式是為了能夠更透徹地理解本公開，並且能夠將本公開公開的範圍完整的傳達給本領域的技術人員。
在下文的描述中，給出了大量具體的細節以便提供對本公開更為徹底的理解。然而，對於本領域技術人員而言顯而易見的是，本公開可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本公開發生混淆，對於本領域公知的一些技術特徵未進行描述；即，這裡不描述實際實施例的全部特徵，不詳細描述公知的功能和結構。
在附圖中，為了清楚，層、區、元件的尺寸以及其相對尺寸可能被誇大。自始至終相同附圖標記表示相同的元件。
應當明白，當元件或層被稱為“在……上”、“與……相鄰”、“連接到”或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在……上”、“與……直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。應當明白，儘管可使用術語第一、第二、第三等描述各種元件、部件、區、層和/或部分，這些元件、部件、區、層和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層或部分與另一個元件、部件、區、層或部分。因此，在不脫離本公開教導之下，下面討論的第一元件、部件、區、層或部分可表示為第二元件、部件、區、層或部分。而當討論的第二元件、部件、區、層或部分時，並不表明本公開必然存在第一元件、部件、區、層或部分。
空間關係術語例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在這裡可為了方便描述而被使用從而描述圖中所示的一個元件或特徵與其它元件或特徵的關係。應當明白，除了圖中所示的取向以外，空間關係術語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，然後，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特徵將取向為在其它元件或特徵“上”。因此，示例性術語“在……下面”和“在……下”可包括上和下兩個取向。器件可以另外地取向（旋轉90度或其它取向）並且在此使用的空間描述語相應地被解釋。
在此使用的術語的目的僅在於描述具體實施例並且不作為本公開的限制。在此使用時，單數形式的“一”、“一個”和“所述/該”也意圖包括複數形式，除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”，當在該說明書中使用時，確定所述特徵、整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特徵、整數、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語“和/或”包括相關所列項目的任何及所有組合。
為了徹底理解本公開，將在下列的描述中提出詳細的步驟以及詳細的結構，以便闡釋本公開的技術方案。本公開的較佳實施例詳細描述如下，然而除了這些詳細描述外，本公開還可以具有其他實施方式。
本公開實施例提供了一種半導體封裝結構。圖1為本公開實施例提供的半導體封裝結構的結構示意圖。
參見圖1，所述半導體封裝結構，包括：第一封裝結構，包括晶片堆疊結構20和塑封料30，所述晶片堆疊結構20上設置有第一導電塊201，所述塑封料30包裹所述晶片堆疊結構20，並暴露所述第一導電塊201；
第二封裝結構60，設置在所述晶片堆疊結構20上，與所述第一導電塊201電連接；
其中，所述第一封裝結構與所述第二封裝結構60之間存在空隙。
本公開實施例中，透過在晶片堆疊結構上設置第一導電塊，透過第一導電塊將獨立的第一封裝結構和第二封裝結構連接，因此第一導電塊就起到中介的作用，不需要額外使用其他中介結構進行連接，降低了半導體封裝結構的封裝高度。同時因為第一封裝結構和第二封裝結構是獨立封裝的，可以分別對第一封裝結構和第二封裝結構進行測試，從而可以更加快速的進行失效分析，由此在組成半導體封裝結構之後，可以不對整體結構進行測試。並且第二封裝結構與第一封裝結構之間存在空隙，由此增加了二者之間的間距，從而能提高第二封裝結構的散熱效率，減少熱量對晶片的影響。
在一實施例中，所述第一封裝結構還包括：基板10，所述基板10包括相對設置的上表面和下表面，所述上表面和所述下表面上分別設置有第一導電圖案14和第二導電圖案15；
所述基板10還包括位於所述上表面和所述下表面之間的訊號通道16，所述訊號通道16連接所述第一導電圖案14和所述第二導電圖案15。
在一些實施例中，所述基板10可以是印刷電路板（PCB）或再分佈基板。
所述基板10包括基板襯底11和分別設置在所述基板襯底11的上表面和下表面上的基板上絕緣介質層12和基板下絕緣介質層13。
所述基板襯底11可以為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、SOI（絕緣體上矽，Silicon On Insulator）襯底或GOI（絕緣體上鍺，Germanium On Insulator）襯底等，還可以為包括其他元素半導體或化合物半導體的襯底，例如玻璃襯底或III-V族化合物襯底（例如氮化鎵襯底或砷化鎵襯底等），還可以為疊層結構，例如Si/SiGe等，還可以其他外延結構，例如SGOI（絕緣體上鍺矽）等。
所述基板上絕緣介質層12和所述基板下絕緣介質層13可以為阻焊層，例如所述基板上絕緣介質層12和所述基板下絕緣介質層13的材料可以為綠漆。
所述第一導電圖案14位於所述基板上絕緣介質層12內，所述第二導電圖案15位於所述基板下絕緣介質層13內，所述訊號通道16位於所述基板襯底11內，並貫穿所述基板襯底11。
所述第一導電圖案14和所述第二導電圖案15可以為連接焊盤，且所述第一導電圖案14和所述第二導電圖案15的材料可以包括鋁、銅、鎳、鎢、鉑和金中的至少一種。所述訊號通道16可以為穿矽通孔（TSV）。
第一導電圖案14與第二導電圖案15透過訊號通道16連接，從而能夠讓訊號進行傳輸。同時，相鄰的兩個第一導電圖案14還可以透過重佈線層連接，從而能夠完成訊號在基板上的傳輸。
所述基板10還包括基板連接凸塊17，所述基板連接凸塊17可將半導體封裝結構電連接到外部裝置上，可以從外部裝置接收用於操作晶片堆疊結構的控制訊號、功率訊號和接地訊號中的至少一個，或者可以從外部裝置接收將要被存儲在晶片堆疊結構內的數據訊號，也可將晶片堆疊結構內的數據提供給外部裝置。
所述基板連接凸塊17包括導電材料。在本公開實施例中，所述基板連接凸塊17為焊球，可以理解的是，本公開實施例中提供的基板連接凸塊的形狀僅作為本公開實施例中的一種下位的、可行的具體實施方式，並不構成對本公開的限制，所述基板連接凸塊也可為其他形狀結構。基板連接凸塊的數量、間隔和位置不限於任何特定佈置，可以進行各種修改。
圖2為本公開另一實施例提供的半導體封裝結構的結構示意圖。在本公開實施例中，所述第一晶片和所述第二晶片以及基板之間的連接方式有兩種，一種是如圖1所示，使用黏結層進行連接，另一種是如圖2所示，使用第一導電塊、第二導電塊和第一訊號孔進行連接。
在圖1所示的實施例中，所述晶片堆疊結構20包括：
第一晶片21，設置在所述基板10上；
第二晶片22，偏移地設置在所述第一晶片21上；
其中，所述第一晶片21和所述第二晶片22分別透過引線40連接所述基板10，所述引線40位於所述晶片堆疊結構20的同側。由於第二晶片22偏移地設置在第一晶片21上，由此打線更加方便。
所述第一晶片21和所述第二晶片22可以為動態隨機存取存儲器（DRAM）晶片、靜態隨機存取存儲器（SRAM）晶片、閃存晶片、電可擦除可編程只讀存儲器（EEPROM）晶片、相變隨機存取存儲器（PRAM）晶片、磁隨機存取存儲器（MRAM）晶片或電阻隨機存取存儲器（RRAM）晶片。
所述第一晶片21透過黏結層50設置在所述基板10上，所述基板10還包括虛擬通道18，所述黏結層50位於所述虛擬通道18上，且所述虛擬通道18的導熱係數大於所述黏結層50的導熱係數。
所述黏結層50可以為DAF膜。
在一實施例中，如圖6所示，所述黏結層包括第一黏結層51和位於所述第一黏結層51上的第二黏結層52，所述第二黏結層52的彈性模量大於所述第一黏結層51的彈性模量。
本公開實施例中，因為第一黏結層主要起到黏結的作用，第二黏結層主要起到防止晶片翹曲的作用，由於第二黏結層的彈性模量較高，在切割過程中不會出現翹曲，第一黏結層具有較低的彈性模量，在後續的工藝中不會影響基板與晶片的結合力。
本公開實施例中，虛擬通道的導熱係數大於黏結層的導熱係數，能夠將晶片工作產生的熱量透過虛擬通道散發出去，減少對器件性能的影響。
所述虛擬通道18為第一導電圖案14、第二導電圖案15和訊號通道16組成，但是虛擬通道18的下方不形成基板連接凸塊17，無法實現訊號傳輸，僅用作散熱處理。
在一些實施例中，虛擬通道的導熱係數比其他作為訊號傳輸作用的第一導電圖案14、第二導電圖案15和訊號通道16組成的結構的導熱係數大，能夠減少熱量對訊號傳輸的影響。
在一實施例中，所述引線40連接至同一所述第一導電圖案14上。
在一實施例中，所述塑封料30覆蓋所述引線40。塑封料覆蓋住引線，能夠保證引線處於密封絕緣狀態，不與空氣中的氧氣或其他物質發生反應，而影響器件的性能。
在圖1所示的實施例中，所述第一導電塊201的頂面低於所述塑封料30的頂面。由於第一導電塊的頂面比塑封料的頂面低，因此形成一個凹槽，後續，第二封裝結構可放置於該凹槽內，以減少器件結構的高度。
在一實施例中，所述第二封裝結構60透過第一焊球61設置在所述第一導電塊201上，且所述第一焊球61突出於所述塑封料30。
具體地，如圖1所示，所述第一導電塊201的頂面至所述塑封料30的頂面的高度為h，所述第一焊球61的高度為H，其中，所述第一焊球61的高度H大於所述第一導電塊201的頂面至所述塑封料30的頂面的高度h。
透過設置第一焊球的高度大於第一導電塊的頂面至塑封料的頂面的高度，可以使得第一焊球與第一導電塊的接觸更加緊密，同時又使得第一封裝結構與第二封裝結構之間能存在空隙，由此增加了二者之間的間距，從而提高第二封裝結構的散熱效率，減小散熱對晶片的影響。否則，如果第一焊球的高度小於第一導電塊的頂面至塑封料的頂面的高度，會導致第一焊球與第一導電塊無法接觸，影響器件性能。
所述第二封裝結構還包括第二基板62，所述第二基板62的結構與所述基板10的結構相同，這裡不再贅述。
所述第二封裝結構可以為通用閃存存儲（Universal File Store，UFS）。
在一實施例中，所述塑封料30的頂面和所述第二晶片22的頂面之間的側壁與垂直於所述基板10方向的夾角大於或等於0°，且小於90°。
例如，如圖1所示，所述塑封料30的頂面和所述第二晶片22的頂面之間的側壁與垂直於所述基板10方向的夾角為0°，即塑封料30的頂面和所述第二晶片22的頂面之間的側壁垂直於所述基板10。在此實施例中，將塑封料的側壁設置成垂直形狀，工藝更加簡單。
如圖3所示，所述塑封料30的頂面和所述第二晶片22的頂面之間的側壁與垂直於所述基板10方向的夾角a大於0°，且小於90°。在此實施例中，將塑封料的側壁設置成非垂直形狀，如此，可以更加方便後續與第二封裝結構的互連。
在圖2所示的實施例中，所述晶片堆疊結構包括：
多個晶片，所述晶片包括相對設置的第一表面210和第二表面220，所述第一導電塊201位於所述第一表面210上，所述第二表面220上設置有第二導電塊202；所述第一導電塊210和所述第二導電塊202透過第一訊號孔203連接。
所述第一導電塊210和所述第二導電塊202的材料可以包括鋁、銅、鎳、鎢、鉑和金中的至少一種。所述第一訊號孔203可以為穿矽通孔（TSV）。
在一實施例中，所述晶片堆疊結構20中最底部的所述第二導電塊202透過第二焊球204連接所述第一導電圖案14，相鄰兩個所述晶片之間透過第二焊球204連接。
如圖2所示，所述晶片堆疊結構20可以包括第一晶片21和第二晶片22。所述第一晶片21和所述第二晶片22之間透過位於所述第二晶片22的第二表面220上的第二導電塊202、位於所述第一晶片21的第一表面210上的第一導電塊201，以及第一導電塊201和第二導電塊202之間的第二焊球204進行連接。
在此實施例中，第一晶片和第二晶片與基板之間不需要透過打線進行電連接，由此可以減少打線工藝。同時由於第一晶片和第二晶片之間的訊號路徑變小，也可以降低訊號損耗。
所述基板10還包括虛擬通道18，所述第二焊球204透過所述虛擬通道18連接至所述第二導電圖案15。
在一實施例中，所述塑封料30還位於相鄰兩個所述晶片之間。塑封料位於相鄰兩個晶片之間，即塑封料完全包裹晶片堆疊結構，能使晶片堆疊結構絕緣隔離。
在一實施例中，所述第一導電塊201與所述塑封料30共面。
具體地，如圖2所示，所述第二晶片22上的第一導電塊201的頂面與所述塑封料30的頂面共面，本公開實施例中，因為最終形成的塑封料與第一導電塊共面，所以在形成塑封料的過程中，不需要用到異形模具，只需要使用形狀正常的模具，而形狀正常的模具因為形狀簡單，所以製作工藝簡單，成本較低。
並且所述塑封料與所述第一導電塊共面，這樣後續第二封裝結構與第一封裝結構連接後，使得第一封裝結構和第二封裝結構之間能夠具有較大的空隙，保證了第二封裝結構的散熱效率。
如果塑封料的表面高於第一導電塊的表面，則使得第一封裝結構和第二封裝結構之間的空隙減小，不利於散熱，同時在後續形成填充層時，不利於填充層的填充；如果第一導電塊的表面高於塑封料的表面，雖然可以增加空隙，但是可能導致塑封料無法完全覆蓋第一導電塊下方的晶片，導致晶片裸露，不利於保護晶片。
圖4和圖5為本公開又一實施例提供的半導體封裝結構的結構示意圖。
如圖4和圖5所示，所述半導體封裝結構還包括填充層70，所述填充層70填滿所述空隙。
所述填充層70的導熱係數大於所述塑封料30的導熱係數。
透過設置填充層，不僅可以使第一封裝結構和第二封裝結構之間具有密封的界面，減少第一封裝結構和第二封裝結構的金屬結構與外界空氣或其他材料的接觸，而且可以起到導熱作用。並且由於填充層的導熱係數較大，這樣更多的熱量能夠從填充層散失掉，減少熱量對第一封裝結構的影響。同時由於填充層與第一封裝結構和第二封裝結構的熱膨脹係數匹配，這樣填充層的體積變化較小，不會對第一封裝結構和第二封裝結構產生向外的壓力，能夠保證結構的穩定性。
所述填充層70中的填料體積小於所述塑封料30的填料體積。
如圖4和圖5所示，所述塑封料30中的填料為第一填料301，所述填充層70中的填料為第二填料701，第二填料701的體積小於第一填料301的體積。
所述塑封料30和所述填充層70的主體材料可以為環氧樹脂，填料可以為二氧化矽粉。
在此實施例中，由於塑封料填充的空隙較大，而第一封裝結構和第二封裝結構之間的空隙較小，由此選擇流動性較大的填充層，填充層中的填料體積小，主體材料的流動性大。
本公開實施例提供的半導體封裝結構可應用於疊層封裝（Package on Package，PoP）結構的多制程封裝晶片（UFS Multi Chip Package，UMCP）。
本公開實施例還提供了一種半導體封裝結構的製備方法，具體請參見附圖7，如圖所示，所述方法包括以下步驟：
步驟701：提供第一封裝結構，所述第一封裝結構包括晶片堆疊結構和塑封料，所述晶片堆疊結構上設置有第一導電塊，所述塑封料包裹所述晶片堆疊結構，並暴露所述第一導電塊；
步驟702：提供第二封裝結構，將第二封裝結構設置在所述晶片堆疊結構上，所述第二封裝結構與所述第一導電塊電連接；其中，所述第一封裝結構與所述第二封裝結構之間存在間隙。
下面結合具體實施例對本公開實施例提供的半導體封裝結構的製備方法作進一步詳細的說明。
圖8a至圖8f為本公開實施例提供的半導體封裝結構在製備過程中的結構示意圖，圖9a至圖9c為本公開另一實施例提供的半導體封裝結構在製備過程中的結構示意圖，需要解釋的是，圖8a至圖8f所示的實施例和圖9a至圖9c所示的實施例，只有晶片堆疊結構和塑封料的結構不同，其他結構均相同。
先對圖8a至圖8f所示的實施例進行詳細的描述。
首先，參見圖8a至圖8d，執行步驟701，提供第一封裝結構，所述第一封裝結構包括晶片堆疊結構20和塑封料30，所述晶片堆疊結構20上設置有第一導電塊201，所述塑封料30包裹所述晶片堆疊結構20，並暴露所述第一導電塊201。
具體地，先參見圖8a，提供基板10。
在一些實施例中，所述基板10可以是印刷電路板（PCB）或再分佈基板。
所述基板10包括基板襯底11和分別設置在所述基板襯底11的上表面和下表面上的基板上絕緣介質層12和基板下絕緣介質層13。
所述基板襯底11可以為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、SOI（絕緣體上矽，Silicon On Insulator）襯底或GOI（絕緣體上鍺，Germanium On Insulator）襯底等，還可以為包括其他元素半導體或化合物半導體的襯底，例如玻璃襯底或III-V族化合物襯底（例如氮化鎵襯底或砷化鎵襯底等），還可以為疊層結構，例如Si/SiGe等，還可以其他外延結構，例如SGOI（絕緣體上鍺矽）等。
所述基板上絕緣介質層12和所述基板下絕緣介質層13可以為阻焊層，例如所述基板上絕緣介質層12和所述基板下絕緣介質層13的材料可以為綠漆。
所述基板10還包括相對設置的上表面和下表面，所述上表面和所述下表面上分別設置有第一導電圖案14和第二導電圖案15；所述第一導電圖案14位於所述基板上絕緣介質層12內，所述第二導電圖案15位於所述基板下絕緣介質層13內，所述訊號通道16位於所述基板襯底11內，並貫穿所述基板襯底11。
所述第一導電圖案14和所述第二導電圖案15可以為連接焊盤，且所述第一導電圖案14和所述第二導電圖案15的材料可以包括鋁、銅、鎳、鎢、鉑和金中的至少一種。所述訊號通道16可以為穿矽通孔（TSV）。
第一導電圖案14與第二導電圖案15透過訊號通道16連接，從而能夠讓訊號進行傳輸。同時，相鄰的兩個第一導電圖案14還可以透過重佈線層連接，從而能夠完成訊號在基板上的傳輸。
所述基板10還包括虛擬通道18。所述虛擬通道18為第一導電圖案14、第二導電圖案15和訊號通道16組成，但是虛擬通道18的下方不形成基板連接凸塊17，無法實現訊號傳輸，僅用作散熱處理。
在一些實施例中，虛擬通道的導熱係數比其他作為訊號傳輸作用的第一導電圖案14、第二導電圖案15和訊號通道16組成的結構的導熱係數大，能夠減少熱量對訊號傳輸的影響。
接著，參見圖8b和圖8c，在所述基板10上形成晶片堆疊結構20。
具體地，先參見圖8b，在圓環1上粘貼載帶2，在載帶2上貼上黏結層50，然後將晶片堆疊結構中最上層的晶片粘貼在黏結層50上，切割後形成為分立的晶片。
接著，參見圖8c，將切割後的晶片放置到基板10上。
具體地，在所述基板10上形成黏結層50，在黏結層50上形成晶片堆疊結構20。
所述黏結層50可以為DAF膜。
在一實施例中，如圖6所示，所述黏結層包括第一黏結層51和位於所述第一黏結層51上的第二黏結層52，所述第二黏結層52的彈性模量大於所述第一黏結層51的彈性模量。
本公開實施例中，因為第一黏結層主要起到黏結的作用，第二黏結層主要起到防止晶片翹曲的作用，由於第二黏結層的彈性模量較高，在切割過程中不會出現翹曲，第一黏結層具有較低的彈性模量，在後續的工藝中不會影響基板與晶片的結合力。
所述黏結層50位於所述虛擬通道18上，且所述虛擬通道18的導熱係數大於所述黏結層50的導熱係數。本公開實施例中，虛擬通道的導熱係數大於黏結層的導熱係數，能夠將晶片工作產生的熱量透過虛擬通道散發出去，減少對器件性能的影響。
所述形成晶片堆疊結構20包括：在所述黏結層50上形成第一晶片21，在所述第一晶片上形成第二晶片22，其中，所述第一晶片21與所述第二晶片22偏移設置。
所述第一晶片21和所述第二晶片22之間也透過黏結層50連接。
繼續參見圖8c，進行打線。
具體地，所述第一晶片21和所述第二晶片22分別透過引線40連接所述基板10，所述引線40位於所述晶片堆疊結構20的同側。
在一實施例中，所述引線40連接至同一所述第一導電圖案14上。
接著，參見圖8d，形成包裹所述晶片堆疊結構20的塑封料30，所述塑封料30暴露所述第一導電塊201。
在一實施例中，所述塑封料30覆蓋所述引線40。塑封料覆蓋住引線，能夠保證引線處於密封絕緣狀態，不與空氣中的氧氣或其他物質發生反應，而影響器件的性能。
所述第一導電塊201的頂面低於所述塑封料30的頂面。由於第一導電塊的頂面比塑封料的頂面低，因此形成一個凹槽，後續，第二封裝結構可放置於該凹槽內，以減少器件結構的高度。
在一實施例中，所述塑封料30的頂面和所述第二晶片22的頂面之間的側壁與垂直於所述基板10方向的夾角大於或等於0°，且小於90°。
例如，如圖8d所示，所述塑封料30的頂面和所述第二晶片22的頂面之間的側壁與垂直於所述基板10方向的夾角為0°，即塑封料30的頂面和所述第二晶片22的頂面之間的側壁垂直於所述基板10。在此實施例中，將塑封料的側壁設置成垂直形狀，工藝更加簡單。
如圖3所示，所述塑封料30的頂面和所述第二晶片22的頂面之間的側壁與垂直於所述基板10方向的夾角a大於0°，且小於90°。在此實施例中，將塑封料的側壁設置成非垂直形狀，如此，可以更加方便後續與第二封裝結構的互連。
繼續參見圖8d，在形成塑封料30後，在所述基板10的第二導電圖案15上形成基板連接凸塊17，所述基板連接凸塊17包括導電材料。
接著，參見圖8e，執行步驟702，提供第二封裝結構60，將第二封裝結構60設置在所述晶片堆疊結構20上，所述第二封裝結構20與所述第一導電塊201電連接；其中，所述第一封裝結構與所述第二封裝結構60之間存在間隙。
具體的，在所述第二封裝結構60上形成第一焊球61，所述第一焊球61與所述第一導電塊201電連接，且所述第一焊球61突出於所述塑封料30。
如圖8e所示，所述第一導電塊201的頂面至所述塑封料30的頂面的高度為h，所述第一焊球61的高度為H，其中，所述第一焊球61的高度H大於所述第一導電塊201的頂面至所述塑封料30的頂面的高度h。
透過設置第一焊球的高度大於第一導電塊的頂面至塑封料的頂面的高度，可以使得第一焊球與第一導電塊的接觸更加緊密，同時又使得第一封裝結構與第二封裝結構之間能存在空隙，由此增加了二者之間的間距，從而提高第二封裝結構的散熱效率，減小散熱對晶片的影響。否則，如果第一焊球的高度小於第一導電塊的頂面至塑封料的頂面的高度，會導致第一焊球與第一導電塊無法接觸，影響器件性能。
所述第二封裝結構還包括第二基板62，所述第二基板62的結構與所述基板10的結構相同，這裡不再贅述。
所述第一焊球61位於所述第二基板62上。
接著，參見圖8f，在所述第一封裝結構和所述第二封裝60之間的空隙內形成填充層70。
所述填充層70的導熱係數大於所述塑封料30的導熱係數。
透過設置填充層，不僅可以使第一封裝結構和第二封裝結構之間具有密封的界面，減少第一封裝結構和第二封裝結構的金屬結構與外界空氣或其他材料的接觸，而且可以起到導熱作用。並且由於填充層的導熱係數較大，這樣更多的熱量能夠從填充層散失掉，減少熱量對第一封裝結構的影響。雖然填充層的導熱係數較大，但是由於填充層的體積較小，這樣填充層的體積變化較小，不會對第一封裝結構和第二封裝結構產生向外的壓力，能夠保證結構的穩定性。
所述填充層中的填料體積小於所述塑封料的填料體積。
如圖8f所示，所述塑封料30中的填料為第一填料301，所述填充層70中的填料為第二填料701，第二填料701的體積小於第一填料301的體積。
所述塑封料30和所述填充層70的主體材料可以為環氧樹脂，填料可以為二氧化矽。
在此實施例中，由於塑封料填充的空隙較大，而第一封裝結構和第二封裝結構之間的空隙較小，由此選擇流動性較大的填充層，填充層中的填料體積小，主體材料的流動性大。
接下來，對圖9a至圖9c所示的實施例進行詳細的描述。
首先，參見圖9a，在所述基板10上形成晶片堆疊結構20。需要解釋的是，本實施例中的基板與圖8a至圖8e所示的實施例中的基板相同，這裡不再贅述。
所述晶片堆疊結構20包括多個晶片，所述晶片包括相對設置的第一表面210和第二表面220，在所述第一表面形成第一導電塊201，在所述第二表面220上形成第二導電塊202；所述第一導電塊210和所述第二導電塊202透過第一訊號孔203連接。
所述第一導電塊210和所述第二導電塊202的材料可以包括鋁、銅、鎳、鎢、鉑和金中的至少一種。所述第一訊號孔203可以為穿矽通孔（TSV）。
所述晶片堆疊結構20中最底部的所述第二導電塊202透過第二焊球204連接所述第一導電圖案14，相鄰兩個所述晶片之間透過第二焊球204連接。
具體的，如圖9a所示，所述晶片堆疊結構20包括第一晶片21和第二晶片22。所述第一晶片21和所述第二晶片22之間透過位於所述第二晶片22的第二表面220上的第二導電塊202、位於所述第一晶片21的第一表面210上的第一導電塊201，以及第一導電塊201和第二導電塊之間的第二焊球204進行連接。
在此實施例中，第一晶片和第二晶片與基板之間不需要透過打線進行電連接，由此可以減少打線工藝。
接著，參見圖9b，形成包裹所述晶片堆疊結構20的塑封料30。
所述塑封料30還位於相鄰兩個所述晶片之間。塑封料位於相鄰兩個晶片之間，即塑封料完全包裹晶片堆疊結構，能使晶片堆疊結構絕緣隔離。
在一實施例中，所述第一導電塊201與所述塑封料30共面。
具體地，如圖9b所示，所述第二晶片22上的第一導電塊201的頂面與所述塑封料30的頂面共面，本公開實施例中，因為最終形成的塑封料與第一導電塊共面，所以在形成塑封料的過程中，不需要用到異形模具，只需要使用形狀正常的模具，而形狀正常的模具因為形狀簡單，所以製作工藝簡單，成本較低。
並且所述塑封料與所述第一導電塊共面，這樣後續第二封裝結構與第一封裝結構連接後，使得第一封裝結構和第二封裝結構之間能夠具有較大的空隙，保證了第二封裝結構的散熱效率。
如果塑封料的表面高於第一導電塊的表面，則使得第一封裝結構和第二封裝結構之間的空隙減小，不利於散熱，同時在後續形成填充層時，不利於填充層的填充；如果第一導電塊的表面高於塑封料的表面，雖然可以增加空隙，但是可能導致塑封料無法覆蓋第一導電塊下方的晶片，導致晶片裸露，不利於保護晶片。
接著，參見圖9c，在所述第一封裝結構上形成第二封裝結構60。需要解釋的是，本實施例中在形成第二封裝結構之後的步驟，與8a至8e所示的實施例中形成第二封裝結構之後的步驟相同，這裡不再贅述。
以上所述，僅為本公開的較佳實施例而已，並非用於限定本公開的保護範圍，凡在本公開的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本公開的保護範圍之內。
10:基板 11:基板襯底 12:基板上絕緣介質層 13:基板下絕緣介質層 14:第一導電圖案 15:第二導電圖案 16:訊號通道 17:基板連接凸塊 18:虛擬通道 20:晶片堆疊結構 201:第一導電塊 202:第二導電塊 203:第一訊號孔 204:第二焊球 21:第一晶片 22:第二晶片 30:塑封料 301:第一填料 40:引線 50:黏結層 51:第一黏結層 52:第二黏結層 60:第二封裝結構 61:第一焊球 62:第二基板 70:填充層 701:第二填料 H:高度 h:高度
為了更清楚地說明本公開實施例或傳統技術中的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本公開的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。 圖1為本公開實施例提供的半導體封裝結構的結構示意圖； 圖2為本公開另一實施例提供的半導體封裝結構的結構示意圖； 圖3為本公開另一實施例提供的第一封裝結構的結構示意圖； 圖4至圖6為公開實施例提供的半導體封裝結構的其他示例； 圖7為公開實施例提供的半導體封裝結構的製備方法的流程示意圖； 圖8a至圖8f為本公開實施例提供的半導體封裝結構在製備過程中的器件結構示意圖； 圖9a至圖9c為本公開另一實施例提供的半導體封裝結構在製備過程中的器件結構示意圖。
10:基板
11:基板襯底
12:基板上絕緣介質層
13:基板下絕緣介質層
14:第一導電圖案
15:第二導電圖案
16:訊號通道
17:基板連接凸塊
18:虛擬通道
20:晶片堆疊結構
201:第一導電塊
21:第一晶片
22:第二晶片
30:塑封料
40:引線
50:黏結層
60:第二封裝結構
61:第一焊球
62:第二基板
70:填充層
701:第二填料
H:高度
h:高度

Claims (10)

  1. 一種半導體封裝結構，其中，包括： 第一封裝結構，包括晶片堆疊結構和塑封料，所述晶片堆疊結構上設置有第一導電塊，所述塑封料包裹所述晶片堆疊結構，並暴露所述第一導電塊；第二封裝結構，設置在所述晶片堆疊結構上，與所述第一導電塊電連接；其中，所述第一封裝結構與所述第二封裝結構之間存在空隙。
  2. 如請求項1所述的半導體封裝結構，其中，所述第一封裝結構還包括： 基板，所述基板包括相對設置的上表面和下表面，所述上表面和所述下表面上分別設置有第一導電圖案和第二導電圖案；所述基板還包括位於所述上表面和所述下表面之間的訊號通道，所述訊號通道連接所述第一導電圖案和所述第二導電圖案。
  3. 如請求項2所述的半導體封裝結構，其中，所述晶片堆疊結構包括： 第一晶片，設置在所述基板上；第二晶片，偏移地設置在所述第一晶片上；其中，所述第一晶片和所述第二晶片分別透過引線連接所述基板，所述引線位於所述晶片堆疊結構的同側，優選地，所述引線連接至同一所述第一導電圖案上，優選地，所述塑封料覆蓋所述引線。
  4. 如請求項1所述的半導體封裝結構，其中，所述第一導電塊的頂面低於所述塑封料的頂面， 優選地，所述第二封裝結構透過第一焊球設置在所述第一導電塊上，且所述第一焊球突出於所述塑封料。
  5. 如請求項2所述的半導體封裝結構，其中，所述晶片堆疊結構包括： 多個晶片，所述晶片包括相對設置的第一表面和第二表面，所述第一導電塊位於所述第一表面上，所述第二表面上設置有第二導電塊；所述第一導電塊和所述第二導電塊透過第一訊號孔連接，優選地，所述晶片堆疊結構中最底部的所述第二導電塊透過第二焊球連接所述第一導電圖案，相鄰兩個所述晶片之間透過第二焊球連接，優選地，所述塑封料還位於相鄰兩個所述晶片之間。
  6. 如請求項1所述的半導體封裝結構，其中，所述第一導電塊與所述塑封料共面。
  7. 如請求項1所述的半導體封裝結構，其中，還包括填充層，所述填充層填滿所述空隙， 優選地，所述填充層的導熱係數大於所述塑封料的導熱係數，優選地，所述填充層中的填料體積小於所述塑封料的填料體積。
  8. 如請求項3所述的半導體封裝結構，其中，所述第一晶片透過黏結層設置在所述基板上，所述基板還包括虛擬通道，所述黏結層位於所述虛擬通道上，且所述虛擬通道的導熱係數大於所述黏結層的導熱係數， 優選地，所述黏結層包括第一黏結層和第二黏結層，所述第二黏結層位於所述第一黏結層上，所述第一黏結層的彈性模量小於所述第二黏結層的彈性模量。
  9. 如請求項5所述的半導體封裝結構，其中，所述基板還包括虛擬通道，所述第二焊球透過所述虛擬通道連接至所述第二導電圖案。
  10. 一種半導體封裝結構的製備方法，其中，包括： 提供第一封裝結構，所述第一封裝結構包括晶片堆疊結構和塑封料，所述晶片堆疊結構上設置有第一導電塊，所述塑封料包裹所述晶片堆疊結構，並暴露所述第一導電塊；提供第二封裝結構，將第二封裝結構設置在所述晶片堆疊結構上，所述第二封裝結構與所述第一導電塊電連接；其中，所述第一封裝結構與所述第二封裝結構之間存在間隙。
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