TW202243057A - 半導體裝置及其製造方法 - Google Patents

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吳俊德
王誼珍
張亦諄
涂元添
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Abstract

提供一種半導體裝置及其製造方法。在一實施例中，半導體裝置包括：一第一層間介電(ILD)層，位於一電晶體結構上；一第一接點(contact)，延伸穿過第一層間介電(ILD)層，第一接點電性耦接至電晶體結構的一第一源極/汲極區域，第一接點的上表面為凸面的，且第一接點的上表面位於第一層間介電(ILD)層的上表面下方；一第二層間介電(ILD)層，位於第一層間介電(ILD)層及第一接點上方；以及一第二接點，延伸穿過第二層間介電(ILD)層，第二接點電性耦接至第一接點。

Description

半導體裝置及其製造方法
本發明實施例係關於一種半導體技術，且特別為關於一種半導體裝置及其製造方法。
半導體裝置用於各種電子應用，例如，個人電腦、手機、數位相機及其他電子設備。半導體裝置通常是透過依序沉積絕緣層或介電層、導電層及半導體材料層於半導體基底上，並利用微影技術對各種材料層進行圖案化，以形成位於半導體基底上的電路部件及元件。
半導體產業持續透過不斷減少最小特徵部件尺寸來改善各種電子部件(例如，電晶體、二極體、電阻、電容等)的集積密度，使得更多的部件可以整合至一給定的區域。然而，隨著最小特徵部件尺寸的縮小，又產生了一些應予解決的問題。
在一些實施例中，一種半導體裝置包括：一第一層間介電(ILD)層，位於一電晶體結構上；一第一接點，延伸穿過第一層間介電(ILD)層，第一接點電性耦接至電晶體結構的一第一源極/汲極區域，其中第一接點的上表面為外凸的，且第一接點的上表面位於第一層間介電(ILD)層的上表面以下；一第二層間介電(ILD)層，位於第一層間介電(ILD)層及第一接點上；以及一第二接點，延伸穿過第二層間介電(ILD)層，第二接點電性耦接至第一接點。
在一些實施例中，一種半導體裝置包括：一第一層間介電(ILD)層，位於一電晶體結構上，第一層間介電(ILD)層包括一平坦的上表面；以及一第一接點，延伸穿過第一層間介電(ILD)層，第一接點電性耦接至電晶體結構，第一接點的上表面為非平坦的，且第一接點的上表面至少局部位於不同於第一層間介電(ILD)層的平坦的上表面的高度。
在一些實施例中，一種半導體裝置之製造方法包括：形成一第一層間介電(ILD)層於一電晶體結構上；蝕刻出一第一開口延穿通過第一層間介電(ILD)層；沉積一第一接點於第一開口內；平坦化第一層間介電(ILD)層及第一接點；以及對第一接點進行退火，在退火後的第一接點的上表面為非平坦的。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個部件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以所定義本發明。舉例來說，若為以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露於各個不同範例中會重複標號及/或文字。重複為為了達到簡化及明確目的，而非自列指定所探討的各個不同實施例及/或配置之間的關係。
再者，再者，於空間上的相關用語，例如“下方”、“之下”、“下”、 “之上” 、 “上方”等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，也涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其它方位)且此處所使用的空間上的相關符號同樣有相應的解釋。
各種實施例提供了改進的導電接點、改進的導電接點的形成方法以及包括改進的導電接點的半導體裝置。上述方法包括形成導電接點。可對導電接點進行平坦化製程，諸如化學機械研磨(chemical mechanical polish, CMP)、回蝕刻製程、其組合。對導電接點進行退火製程。退火製程可以於存在氫氣(H 2)下進行，並且可以在大於100℃的溫度下進行。退火製程有助於減少電接點的氧化、降低接點與形成於接點上的導電特徵部件之間的接觸電阻(Rc)、提供裝置強化，以及提供改進的裝置效能。退火製程可重組導電接點，例如使導電接點再結晶，造成導電接點的材料收縮，並重新塑造導電接點的上表面。舉例來說，在進行退火製程之前，導電接點可能具有一平坦的上表面。 在進行退火製程之後，導電接點的上表面可能會重組為凸面形狀。此種形狀的改變可以擴大導電特徵部件與導電接點之間的接觸面積，進一步降低接觸電阻，提供裝置強化，並提供改進的裝置效能。
以下實施例係於特定背景下進行說明，一晶粒包括奈米結構場效電晶體(FET)。然而，各種不同的實施例可應用於包括其他類型的電晶體(例如，鰭部場效應電晶體(fin field effect transistors, FinFET)、平面電晶體或相似電晶體)，以代替或與奈米結構場效電晶體(FET)結合。
第1圖繪示出一示例之奈米結構場效電晶體(FET)(例如，奈米線場效電晶體、奈米片場效電晶體(nano-FET)或相似電晶體)的三維示意圖。奈米結構場效電晶體(nano-FET)包括位於一基底50(例如，半導體基底)上的鰭部66上方的奈米結構55(例如，奈米片場效電晶體、奈米線場效電晶體或相似電晶體)。 奈米結構55作為奈米結構場效電晶體(FET)的通道區域。奈米結構55可以包括p型奈米結構、n型奈米結構或其組合。隔離區域68設置於相鄰的鰭部66之間。鰭部66可以突出於相鄰的隔離區域68上方及位於其間。儘管所說明/所繪示出的隔離區域68與基底50分開，然而此處所使用的用語“基底”可單指半導體基底或半導體基底與隔離區的組合。另外，儘管所繪示出的鰭部66的底部為與基底50為單一、連續的材料，然而鰭部66及/或基底50的底部可以包括單一材料或多種材料。在此背景下，鰭部66可指相鄰的隔離區域68之間延伸的部分。
閘極介電層100位於鰭部66的上表面及側壁上，且順沿著奈米結構55的上表面、側壁及下表面。閘極電極102位於閘極介電層100上。磊晶源極/汲極區域92設置於閘極介電層100及閘極電極102的兩相對側的鰭部66上。
第1圖進一步繪示出使用於後續圖式的對照剖面。 剖面A-A’為順沿著閘極電極102的縱軸及一方向(例如，垂直於奈米結構場效電晶體(FET)的磊晶源極/汲極區域92之間的電流方向)。 剖面B-B’垂直於剖面A-A’，且平行於奈米結構場效應電晶體的鰭部66的縱軸及一方向(例如，奈米結構場效應電晶體的磊晶源極/汲極區92之間的電流方向)。剖面C-C’與剖面A-A’平行，並延伸通過奈米結構場效應電晶體的磊晶源極/汲極區域92。為了清楚起見，後續圖式指出了這些對照剖面。
此處所述的一些實施例為使用後閘極製程的奈米結構場效電晶體(FET)的背景下進行說明的。在其他實施例中，可以使用先閘極製程。此外，一些實施例也考慮了使用於平面裝置的形態，例如平面場效電晶體(FET)，或使用於鰭部場效應電晶體(FinFET)。
第2至23D圖繪示出根據一些實施例之奈米結構場效電晶體(FET)的中間製造階段的剖面示意圖。第2至5、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A及23A圖繪示出第1圖所繪示出的剖面A-A’。 第6B、7B、8B、9B、10B、11B、11D、12B、12D、13B、14B、15B、16B、17B、18B、19B、19C、19D、19E、20B、20C、20D、20E、21B、21C、21D、21E、22B、22C、23B、23C及23D圖繪示出第1圖所繪示出的剖面B-B’。第7C、8C、9C、10C、11C、12C及12E圖繪示出第1圖所繪示出的剖面C-C’。
在第2圖中，提供一基底50。基底50可以為半導體基底(例如塊材半導體)、絕緣體上覆半導體基底(semiconductor-on-insulator, SOI)或相似物，其可以為摻雜的(例如，具有p型或n型摻雜物)或未摻雜的。基底50可以為一晶圓，例如矽晶圓。一般來說，絕緣體上覆半導體基底(SOI)基底為一半導體材料層形成於絕緣層上。絕緣層可以為，例如，埋入式氧化物(buried oxide, BOX)層、氧化矽層或相似物。絕緣層設置於一基底上，通常為矽或玻璃基底。也可以使用其他基底，例如多層式或漸變式基底。在一些實施例中，基底50的半導體材料可以包括矽；鍺；化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)；合金半導體(包括矽鍺、砷化鎵磷化物、砷化銦鋁、砷化鎵鋁、砷化鎵銦、磷化鎵銦及/或砷化鎵磷化物)；或其組合。
基底50具有一n型區域50N及一p型區域50P。n型區域50N可用於形成n型裝置(例如，NMOS電晶體，如n型奈米結構場效電晶體(FET))。p型區50P可用於形成p型裝置，(例如，PMOS電晶體，如p型奈米結構場效電晶體(FET))。n型區域50N可以物理性隔開p型區域50P (例如，如分隔板20所示) ，並且任何數量的裝置特徵部件(例如，其他主動裝置、摻雜區域、隔離結構等)可以設置於n型區域50N與p型區域50P之間。儘管繪示出一個n型區域50N及一個p型區域50P，但可以提供任何數量的n型區域50N及p型區域50P。
進一步在第2圖中，形成一多層堆疊64於基底50上。多層堆疊64包括第一半導體層51A-C(統稱為第一半導體層51)及第二半導體層53A-C(統稱為第二半導體層54)的交替層。為了說明性目的以及如以下更詳細討論，將移除第二半導體層53，且將圖案化第一半導體層51，以在p型區域50P中形成奈米結構場效電晶體(nano-FET)的通道區域；而將移除第一半導體層51，且將圖案化第二半導體層53，以在n型區域50N中形成奈米結構場效電晶體(nano-FET)的通道區域。儘管如此，在一些實施例中，可能移除第一半導體層51且圖案化第二半導體層53，以在n型區域50N中形成奈米結構場效電晶體(nano-FET) 的通道區域，而將移除第二半導體層53且圖案化第一半導體層51，以在p型區域50P中形成奈米結構場效電晶體(nano-FET) 的通道區域。
在一些實施例中，可移除第一半導體層51且可圖案化第二半導體層53，以在n型區域50N及p型區域50P兩者中形成奈米結構場效電晶體(FET)的通道區域。在一些實施例中，可以移除第二半導體層53，且可圖案化第一半導體層51，以在n型區域50N及p型區域50P兩者中形成奈米結構場效電晶體(FET)的通道區域。在上述實施例中，n型區域50N及p型區域50P中的通道區域可以具有相同的材料組成(例如，矽或另一半導體材料)並且同時形成。
為了說明性目的，多層堆疊64繪示為第一半導體層51及第二半導體層53中各自包括三層。在一些實施例中，多層堆疊64可以包括任何數量的第一半導體層51及第二半導體層53，例如，2至4層的第一半導體層51及第二半導體層53。多層堆疊64的各個層可以使用化學氣相沉積(chemical vapor deposition, CVD)、原子層沉積(atomic layer deposition, ALD)、氣相磊晶(vapor phase epitaxy, VPE)、分子束磊晶(molecular beam epitaxy, MBE)或相似的製程進行磊晶生長。第一半導體層51可以由適合於p型奈米結構場效電晶體(nano-FET)的第一半導體材料形成，例如矽鍺或相似的材料。第二半導體層53可以由適合n型奈米結構場效電晶體(nano-FET)的第二半導體材料形成，例如矽、矽碳或相似材料。為了說明性目的，多層堆疊64繪示為具有適用於p型奈米結構場效電晶體(nano-FET)的最底層半導體層。在一些實施例中，在一些實施例中，多層堆疊64可以形成為使最底層是適合n型奈米結構場效電晶體(nano-FET)的半導體層(例如，第二半導體層53)。
第一半導體材料及第二半導體材料可以對彼此具有高蝕刻選擇性的材料。因此，可以移除構成第一半導體層51的第一半導體材料，而未大幅度移除n型區域50N中構成第二半導體層53的第二半導體材料。此容許可以圖案化第二半導體層53，以形成n型奈米結構場效電晶體(FET)的通道區域。同樣地，可以移除構成第二半導體層53的第二半導體材料，而未大幅度移除p型區域50P中構成第一半導體層51的第一半導體材料。此容許可以圖案化第一半導體層51，以形成p型奈米結構場效電晶體(FET)的通道區域。
在第3圖中，鰭部66形成於基底50內，而奈米結構55形成於多層堆疊64內。在一些實施例中，鰭部66可以透過在多層堆疊64及基底50內蝕刻出溝槽而分別形成於多層堆疊64及基底50內。上述蝕刻可以為任何可接受的蝕刻製程，例如反應性離子蝕刻(reactive ion etch, RIE)、中性束蝕刻(neutral beam etch, NBE)、相似製程或其組合。上述蝕刻可以為異向性的。透過蝕刻多層堆疊64形成奈米結構55可以從第以半導體層51進一步定義出第一奈米結構52A-C(統稱為第一奈米結構52)並從第二半導體層53定義出第二奈米結構54A-C(統稱為第二奈米結構54)。第一奈米結構52及第二奈米結構54可統稱為奈米結構55。
鰭部66及奈米結構55可以透過任何合適的方法進行圖案化。舉例來說，鰭部66及奈米結構55可使用一或多道光學微影製程，包括雙重圖案化製程或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了光學微影與自對準製程，容許待形成的圖案具有間距小於使用單一、直接的光學微影製程可獲得的間距。舉例來說，在一實施例中，形成一犧牲層於基底上，並使用光學微影製程進行圖案化。使用自對準的製程，形成間隔層於圖案化的犧牲層旁側。然後去除犧牲層，餘留的間隔層可用於圖案化出鰭部66。
為了說明性目的，第3圖繪示出n型區域50N及p型區域50P中的鰭部66具有實質上相等的寬度。在一些實施例中，n型區域50N中的鰭部66的寬度可以大於或薄於p型區域50P中鰭部66的寬度。再者，儘管每一鰭部66及奈米結構55繪示為具有一致的寬度，然而在一些實施例中，鰭部66及/或奈米結構55可以有漸細側壁，使鰭部66及/或奈米結構55各個的寬度在朝向基底50的方向上持續增加。在上述實施例中，每個奈米結構55可以具有不同的寬度並且可為梯形的。
在第4圖中，形成淺溝隔離(shallow trench isolation, STI)區域68與鰭部66相鄰。淺溝槽隔離(STI)區域68可透過沉積一絕緣材料於基底50、鰭部66及奈米結構55上以及相鄰的鰭部66之間而形成。絕緣材料可以為氧化物(例如，氧化矽)、氮化物、相似物或其組合，並可透過高密度電漿化學氣相沉積 (high-density plasma CVD, HDP-CVD)、流動式化學氣相沉積 (flowable CVD, FCVD)、相似方法或其組合形成。也可以使用由任何可接受的製程形成的其他絕緣材料。在繪示的實施例中，絕緣材料由流動式化學氣相沉積 (FCVD)製程形成的氧化矽。 一旦形成絕緣材料，就可以進行一退火處理。在一實施例中，絕緣材料的製作使多餘的絕緣材料覆蓋奈米結構55。雖然絕緣材料繪示為單層，但在一些實施例中可以使用多層。舉例來說，在一些實施例中，可以沿著基底50、鰭部66及奈米結構55的表面形成一襯層(未個別繪示出)。之後，可以在襯層上形成填充材料，如以上所述那些。
然後對絕緣材料進行一去除製程，以移除奈米結構55上多餘的絕緣材料。在一些實施例中，可以使用平坦化製程，如化學機械研磨(CMP)、回蝕刻製程、其組合或相似製程。平坦化製程露出了奈米結構55，使奈米結構55的上表面及絕緣材料在完成平坦化製程後維持齊平。
[0027]然後絕緣材料被凹陷以形成淺溝槽隔離(STI)區域68。然後凹陷絕緣材料，以形成淺溝槽隔離(STI)區域68。 凹陷絕緣材料，使得n型區域50N及p型區域50P中的奈米結構55及鰭部66的上部突出於相鄰的淺溝槽隔離(STI)區域68之間。 再者，淺溝槽隔離(STI)區域68的上表面可以具有平坦表面(如圖所示)、凸面、凹面(例如，碟化)或其組合。淺溝槽隔離(STI)區域68的上表面可以透過適當的蝕刻而形成為平坦的、凸起的及/或凹陷的。 淺溝槽隔離(STI)區域68可以使用可接受的蝕刻製程進行凹陷，例如對絕緣材料的材料具有選擇性的蝕刻(例如，以快於對鰭部66及奈米結構55的材料的速率對絕緣材料的材料進行蝕刻)。可以使用例如稀釋氫氟(dilute hydrofluoric, dHF)酸來去除氧化物。
以上關於第2至4圖所述的製程僅為如何形成鰭部66及奈米結構55的一示例。在一些實施例中，可使用罩幕及磊晶生長製程來形成鰭部66及/或奈米結構55。舉例來說，一介電層可以形成在基底50的上表面上，並且可以蝕刻出穿過介電層溝槽，以露出下方的基底50。 磊晶結構可以生長於溝槽內，且可以凹陷介電層，使磊晶結構自介電層突出而形成鰭部66及/或奈米結構55。磊晶結構可以包括前述的交替的半導體材料，諸如第一半導體材料及第二半導體材料。在一些磊晶結構為磊晶生長的實施例中，磊晶生長的材料可以在生長期間進行原位摻雜，此可無須進行先前及/或後續的佈植，然而原位及佈植摻雜也可以一起使用。
另外，僅用於說明性目的，此處所繪示所說明的第一半導體層51(及所得到的第一奈米結構52)及第二半導體層53(及所得到的第二奈米結構54)在p型區域50P及n型區域50N中包括相同的材料。因此，在一些實施例中，第一半導體層51及第二半導體層53中的一或兩個可以具有不同的材料或以不同的順序形成於p型區域50P及n型區域50N。
進一步於第4圖中，可在鰭部66、奈米結構55及/或淺溝槽隔離(STI)區域68中形成適當的井區(未個別繪示出)。在具有不同井區類型的實施例中，可以使用光阻或其他罩幕(未個別繪示出)實現n型區域50N及p型區域50P的不同佈植步驟。舉例來說，光阻可以形成於n型區50N及p型區50P的鰭部66、奈米結構及淺溝槽隔離(STI)區域68上。圖案化光阻，以露出p型區50P。光阻可以透過使用旋塗技術形成，也可以使用可接受的光學微影技術進行圖案化。一旦圖案化光阻後，在p型區50P中進行n型雜質佈植，光阻可以作為罩幕，實質上防止n型雜質植入n型區50N中。n型雜質可以為佈植此區域的磷、砷、銻或相似物，其濃度範圍約在10 13atoms/cm 3至10 14atoms/cm 3的範圍。進行佈植之後，去除光，例如透過可接受的灰化製程。
在佈植p型區域50P之後或之前，在p型區域50P及n型區域50N的鰭部66、奈米結構55及淺溝槽隔離(STI)區域68上形成光阻或其他罩幕(未個別繪示出)。圖案化光阻是為了露出基底50的n型區域50N。光阻可以透過使用旋塗技術形成，也可以使用可接受的光學微影技術進行圖案化。一旦圖案化光阻之後，可在n型區域50N中進行p型雜質佈植，光阻可以作為一罩幕，實質上防止p型雜質植入p型區域50P。p型雜質可以是佈植入此區域的硼、氟化硼、銦或相似物，其濃度約在10 13atoms/cm 3至10 14atoms/cm 3的範圍。進行佈植之後，去除光，例如透過可接受的灰化製程。
在佈植n型區域50N及p型區域50P之後，可以進行退火，以修復佈植造成的損傷，並活化植入p型及/或n型雜質。在一些實施例中，磊晶鰭部的生長材料可以在生長期間進行原位摻雜，此可無須進行先前及/或後續的佈植，然而原位及佈植摻雜也可以一起使用。
在第5圖中，形成一虛置介電層70於鰭部66上。虛置介電層70可以為，例如，氧化矽、氮化矽、其組合或相似物，並且可以根據可接受的技術進行沉積或熱生長。
形成一虛置閘極層72於虛置介電層70之上，且形成一罩幕層74於虛置閘極層72之上。虛置閘極層72可以沉積於虛置介電層70上，然後加以平坦化，例如透過化學機械研磨(CMP)。虛置閘極層72可以為導電或非導電材料，且可選自一族群，包括非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬。虛置閘極層72可以透過物理氣相沉積(physical vapor deposition PVD)、化學氣相沉積(CVD)、濺鍍沉積或其他技術來沉積所選的材料。虛置閘極層72可以由其他材料製成，這些材料對於蝕刻隔離區具有很高的選擇性。
罩幕層74可以沉積於虛置閘極層72上。在此示例中，在n型區50N及p型區50P之間形成單層的虛置閘極層72及單層的罩幕層74。需要注意的是，僅為說明性目的，虛置介電層70繪示為僅覆蓋鰭部66及奈米結構55。在一些實施例中，可以沉積虛置介電層70，使虛置介電層70覆蓋淺溝槽隔離(STI)區域68。 因此，虛置介電層70可延伸於虛置閘極層72與淺溝槽隔離(STI)區域68之間。
第26A至23D圖繪示出製造實施例裝置的各種額外步驟。第7A、7C、8A、8C、9A、9C、10A、10C、11A、11C、12A、12C、12E、13A、14A及15A圖繪示出n型區域50N或p型區域50P的特徵部件。 在第6A及6B圖中，可以使用可接受的光學微影及蝕刻技術來圖案化罩幕層74(請參照第5圖)，以形成罩幕78。然後罩幕78的圖案可以轉移至虛置閘極層72及虛置介電層70，以分別形成虛置閘極76及虛置閘極介電層71。虛置閘極76覆蓋奈米結構55的對應的通道區域。罩幕78的圖案可用於將各個虛置閘極76與相鄰的虛置閘極76進行物理性隔離。虛置閘極76也可以具有一縱向，其實質上垂直於對應的鰭部66的縱向。罩幕78、虛置閘極76及虛置閘極介電層71可統稱為“虛置閘極結構”。
在圖7A至7C中，形成一第一間隔層80及一第二間隔層82於虛置閘極結構、奈米結構55及淺溝槽隔離(STI)區域68。後續將圖案化第一間隔層80及第二間隔層82，以作為形成自對準源極/汲極區域的間隔物。在第7A至7C圖中，第一間隔層80形成於淺溝槽隔離(STI)區域68的上表面；奈米結構55及罩幕78的上表面及側壁；以及虛置閘極76、虛置閘極介電層71及鰭部66的側壁。第二間隔層82沉積於第一間隔層80上。第一間隔層80可由氧化矽、氮化矽、氮氧化矽或相似物形成，使用熱氧化或透過化學氣相沉積(CVD)、原子層沉積(ALD)或相似技術進行沉積。第二間隔層82可由具有不同於第一間隔層80的材料的蝕刻速率的材料形成，例如氧化矽、氮化矽、氮氧化矽或相似物，並且可以透過化學氣相沉積(CVD)、原子層沉積(ALD)或相似技術進行沉積。
在第一間隔層80形成後及在第二間隔層82形成前，可進行淺摻雜源極/汲極(lightly doped source/drain, LDD)區域的佈植(未個別繪示出)。在具有不同裝置類型的實施例中，相似於以上第4圖中所述的佈植物，可以形成一罩幕(例如，光阻) 於n型區域50N上，同時露出p型區域50P，且可植入適當的類型(例如，p型)雜質於p型區域50P中露出的鰭部66及奈米結構55內。隨後可以移除罩幕。之後，可形成一罩幕(例如，光阻)於p型區域50P上，同時露出n型區域50N，且可植入適當的類型(例如，n型) 雜質於n型區50N中露出的鰭部66及奈米結構55內。然後，可以移除罩幕。n型雜質可以為先前所述的任何n型雜質，而p型雜質可以為先前所述的任何p型雜質。淺摻雜源極/汲極區域的雜質濃度可約在1x10 15atoms/cm 3至1x10 19atoms/cm 3的範圍。退火可用於修復佈植損傷並活化植入的雜質。
在第8A至8C圖中，蝕刻第一間隔層80及第二間隔層82 (請參照第7A至7C圖)，以形成第一間隔物81及第二間隔物83。如下文將有更詳細的說明，第一間隔物81及第二間隔物83的作用是自對準後續形成的源極汲極區，以及在後續的製程中保護鰭部66及/或奈米結構55的側壁。第一間隔層80及第二間隔層82可使用適當的蝕刻製程，例如等向性蝕刻製程(例如，濕式蝕刻製程)、異向性蝕刻製程(例如，乾式蝕刻製程)或相似製程。在一些實施例中，第二間隔層82的材料與第一間隔層80的材料具有不同的蝕刻速率，使在對第二間隔層82進行圖案化時，第一間隔層80可作為蝕刻停止層，而在對第一間隔層80進行圖案化時，第二間隔層82可作為罩幕。舉例來說，第二間隔層82可以使用異向性蝕刻製程進行蝕刻，其中第一間隔層80作為蝕刻停止層，其中第二間隔層82的餘留部分形成第二間隔物83，如第8C圖所示。然後，第二間隔物83作為罩幕，同時蝕刻第一間隔層80的露出部分，藉以形成第一間隔物81，如第8B及8C圖所示。
如第8C圖所示，第一間隔物81及第二間隔物83設置於鰭部66及/或奈米結構55的側壁上。如第8B圖所示，第二間隔層82可以從鄰近罩幕78、虛置閘極76及虛置閘極介電層71的第一間隔層80上移除，並且只有第一間隔物81設置於罩幕78、虛置閘極76及虛置閘極介電層71的側壁上。 在一些實施例中，部分的第二間隔層82可以保留於鄰近罩幕78、虛置閘極76及虛置閘極介電層71的第一間隔層80上。
需要注意的是，上述揭露內容說明淺摻雜源極/汲極(間隔物及淺摻雜源極/汲極(LDD)區域的製程。也可以使用其他的製程及順序。舉例來說，可利用少量或額外的間隔物、可利用不同的步驟順序(例如，第一間隔物81可在形成第二間隔物83之前進行圖案化) 、可形成及移除額外的間隔物等等。再者，n型及p型裝置可以使用不同的結構及步驟形成。
在第9A至9C圖中，形成第一凹槽86於奈米結構55、鰭部66及基底50。隨後將形成磊晶源極/汲極區域於第一凹槽86內。第一凹槽86可以延伸穿過第一奈米結構52、第二奈米結構54、並進入基底50。如第9C圖所示，淺溝槽隔離(STI)區域68的上表面可與第一凹槽86的下表面齊平。在各種實施例中，可以蝕刻鰭部66，使第一凹槽86的下表面高於淺溝槽隔離(STI)區域68的上表面、低於淺溝槽隔離(STI)區域68的上表面，或相似的情況。第一凹槽86可以透過使用異向性蝕刻製程(例如，反應性離子蝕刻(RIE)、中性束蝕刻(NBE)或相似製程)來蝕刻奈米結構55、鰭部66及基底50而形成。 在用於形成第一凹槽86的蝕刻製程期間，第一間隔物81、第二間隔物83及罩幕78遮蓋局部的奈米結構55、局部的鰭部66及局部的基底50。單一蝕刻製程或多道蝕刻製程可用於蝕刻奈米結構66的每一層。可使用定時蝕刻製程，在達到第一凹槽86所需深度之後，停止第一凹槽86的蝕刻。
在第10A至10C圖中，蝕刻由第一半導體材料構成的多層堆疊64的膜層(例如，第一奈米結構52) 的局部側壁(其露出於第一凹槽86)，以在n型區域50N中形成側壁凹槽88，而蝕刻由第二半導體材料構成的多層堆疊64的膜層(例如，第二奈米結構54) 的局部側壁(其露出於第一凹槽86)，以在p型區50P形成側壁凹槽88。 儘管側壁凹槽88中第一奈米結構52及第二奈米結構54鄰近側壁凹槽88的側壁在第10B圖中繪示為筆直的，然而此側壁可以為內凹的或外凸的。上述側壁可以使用等向性蝕刻製程進行蝕刻，例如濕式蝕刻或相似製程。p型區域50P可使用罩幕(未個別繪示出)進行保護，同時使用對第一半導體材料有選擇性的蝕刻劑來蝕刻第一奈米結構52。因此，相較於第一奈米結構52，n型區域50N中的第二奈米結構54及基底50相對上維持未受蝕刻。同樣地，n型區域50N可以使用罩幕(未個別繪示出)進行保護，而使用對第二半導體材料有選擇性的蝕刻劑來蝕刻第二奈米結構54。因此，相較於第二奈米結構54，p型區域50P中的第一奈米結構52及基底50相相對上未受蝕刻。在第一奈米結構52包括SiGe，而第二奈米結構54包括Si或SiC，的實施例中，可以使用四甲基氫氧化銨(tetramethylammonium hydroxide, TMAH)、氫氧化銨(NH 4OH)或相似的乾式蝕刻製程來蝕刻n型區域50N中第一奈米結構52的側壁。使用氟化氫、另一種氟基蝕刻劑或相似物的濕式或乾式蝕刻製程可用於蝕刻p型區域50P的第二奈米結構54的側壁。
在第11A至11D圖中，形成第一內間隔物90於側壁凹槽88中。第一內間隔物90可透過在第10A至10C圖所繪示的結構上沉積一內間隔層(未個別繪示出)來形成。內隔物層可以透過順應性沉積製程進行沉積，例如化學氣相沉積(CVD)、原子層沉積(ALD)或相似的方法。內間隔層可包括一材料，例如氮化矽、氮氧化矽，然而也可使用任何合適的材料，例如低介電常數(低k值)材料，具有小於約3.5的k值。內間隔層可以透過異向性蝕刻製造程(例如，反應性離子蝕刻(RIE)、中性束蝕刻(NBE)或相似製程)來進行蝕刻，以形成第一內間隔物90。
儘管第一內間隔物90的外側壁繪示為與n型區域50N中的第二奈米結構54的側壁齊平，並與p型區域50P中的第一奈米結構52的側壁齊平，然而第一內間隔物90的外側壁可以超出第二奈米結構54及/或第一奈米結構52的側壁或從其側壁凹入。再者，儘管第一內間隔物90的外側壁在第11B圖繪示為筆直的，，然而第一內間隔物90的外側壁可以為內凹的或外凸的。在一示例中，第11D圖繪示出一實施例，其中第一奈米結構52的側壁為內凹的，第一內間隔物90的外側壁為內凹的，並且第一內間隔物90自n型區域50N的第二奈米結構54的側壁凹入。進一步在第11D圖中，第二奈米結構54的側壁為內凹的，第一內間隔物90的外側壁為內凹的，並且第一內間隔物90自p型區域50P中的第一奈米結構52的側壁凹入。
第一內間隔物90作為隨後形成的源極/汲極區域(例如，磊晶源極/汲極區域92，以下參照第12A至12E圖進行說明)與閘極結構(例如，包括閘極介電層100及閘極電極102的閘極結構，以下參照第17A及17B圖進行說明)之間的隔離特徵部件。第一內間隔物90也可以防止磊晶源極/汲極區域92於隨後的蝕刻製程(例如，用以形成包括閘極介電層100及閘極電極102的閘極結構的蝕刻製程)受損。
在第12A至12E圖中，形成磊晶源極/汲極區域92(可包括一第一半導體材料層92A、一第二半導體材料層92B及一第三半導體材料層92C)於第一凹槽86 (繪示於第11B至11D圖)內。在一些實施例中，磊晶源極/汲極區域92可對n型區域50N中的第二奈米結構54及p型區域50P中的第一奈米結構52施加應力，進而改善效能。如第12B圖所示，磊晶源極/汲極區92形成於第一凹槽86內，使各個虛置閘極76設置於對應的相鄰的磊晶源極/汲極區域92對之間。在一些實施例中，第一間隔物81用來隔開磊晶源極/汲極區92與虛置閘極76適當的橫向距離，而第一內間隔物90用來隔開磊晶源極/汲極區92與奈米結構55適當的橫向距離，以防止磊晶源極/汲極區域92與隨後形成的閘極結構(例如，包括閘極介電層100及閘極電極102的閘極結構，以下參照第17A及17B圖進行說明)之間發生短路。在一些實施例中，磊晶源極/汲極區域92可具有高度H 14，其約在20nm到約70nm的範圍。
位於n型區域50N(例如，NMOS區域)的磊晶源極/汲極區域92的製作可以透過遮蔽p型區域50P(例如，PMOS區域)。 然後，磊晶生長出磊晶源極/汲極區域92於n型區域50N的第一凹槽86內。磊晶源極/汲極區域92可以包括任何適合n型奈米結構場效電晶體(FET)的可接受材料。舉例來說，在第二奈米結構54為矽的實施例中，磊晶源極/汲極區92可包括對第二奈米結構54施加拉伸應變的材料，諸如矽、碳化矽、摻磷碳化矽、磷化矽或相似物。磊晶源極/汲極區域92可具有從奈米結構55的對應上表面凸起的表面，並且可以具有刻面(facet)。
位於p型區域50P(例如，PMOS區域)的磊晶源極/汲極區域92的製作可以透過遮蔽n型區域50N(例如，NMOS區域)。 然後，磊晶生長出磊晶源極/汲極區域92於p型區域50P的第一凹槽86內。 磊晶源極/汲極區域92可以包括任何適合於p型奈米結構場效電晶體(FET)的可接受材料。舉例來說，在第一奈米結構52為矽鍺的實施例中，磊晶源極/汲極區域92可以包括對第一奈米結構52施加壓縮應變的材料，諸如矽鍺、摻硼矽鍺、鍺、鍺錫或相似物。磊晶源極/汲極區域92可具有從奈米結構55的對應表面凸起的表面，並且可以具有刻面。
可以佈植摻雜物於磊晶源極/汲極區92、奈米結構55、鰭部66及/或基底50可以用摻雜物來形成源極/汲極區，相似於先前所說明的形成淺摻雜的源極/汲極區域的製程，接著再進行退火。源極/汲極區的雜質濃度可約在1x10 19atoms/cm 3至1x10 21atoms/cm 3之間。源極/汲極區的n型及/或p型雜質可以為先前所述的任何雜質。在一些實施例中，磊晶源極/汲極區域92可以在生長期間進行原位摻雜。
因用於形成磊晶源極/汲極區域92於n型區域50N及p型區域50P內的磊晶製程的結果，使磊晶源極/汲極區域92的上表面具有刻面橫向向外擴展超過奈米結構55側壁。在一些實施例中，這些刻面導致同一奈米結構場效電晶體(FET) 的相鄰磊晶源極/汲極區域92合併在一起，如第12C圖所示。在其他實施例中，相鄰的磊晶源極/汲極區域92在磊晶製程完成後維持分離，如第12E圖所示。在第12C及12E圖所繪示的實施例中，形成的第一間隔物81可以延伸至淺溝槽隔離(STI)區域68的上表面，藉以阻止磊晶生長。在一些實施例中，第一間隔物81可以覆蓋奈米結構55的側壁的一部分，進一步阻止磊晶生長。在一些實施例中，用於形成第一間隔物81的間隔物蝕刻可以調整為去除間隔物材料，以容許磊晶源極/汲極區域92延伸至淺溝槽隔離(STI)區域68的表面。
磊晶源極/汲極區域92可以包括一或多個半導體材料層。舉例來說，磊晶源極/汲極區域92可包括第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C。 磊晶源極/汲極區域92可以使用任何數量的半導體材料層。第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C中中各個可以由不同的半導體材料形成，且可以摻雜至不同的摻雜物濃度。 在一些實施例中，第一半導體材料層92A的摻雜物濃度可能小於第二半導體材料層92B，且大於第三半導體材料層92C。在磊晶源極/汲極區域92包括三個半導體材料層的一些實施例中，可沉積第一半導體材料層92A，可沉積第二半導體材料層92B於第一半導體材料層92A上，且可沉積第三半導體材料層92C於第二半導體材料層92B上。
第12D圖繪示出一實施例，其中位於n型區域50N的第一奈米結構52的側壁及位於p型區域50P中的第二奈米結構54的側壁為內凹的。第一內間隔物90的外側為內凹的，並且第一內間隔物90自第二奈米結構54及第一奈米結構52的側壁凹陷。如第12D圖所示，磊晶源極/汲極區域92可與第一內間隔物90形成接觸，並可延伸通過n型區域50N中的第二奈米結構54的側壁及p型區域50P中的第一奈米結構52的側壁。
在第13A及13B圖中，沉積一接觸蝕刻停止層(contact etch stop layer, CESL)94及第一層間介電(interlayer dielectric, ILD)層96於磊晶源極/汲極區域92、虛置閘極結構及第一間隔物81上。接觸蝕刻停止層(CESL)94可以包括一介電材料，例如氮化矽、氧化矽、氮氧化矽或相似物，且蝕刻速率不同於位於上方的第一層間介電(ILD)層96的材料。接觸蝕刻停止層(CESL)94可以透過原子層沉積(ALD)、化學氣相沉積(CVD)、或相似的方法進行沉積。接觸蝕刻停止層(CESL)94可以為選擇性的，在一些實施例中可以省略。第一層間介電(ILD)層96可由介電材料形成，並可透過任何合適的方法來沉積，諸如化學氣相沉積(CVD)、電漿增強化學氣相沉積 (plasma-enhanced CVD, PECVD)或流動式化學氣相沉積 (FCVD)。合適的介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass, PSG)、硼矽酸鹽玻璃(boro-silicate glass, BSG)、摻硼磷矽酸鹽玻璃(boron-doped phospho-silicate glass, BPSG)、未摻矽酸鹽玻璃(undoped silicate glass, USG)或相似材料。也可以使用其他由任何可接受的製程所形成的絕緣材料。
在第14A及14B圖中，可以進行一平坦化製程(例如，化學機械研磨(CMP))，以使第一層間介電(ILD)層96的上表面與虛置閘極76或罩幕78的上表面齊平。平坦化製程也可以移除位於虛置閘極76上的罩幕78，以及沿罩幕78的側壁的局部第一間隔物81。在進行平坦化製程之後，虛置閘極76、第一間隔物81、接觸蝕刻停止層(CESL)94及第一層間介電(ILD)層96的上表面為彼此齊平(在製程變異範圍內)。 因此，虛置閘極76的上表面露出於第一層間介電(ILD)層96及接觸蝕刻停止層(CESL)94。在一些實施例中，可以保留罩幕78，在這種情況下，平坦化製程使第一層間介電(ILD)層96及接觸蝕刻停止層(CESL)94的上表面與罩幕78及第一間隔物81的上表面齊平。在進行平坦化製程之後，第一層間介電( ILD)層96可以具有一高度H 15高於磊晶源極/汲極區域92的上表面約10nm至60nm的範圍。
在第15A及15B圖中，移除虛置閘極76、虛置閘極介電層71及罩幕78(若存在)，以形成第二凹槽98。在一些實施例中，透過一或多個蝕刻製程(例如，異向性的乾式蝕刻製程)移除虛置閘極76及虛置閘極介電層71。上述蝕刻製程可包括使用反應氣體的乾式蝕刻製程，反應氣體可選擇性地蝕刻虛置閘極76(速度快於第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94或第一間隔物81)。各個第二凹槽98露出部分的奈米結構55及/或位於其上方，這些部分在後續完成的奈米結構場效電晶體(FET)中作為通道區域。 作為通道區域的部分的奈米結構55設置於相鄰的一對磊晶源極/汲極區域92之間。在移除期間，虛置閘極介電層71可以在蝕刻虛置閘極76時作為蝕刻停止層。虛置閘極介電層71可以在去除虛置閘極76後移除。
在第16A及16B圖中，移除n型區域50N中的第一奈米結構52及p型區域50P中的第二奈米結構54，以延伸第二凹槽98。第一奈米結構52可以透過形成一罩幕(未個別繪示出)於p型區50P上及進行等向性蝕刻製程來移除。例如使用對第一奈米結構52的材料具有選擇性的蝕刻劑進行濕式蝕刻或相似的方法。相較於第一奈米結構52，第二奈米結構54、鰭部66、基底50、淺溝槽隔離(STI)區域68、第一層間介電(ILD)層96及接觸蝕刻停止層(CESL)94相對上維持未受蝕刻。在第一奈米結構52包括包括SiGe且第二奈米結構54包括Si或SiC的一些實施例中，可以使用四甲基氫氧化銨(TMAH)、氫氧化銨(NH 4OH)或相似物去除n型區域50N中的第一奈米結構52。
p型區域50P中的第二奈米結構54可以透過形成一罩幕(未個別繪示出)於n型區域50N上及進行等向性蝕刻製程來移除，例如使用對第二奈米結構54的材料具有選擇性的蝕刻劑進行濕式蝕刻或相似的方法。相較於第二奈米結構54，第一奈米結構52、鰭部66、基底50、淺溝槽隔離(STI)區域68、第一層間介電(ILD)層96及接觸蝕刻停止層(CESL)94相對上維持未受蝕刻。在第二奈米結構54包括SiGe且第一奈米結構52包括Si或SiC的一些實施例中，可氟化氫、另一種氟基蝕刻劑或相似物來去除p型區域50P中的第二奈米結構54。
在其他實施例中，可以同時形成n型區域50N及p型區域50P的通道區域。舉例來說，可以移除n型區域50N及p型區域50P中的第一奈米結構52，或者可以移除n型區域50N及p型區域50P中的第二奈米結構54。在上述的實施例中，n型奈米結構場效電晶體(FET)及p型奈米結構場效電晶體(FET)的通道區域可以具有相同的材料組成，例如為矽、矽鍺或相似材料。
在第17A及17B圖中，形成閘極介電層100及閘極電極102用於取代閘極。閘極介電層100順應性沉積於第二凹槽98內。 在n型區域50N中，閘極介電層100可以形成於鰭部66的上表面及側壁上以及第二奈米結構54的上表面、側壁及下表面。在p型區域50P中，閘極介電層100可以形成於鰭部66的上表面及側壁上、第一奈米結構52A的上表面及側壁上以及第一奈米結構52B及52C的上表面、側壁及下表面上。閘極介電層100也可以沉積於第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94及淺溝隔離(STI)區域68的上表面、第一間隔物81的上表面及側壁以及第一內間隔物90的側壁上。
根據一些實施例，閘極介電層100包括一或多個介電層，例如氧化物、金屬氧化物、相似物或其組合。舉例來說，在一些實施例中，閘極介電層100可以包括氧化矽層及位於氧化矽層上的金屬氧化物層。在一些實施例中，閘極介電層100包括高k值介電材料，且在這些實施例中，閘極介電層100的k值可以大於約7.0，並且可以包括金屬氧化物或由鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的矽酸鹽。閘極介電層100的結構在n型區50N及p型區50P可以為相同或不同的。閘極介電層100的形成方法可以包括分子束沉積(molecular-beam deposition, MBD)、原子層沉積(ALD)、電漿增強化學氣相沉積 (PECVD)或相似法。
閘極電極102沉積於閘極介電層100上，並填充第二凹槽98的剩餘部分。閘極電極102可包括含金屬的材料，如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合，或其多層。儘管在第17A及17B圖中繪示出單層閘極電極102，然而閘極電極102可以包括任何數量的襯層，任何數量的功函數調整層，以及一填充材料。可以沉積構成閘極電極102的任何組合的膜層於n型區域50N中第二奈米結構54的相鄰膜層之間，以及第二奈米結構54A及與鰭部66之間。再者，可以沉積構成閘極電極102的任何組合的膜層於p型區域50P中第一奈米結構52的相鄰膜層之間。
於n型區域50N及p型區域50P中形成閘極介電層100可以同時發生，使位於各個區域的閘極介電層100由相同的材料形成。在一些實施例中，位於各個區域的閘極介電層100可在不同的製程形成，使得閘極介電層100可以為不同的材料及/或具有不同的層數。在n型區域50N及p型區域50P中的閘極電極102的形成可以同時發生，使位於各個區域的閘極電極102由相同的材料形成。位於各個區域的閘極電極102可在不同的製程形成，使得閘極電極102可以為不同的材料及/或具有不同的層數。當使用不同的製程時，可以使用各種遮蔽步驟來遮蔽及露出適當的區域。
在填充第二凹槽98之後，可以進行一平坦化製程(例如，化學機械研磨(CMP))，以去除閘極介電層100及閘極電極102的多餘部分，此多餘部分位於第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94及第一間隔物81的上表面。閘極電極102及閘極介電層100的餘留材料部分因此形成了所得奈米結構場效電晶體(FET)的取代閘極結構。閘極電極102及閘極介電層100可統稱為“閘極結構”。磊晶源極/汲極區域92、第一奈米結構52或第二奈米結構54以及閘極結構(包括閘極介電層100及閘極電極102)可統稱為電晶體結構109。
在第18A及18B圖中，閘極結構(包括閘極介電層100及對應於上方的閘極電極102)為凹陷的，使凹槽形成於閘極結構正上方且位於第一間隔物81的兩相對部分之間。一蝕刻停止層103可以沉積於凹陷的閘極結構上。蝕刻停止層103可以包括一導電材料，諸如鎢、釕、鈷、銅、鉬、鎳、其組合或相似材料。蝕刻停止層103可以具有一蝕刻速率，其不同於後續形成的閘極罩幕的蝕刻速率。蝕刻停止層103可以透過原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)或相似方法進行沉積。在一些實施例中，蝕刻停止層103由鎢形成，例如無氟鎢(fluorine-free tungsten, FFW)，其透過一選擇沉積製程(例如，選擇化學氣相沉積(CVD)製程)來進行沉積。由於蝕刻停止層103由導電材料形成，它可以具有停止蝕刻的作用，也可以用來調整對閘極結構的接觸電阻。在一些實施例中，蝕刻停止層103可以包括一介電材料，諸如氮化矽、氧化矽、氮氧化矽或相似材料。
一閘極罩幕104，包括由一或多層介電材料(例如，氮化矽、氮氧化矽或相似材料)組成的被，沉積於蝕刻停止層103上並填充凹槽的剩餘部分。沉積閘極罩幕104之後可進行一平坦化製程，以去除介電材料的多餘部分，例如閘極罩幕104延伸於第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94及第一間隔物81上方的部分。後續形成的閘極接點(例如，閘極接點118及對接接點120，以下參照第22A至22C圖進行說明)穿透閘極罩幕104以接觸凹陷蝕刻停止層103的上表面。
在第19A至19E圖中，形成矽化物區域106及第一源極/汲極接點108穿過第一層間介電(ILD)層96及接觸蝕刻停止層(CESL)94。可以蝕刻第一層間介電(ILD)層96及接觸蝕刻停止層(CESL)94，以形成露出磊晶源極/汲極區域92的表面的凹槽。上述凹槽可以透過使用異向性蝕刻製程(例如，反應性離子蝕刻(RIE)、中性束蝕刻(NBE)或相似製程)形成。在一些實施例中，可以使用第一蝕刻製程蝕刻上述凹槽穿過第一層間介電(ILD)層96，然後可以使用第二蝕刻製程蝕刻穿過接觸蝕刻停止層(CESL)94。可以形成及圖案化一罩幕(例如，光阻)於第一層間介電(ILD)層96上，以在第一蝕刻製程及第二蝕刻製程遮蔽部分的第一層間介電(ILD)層96、部分的接觸蝕刻停止層(CESL)94、部分的第一間隔物81以及部分的閘極罩幕104。在一些實施例中，蝕刻製程可以過度蝕刻，因此凹槽可以延伸至磊晶源極/汲極區域92內。凹槽的下表面可以齊平(例如，處於同一高度，或與基底50相距有相同的距離)或低於(例如，更接近基底50)磊晶源極/汲極區域92的上表面。
在形成上述凹槽形成後，可在磊晶源極/汲極區域92上形成矽化物區域106。在一些實施例中，矽化物區域106的製作是透過先沉積能夠與磊晶源極/汲極區域92下方的半導體材料(例如，矽、矽鍺、鍺或相似材料)發生反應的一金屬(未個別繪示出)，以形成矽化物區域或鍺化物區域，例如沉積鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬或其合金於磊晶源極/汲極區域92的露出部分上。然後可以進行一熱退火製程，以形成矽化物區域106。透過蝕刻製程移除未反應的沉積金屬部分。儘管稱為矽化物區域，然而矽化物區域106可以由鍺化物區域、矽鍺化物區域(例如，包括矽化物及鍺化物的區域)或相似區域所取代。在一實施例中，矽化物區域106包括TiSi，並且其厚度約在2nm至10nm之間。
然後形成第一源極/汲極接點108於矽化物區域106上並填充凹槽。第一源極/汲極接點108可包括一或多層，諸如阻障層、擴散層及填充材料。舉例來說，在一些實施例中，第一源極/汲極接點108包括位於在導電材料上的一阻障層及一導電材料。各個第一源極/汲極接點108的導電材料可以透過矽化物區域106與下方磊晶源極/汲極區域92電性耦接。阻障層可以包括鈦、氮化鈦、鉭、氮化鉭或相似材料。導電材料可以為鈷(Co)、釕(Ru) 、鈦(Ti) 、鎢(W)、銅(Cu)、銅合金、銀(Ag)、金(Au)、鋁(Al)、鎳(Ni)或相似物。在形成第一源極/汲極接點108後，可進行一平坦化製程(例如，化學機械研磨(CMP))，以去除第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94、第一間隔物81及閘極罩幕104的表面上的多餘材料。
第19B至19E圖繪示出根據各種實施例之第一源極/汲極接點108。如第19B圖所示，在進行平坦化製程之後，第一源極/汲極接點108的上表面可與第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94、第一間隔物81及閘極罩幕104的上表面齊平。在第19B圖所繪示的實施例中，第一源極/汲極接點108可以具有一高度H 1，約在28nm至33nm的範圍，且具有一寬度W 1，約在14nm至16nm的範圍。第一源極/汲極接點108的高度H 1與磊晶源極/汲極區域92的高度H 14之比值可約在0.2至2之間的範圍或約在0.2至5之間的範圍。
如第19C至19E圖所示，第一源極/汲極接點108、第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94、第一間隔物81以及閘極罩幕104的集體上表面，在進行平坦化製程後可能為非平坦的。舉例來說，由於第一源極/汲極接點108、第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94、第一間隔物81及閘極罩幕104之間的各種製程因素(例如，圖案負載效應、蝕刻率之間的差異、機械研磨速率之間的差異、對研磨漿料反應的差異或相似因素)，平坦化製程可能產生非平坦的上表面，如第19C至19E圖所示。 第19C圖繪示出一實施例，其中第一源極/汲極接點108的上表面位於第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94、第一間隔物81及閘極罩幕104的上表面之上。在第19C圖所示的實施例中，第一源極/汲極接點108的高度H 2可約在31nm至36nm的範圍，寬度W 2可約在14nm至16nm的範圍。 第一源極/汲極接點108的高度H 2與磊晶源極/汲極區域92的高度H 14之比值可約在0.25至2的範圍。
如第19D及19E圖所示，在平坦化製程期間也可能發生碟畫效應，導致在第一源極/汲極接點108的上表面形成凹陷105。第19D圖繪示出一實施例，其中第一源極/汲極接點108的上表面位於第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94、第一間隔物81及閘極罩幕104的上表面之上，並且發生碟化效應，導致於第一源極/汲極接點108的上表面形成凹陷105。在第19D圖所繪示的實施例中，第一源極/汲極接點108的高度H 3約在31nm至33nm的範圍，寬度W 3約在14nm至16nm的範圍，而凹陷105的深度D 1約在0nm至2nm的範圍。第一源極/汲極接點108的高度H 3與磊晶源極/汲極區域92的高度H 14之比值可約在0.2至2的範圍。第19E圖繪示出一實施例，其中第一源極/汲極接點108的部分的上表面與第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94、第一間隔物81以及閘極罩幕104的上表面位於同一高度，而且發生碟化效應，導致於第一源極/汲極接點108的上表面形成凹陷105。在第19E圖所繪示的實施例中，第一源極/汲極接點108的高度H 4可約在30nm至33nm的範圍，寬度W 4可約在14nm至16nm的範圍，而凹陷105的深度D 2可約在0nm至2nm的範圍。第一源極/汲極接點108的高度H 4與磊晶源極/汲極區域92的高度H14之比值可約在1/6至2的範圍。
在第20A至20E圖中，對第一源極/汲極接點108進行一退火製程。退火製程的溫度可高於約100℃、約在20℃至500℃的溫度範圍或在相似溫度；退火製程的壓力約在1Torr至50Torr的範圍；退火製程的持續時間約在10秒至100秒的範圍。在一些實施例中，退火製程可在包括還原劑及惰性氣體的氣氛中進行。舉例來說，退火製程可以在一氣氛中進行，此氣氛內包括氫氣(H 2)、氫氣及氬氣(Ar)的混合物、氮氣(N 2)及氫氣的混合物、氬氣、氫氣及氦氣(He)的混合物、空氣、真空、其組合或相似氣體。在一些實施例中，氫氣可以供應至一反應室內，而在退火製程中以約在500sccm至5,000sccm的流量範圍來進行。退火製程可原位(例如，使用形成第一源極/汲極接點108的製程反應室)或非原位(例如，使用與形成第一源極/汲極接點108的製程反應室分開的製程反應室)來進行。
退火製程可以重組第一源極/汲極接點108。更具體來說，退火製程可導致第一源極/汲極接點108再結晶，此可降低第一源極/汲極接點108的電阻並改善裝置效能。第一源極/汲極接點108的再結晶可能導致第一源極/汲極接點108的體積縮小，也可能導致第一源極/汲極接點108具有外凸的上表面，如第20B及20C圖所示。第一源極/汲極接點108的凸形上表面可能是第一源極/汲極接點108的材料內聚作用的結果。形成凸面的第一源極/汲極接點108可以增加第一源極/汲極接點108與後續形成的源極/汲極接點(例如，第二源極/汲極接點116及對接接點120，以下參照第22A至22C圖進行說明)之間的接觸面積，此進一步降低了接觸電阻，並提高裝置效能。在一些實施例中。相較於對第一源極/汲極接點108進行退火製程之前，對第一源極/汲極接點108進行退火製程可以將第一源極/汲極接點108的高度降低約1%至60%或約1%至30%。
第20B圖繪示出第19B圖的第一源極/汲極接點108在進行退火製程之後的情形。如第20B圖所繪示，在進行退火製程之後，第一源極/汲極接點108的上表面的頂部區域範圍可以位於離第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94、第一間隔物81，以及閘極罩幕104的上表面以下的距離D 3，其約在2nm至3nm的範圍。第一源極/汲極接點108的上表面的底部區域範圍可以位於離第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94、第一間隔物81及閘極罩幕104的上表面以下的距離D 4，其約在3nm至6nm的範圍。第一源極/汲極接點108的高度H 5可約在25nm至30nm的範圍，第一源極/汲極接點108的寬度W 5可約在14nm至16nm的範圍。第一源極/汲極接點108的高度H 5與磊晶源極/汲極區域92的高度H 14之比值可約在0.2至2的範圍。第一源極/汲極接點108的高度H 5與第一層間介電(ILD)層96的高度H 15之比值可約在0.5至1.5的範圍。第20C圖繪示出第19C圖的第一源極/汲極接點108在進行退火製程之後的情形。如第20C圖所示，在進行退火製程之後，第一源極/汲極接點108的上表面的頂部區域範圍可以位於離第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94、第一間隔物81及閘極罩幕104的上表面以上的距離D 5，其約在10nm至約25nm的範圍。第一源極/汲極接點108的上表面的底部區域範圍可以與第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94、第一間隔物81及閘極罩幕104的上表面齊平。第一源極/汲極接點108的高度H 6可約在28nm至33nm的範圍，第一源極/汲極接點108的寬度W 6可約在14nm至16nm的範圍。第一源極/汲極接點108的高度H 6與磊晶源極/汲極區域92的高度H 14之比值可約在0.25至2的範圍。第一源極/汲極接點108的高度H 6與第一層間介電(ILD)層96的高度H 15之比值可約在1至1.5的範圍。
在一些實施例中，第一源極/汲極接點的再結晶可能導致第一源極/汲極接點108具有內凹的上表面(如第20D及20E圖所示)、平坦的表面或相似表面。第一源極/汲極接點108的上表面的內凹或外凸可能取決於第一源極/汲極接點108的組成以及對第一源極/汲極接點108進行退火製程的條件。第20D圖繪示出第19D圖的第一源極/汲極接點108在進行退火製程後的情形。如第20D圖所繪示，在進行退火製程之後，第一源極/汲極接點108的上表面的頂部區域範圍可以位於離第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94、第一間隔物81及閘極罩幕104的上表面以上的距離D 6，其約在10nm至25nm的範圍。第一源極/汲極接點108的上表面的底部區域範圍可以位於離第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94、第一間隔物81以及閘極罩幕104的上表面以上或以下的距離D 7，其約在10nm至25nm的範圍。第一源極/汲極接點108的高度H 7可約在26nm至30nm的範圍，第一源極/汲極接點108的寬度W 7可約在14nm至16nm的範圍。第一源極/汲極接點108的高度H 7與磊晶源極/汲極區域92的高度H 14之比值可約在0.2至2的範圍。 第一源極/汲極接點108的高度H 7與第一層間介電(ILD)層96的高度H 15之比值可約在0.5至1.5的範圍。第20E說明了第19E的第一源極/汲極接點108在進行退火製程後的情況。如第20E圖所示，在進行退火製程之後，第一源極/汲極接點108的頂部區域範圍可以位於離第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94、第一間隔物81以及閘極罩幕104的上表面以下的距離D 8，其約在10nm至25nm的範圍。第一源極/汲極接點108的上表面的底部區域範圍可以位於離第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94、第一間隔物81以及閘極罩幕104的上表面以下的距離D9，其約在10nm至25nm的範圍。第一源極/汲極接點108的高度H 8可約在27nm至30nm的範圍，第一源極/汲極接點108的寬度W 8可約在14nm至16nm的範圍。第一源極/汲極接點108的高度H 8與磊晶源極/汲極區域92的高度H 14之比值可約在1/6至2的範圍。第一源極/汲極接點108的高度H 8與第一層間介電(ILD)層96的高度H 15之比值可約在1/3至約1的範圍。
退火製程可以進一步減少第一源極/汲極接點108表面的金屬氧化物。舉例來說，於含氫氣氛中進行退火製程的實施例中，氫氣可以減少第一源極/汲極接點108表面的任何金屬氧化物。此進一步降低了第一源極/汲極接點108的接觸電阻，並提高裝置效能。在第一源極/汲極接點108包括鈷的實施例中，第一源極/汲極接點108中的金屬氧化物可根據以下任何反應進行還原。 Co 3O 4+ H 2→ 3CoO + H 2O CoO + H 2→ Co + H 2O Co 3O 4+ 4H 2→3Co + 4H 2O。
在第21A至21E圖中，分別形成第二接觸蝕刻停止層(CESL)112及第二層間介電(ILD)層114於第20A至20E圖所示的結構上。第二接觸蝕刻停止層(CESL)112可以包括一介電材料，例如，氮化矽、氧化矽、氮氧化矽或相似物，其蝕刻速率與上方的第二層間介電(ILD)層114的材料不同。第二接觸蝕刻停止層(CESL)112可以透過順應性沉積製程(例如，原子層沉積(ALD)、化學氣相沉積(CVD)或相似製程)進行沉積。因此，第二接觸蝕刻停止層(CESL)112的上表面可具有與下方的第一源極/汲極接點108、第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94、第一間隔物81及閘極罩幕104的上表面相同或相似的輪廓。在第21B圖所繪示的實施例中，第二接觸蝕刻停止層(CESL)112的至少部分的上表面可以位於第一層間介電(ILD)層96的上表面以下。第二接觸蝕刻停止層(CESL)112可以包括位於第一源極/汲極接點108上方的凹陷(其具有外凸的上表面)。在第21C圖所繪示的實施例中，第二接觸蝕刻停止層(CESL)112位於第一源極/汲極接點108上方的部分可以延伸至第二接觸蝕刻停止層(CESL)112位於第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94、第一間隔物81以及閘極罩幕104上方的部分之上。第二接觸蝕刻停止層(CESL)112位於第一源極/汲極接點108上方的部分可以具有外凸的上表面。在第21D圖所繪示的實施例中，第二接觸蝕刻停止層(CESL)112位於第一源極/汲極接點108上方的部分可以延伸至第二接觸蝕刻停止層(CESL)112位於第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94、第一間隔物81以及閘極罩幕104上方的部分之上。第二接觸蝕刻停止層(CESL)112位於第一源極/汲極接點108上方的部分可以具有內凹的上表面。在第21E圖所繪示的實施例中，第二接觸蝕刻停止層(CESL)112的至少部分的上表面可以位於第一層間介電(ILD)層96的上表面以下。 第二接觸蝕刻停止層(CESL)112可以包括位於第一源極/汲極接點108上方的凹陷(其具有內凹的上表面)。第二接觸蝕刻停止層(CESL)112可以為選擇性的，且在一些實施例中可以省略。在一些實施例中，第二層間介電(ILD)層114位於第二接觸蝕刻停止層(CESL)112上方的高度H 16可約在10nm至70nm的範圍。
第二層間介電(ILD)層114可由一介電材料形成，並可透過任何合適的方法來沉積，諸如化學氣相沉積(CVD)、電漿增強化學氣相沉積 (plasma-enhanced CVD, PECVD)或流動式化學氣相沉積 (FCVD)。合適的介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻硼磷矽酸鹽玻璃(BPSG)、未摻矽酸鹽玻璃(USG)或相似材料。也可以使用其他由任何可接受的製程所形成的絕緣材料。在沉積第二層間介電(ILD)層114之後，可以進行一平坦化製程(例如，化學機械研磨(CMP))，以平坦化第二層間介電(ILD)層114的上表面。在第21B及21E圖所繪示的實施例中，第二層間介電(ILD)層114可以延伸於第一層間介電(ILD)層96的上表面以下。
在第22A至22C圖中，形成第二源極/汲極接點116、閘極接點118及/或對接接點120(其中每個也可稱為接觸插塞)延伸穿過第二層間介電(ILD)層114及第二接觸蝕刻停止層(CESL)112。用於第二源極/汲極接點116所形成的開口穿過了第二層間介電(ILD)層114及第二接觸蝕刻停止層(CESL)112。用於閘極接點118所形成的開口穿過了第二層間介電(ILD)層114、第二接觸蝕刻停止層(CESL)112及閘極罩幕104。用於對接接點120所形成的開口穿過了第二層間介電(ILD)層114、第二接觸蝕刻停止層(CESL)112及閘極罩幕104。上述開口可以用可接受的光學微影及蝕刻技術形成。一襯墊(例如，擴散阻障層、黏著層或相似物)以及一導電材料形成於上述開口內。襯層可以包括鈦、氮化鈦、鉭、氮化鉭或相似材料。導電材料可以為銅、銅合金、銀、金、鎢、鈷、鋁、鎳或相似物。可以進行一平坦化製程(例如，化學機械研磨(CMP))，以從第二層間介電(ILD)層114的表面去除多餘的材料。 餘留的襯層及導電材料形成了第二源極/汲極接點116、閘極接點118及對接接點120於開口內。對接接點120有助於在各個區域(例如，SRAM單元)內形成電路。
第二源極/汲極接點116經由第一源極/汲極接點108及矽化物區域106電性耦接至磊晶源極/汲極區域92。閘極接點118經由蝕刻停止層103而電性耦接至閘極電極102。對接接點120經由第一源極/汲極接點108及矽化區106電性耦接至磊晶源極/汲極區92，且經由蝕刻停止層103電性耦接至閘極電極102。第二源極/汲極接點116、閘極接點118及對接接點120可以形成於不同的製程中，也可以形成於同一製程中。儘管顯示為形成於同一的剖面上，然而應該理解的是，第二源極/汲極接點116及閘極接點118中各個可以形成於不同的剖面上，避免發生接點短路。
如第22B圖所示，第二源極/汲極接點116的高度H 9約在15nm至60nm的範圍，而寬度W 9約在5nm至17nm的範圍。閘極接點118的高度H 10約在20nm至85nm的範圍，而寬度W 10約在3nm至17nm的範圍。如第22C圖所示，對接接點120的寬度W 11約在28nm至50nm的範圍，對接接點120物理接觸第一源極/汲極接點108的部分的高度H 9約在15nm至60nm的範圍，而對接接點120物理接觸蝕刻停止層103的部分的高度H 10約在20nm至約85nm的範圍。
在第23A至23D圖中，對第二源極/汲極接點116、閘極接點118及對接接點120進行一退火製程。除了第20A至20E圖所繪示的退火製程以外可追加進行第23A至23D圖所繪示的退火製程或取而代之。退火製程的溫度可高於約100℃、約在20℃至500℃的範圍或在相似溫度；退火製程的壓力約在1Torr至50Torr的範圍；退火製程的持續時間約在10秒至100秒的範圍。在一些實施例中，退火製程可在包括還原劑及惰性氣體的氣氛中進行。舉例來說，退火製程可以在一氣氛中進行，此氣氛內包括氫氣、氫氣及氬氣的混合物、氮氣及氫氣的混合物、氬氣、氫氣及氦氣的混合物、空氣、真空、其組合或相似氣體。在一些實施例中，氫氣可以供應至一反應室內，而在退火製程中以約在500sccm至5,000sccm的流量範圍來進行。退火製程可原位(例如，使用形成第二源極/汲極接點116、閘極接點118及/或對接接點120的製程反應室)或非原位(例如，使用與形成第二源極/汲極接點116、閘極接點118及/或對接接點120的製程反應室分開的製程反應室)來進行。
退火製程可以重組第二源極/汲極接點116、閘極接點118及對接接點120。更具體來說，退火製程可導致第二源極/汲極接點116、閘極接點118及對接接點120再結晶。此可降低第二源極/汲極接點116、閘極接點118及對接接點120的電阻並改善裝置效能。第二源極/汲極接點116、閘極接點118及對接接點120的再結晶可能導致第二源極/汲極接點116、閘極接點118以及對接接點120的體積縮小，也可能導致第二源極/汲極接點116、閘極接點118及/或對接接點120具有外凸的上表面，如第23A至23D圖所示。在一些實施例中，第二源極/汲極接點116、閘極接點118及對接接點120的上表面可以具有上述關於第22A至22E圖所說明的任何輪廓。 在一些實施例中，對第二源極/汲極接點116、閘極接點118及/或對接接點120進行一退火製程可降低第一源極/汲極接點108的高度約1%至60%或約1%至30%(相較於第二源極/汲極接點116、閘極接點118及對接接點120在進行退火製程前的高度)。
第23A及23C圖繪示出第22A及22B圖的閘極接點118在進行退火製程之後的情形。如第23A及23C圖所示，在進行退火製程之後，閘極接點118的上表面的頂部區域範圍可以位於離第二層間介電(ILD)層114的上表面以下的距離D 12，其約在0nm至2nm的範圍。閘極接點118的上表面的底部區域範圍可位於第二層間介電(ILD)層114的上表面以下的距離D 13，其約在0nm至5nm的範圍。閘極接點118的高度H 12可約在17nm至85nm的範圍，而閘極接點118的寬度W 13可約在3nm至17nm的範圍。閘極接點118的高度H 12與第二層間介電(ILD)層114的高度H 16之比值可約在0.5至1.5的範圍。第23B圖繪示出進行退火製程之後第二源極/汲極接點116的情形。如第23B所繪示，在進行退火製程之後，第二源極/汲極接點116的上表面的頂部區域範圍可以位於離第二層間介電(ILD)層114的上表面以下的距離D 10，其約在0nm至2nm的範圍。第二源極/汲極接點116的上表面的底部區域範圍可以位於離第二層間介電(ILD)層114的上表面以下的距離D 11，其約在0nm至5nm的範圍。第二源極/汲極接點116的高度H 11可約在12nm至60nm的範圍，而第二源極/汲極接點116的寬度W 12可約在5nm至17nm的範圍。第二源極/汲極接點116的高度H 11與第二層間介電(ILD)層114的高度H 16之比值可約在0.5至1.5的範圍。如第23D圖所示，在退火製程中，對接接點120的上表面的頂部區域範圍可以位於離第二層間介電(ILD)層114的上表面以下的距離D 14，其約在0nm至5nm的範圍。第二層間介電(ILD)層114的上表面的底部區域範圍可以位於離第二層間介電(ILD)層114的上表面以下的距離D 15，其約在0nm至9nm的範圍。對接接點120的高度H 13可約在7nm至60nm的範圍，而對接接點120的寬度W 14可約在28nm至50nm的範圍。對接接點120的高度H 13與第二層間介電(ILD)層114的高度H 16之比值可約在0.5至1.5的範圍。
退火製程可進一步減少第二源極/汲極接點116、閘極接點118及對接接點120表面的金屬氧化物。舉例來說，於含氫氣氛中進行退火製程的實施例中，氫氣可以減少第二源極/汲極接點116、閘極接點118及對接接點120表面的任何金屬氧化物。此進一步降低了第一源極/汲極接點108的接觸電阻，並提高裝置效能。
實施例可以實現諸多優勢。舉例來說，對第一源極/汲極接點108、第二源極/汲極接點116、閘極接點118以及對接接點120中的任何一者進行退火製程，可以減少/防止接點的氧化，此降低了接觸電阻，提供裝置強化，並改善裝置效能。再者，退火使接點的上表面重塑而具有一表面形狀，例如外凸形狀，此擴大了接點與後續形成與其連接的接點之間的接觸面積。此進一步降低了接觸電阻，提供裝置強化，並改善裝置效能。
根據一實施例，一種半導體裝置包括：一第一層間介電(ILD)層，位於一電晶體結構上；一第一接點，延伸穿過第一層間介電(ILD)層，第一接點電性耦接至電晶體結構的一第一源極/汲極區域，其中第一接點的上表面為外凸的，且第一接點的上表面位於第一層間介電(ILD)層的上表面以下；一第二層間介電(ILD)層，位於第一層間介電(ILD)層及第一接點上；以及一第二接點，延伸穿過第二層間介電(ILD)層，第二接點電性耦接至第一接點。在一實施例中，第二接點的上表面為外凸的，且第二接點的上表面位於第二層間介電(ILD)層的上表面以下。在一實施例中，第二接點包括一對接接點，且第二接點進一步電性耦接至電晶體結構的一閘極電極。在一實施例中，第一接點包括鈷。在一實施例中，半導體裝置更包括一接觸蝕刻停止層(CESL)，位於第一層間介電(ILD)層及第一接點上，第二層間介電(ILD)層位於接觸蝕刻停止層(CESL)上，且接觸蝕刻停止層(CESL)具有一非平坦的上表面。在一實施例中，第一接點的上表面的頂部區域範圍位於離第一層間介電(ILD)層的上表面以下2nm至3nm處。在一實施例中，半導體裝置更包括一第三接點，延伸穿過第二層間介電(ILD)層，第三接點電性耦接至電晶體結構的閘極電極，第三接點的上表面為外凸的。
根據另一實施例，一種半導體裝置包括：一第一層間介電(ILD)層，位於一電晶體結構上，第一層間介電(ILD)層包括一平坦的上表面；以及一第一接點，延伸穿過第一層間介電(ILD)層，第一接點電性耦接至電晶體結構，第一接點的上表面為非平坦的，且第一接點的上表面至少局部位於不同於第一層間介電(ILD)層的平坦的上表面的高度。在一實施例中，第一接點的上表面為外凸的，且位於第一層間介電(ILD)層的上表面以下。在一實施例中，第一接點的上表面為外凸的，且位於第一層間介電(ILD)層的上表面以上。在一實施例中，第一接點的上表面為內凹的，且位於第一層間介電(ILD)層的上表面以下。在一實施例中，第一接點的上表面為內凹的，且位於第一層間介電(ILD)層的上表面以上。在一實施例中，半導體裝置更包括一第二層間介電(ILD)層，環繞電晶體結構的閘極電極；以及一第二接點，穿過第二層間介電(ILD)層，並電性耦接至電晶體結構的一源極/汲極區域，第一層間介電(ILD)層位於第二層間介電(ILD)層及第二接點之上，第一接點電性耦接至第二接點或閘極電極。在一實施例中，第一層間介電(ILD)層環繞電晶體結構的閘極電極，且第一接點電性耦接至電晶體結構的源極/汲極區域。
根據又另一實施例，一種半導體裝置之製造方法包括：形成一第一層間介電(ILD)層於一電晶體結構上；蝕刻出一第一開口延穿通過第一層間介電(ILD)層；沉積一第一接點於第一開口內；平坦化第一層間介電(ILD)層及第一接點；以及對第一接點進行退火，在退火後的第一接點的上表面為非平坦的。在一實施例中，第一接點是在含氫的氣氛中進行退火。在一實施例中，第一接點在高於100℃的溫度下進行退火。在一實施例中，在平坦化第一層間介電(ILD)層及第一接點之後，第一接點的上表面位於第一層間介電(ILD)層的上表面以上。在一實施例中，在平坦化第一層間介電(ILD)層及第一接點之後，第一接點的上表面為內凹的，而在對第一接點進行退火之後，第一接點的上表面為內凹的。在一實施例中，在平坦化第一層間介電(ILD)層及第一接點之後，第一接點的上表面為平坦的，而在對第一接點進行退火之後，第一接點的上表面為外凸的。
以上概略說明瞭本發明數個實施例的特徵部件，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍，且可於不脫離本揭露之精神及範圍，當可作更動、替代與潤飾。
50:基底 50N:n型區域 50P:p型區域 51, 51A, 51B, 51C:第一半導體層 52, 52A, 52B, 52C:第一奈米結構 53, 53A, 53B, 53C:第二半導體層 54, 54A, 54B, 54C:第二奈米結構 55:奈米結構 64:多層堆疊 66:鰭部 68:隔離區域/淺溝槽隔離(STI)區域 71:虛置閘極介電層 72:虛置閘極層 74:罩幕層 76:虛置閘極 78:罩幕 80:第一間隔層 81:第一間隔物 82:第二間隔層 83:第二間隔物 86:第一凹槽 90:第一內間隔物 92:磊晶源極/汲極區 92A:第一半導體材料層 92B:第二半導體材料層 92C:第三半導體材料層 94:接觸蝕刻停止層(CESL) 96:第一層間介電(ILD)層 98:第二凹槽 100:閘極介電層 102:閘極電極 103:蝕刻停止層 104:閘極罩幕 105:凹陷 106:矽化物區域 108:第一源極/汲極接點 109:電晶體結構 112:第二接觸蝕刻停止層(CESL) 114:第二層間介電(ILD)層 116:第二源極/汲極接點 118:閘極接點 120:對接接點 D 1, D 2, D 3, D 4, D 5, D 6, D 7, D 8, D 9, D 10, D 11, D 12, D 13, D 14, D 15:距離 H 1, H 2, H 3, H 4, H 5, H 6, H 7, H 8, H 9, H 10, H 11, H 12, H 13, H 14, H 15, H 16:高度 W 1, W 2, W 3, W 4, W 5, W 6, W 7, W 8, W 9, W 10, W 11, W 12, W 13, W 14:寬度
第1圖繪示出根據一些實施例之奈米結構場效電晶體(nanostructure field-effect transistor, nano-FET)的一示例的三維示意圖。 第2、3、4、5、6A、6B、7A、7B、7C、8A、8B、8C、9A、9B、9C、10A、10B、10C、11A、11B、11C、11D、12A、12B、12C、12D、12E、13A、13B、14A、14B、15A、15B、16A、16B、17A、17B、18A、18B、19A、19B、19C、19D、19E、20A、20B、20C、20D、20E、21A、21B、21C、21D、21E、22A、22B、22C、23A、23B、23C及23D圖繪示出根據一些實施例之奈米結構場效電晶體的中間製造階段的剖面示意圖。
無
50:基底
50N:n型區域
50P:p型區域
52A,52B,52C:第一奈米結構
54A,54B,54C:第二奈米結構
55:奈米結構
66:鰭部
81:第一間隔物
90:第一內間隔物
92:磊晶源極/汲極區
94:接觸蝕刻停止層(CESL)
96:第一層間介電(ILD)層
100:閘極介電層
102:閘極電極
103:蝕刻停止層
104:閘極罩幕
106:矽化物區域
108:第一源極/汲極接點
112:第二接觸蝕刻停止層(CESL)
114:第二層間介電(ILD)層
116:第二源極/汲極接點
D10,D11:距離
H11,H15:高度
W12:寬度

Claims (20)

  1. 一種半導體裝置，包括： 一第一層間介電層，位於一電晶體結構上； 一第一接點，延伸穿過該第一層間介電層，該第一接點電性耦接至電晶體結構的一第一源極/汲極區域，其中第一接點的一上表面為外凸的，且其中該第一接點的該上表面位於該第一層間介電層的一上表面以下； 一第二層間介電層，位於該第一層間介電層及該第一接點上；以及 一第二接點，延伸穿過該第二層間介電層，該第二接點電性耦接至該第一接點。
  2. 如請求項1之半導體裝置，其中該第二接點的一上表面為外凸的，且其中該第二接點的該上表面位於該第二層間介電層的一上表面以下。
  3. 如請求項2之半導體裝置，其中該第二接點包括一對接接點，且其中該第二接點進一步電性耦接至該電晶體結構的一閘極電極。
  4. 如請求項1之半導體裝置，其中該第一接點包括鈷。
  5. 如請求項1之半導體裝置，更包括一接觸蝕刻停止層，位於該第一層間介電層及該第一接點上，其中該第二層間介電層位於該接觸蝕刻停止層上，且其中該接觸蝕刻停止層具有一非平坦的上表面。
  6. 如請求項1之半導體裝置，其中該第一接點的該上表面的一頂部區域範圍位於離該第一層間介電層的該上表面以下2nm至3nm處。
  7. 如請求項1之半導體裝置，更包括一第三接點，延伸穿過該第二層間介電層，該第三接點電性耦接至電晶體結構的閘極電極，其中該第三接點的一上表面為外凸的。
  8. 一種半導體裝置，包括： 一第一層間介電層，位於一電晶體結構上，該第一層間介電層包括一平坦的上表面；以及 一第一接點，延伸穿過該第一層間介電層，該第一接點電性耦接至該電晶體結構，其中該第一接點的一上表面為非平坦的，且其中該第一接點的該上表面至少局部位於不同於該第一層間介電層的該平坦的上表面的高度。
  9. 如請求項8之半導體裝置，其中該第一接點的該上表面為外凸的，且位於該第一層間介電層的該上表面以下。
  10. 如請求項8之半導體裝置，其中該第一接點的該上表面為外凸的，且位於該第一層間介電層的該上表面以上。
  11. 如請求項8之半導體裝置，其中該第一接點的該上表面為內凹的，且位於該第一層間介電層的該上表面以下。
  12. 如請求項8之半導體裝置，其中該第一接點的該上表面為內凹的，且位於該第一層間介電層的該上表面以上。
  13. 如請求項8之半導體裝置，更包括： 一第二層間介電層，環繞該電晶體結構的一閘極電極；以及 一第二接點，穿過該第二層間介電層，並電性耦接至該電晶體結構的一源極/汲極區域，其中該第一層間介電層位於該第二層間介電層及該第二接點之上，其中該第一接點電性耦接至該第二接點或該閘極電極。
  14. 如請求項8之半導體裝置，其中該層環繞該電晶體結構的一閘極電極，且其中該第一接點電性耦接至該電晶體結構的一源極/汲極區域。
  15. 一種半導體裝置之製造方法，包括： 形成一第一層間介電層於一電晶體結構上； 蝕刻出一第一開口延穿通過該第一層間介電層； 沉積一第一接點於該第一開口內； 平坦化該第一層間介電層及該第一接點；以及 對該第一接點進行退火，其中在退火後的該第一接點的上表面為非平坦的。
  16. 如請求項15之半導體裝置之製造方法，其中該第一接點是在含氫的氣氛中進行退火。
  17. 如請求項15之半導體裝置之製造方法，其中該第一接點在高於100℃的溫度下進行退火。
  18. 如請求項15之半導體裝置之製造方法，其中在平坦化該第一層間介電層及該第一接點之後，該第一接點的該上表面位於該第一層間介電層的一上表面以上。
  19. 如請求項15之半導體裝置之製造方法，其中在平坦化該第一層間介電層及該第一接點之後，該第一接點的該上表面為內凹的，且其中在對該第一接點進行退火之後，該第一接點的該上表面為內凹的。
  20. 如請求項15之半導體裝置之製造方法，其中在平坦化該第一層間介電層及該第一接點之後，該第一接點的該上表面為平坦的，且其中在對該第一接點進行退火之後，該第一接點的該上表面為外凸的。
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