TW202240831A - 用於功率分配網路（ｐｄｎ）效能提升的在基板之間包括被動元件的封裝 - Google Patents

用於功率分配網路（ｐｄｎ）效能提升的在基板之間包括被動元件的封裝 Download PDF

Info

Publication number
TW202240831A
TW202240831A TW111107957A TW111107957A TW202240831A TW 202240831 A TW202240831 A TW 202240831A TW 111107957 A TW111107957 A TW 111107957A TW 111107957 A TW111107957 A TW 111107957A TW 202240831 A TW202240831 A TW 202240831A
Authority
TW
Taiwan
Prior art keywords
substrate
interconnects
passive
solder
stud
Prior art date
Application number
TW111107957A
Other languages
English (en)
Inventor
安尼奇 佩托
弘博 魏
瓊雷伊維拉爾巴 比奧
Original Assignee
美商高通公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商高通公司 filed Critical 美商高通公司
Publication of TW202240831A publication Critical patent/TW202240831A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19103—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device interposed between the semiconductor or solid-state device and the die mounting substrate, i.e. chip-on-passive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Combinations Of Printed Boards (AREA)
  • Power Conversion In General (AREA)

Abstract

一種元件包括：第一基板，其包括第一複數個焊柱互連；第二基板，其包括第二複數個焊柱互連，其中第二複數個焊柱互連經由複數個焊料互連耦合到第一複數個焊柱互連；被動元件，其位於第一基板與第二基板之間；及整合元件，其耦合到第一基板。

Description

用於功率分配網路（PDN）效能提升的在基板之間包括被動元件的封裝
本專利申請案主張於2021年4月8日在美國專利局提出申請的非臨時申請案第17/225,949的優先權和權益，該申請案的全部內容經由援引如同整體在下文全面闡述一般且出於所有適用目的而被納入於此。
各種特徵係關於封裝和基板。
圖1圖示了包括基板102和整合元件105的封裝100。基板102包括至少一個介電層120、複數個互連122和複數個焊料互連124。複數個焊料互連154耦合到基板102的第一表面和整合元件105。封裝100經由複數個焊料互連124耦合到板106。存在對改良封裝100的整體效能的持續需要。
各種特徵係關於封裝和基板。
一個實例提供了一種元件，其包括：第一基板，其包括第一複數個焊柱互連；第二基板，其包括第二複數個焊柱互連，其中第二複數個焊柱互連經由複數個焊料互連耦合到第一複數個焊柱互連；被動元件，其位於第一基板與第二基板之間；及整合元件，其耦合到第一基板。
另一實例提供了一種裝置，其包括：第一基板，其包括用於第一焊柱互連的構件；第二基板，其包括用於第二焊柱互連的構件，其中用於第二焊柱互連的構件經由複數個焊料互連耦合到用於第一焊柱互連的構件；被動元件，其位於第一基板與第二基板之間；及  整合元件，其耦合到第一基板。
另一實例提供了一種用於製造元件的方法。該方法提供第一基板，該第一基板包括第一複數個焊柱互連。該方法將被動元件耦合到第一基板。該方法將第二基板耦合到第一基板，該第二基板包括第二複數個焊柱互連。將第二基板耦合到第一基板包括：經由複數個焊料互連來將第二複數個焊柱互連耦合到第一複數個焊柱互連。第二基板耦合到第一基板以使得該被動元件位於第一基板與第二基板之間。該方法將整合元件耦合到第一基板。
在以下描述中，提供了具體細節以提供對本案的各個態樣的透徹理解。然而，一般技術者將理解，沒有該等具體細節亦可以實踐該等態樣。例如，電路可能用方塊圖圖示以避免使該等態樣湮沒在不必要的細節中。在其他例子中，公知的電路、結構和技術可能不被詳細圖示以免湮沒本案的該等態樣。
本案描述了一種元件，其包括：第一基板，其包括第一複數個焊柱互連；第二基板，其包括第二複數個焊柱互連；被動元件，其位於第一基板與第二基板之間；及整合元件，其耦合到第一基板。第二複數個焊柱互連經由複數個焊料互連耦合到第一複數個焊柱互連。作為功率分配網路（PDN）的一部分，該整合元件被配置成電耦合到該被動元件。該元件可進一步包括位於第一基板與第二基板之間的包封層，其中該包封層至少部分地封裝該被動元件、第一複數個焊柱互連、第二複數個焊柱互連和複數個焊料互連。將該被動元件放置在第一基板與第二基板之間可以幫助提升該封裝的PDN效能。 在各基板之間包括被動元件的示例性封裝
圖2圖示了在兩個基板之間包括被動元件的封裝200的剖面視圖。封裝200可被實現為元件的一部分。封裝200包括：整合元件201、基板202、基板204、整合元件203、整合元件205、包封層208、被動元件211、被動元件213、被動元件215、複數個焊料互連226，以及包封層260。封裝200經由複數個焊料互連226耦合到板209（例如，印刷電路板）。如下文將進一步描述的，被動元件（例如，213、215）中的至少一者位於基板202與基板204之間，此舉可以幫助提升封裝200的功率分配網路（PDN）效能。
基板202可以是第一基板。基板202包括至少一個介電層220和複數個互連222。基板202亦可以包括複數個焊柱互連261。複數個焊柱互連261可以包括用於焊柱互連的構件（例如，用於第一焊柱互連的構件）。不同的基板可具有不同數目的金屬層。在一些實現中，基板202可包括7層或更少的金屬層。不同實現可將不同的基板用於基板202。基板202可包括嵌入式跡線基板（ETS）、層壓基板，及/或無芯基板。基板202可以使用不同的製程來製造，包括ETS製程、半加成製程（SAP）和改良型半加成製程（mSAP）。
基板204可以是第二基板。基板204包括至少一個介電層240和複數個互連242。基板204亦可以包括複數個焊柱互連263。複數個焊柱互連263可以包括用於焊柱互連的構件（例如，用於第二焊柱互連的構件）。不同的基板可具有不同數目的金屬層。在一些實現中，基板204可包括4層或更少的金屬層。不同實現可將不同的基板用於基板204。基板204可包括嵌入式跡線基板（ETS）、層壓基板，及/或無芯基板。基板204可以使用不同的製程來製造，包括ETS製程、半加成製程（SAP）和改良型半加成製程（mSAP）。
使用具有經組合的11層或更少的金屬層的兩個基板可以在基板及/或封裝的製造程序期間幫助提高封裝的整體產量。此外，使用兩個基板來取代一個基板允許被動元件（例如，213、215）中的至少一者位於較靠近整合元件。例如，若用具有與該基板202和該基板204的金屬層的經組合數目相似數目個金屬層的單個基板來替代基板202和基板204，則被動元件213和215可能必須位於與被動元件211相似的表面上，此舉將使被動元件213和215較遠離整合元件201。將被動元件213及/或215放置得較遠離整合元件201可能導致使封裝200的PDN效能降低。
整合元件203、整合元件205和被動元件211耦合到基板202的第一表面（例如，頂表面）。例如，整合元件203經由複數個焊料互連234耦合到基板202。類似地，整合元件205經由複數個焊料互連254耦合到基板202。被動元件211經由複數個焊料互連231耦合到基板202。包封層208被形成在且位於基板202（例如，基板202的第一表面）、整合元件203、整合元件205及/或被動元件211之上。包封層208可包括模塑件、樹脂及/或環氧樹脂。包封層208可以是用於包封的構件。
被動元件213、被動元件215和包封層260位於基板202與基板204之間。基板202和基板204各自耦合到包封層260。包封層260可包括模塑件、底部填料、黏合劑、非導電膏（NCP）及/或非導電膜（NCF）。包封層260可以是用於包封的構件。基板202經由複數個焊柱互連261、複數個焊料互連264和複數個焊柱互連263耦合到基板204。包封層260可以包封被動元件213、被動元件215、複數個焊柱互連261、複數個焊料互連264和複數個焊柱互連263。
整合元件201經由複數個焊料互連214耦合到基板204的第二表面（例如，底表面）。整合元件201可以位於複數個焊料互連226的側方。
封裝200包括功率分配網路（PDN）。在一些實現中，整合元件201、被動元件213、被動元件215、被動元件211、整合元件203及/或整合元件205可以是封裝200的PDN的一部分及/或被配置成電耦合到該PDN。在一個實例中，整合元件201和被動元件213被配置成電耦合到封裝200的PDN。在另一實例中，整合元件203和被動元件213被配置成電耦合到封裝200的PDN。在其中整合元件201和被動元件213是封裝的PDN的一部分的實例中，被動元件213靠近整合元件201的事實幫助提高封裝200的PDN效能。若被動元件213位於與被動元件211相同的平面上，則封裝200的PDN效能將由於被動元件213與整合元件201之間的距離及/或分隔的增大而沒那麼良好。在一些實現中，被動元件213與整合元件201之間的垂直距離可以是4層金屬層或更少的金屬層。一般技術者可以將（諸）整合元件和（諸）被動元件的任何組合用作封裝的PDN的一部分。應注意，被動元件213及/或215可以位於封裝200的不同位置。例如，被動元件213及/或215可以耦合到基板202的頂表面。亦應注意，在一些實現中，在基板202與基板204之間可能不存在被動元件。應注意，封裝200可以包括兩個或更多個基板。例如，封裝200可以包括基板202、基板204和第三基板。第三基板可以與基板202及/或基板204相似。下文進一步描述的圖10圖示了包括多於兩個基板的封裝的實例。
圖3至圖5圖示了可如何在兩個基板之間放置和耦合被動元件的各種實例。圖3至圖5中所圖示的配置可適用於圖2的封裝200。
圖3圖示了耦合到基板202和基板204的被動元件215的實例。被動元件215的頂部部分耦合（例如，機械耦合）到基板202的底表面。包封層260可以幫助將被動元件215耦合到基板202。在一些實現中，可使用黏合劑來將被動元件215耦合到基板202。被動元件215的底部部分經由焊料互連366b耦合（例如，機械耦合、電耦合）到基板204的頂表面。被動元件215可以經由焊料互連366b耦合到互連242b。在一些實現中，穿過封裝的PDN的電流可以穿過被動元件215、焊料互連366b、互連242b、互連242a、焊柱互連263a、焊料互連264a、焊柱互連261a和互連222a。應注意，穿過封裝的PDN的電流可穿過其他互連及/或不同方向。
圖4圖示了耦合到基板202和基板204的被動元件215的另一實例。被動元件215的底部部分耦合（例如，機械耦合）到基板204的頂表面。包封層260可以幫助將被動元件215耦合到基板204。在一些實現中，可使用黏合劑來將被動元件215耦合到基板204。被動元件215的頂部部分經由焊料互連364b耦合（例如，機械耦合、電耦合）到基板202的底表面。被動元件215可以經由焊料互連364b耦合到互連222b。在一些實現中，穿過封裝的PDN的電流可以穿過互連242a、焊柱互連263a、焊料互連264a、焊柱互連261a、互連222a、互連222b、焊料互連364b和被動元件215。應注意，穿過封裝的PDN的電流可穿過其他互連及/或不同方向。
圖5圖示了耦合到基板202和基板204的被動元件215的另一實例。被動元件215的底部部分經由焊料互連366b耦合（例如，機械耦合、電耦合）到基板204的底表面。被動元件215可以經由焊料互連366b耦合到互連242b。被動元件215的頂部部分經由焊料互連364b耦合（例如，機械耦合、電耦合）到基板202的底表面。被動元件215可以經由焊料互連364b耦合到互連222b。
應注意，被動元件213可以按與圖3至圖5中所描述的相似方式及/或配置耦合（例如，電耦合、機械耦合）到基板202和基板204。不同實現在基板202和基板204之間可具有不同的間距（例如，最小間距）。在一些實現中，基板202的底表面和基板204的頂表面之間的最小間距可以是約120微米。在一些實現中，包封層260可具有120微米的最小厚度。在一些實現中，位於基板202與基板204之間的被動元件可具有100微米或更小的厚度。在一些實現中，複數個焊柱互連261可具有60微米或更小（例如，約50微米）的厚度。在一些實現中，複數個焊柱互連263可具有60微米或更小（例如，約50微米）的厚度。
整合元件（例如，201、203、205）可以包括晶粒（例如，半導體裸晶粒）。整合元件可以包括射頻（RF）元件、被動元件、濾波器、電容器、電感器、天線、傳輸器、接收器、基於GaAs的整合元件、面聲波（SAW）濾波器、體聲波（BAW）濾波器、發光二極體（LED）整合元件、基於矽（Si）的整合元件、基於碳化矽（SiC）的整合元件、處理器、記憶體、功率管理整合元件及/或其組合。整合元件（例如，201、203、205）可以包括至少一個電子電路（例如，第一電子電路、第二電子電路等）。被動元件（例如，211、213、215）可包括表面安裝元件（SMD）。被動元件可以包括個別被動元件。被動元件可以包括整合被動元件（IPD）。被動元件可包括電容器或電阻器。
封裝200的配置和設計由於至少一個被動元件可以實體地靠近至少一些整合元件的事實而提供具有經改良的PDN效能的封裝。此外，使用具有較少數目金屬層的基板可幫助提高基板的產量，此舉幫助降低基板的成本。在一些實現中，可以在第一基板與第二基板之間使用不同的基板組合。例如，第一基板可具有較低密度互連，而第二基板可具有較高密度互連。
已經描述了各種封裝，現在將在下文描述用於製造封裝的工序。 用於製造在各基板之間包括被動元件的封裝的示例性工序
圖6A至圖6D圖示了用於提供或製造在各基板之間包括被動元件的封裝的示例性工序。在一些實現中，圖6A至圖6D的工序可被用於提供或製造圖2的封裝200，或本案中所描述的任何封裝。
應當注意，圖6A至圖6D的工序可組合一或多個階段以便簡化及/或闡明用於提供或製造封裝的工序。在一些實現中，各程序的次序可被改變或修改。在一些實現中，該等程序中的一者或多者可被替代或替換，而不會背離本案的精神。不同實現可不同地製造封裝。
如圖6A中所示，階段1圖示了在提供基板202之後的狀態。基板202包括至少一個介電層220和複數個互連222。基板202可包括不同數目的金屬層。基板202可包括層壓基板及/或無芯基板（例如，ETS）。基板202可以是第一基板。
階段2圖示了在基板202之上形成複數個焊柱互連261之後的狀態。可使用鍍敷製程來形成複數個互連261。複數個焊柱互連261可被視為基板202的一部分。
階段3圖示了將被動元件213和被動元件215耦合到基板202之後的狀態。可使用拾放製程來將被動元件放置在基板202之上。在一些實現中，可使用黏合劑來將被動元件耦合到基板202。在一些實現中，可使用焊料回流製程來將被動元件耦合到基板202。
階段4圖示了在複數個焊柱互連261之上形成複數個焊料互連264之後的狀態。可使用焊料回流製程來在複數個焊柱互連261之上形成複數個焊料互連264。
如圖6B中所示，階段5圖示了在提供基板204之後的狀態。基板204包括至少一個介電層240和複數個互連242。基板204可包括不同數目的金屬層。基板204可包括層壓基板及/或無芯基板（例如，ETS）。基板204可以是第二基板。
階段6圖示了在基板204之上形成複數個焊柱互連263之後的狀態。可使用鍍敷製程來形成複數個互連263。複數個焊柱互連263可被視為基板204的一部分。
階段7圖示了在將基板202耦合到基板204以使得被動元件213和被動元件215位於基板202與基板204之間之後的狀態。基板202經由複數個焊柱互連261、複數個焊料互連264和複數個焊柱互連263耦合到基板204。可以在將基板202和基板204進行耦合的程序期間或在基板202與基板204的耦合之後，在基板202與基板204之間形成包封層260。可以使用大規模回流製程、倒裝晶片附接製程及/或熱壓倒裝晶片（TCFC）製程來耦合基板202和基板204。包封層260可包括模塑件、底部填料、黏合劑、非導電膏（NCP）及/或非導電膜（NCF）。在一些實現中，可以使用壓縮和轉移模塑製程、片材模塑製程，或液態模塑製程來形成包封層260。
如圖6C中所示，階段8圖示了將整合元件201耦合到基板202的第二表面（例如，底表面）之後的狀態。整合元件201可經由複數個焊料互連214耦合到基板204。可使用焊料回流製程來將整合元件201耦合到基板204。
階段9圖示了在將整合元件203、整合元件205和被動元件211耦合到基板202的第一表面（例如，頂表面）之後的狀態。整合元件203可經由複數個焊料互連234耦合到基板202。整合元件205可經由複數個焊料互連254耦合到基板202。被動元件211可經由複數個焊料互連231耦合到基板202。可使用一或多個焊料回流製程來將複數個焊料互連（例如，231、234、254）耦合到基板202。
如圖6D中所示，階段10圖示了在基板202、整合元件203、整合元件205及/或被動元件211之上形成包封層208之後的狀態。包封層208可包封整合元件203、整合元件205及/或被動元件211。可使用壓縮和轉移模塑製程、片材模塑製程，或液態模塑製程來形成包封層208。
階段11圖示了複數個焊料互連226耦合到基板204的底表面的狀態。可使用焊料回流製程來將複數個焊料互連226耦合到基板204。複數個焊料互連226可以耦合到複數個互連242中的焊盤互連。複數個焊料互連226可以位於整合元件201的側方。階段11可圖示包括位於兩個基板之間的至少一個被動元件的封裝200。 用於製造在各基板之間包括被動元件的封裝的方法的示例性流程圖
在一些實現中，製造封裝包括若干程序。圖7圖示了用於提供或製造包括位於兩個基板之間的至少一個被動元件的封裝的方法700的示例性流程圖。在一些實現中，圖7的方法700可被用來提供或製造圖2的封裝200。然而，圖7的方法700可被用來製造本案中的任何封裝。
應當注意，圖7的方法可以組合一或多個程序以便簡化及/或闡明用於提供或製造封裝的方法。在一些實現中，各程序的次序可被改變或修改。
該方法（在705）提供第一基板（例如，基板202），在第一基板之上形成焊柱互連，以及將至少一個被動元件（例如，213、215）耦合到第一基板。基板202包括至少一個介電層220和複數個互連222。基板202可包括不同數目的金屬層。基板202可包括層壓基板及/或無芯基板（例如，ETS）。圖6A的階段1圖示和描述了提供基板的實例。在基板之上形成複數個焊柱互連可以包括使用鍍敷製程。圖6A的階段2圖示和描述了形成焊柱互連的實例。（諸）被動元件可以耦合到基板的表面。圖6A的階段3圖示和描述了將至少一個被動元件耦合到基板的實例。在一些實現中，可在複數個焊柱互連之上形成複數個焊料互連（例如，264）。圖6A的階段4圖示和描述了形成焊料互連的實例。
該方法（在710）提供第二基板（例如，基板204），以及在第二基板之上形成焊柱互連。基板204包括至少一個介電層240和複數個互連242。基板204可包括不同數目的金屬層。基板204可包括層壓基板及/或無芯基板（例如，ETS）。圖6B的階段5圖示和描述了提供基板的實例。在基板之上形成複數個焊柱互連可以包括使用鍍敷製程。圖6B的階段6圖示和描述了形成焊柱互連的實例。
該方法（在715）將第二基板（例如，基板204）耦合到第一基板（例如，202）。第二基板可以經由包封層（例如，260）耦合到第一基板。可以在將第一基板和第二基板進行耦合的程序期間或在第一基板與第二基板的耦合之後，在第一基板與第二基板之間形成包封層260。包封層260可包括模塑件、底部填料、黏合劑、非導電膏（NCP）及/或非導電膜（NCF）。在一些實現中，可以使用壓縮和轉移模塑製程、片材模塑製程，或液態模塑製程來形成包封層260。第二基板耦合到第一基板以使得至少一個被動元件（例如，213、215）位於第一基板與第二基板之間。第一基板經由複數個焊柱互連（例如，261）、複數個焊料互連（例如，264）和複數個焊柱互連（例如，263）耦合到第二基板。圖6B的階段7圖示和描述了將第二基板耦合到第一基板的實例。
該方法（在720）將（諸）整合元件及/或（諸）被動元件耦合到第一基板和第二基板。例如，整合元件201可以耦合到第二基板（例如，基板204），並且整合元件203和被動元件211可以耦合到第一基板（例如，基板202）。耦合（諸）整合元件及/或（諸）被動元件可以包括使用焊料回流製程。圖6C的階段8和階段9圖示和描述了將整合元件和被動元件耦合到基板的實例。
該方法（在725）在第一基板之上形成包封層（例如，208）。包封層208可被形成在基板202、整合元件203、整合元件205及/或被動元件211之上。包封層208可包封整合元件203、整合元件205及/或被動元件211。可使用壓縮和轉移模塑製程、片材模塑製程，或液態模塑製程來形成包封層208。圖6D的階段10圖示和描述了形成包封層的實例。
該方法（在730）將焊料互連（例如，226）耦合到第二基板（例如，基板204）。複數個焊料互連226可以耦合到基板204的底表面。可使用焊料回流製程來將複數個焊料互連226耦合到基板204。複數個焊料互連226可以耦合到複數個互連242中的焊盤互連。圖6D的階段11圖示和描述了將焊料互連耦合到基板的實例。 用於製造基板的示例性工序
在一些實現中，製造基板包括若干程序。圖8A至圖8C圖示了用於提供或製造基板的示例性工序。在一些實現中，圖8A至圖8C的工序可被用來提供或製造圖2的基板202及/或基板204。然而，圖8A至圖8C的程序可被用來製造本案中所描述的任何基板。
應當注意，圖8A至圖8C的工序可以組合一或多個階段以簡化及/或闡明用於提供或製造基板的工序。在一些實現中，各程序的次序可被改變或修改。在一些實現中，一或多個程序可被替代或置換，而不會脫離本案的範疇。
如圖8A中圖示的，階段1圖示了在提供載體800並且在該載體800之上形成金屬層之後的狀態。該金屬層可被圖案化以形成互連802。可以使用鍍敷製程和蝕刻製程來形成該金屬層和互連。在一些實現中，載體800可以提供有金屬層，該金屬層被圖案化以形成互連802。
階段2圖示了在載體800和互連802之上形成介電層820之後的狀態。介電層820可包括聚醯亞胺。然而，不同實現可以將不同材料用於介電層。
階段3圖示了在介電層820中形成複數個腔810之後的狀態。可以使用蝕刻製程（例如，光刻製程）或鐳射製程來形成該複數個腔810。
階段4圖示了在介電層820中和之上（包括在複數個腔810中和之上）形成互連812之後的狀態。例如，可以形成通孔、焊盤及/或跡線。可以使用鍍敷製程來形成該等互連。
階段5圖示了在介電層820之上形成另一介電層822之後的狀態。介電層822可以是與介電層820相同的材料。然而，不同實現可以將不同材料用於介電層。
如圖8B中圖示的，階段6圖示了在介電層822中形成複數個腔830之後的狀態。可以使用蝕刻製程或鐳射製程來形成腔830。
階段7圖示了在介電層822中和之上（包括在複數個腔830中和之上）形成互連814之後的狀態。例如，可以形成通孔、焊盤及/或跡線。可以使用鍍敷製程來形成該等互連。
階段8圖示了在介電層822之上形成另一介電層824之後的狀態。介電層824可以是與介電層820相同的材料。然而，不同實現可以將不同材料用於介電層。
階段9圖示了在介電層824中形成複數個腔840之後的狀態。可以使用蝕刻製程或鐳射製程來形成腔840。
如圖8C中所示，階段10圖示了在介電層824中和之上（包括在複數個腔840中和之上）形成互連816之後的狀態。例如，可以形成通孔、焊盤及/或跡線。可以使用鍍敷製程來形成該等互連。
互連802、812、814及/或816中的一些或全部可以定義基板801的複數個互連852。介電層820、822、824可以由至少一個介電層850表示。
階段11圖示了從介電層850解耦（例如，移除、磨掉）載體800從而留下包括至少一個介電層850和複數個互連852的基板801之後的狀態。基板801可以表示基板202及/或基板204。
階段12圖示了在基板801之上形成第一阻焊層860和第二阻焊層862之後的狀態。可以使用沉積製程來形成第一阻焊層860和第二阻焊層862。在一些實現中，在至少一個介電層850之上可以不形成或形成一個阻焊層。
不同實現可使用不同製程來形成（諸）金屬層。在一些實現中，化學氣相沉積（CVD）製程及/或物理氣相沉積（PVD）製程用於形成（諸）金屬層。例如，可使用濺鍍製程、噴塗製程，及/或鍍敷製程來形成（諸）金屬層。 用於製造基板的方法的示例性流程圖
在一些實現中，製造基板包括若干程序。圖9圖示了用於提供或製造基板的方法900的示例性流程圖。在一些實現中，圖9的方法900可被用來提供或製造圖2的（諸）基板。例如，圖9的方法可被用來製造基板202及/或基板204。
應當注意，圖9的方法可以組合一或多個程序以便簡化及/或闡明用於提供或製造基板的方法。在一些實現中，各程序的次序可被改變或修改。
該方法（在905）提供載體800。不同實現可將不同材料用於載體。載體可包括基板、玻璃、石英及/或載體帶。圖8A的階段1圖示和描述了所提供的載體的實例。
該方法（在910）在載體800之上形成金屬層。該金屬層可被圖案化以形成互連。可以使用鍍敷製程來形成金屬層和互連。在一些實現中，載體可以包括金屬層。在載體之上的金屬層可被圖案化以形成互連（例如，802）。圖8A的階段1圖示和描述了在載體之上形成金屬層和互連的實例。
該方法（在915）在載體800和互連802之上形成介電層820。介電層820可包括聚醯亞胺。形成介電層亦可包括在介電層820中形成複數個腔（例如，810）。可以使用蝕刻製程（例如，光刻）或鐳射製程來形成該複數個腔。圖8A的階段2至3圖示和描述了形成介電層並且在該介電層中形成腔的實例。
該方法（在920）在該介電層中和之上形成互連。例如，可在介電層820中和之上形成互連812。可以使用鍍敷製程來形成該等互連。形成互連可以包括在介電層之上及/或中提供圖案化金屬層。形成互連亦可包括在介電層的腔中形成互連。圖8A的階段4圖示和描述了在介電層中和之上形成互連的實例。
該方法（在925）在介電層820和該等互連之上形成介電層822。介電層822可包括聚醯亞胺。形成介電層亦可包括在介電層822中形成複數個腔（例如，830）。可以使用蝕刻製程或鐳射製程來形成該複數個腔。圖8A至圖8B的階段5至6圖示和描述了形成介電層並且在該介電層中形成腔的實例。
該方法（在930）在該介電層中及/或之上形成互連。例如，可以形成互連814。可以使用鍍敷製程來形成該等互連。形成互連可以包括在介電層之上和中提供圖案化金屬層。形成互連亦可包括在介電層的腔中形成互連。圖8B的階段7圖示和描述了在介電層中和之上形成互連的實例。
該方法可以形成（諸）附加介電層和附加互連，如在925和930處所描述的。圖8B至圖8C的階段8至10圖示和描述了形成附加介電層和在介電層中和之上形成互連的實例。
一旦形成所有介電層和附加互連，該方法就可從介電層820解耦（例如，移除、磨掉）該載體（例如，800），從而留下該基板。在一些實現中，該方法可在該基板之上形成阻焊層（例如，860、862）。
不同實現可使用不同製程來形成（諸）金屬層。在一些實現中，化學氣相沉積（CVD）製程及/或物理氣相沉積（PVD）製程用於形成（諸）金屬層。例如，可使用濺鍍製程、噴塗製程，及/或鍍敷製程來形成（諸）金屬層。 包括被動元件的示例性封裝
如以上所提及的，封裝可以包括多於三個基板。圖10圖示了包括三個基板和位於兩個基板之間的被動元件的封裝1000的剖面視圖。封裝1000可被實現為元件的一部分。封裝1000可以與封裝200相似。封裝1000包括：整合元件201、基板202、基板204、基板1002、整合元件203、整合元件205、包封層208、被動元件211、被動元件213、被動元件215、複數個焊料互連226、包封層260和包封層1060。封裝1000經由複數個焊料互連226耦合到板209（例如，印刷電路板）。如下文將進一步描述的，出於與上文關於封裝200所描述的類似原因，至少一個被動元件（例如，213、215）位於基板1002與基板204之間，此舉可以幫助改良封裝1000的功率分配網路（PDN）效能。
基板1002可以是第三基板。基板1002包括至少一個介電層1020和複數個互連1022。基板1002亦可以包括複數個焊柱互連1061和複數個焊柱互連1063。複數個焊柱互連1061及/或複數個焊柱互連1063可以包括用於焊柱互連的構件（例如，用於第一焊柱互連的構件）。不同的基板可具有不同數目的金屬層。不同實現可將不同的基板用於基板1002。基板1002可包括嵌入式跡線基板（ETS）、層壓基板，及/或無芯基板。基板1002可以使用不同的製程來製造，包括ETS製程、半加成製程（SAP）和改良型半加成製程（mSAP）。
基板202耦合到基板1002。例如，基板202經由複數個焊柱互連261、複數個焊料互連1064和複數個焊柱互連1063耦合到基板1002。複數個焊柱互連1063或複數個焊柱互連261可以是可任選的。因此，例如，基板202可經由複數個焊柱互連261和複數個焊料互連1064耦合到基板1002。複數個焊料互連1064可以耦合到來自基板1002的複數個互連1022中的互連（例如，焊盤）。包封層1060可以位於基板202與基板1002之間。包封層1060可以與包封層260相似或不同。包封層1060可以是用於包封的構件。
基板1002耦合到基板204。例如，基板1002經由複數個焊柱互連1061、複數個焊料互連264和複數個焊柱互連263耦合到基板204。包封層260可以位於基板1002與基板204之間。應注意，基板202、基板204和基板1002中的任一者可以是第一基板、第二基板或第三基板。
被動元件213和215可以按與圖2至圖5中所描述的類似方式耦合到基板1002和基板204。被動元件213和215可以是封裝1000的PDN的一部分。在一些實現中，一或多個被動元件可以位於基板202與基板1002之間。一或多個被動元件可以是封裝1000的PDN的一部分。注意，被動元件213及/或215可以位於封裝1000的不同位置。例如，被動元件213及/或215可以耦合到基板202的頂表面。亦應注意，在一些實現中，在（1）基板1002與基板204之間以及（2）基板202與基板1002之間可能不存在被動元件。
圖11圖示了包括三個基板的封裝1100的剖面視圖。封裝1100與圖10的封裝1000相似，並且由此包括與封裝1000相同及/或相似的元件。封裝1100圖示了其中在（1）基板1002與基板204之間以及（2）基板202與基板1002之間不存在被動元件的配置。被動元件213和215耦合到基板202的頂表面。被動元件213和215可以更靠近整合元件203及/或整合元件205。此舉在整合元件203、整合元件205、被動元件213及/或215是封裝1100的PDN的一部分的情況下對於封裝1100的整體效能而言可能是有益的。
圖12圖示了包括兩個基板的封裝1200的剖面視圖。封裝1200與圖2的封裝200相似，並且由此包括與封裝200相同及/或相似的元件。封裝1200圖示了其中在基板202與基板204之間沒有被動元件的配置。被動元件213和215耦合到基板202的頂表面。被動元件213和215可以更靠近整合元件203及/或整合元件205。此舉在整合元件203、整合元件205、被動元件213及/或215是封裝1200的PDN的一部分的情況下對於封裝1200的整體效能而言可能是有益的。
應注意，針對封裝200、1000、1100及/或1200中的每一者，所有基板的金屬層的經組合總數可以大致相同。例如，封裝200、1000、1100及/或1200中的每一者可具有大約10或11層的金屬層的經組合總數。然而，不同的封裝可具有不同數目的金屬層。 示例性電子設備
圖13圖示了可整合有前述元件、整合元件、積體電路（IC）封裝、積體電路（IC）元件、半導體元件、積體電路、晶粒、仲介體、封裝、層疊封裝（PoP）、系統級封裝（SiP），或晶片上系統（SoC）中的任一者的各種電子設備。例如，行動電話設備1302、膝上型電腦設備1304、固定位置終端設備1306、可穿戴設備1308，或機動交通工具1310可包括如本文所描述的元件1300。元件1300可以是例如本文所描述的元件及/或積體電路（IC）封裝中的任一者。圖13中所圖示的設備1302、1304、1306和1308，以及交通工具1310僅僅是示例性的。其他電子設備亦能以元件1300為特徵，此類電子設備包括但不限於包括以下各項的設備（例如，電子設備）群組：行動設備、掌上型個人通訊系統（PCS）單元、可攜式資料單元（諸如個人數位助理）、啟用全球定位系統（GPS）的設備、導航設備、機上盒、音樂播放機、視訊播放機、娛樂單元、固定位置資料單元（諸如儀錶讀取裝備）、通訊設備、智慧型電話、平板電腦、電腦、可穿戴設備（例如，手錶、眼鏡）、物聯網路（IoT）設備、伺服器、路由器、機動交通工具（例如，自主交通工具）中實現的電子設備，或者儲存或取得資料或電腦指令的任何其他設備，或者其任何組合。
圖2至圖5、圖6A至圖6D、圖7、圖8A至圖8C及/或圖9至圖13中所圖示的各元件、程序、特徵及/或功能中的一者或多者可以被重新安排及/或組合成單個元件、程序、特徵或功能，或者在若干元件、程序或功能中實施。亦可添加附加元件、組件、程序，及/或功能而不會脫離本案。亦應當注意，圖2至圖5、圖6A至圖6D、圖7、圖8A至圖8C及/或圖9至圖13及其在本案中的對應描述不限於晶粒及/或IC。在一些實現中，圖2至圖5、圖6A至圖6D、圖7、圖8A至圖8C及/或圖9至圖13及其對應描述可被用來製造、建立、提供，及/或生產元件及/或整合元件。在一些實現中，元件可包括晶粒、整合元件、整合被動元件（IPD）、晶粒封裝、積體電路（IC）元件、元件封裝、積體電路（IC）封裝、晶圓、半導體元件、層疊封裝（PoP）元件、散熱元件及/或仲介體。
注意，本案中的附圖可以表示各種部件、元件、物件、裝置、封裝、整合元件、積體電路，及/或電晶體的實際表示及/或概念表示。在一些例子中，附圖可以不是按比例的。在一些例子中，為了清楚起見，並未圖示所有元件及/或部件。在一些例子中，附圖中的各個部件及/或元件的定位、位置、大小，及/或形狀可以是示例性的。在一些實現中，附圖中的各個元件及/或部件可以是可任選的。
措辭「示例性」在本文中用於表示「用作示例、實例，或說明」。本文中描述為「示例性」的任何實現或態樣不必被解釋為優於或勝過本案的其他態樣。同樣，術語「態樣」不要求本案的所有態樣皆包括所論述的特徵、優點或操作模式。術語「耦合」在本文中用於指兩個物件之間的直接或間接耦合（例如，機械耦合）。例如，若物件A實體地接觸物件B，且物件B接觸物件C，則物件A和C仍可被認為是彼此耦合的——即便物件A和C並非彼此直接實體接觸。術語「電耦合」可表示兩個物件直接或間接耦合在一起，以使得電流（例如，信號、功率、接地）可以在兩個物件之間傳遞。電耦合的兩個物件在該兩個物件之間可以有或者可以沒有電流傳遞。術語「第一」、「第二」、「第三」和「第四」（及/或高於第四的任何事物）的使用是任意的。所描述的任何元件可以是第一元件、第二元件、第三元件或第四元件。例如，被稱為第二元件的元件可以是第一元件、第二元件、第三元件或第四元件。術語「包封」意指物件可以部分地包封或完全包封另一物件。術語「頂部」和「底部」是任意的。位於頂部的元件可以處在位於底部的元件之上。頂部元件可被視為底部元件，反之亦然。如本案所描述的，位於第二元件「之上」的第一元件可意味著第一元件位於第二元件上方或下方，此舉取決於底部或頂部被如何任意定義。在另一實例中，第一元件可位於第二元件的第一表面之上（例如，上方），而第三元件可位於第二元件的第二表面之上（例如，下方），其中第二表面與第一表面相對。進一步注意，如在本案中在一個元件位於另一元件之上的上下文中所使用的術語「之上」可被用來表示元件在另一元件上及/或在另一元件中（例如，在元件的表面上或被嵌入在元件中）。由此，例如，第一元件在第二元件之上可表示：（1）第一元件在第二元件之上，但是不直接接觸第二元件；（2）第一元件在第二元件上（例如，在第二元件的表面上）；及/或（3）第一元件在第二元件中（例如，嵌入在第二元件中）。位於第二元件「中」的第一元件可以部分地位於第二元件中或者完全位於第二元件中。如本案中所使用的術語「約「值X」」或「大致為值X」意味著在「值X」的百分之十以內。例如，約1或大致為1的值將意味著在0.9−1.1範圍中的值。
在一些實現中，互連是元件或封裝中允許或促進兩個點、元件及/或組件之間的電連接的元件或組件。在一些實現中，互連可包括跡線、通孔、焊盤、焊柱、重分佈金屬層，及/或凸塊下金屬化（UBM）層。互連可包括一或多個金屬組分（例如，晶種層+金屬層）。在一些實現中，互連是可被配置成為信號（例如，資料信號、接地或電源）提供電路徑的導電材料。互連可以是電路的一部分。互連可包括多於一個元件或組件。互連可以由一或多個互連來定義。不同實現可使用相似或不同的製程來形成互連。在一些實現中，化學氣相沉積（CVD）製程及/或物理氣相沉積（PVD）製程用於形成互連。例如，可使用濺鍍製程、噴塗，及/或鍍敷製程來形成互連。
亦應注意，本文中所包含的各種揭示可以作為被圖示為流程圖、流程示意圖、結構圖或方塊圖的程序來描述。儘管流程圖可以將操作描述為順序程序，但很多操作可以並行地或併發地執行。另外，可以重新排列操作的次序。程序在其操作完成時終止。
以下提供了本案的各態樣的概覽：
態樣1：一種元件包括：第一基板，其包括第一複數個焊柱互連；第二基板，其包括第二複數個焊柱互連；被動元件，其位於第一基板與第二基板之間；及整合元件，其耦合到第一基板。第二複數個焊柱互連經由複數個焊料互連耦合到第一複數個焊柱互連。
態樣2：如態樣1的元件，其中：作為功率分配網路（PDN）的一部分，該整合元件被配置成電耦合到該被動元件。
態樣3：如態樣1到2的元件，進一步包括：位於第一基板與第二基板之間的包封層，其中該包封層至少部分地包封該被動元件、第一複數個焊柱互連、第二複數個焊柱互連和該複數個焊料互連。
態樣4：如態樣3的元件，其中：包封層包括模塑件、底部填料、黏合劑、非導電膏（NCP）及/或非導電膜（NCF）。
態樣5：如態樣1到4的元件，其中第一基板和第二基板由約120微米的最小間距分隔開。
態樣6：如態樣1到5的元件，進一步包括：耦合到第二基板的第二整合元件。
態樣7：如態樣6的元件，其中：第二整合元件被配置成電耦合到該被動元件。
態樣8：如態樣1到7的元件，其中第一基板包括7層或更少的金屬層，並且其中第二基板包括4層或更少的金屬層。
態樣9：如態樣1到8的元件，其中第一複數個焊柱互連包括約60微米或更小的高度，並且其中第二複數個焊柱互連包括約60微米或更小的高度。
態樣10：如態樣9的元件，其中：該被動元件包括約100微米或更小的高度。
態樣11：一種裝置包括：第一基板，其包括用於第一焊柱互連的構件；第二基板，其包括用於第二焊柱互連的構件；被動元件，其位於第一基板與第二基板之間；及整合元件，其耦合到第一基板。用於第二焊柱互連的構件經由複數個焊料互連耦合到用於第一焊柱互連的構件。
態樣12：如態樣11的裝置，其中：作為功率分配網路（PDN）的一部分，該整合元件被配置成電耦合到該被動元件。
態樣13：如態樣11到12的裝置，進一步包括：用於位於第一基板與第二基板之間的包封的構件，其中用於包封的構件至少部分地包封該被動元件、用於第一焊柱互連的構件、用於第二焊柱互連的構件和該複數個焊料互連。
態樣14：如態樣13的裝置，其中：用於包封的構件包括模塑件、底部填料、黏合劑、非導電膏（NCP）及/或非導電膜（NCF）。
態樣15：如態樣11到14的裝置，其中第一基板和第二基板由約120微米的最小間距分隔開。
態樣16：如態樣11到15的裝置，進一步包括：耦合到第二基板的第二整合元件。
態樣17：如態樣16的裝置，其中：第二整合元件被配置成電耦合到該被動元件。
態樣18：如態樣11到17的裝置，其中第一基板包括7層或更少的金屬層，並且其中第二基板包括4層或更少的金屬層。
態樣19：如態樣11到18的裝置，其中用於第一焊柱互連的構件包括約60微米或更小的高度，並且其中用於第二焊柱互連的構件包括約60微米或更小的高度。
態樣20：如態樣19的裝置，其中：該被動元件包括約100微米或更小的高度。
態樣21：如態樣11到20的裝置，其中該裝置選自包括以下各項的群組：音樂播放機、視訊播放機、娛樂單元、導航設備、通訊設備、行動設備、行動電話、智慧型電話、個人數位助理、固定位置終端、平板電腦、電腦、可穿戴設備、膝上型電腦、伺服器、物聯網路（IoT）設備，以及機動交通工具中的設備。
態樣22：一種用於製造元件的方法。該方法提供第一基板，該第一基板包括第一複數個焊柱互連。該方法將被動元件耦合到第一基板。該方法將第二基板耦合到第一基板，該第二基板包括第二複數個焊柱互連。將第二基板耦合到第一基板包括：經由複數個焊料互連來將第二複數個焊柱互連耦合到第一複數個焊柱互連。第二基板被耦合到第一基板以使得該被動元件位於第一基板與第二基板之間。該方法將整合元件耦合到第一基板。
態樣23：如態樣22的方法，其中作為功率分配網路（PDN）的一部分，該整合元件被配置成電耦合到該被動元件。
態樣24：如態樣22到23的方法，進一步包括以下步驟：在第一基板與第二基板之間形成包封層，其中該包封層至少部分地包封該被動元件、第一複數個焊柱互連、第二複數個焊柱互連和該複數個焊料互連。
態樣25：如態樣24的方法，其中該包封層包括模塑件、底部填料、黏合劑、非導電膏（NCP）及/或非導電膜（NCF）。
態樣26：如態樣22到25的方法，其中第一基板和第二基板由約120微米的最小間距分隔開。
態樣27：如態樣22到26的方法，進一步包括以下步驟：將第二整合元件耦合到第二基板。
態樣28：如態樣27的方法，其中第二整合元件被配置成電耦合到該被動元件。
態樣29：如態樣22到28的方法，其中第一基板包括7層或更少的金屬層，並且其中第二基板包括4層或更少的金屬層。
態樣30：如態樣29的方法，其中第一複數個焊柱互連包括約60微米或更小的高度，其中第二複數個焊柱互連包括約60微米或更小的高度，並且其中該被動元件包括約100微米或更小的高度。
態樣31：如態樣22到30的方法，進一步包括以下步驟：將第三基板耦合到第二基板，其中第三基板包括第三複數個焊柱互連。
態樣32：如態樣1到10的元件，進一步包括：耦合到第二基板的第三基板，其中第三基板包括第三複數個焊柱互連。
態樣33：如態樣11到21的裝置，進一步包括：耦合到第二基板的第三基板，其中第三基板包括第三複數個焊柱互連。
態樣34：一種元件包括：第一基板，其包括第一複數個焊柱互連；第二基板，其包括第二複數個焊柱互連；被動元件，其耦合到第二基板；及整合元件，其耦合到第一基板。第二複數個焊柱互連經由複數個焊料互連耦合到第一複數個焊柱互連。
態樣35：如態樣34的元件，其中：作為功率分配網路（PDN）的一部分，該整合元件被配置成電耦合到該被動元件。
態樣36：如態樣34到35的元件，進一步包括：位於第一基板與第二基板之間的包封層，其中該包封層至少部分地包封第一複數個焊柱互連、第二複數個焊柱互連和該複數個焊料互連。
態樣37：如態樣36的元件，其中：該包封層包括模塑件、底部填料、黏合劑、非導電膏（NCP）及/或非導電膜（NCF）。
態樣38：如態樣34到37的元件，其中第一基板和第二基板由約120微米的最小間距分隔開。
態樣39：如態樣34到38的元件，進一步包括：耦合到第二基板的第二整合元件。
態樣40：如態樣39的元件，其中：第二整合元件被配置成電耦合到該被動元件。
態樣41：如態樣34到40的元件，其中第一基板包括7層或更少的金屬層，並且其中第二基板包括4層或更少的金屬層。
態樣42：如態樣34到41的元件，進一步包括：耦合到第二基板的第三基板，其中第三基板包括第三複數個焊柱互連。
本文中所描述的本案的各種特徵可實現於不同系統中而不會脫離本案。應當注意，本案的以上各態樣僅是實例，且不應被解釋成限定本案。對本案的各態樣的描述意欲是說明性的，而非限定所附請求項的範疇。由此，本案的教示可以現成地應用於其他類型的裝置，並且許多替換、修改和變形對於熟習此項技術者將是顯而易見的。
1:階段 2:階段 3:階段 4:階段 5:階段 6:階段 7:階段 8:階段 9:階段 10:階段 11:階段 12:階段 100:封裝 102:基板 105:整合元件 106:板 120:介電層 122:互連 124:焊料互連 154:焊料互連 200:封裝 201:整合元件 202:基板 203:整合元件 204:基板 205:整合元件 208:包封層 209:板 211:被動元件 213:被動元件 214:焊料互連 215:被動元件 220:介電層 222:互連 222a:互連 222b:互連 226:焊料互連 231:焊料互連 234:焊料互連 240:介電層 242:互連 242a:互連 242b:互連 254:焊料互連 260:包封層 261:焊柱互連 261a:焊柱互連 263:焊柱互連 263a:焊柱互連 264:焊料互連 264a:焊料互連 364b:焊料互連 366b:焊料互連 700:方法 705:步驟 710:步驟 715:步驟 720:步驟 725:步驟 730:步驟 800:載體 801:基板 802:互連 810:腔 812:互連 814:互連 816:互連 820:介電層 822:介電層 824:介電層 830:腔 840:腔 850:介電層 852:互連 860:第一阻焊層 862:第二阻焊層 900:方法 905:步驟 910:步驟 915:步驟 920:步驟 925:步驟 930:步驟 1000:封裝 1002:基板 1020:介電層 1022:互連 1060:包封層 1061:焊柱互連 1063:焊柱互連 1064:焊料互連 1100:封裝 1200:封裝 1300:元件 1302:行動電話設備 1304:膝上型電腦設備 1306:固定位置終端設備 1308:可穿戴設備 1310:機動交通工具
在結合附圖理解下文闡述的詳細描述時，各種特徵、本質和優點會變得明顯，在附圖中，相像的元件符號貫穿始終作相應標識。
圖1圖示了耦合到板的封裝的剖面視圖。
圖2圖示了包括兩個基板和位於該兩個基板之間的被動元件的封裝的剖面視圖。
圖3圖示了包括兩個基板和位於該兩個基板之間的被動元件的封裝的特寫剖面視圖。
圖4圖示了包括兩個基板和位於該兩個基板之間的被動元件的封裝的特寫剖面視圖。
圖5圖示了包括兩個基板和位於該兩個基板之間的被動元件的封裝的特寫剖面視圖。
圖6A至圖6D圖示了用於製造包括兩個基板和位於該兩個基板之間的被動元件的封裝的示例性工序。
圖7圖示了用於製造包括兩個基板和位於該兩個基板之間的被動元件的封裝的方法的示例性流程圖。
圖8A至圖8C圖示了用於製造基板的示例性工序。
圖9圖示了用於製造基板的方法的示例性流程圖。
圖10圖示了包括三個基板和位於兩個基板之間的被動元件的封裝的剖面視圖。
圖11圖示了包括三個基板的封裝的剖面視圖。
圖12圖示了包括兩個基板的封裝的剖面視圖。
圖13圖示了可以整合本文中所描述的晶粒、電子電路、整合元件、整合被動元件（IPD）、被動元件、封裝，及/或元件封裝的各種電子設備。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200:封裝
201:整合元件
202:基板
203:整合元件
204:基板
205:整合元件
208:包封層
209:板
211:被動元件
213:被動元件
214:焊料互連
215:被動元件
220:介電層
222:互連
226:焊料互連
231:焊料互連
234:焊料互連
240:介電層
242:互連
254:焊料互連
260:包封層
261:焊柱互連
263:焊柱互連
264:焊料互連

Claims (30)

  1. 一種元件，包括： 一第一基板，該第一基板包括第一複數個焊柱互連； 一第二基板，該第二基板包括第二複數個焊柱互連，其中該第二複數個焊柱互連經由複數個焊料互連耦合到該第一複數個焊柱互連； 一被動元件，該被動元件位於該第一基板與該第二基板之間；及 一整合元件，該整合元件耦合到該第一基板。
  2. 如請求項1之元件，其中作為一功率分配網路（PDN）的一部分，該整合元件被配置成電耦合到該被動元件。
  3. 如請求項1之元件，進一步包括：位於該第一基板與該第二基板之間的一包封層，其中該包封層至少部分地封裝該被動元件、該第一複數個焊柱互連、該第二複數個焊柱互連和該複數個焊料互連。
  4. 如請求項3之元件，其中該包封層包括一模塑件、一底部填料、一黏合劑、一非導電膏（NCP）及/或一非導電膜（NCF）。
  5. 如請求項1之元件，其中該第一基板和該第二基板由約120微米的一最小間距分隔開。
  6. 如請求項1之元件，進一步包括耦合到該第二基板的一第二整合元件。
  7. 如請求項6之元件，其中該第二整合元件被配置成電耦合到該被動元件。
  8. 如請求項1之元件， 其中該第一基板包括7層或更少的金屬層，並且 其中該第二基板包括4層或更少的金屬層。
  9. 如請求項1之元件， 其中該第一複數個焊柱互連包括約60微米或更小的一高度，並且 其中該第二複數個焊柱互連包括約60微米或更小的一高度。
  10. 如請求項9之元件，其中該被動元件包括約100微米或更小的一高度。
  11. 一種裝置，包括： 一第一基板，該第一基板包括用於第一焊柱互連的構件； 一第二基板，該第二基板包括用於第二焊柱互連的構件，其中該用於第二焊柱互連的構件經由複數個焊料互連耦合到該用於第一焊柱互連的構件； 一被動元件，該被動元件位於該第一基板與該第二基板之間；及 一整合元件，該整合元件耦合到該第一基板。
  12. 如請求項11之裝置，其中作為一功率分配網路（PDN）的一部分，該整合元件被配置成電耦合到該被動元件。
  13. 如請求項11之裝置，進一步包括：用於位於該第一基板與該第二基板之間的包封的一構件，其中該用於包封的構件至少部分地封裝該被動元件、該用於第一焊柱互連的構件、該用於第二焊柱互連的構件和該複數個焊料互連。
  14. 如請求項13之裝置，其中該用於包封的構件包括一模塑件、一底部填料、一黏合劑、一非導電膏（NCP）及/或一非導電膜（NCF）。
  15. 如請求項11之裝置，其中該第一基板和該第二基板由約120微米的一最小間距分隔開。
  16. 如請求項11之裝置，進一步包括耦合到該第二基板的一第二整合元件。
  17. 如請求項16之裝置，其中該第二整合元件被配置成電耦合到該被動元件。
  18. 如請求項11之裝置， 其中該第一基板包括7層或更少的金屬層，並且 其中該第二基板包括4層或更少的金屬層。
  19. 如請求項11之裝置， 其中該用於第一焊柱互連的構件包括約60微米或更小的一高度，並且 其中該用於第二焊柱互連的構件包括約60微米或更小的一高度。
  20. 如請求項19之裝置，其中該被動元件包括約100微米或更小的一高度。
  21. 如請求項11之裝置，其中該裝置選自包括以下各項的一群組：一音樂播放機、一視訊播放機、一娛樂單元、一導航設備、一通訊設備、一行動設備、一行動電話、一智慧型電話、一個人數位助理、一固定位置終端、一平板電腦、一電腦、一可穿戴設備、一膝上型電腦、一伺服器、一物聯網路（IoT）設備，以及一機動交通工具中的一設備。
  22. 一種用於製造一元件的方法，包括以下步驟： 提供一第一基板，該第一基板包括第一複數個焊柱互連； 將一被動元件耦合到該第一基板； 將一第二基板耦合到該第一基板，該第二基板包括第二複數個焊柱互連， 其中將該第二基板耦合到該第一基板之步驟包括以下步驟：經由複數個焊料互連來將該第二複數個焊柱互連耦合到該第一複數個焊柱互連，並且 其中該第二基板耦合到該第一基板以使得該被動元件位於該第一基板與該第二基板之間；及 將一整合元件耦合到該第一基板。
  23. 如請求項22之方法，其中作為一功率分配網路（PDN）的一部分，該整合元件被配置成電耦合到該被動元件。
  24. 如請求項22之方法，進一步包括以下步驟：在該第一基板與該第二基板之間形成一包封層，其中該包封層至少部分地封裝該被動元件、該第一複數個焊柱互連、該第二複數個焊柱互連和該複數個焊料互連。
  25. 如請求項24之方法，其中該包封層包括一模塑件、一底部填料、一黏合劑、一非導電膏（NCP）及/或一非導電膜（NCF）。
  26. 如請求項22之方法，其中該第一基板和該第二基板由約120微米的一最小間距分隔開。
  27. 如請求項22之方法，進一步包括以下步驟：將一第二整合元件耦合到該第二基板。
  28. 如請求項27之方法，其中該第二整合元件被配置成電耦合到該被動元件。
  29. 如請求項22之方法， 其中該第一基板包括7層或更少的金屬層，並且 其中該第二基板包括4層或更少的金屬層。
  30. 如請求項29之方法， 其中該第一複數個焊柱互連包括約60微米或更小的一高度， 其中該第二複數個焊柱互連包括約60微米或更小的一高度，並且 其中該被動元件包括約100微米或更小的一高度。
TW111107957A 2021-04-08 2022-03-04 用於功率分配網路（ｐｄｎ）效能提升的在基板之間包括被動元件的封裝 TW202240831A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/225,949 2021-04-08
US17/225,949 US11791276B2 (en) 2021-04-08 2021-04-08 Package comprising passive component between substrates for improved power distribution network (PDN) performance

Publications (1)

Publication Number Publication Date
TW202240831A true TW202240831A (zh) 2022-10-16

Family

ID=81307415

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111107957A TW202240831A (zh) 2021-04-08 2022-03-04 用於功率分配網路（ｐｄｎ）效能提升的在基板之間包括被動元件的封裝

Country Status (7)

Country Link
US (1) US11791276B2 (zh)
EP (1) EP4320641A1 (zh)
KR (1) KR20230167361A (zh)
CN (1) CN116998009A (zh)
BR (1) BR112023019888A2 (zh)
TW (1) TW202240831A (zh)
WO (1) WO2022216389A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11682607B2 (en) * 2021-02-01 2023-06-20 Qualcomm Incorporated Package having a substrate comprising surface interconnects aligned with a surface of the substrate

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9064936B2 (en) * 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US8531021B2 (en) * 2011-01-27 2013-09-10 Unimicron Technology Corporation Package stack device and fabrication method thereof
TW201517240A (zh) 2013-10-16 2015-05-01 矽品精密工業股份有限公司 封裝結構及其製法
US9941207B2 (en) * 2014-10-24 2018-04-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of fabricating 3D package with short cycle time and high yield
JP6342794B2 (ja) 2014-12-25 2018-06-13 新光電気工業株式会社 配線基板及び配線基板の製造方法
US9768108B2 (en) * 2015-02-20 2017-09-19 Qualcomm Incorporated Conductive post protection for integrated circuit packages
US10622333B2 (en) * 2015-08-28 2020-04-14 Intel IP Corporation Microelectronic packages with high integration microelectronic dice stack
US10468384B2 (en) * 2017-09-15 2019-11-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming embedded die substrate, and system-in-package modules with the same
US11984439B2 (en) * 2018-09-14 2024-05-14 Intel Corporation Microelectronic assemblies

Also Published As

Publication number Publication date
KR20230167361A (ko) 2023-12-08
BR112023019888A2 (pt) 2023-11-07
US20220328417A1 (en) 2022-10-13
US11791276B2 (en) 2023-10-17
CN116998009A (zh) 2023-11-03
WO2022216389A1 (en) 2022-10-13
EP4320641A1 (en) 2024-02-14

Similar Documents

Publication Publication Date Title
TW202139379A (zh) 包括虛設互連的封裝
US11502049B2 (en) Package comprising multi-level vertically stacked redistribution portions
KR102558895B1 (ko) 패키지들의 콘택-콘택 커플링을 포함하는 디바이스
EP4133521B1 (en) Package comprising a substrate with interconnect routing over solder resist layer
TW202139416A (zh) 被配置作為位於板腔之上的遮罩件的貼片基板
TW202232694A (zh) 具有包括與基板的表面對準的表面互連的基板的封裝
TW202243179A (zh) 包括基板和配置成用於對角佈線的互連裝置的封裝
TW202240831A (zh) 用於功率分配網路（ｐｄｎ）效能提升的在基板之間包括被動元件的封裝
TW202310221A (zh) 包括帶腔的焊柱互連的整合元件
TW202303899A (zh) 包括整合裝置和耦合整合裝置的頂側的橋的封裝
TW202238870A (zh) 具有包括層疊焊盤互連的基板的封裝
TW202224115A (zh) 包括基板間梯度互連結構的封裝
TW202303911A (zh) 包括耦合至整合裝置的引線接合的封裝
KR20220138856A (ko) 열 확산기로서 구성된 기판을 포함하는 패키지
TW202234633A (zh) 具有包括周邊互連的基板的封裝
US20200365651A1 (en) Device comprising subtrate and die with frame
TW202318583A (zh) 包括具有高密度互連的基板的封裝
TW202329366A (zh) 包括具有高密度互連的基板的封裝
TW202347656A (zh) 包括位於金屬化部分之間的互連晶粒的封裝
JP2024523238A (ja) 集積デバイスおよび集積デバイスの上面を結合するブリッジを含むパッケージ
TW202349592A (zh) 包括具有被配置用於背側配電網的橋的基板的封裝
TW202341376A (zh) 包括具有懸垂的堆疊式整合元件的封裝
TW202316618A (zh) 包括基板和多電容整合被動裝置的封裝
TW202324621A (zh) 包含位於焊料互連之間的通道互連的封裝
TW202301597A (zh) 包括經由金屬化層耦合的各整合裝置的封裝