TW202301597A - 包括經由金屬化層耦合的各整合裝置的封裝 - Google Patents

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立生 翁
查理斯大衛 潘特
萊恩 雷
建文 徐
威廉 斯托內
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    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73209—Bump and HDI connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
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Abstract

一種封裝，包括：第一整合裝置，其包括複數個第一焊柱互連；包封層，其至少部分地包封該第一整合裝置；金屬化部分，其位於該第一整合裝置和該包封層之上，其中該金屬化部分包括至少一個鈍化層和複數個金屬化層互連，其中該複數個第一焊柱互連被耦合到該複數個金屬化層互連；及第二整合裝置，其包括複數個第二焊柱互連，其中該第二整合裝置經由複數個第二焊柱互連和複數個焊料互連被耦合到該複數個金屬化層互連。

Description

包括經由金屬化層耦合的各整合裝置的封裝
本專利申請案主張於2021年6月4日在美國專利局提交的非臨時申請案第17/339,830號的優先權和權益，該申請案的全部內容經由援引如同整體在下文全面闡述那樣且出於所有適用目的而被納入於此。
各種特徵係關於包括整合裝置的封裝。
圖1圖示了包括基板102、整合裝置104和整合裝置106的封裝100。基板102包括至少一個介電層120和複數個互連122。複數個焊料互連124被耦合到複數個互連122。複數個焊料互連144耦合到基板102和整合裝置104。複數個焊料互連164耦合到基板102和整合裝置106。將整合裝置104定位成與整合裝置106相鄰增加了封裝100的佔用面積。一直存在提供更緊湊的封裝和包括適當對準的部件的封裝的需求。
各種特徵涉及包括整合裝置的封裝。
一個實例提供了一種封裝，其包括：第一整合裝置，其包括複數個第一焊柱互連；包封層，其至少部分地包封該第一整合裝置；金屬化部分，其位於該第一整合裝置和該包封層之上，其中該金屬化部分包括至少一個鈍化層和複數個金屬化層互連，其中該複數個第一焊柱互連被耦合到該複數個金屬化層互連；及第二整合裝置，其包括複數個第二焊柱互連，其中該第二整合裝置經由該複數個第二焊柱互連和複數個焊料互連被耦合到該複數個金屬化層互連。
另一實例提供了一種裝備，其包括：第一整合裝置，其包括複數個第一焊柱互連；用於包封的裝置，其至少部分地包封該第一整合裝置；金屬化部分，其位於該第一整合裝置和包封層之上，其中該金屬化部分包括至少一個鈍化層和用於金屬化互連的裝置，其中該複數個第一焊柱互連被耦合到該用於金屬化互連的裝置；及第二整合裝置，其包括複數個第二焊柱互連，其中該第二整合裝置經由該複數個第二焊柱互連和複數個焊料互連被耦合到金屬化互連。
另一實例提供了一種用於製造封裝的方法。該方法提供第一整合裝置，該第一整合裝置包括複數個第一焊柱互連。該方法在該第一整合裝置之上形成包封層。該方法在該第一整合裝置和該包封層之上形成金屬化部分，其中該金屬化部分包括至少一個鈍化層和複數個金屬化層互連，其中該複數個第一焊柱互連被耦合到該複數個金屬化層互連。該方法經由複數個第二焊柱互連和複數個焊料互連將第二整合裝置耦合到該複數個金屬化層互連。
在以下描述中，提供了具體細節以提供對本案的各個態樣的透徹理解。然而，本發明所屬領域中具有通常知識者將理解，沒有這些具體細節亦可以實踐這些態樣。例如，電路可能用方塊圖示出以避免使這些態樣湮沒在不必要的細節中。在其他實例中，公知的電路、結構和技術可能不被詳細示出以免湮沒本案的這些態樣。
本案描述了一種封裝，其包括：第一整合裝置，其包括複數個第一焊柱互連；包封層，其至少部分地包封該第一整合裝置；金屬化部分，其位於該第一整合裝置和該包封層之上；及第二整合裝置，其包括複數個第二焊柱互連。該金屬化部分包括至少一個鈍化層和複數個金屬化層互連。該複數個第一焊柱互連被耦合到該複數個金屬化層互連。該第二整合裝置經由複數個第二焊柱互連和複數個焊料互連被耦合到該複數個金屬化層互連。在一些實現中，至少一個第二焊柱互連與第一焊柱互連豎直交疊。在一些實現中，一行第二焊柱互連中的至少兩個第二焊柱互連與一行第一焊柱互連中的至少兩個第一焊柱互連豎直交疊。在一些實現中，第一焊柱互連被耦合到特定金屬化層互連的背側，並且第二焊柱互連被耦合到該特定金屬化層互連的前側。在一些實現中，該第二整合裝置與該第一整合裝置至少部分地豎直交疊。 包括經由金屬化層耦合的各整合裝置的示例性封裝
圖2圖示了包括經由金屬化層耦合的各整合裝置的封裝200的實例。封裝200包括整合裝置202、整合裝置204、金屬化層互連203、包封層206、複數個凸塊下金屬化（UBM）互連205、複數個封裝焊柱互連207、底部填料208、複數個焊料互連209、鈍化層210和鈍化層212。如將在下文更詳細地進一步描述的，整合裝置202和整合裝置204按照使得整合裝置202可與整合裝置204至少部分地豎直交疊的方式來定位為封裝200的一部分。在一個實例中，整合裝置202中的焊柱互連（例如，第一焊柱互連）可與整合裝置204中的焊柱互連（例如，第二焊柱互連）至少部分地豎直交疊。使用至少部分地豎直交疊的焊柱互連可意味著來自不同整合裝置中的一對相對的焊柱互連可被配置成被耦合到金屬化層的相同部分。該配置有助於在各整合裝置之間提供可靠、穩健的電耦合，即便在包括整合裝置和金屬化層的封裝的製造期間存在晶粒移位（例如，整合裝置移位）。
整合裝置202（例如，第一整合裝置）可包括晶粒（例如，裸半導體晶粒）。整合裝置202包括晶粒基板220、鈍化層222和金屬層225。 整合裝置202可包括複數個焊柱互連227。晶粒基板220可包括矽。晶粒基板220可包括複數個主動裝置（例如，電晶體）。可使用前端製程（FEOL）製程來製造晶粒基板220。金屬層225可位於晶粒基板220之上。金屬層225可包括用於整合裝置202的焊盤。金屬層225可以是整合裝置202的頂層。金屬層225可被配置成電耦合到主動裝置（例如，電晶體）。鈍化層222可位於金屬層225和晶粒基板220之上。整合裝置202可包括前側和背側。整合裝置202的前側可包括整合裝置202中包括金屬層225及/或鈍化層222的一側。整合裝置202的背側可包括背向金屬層225的一側。整合裝置202的背側可包括包含晶粒基板220的一側。複數個焊柱互連227被耦合到金屬層225。複數個焊柱互連227可包括焊柱互連227a和焊柱互連227b。
在一些實現中，整合裝置202可包括位於晶粒基板220之上的一或多個互連和一或多個介電層。該一或多個互連和一或多個介電層可位於晶粒基板220與鈍化層222之間。在此類實例中，金屬層225可被耦合到該一或多個互連。該一或多個互連可耦合到一或多個主動裝置（例如，電晶體）。可使用後端製程（BEOL）製程來製造一或多個互連和一或多個介電層。
封裝200可包括背側層壓（BSL）層201。背側層壓層201被耦合到整合裝置202的背側和包封層206。例如，背側層壓層201可以被耦合到晶粒基板220的背側。
包封層206位於背側層壓層201和整合裝置202之上。包封層206可至少部分地包封整合裝置202。包封層206可至少部分地包封複數個焊柱互連227。包封層206可包括模塑、樹脂、環氧樹脂及/或聚合物。包封層206可以是用於包封的裝置。
金屬化層互連203被耦合到複數個焊柱互連227（例如，第一焊柱互連）。金屬化層互連203可以是用於金屬化互連的裝置。金屬化層互連203可包括至少一個重分佈層（RDL）互連（例如，重分佈互連）。重分佈層互連可包括U形或V形。術語「U形」和「V形」應當是可互換的。術語「U形」和「V形」可以指互連及/或重分佈層互連的側橫截面剖面形狀。U形互連（例如，U形側剖面互連）和V形互連（例如，V形側剖面互連）可具有頂部和底部。U形互連（或V形互連）的底部可耦合到另一U形互連（或V形互連）的頂部。該至少一個金屬化層互連203可被形成在並位於鈍化層210之上。鈍化層212可被形成在並位於至少一個金屬化層互連203和鈍化層210之上。該至少一個金屬化層互連203、鈍化層210及/或鈍化層212可以是封裝200的金屬化部分211（例如，重分佈部分）的一部分。金屬化部分211可位於包封層206和複數個焊柱互連227之上。整合裝置202的前側可面向金屬化部分的背側（例如，該至少一個金屬化層互連203的背側、該至少一個金屬化層互連203的底側）。
該複數個UBM互連205被耦合到該至少一個金屬化層互連203。該複數個封裝焊柱互連207被耦合到該複數個UBM互連205。在一些實現中，該複數個UBM互連205可被認為是金屬化部分211的一部分。該複數個焊料互連209被耦合到該複數個封裝焊柱互連207。
整合裝置204（例如，第二整合裝置）可包括晶粒（例如，裸半導體晶粒）。整合裝置204包括晶粒基板240、鈍化層242和金屬層245。整合裝置204可包括複數個焊柱互連247。晶粒基板240可包括矽。晶粒基板240可包括複數個主動裝置（例如，電晶體）。可使用前端製程（FEOL）製程來製造晶粒基板240。金屬層245可位於晶粒基板240之上。金屬層245可包括用於整合裝置204的焊盤。金屬層245可以是整合裝置204的頂層。金屬層245可被配置成電耦合到主動裝置（例如，電晶體）。鈍化層242可位於金屬層245和晶粒基板240之上。整合裝置204可包括前側和背側。整合裝置204的前側可包括整合裝置204中包括金屬層245及/或鈍化層242的一側。整合裝置204的背側可包括背向金屬層245的一側。整合裝置204的背側可包括包含晶粒基板240的一側。複數個焊柱互連247被耦合到金屬層245。複數個焊柱互連247可包括焊柱互連247a和焊柱互連247b。
在一些實現中，整合裝置204可包括位於晶粒基板240之上的一或多個互連和一或多個介電層。該一或多個互連和一或多個介電層可位於晶粒基板240與鈍化層242之間。在此類實例中，金屬層245可被耦合到該一或多個互連。該一或多個互連可耦合到一或多個主動裝置（例如，電晶體）。可使用後端製程（BEOL）製程來製造一或多個互連和一或多個介電層。
整合裝置204被耦合到封裝200的金屬化部分211的前側。例如，整合裝置204可經由複數個焊料互連230被耦合到金屬化層互連203的前側（例如，金屬化層互連203的頂側）。整合裝置204的前側可面向金屬化部分211的前側（例如，該至少一個金屬化層互連203的前側）。複數個焊料互連230被耦合到複數個焊柱互連247和金屬化層互連203。在一些實現中，該複數個焊柱互連247及/或該複數個焊料互連230可接觸金屬化層互連203。底部填料208位於整合裝置204與金屬化部分211之間。例如，底部填料208可位於（i）整合裝置204與（ii）金屬化層互連203、鈍化層210及/或鈍化層212之間。底部填料208可以橫向圍繞該複數個焊柱互連247。
如圖2所示，整合裝置204與整合裝置202至少部分地豎直交疊。整合裝置202的前側面向整合裝置204的前側。整合裝置204的焊柱互連247a（例如，第二焊柱互連）與整合裝置202的焊柱互連227a（例如，第一焊柱互連）豎直交疊。類似地，整合裝置204的焊柱互連247b與整合裝置202的焊柱互連227b豎直交疊。
複數個焊柱互連227可被安排成焊柱互連的行及/或焊柱互連的列。複數個焊柱互連247可被安排成焊柱互連的行及/或焊柱互連的列。注意，焊柱互連的行可與焊柱互連的列可互換地使用。在一些實現中，一行第二焊柱互連（例如，247）中的至少兩個第二焊柱互連與一行第一焊柱互連（例如，227）中的至少兩個第一焊柱互連豎直交疊。一行焊柱互連可包括兩個以上的焊柱互連。一列焊柱互連可包括兩個以上的焊柱互連。第一焊柱互連的行和列及/或第二焊柱互連的行和列的實例包括2x1、3x1、4x1、5x1、2x2、3x2、4x2和5x2的焊柱互連配置。焊柱互連可具有各種寬度（例如，直徑）、間隔和厚度。例如，焊柱互連（例如，227、247）可具有約80微米的寬度、約50微米的間隔以及約50微米的厚度。
（複數個焊柱互連227中的）第一焊柱互連可被耦合到特定金屬化層互連203的背側（例如，底側），並且（例如，複數個焊柱互連247中的）第二焊柱互連可被耦合到該特定金屬化層互連203的前側（例如，頂側）。
整合裝置202可被配置成經由至少一個金屬化層互連203電耦合到整合裝置204。例如，整合裝置202可被配置成經由金屬層225a、焊柱互連227a、金屬化層互連203a、焊料互連230a、焊柱互連247a和金屬層245a電耦合到整合裝置204。
整合裝置202和整合裝置204被耦合到金屬化部分211，以使得整合裝置202的前側與整合裝置204的前側面向相對的方向。複數個焊柱互連227可被耦合到金屬化部分211的第一側，並且複數個第二焊柱互連247可被耦合到金屬化部分211的第二側，其中第二側與第一側相對。複數個焊柱互連227可被耦合到複數個金屬化層互連203的第一側，並且複數個焊柱互連247可被耦合到複數個金屬化層互連203的第二側，其中第二側與第一側相對。
封裝200可被配置成允許一或多個電流行進經由焊料互連209、封裝焊柱互連207、UBM互連205、金屬化層互連203、焊柱互連227和金屬層225而去往/來自整合裝置202。
封裝200可被配置成允許一或多個電流行進經由焊料互連209、封裝焊柱互連207、UBM互連205、金屬化層互連203、焊料互連230、焊柱互連247和金屬層245而去往/來自整合裝置204。如上所提及的，圖2中示出的配置有助於在整合裝置202與整合裝置204之間提供可靠且穩健的電連接，即便在封裝的製造期間發生晶粒移位。晶粒移位可意味著整合裝置的橫向移動及/或整合裝置的旋轉移動，從而導致焊柱互連集體移動及/或集體旋轉到不同的位置中。即便在具有晶粒移位的情況下，焊柱互連（例如，第一焊柱互連227）在整合裝置202內的相對圖案保持相同。由於在將整合裝置204和第二焊柱互連247放置（例如，耦合）到金屬化部分211期間，除了第一焊柱互連227的集體橫向及/或旋轉移動之外第一焊柱互連227與整合裝置202的整體圖案保持不變，因此整合裝置204和第二焊柱互連247可被移位及/或旋轉，以使得第二焊柱互連247中的至少一者與整合裝置202中的第一焊柱互連227中的至少一者豎直交疊。該配置的一個益處在於封裝中的（例如，由於包封層206的固化及/或收縮引起的）晶粒移位可能不一定會導致有故障或有缺陷的封裝。例如，若整合裝置202中存在移位及/或旋轉，則金屬化層互連203可以按類似的方式被移位及/或旋轉以計及整合裝置202中的移位及/或旋轉。類似地，整合裝置204可按類似方式被移位及/或旋轉以同樣計及整合裝置202和金屬化層互連203的移位及/或旋轉。在一些實現中，整合裝置202和金屬化層互連203的移位及/或旋轉不會要求具有不同焊柱互連佈置的整合裝置204，因為該移位及/或旋轉可以貫穿封裝的各部件。例如，若複數個焊柱互連227中的一個焊柱互連在封裝的製造程序期間被移位及/或旋轉，則該複數個焊柱互連227中的其他焊柱互連在製造程序期間亦可被移位及/或旋轉，以使得該複數個焊柱互連227中的各焊柱互連維持它們彼此之間的相對位置。
圖3圖示了封裝200的平面視圖，封裝200包括整合裝置202、整合裝置204、整合裝置304和整合裝置306。圖3圖示了不同的整合裝置可如何與另一整合裝置豎直交疊。如圖3所示，整合裝置204、整合裝置304和整合裝置306各自與整合裝置202豎直交疊（例如，部分豎直交疊、完全豎直交疊）。整合裝置204、整合裝置304和整合裝置306的前側各自面向整合裝置202的前側。
整合裝置204與整合裝置202部分地豎直交疊。在一些實現中，整合裝置204的至少一個焊柱互連與整合裝置202的至少一個焊柱互連至少部分地豎直交疊。焊柱互連的這一豎直交疊可由交疊區域320表示。整合裝置304與整合裝置202部分地豎直交疊。在一些實現中，整合裝置304的至少一個焊柱互連與整合裝置202的至少一個焊柱互連至少部分地豎直交疊。焊柱互連的這一豎直交疊可由交疊區域340表示。
整合裝置306與整合裝置202豎直交疊（例如，完全豎直交疊）。在一些實現中，整合裝置306的至少一個焊柱互連與整合裝置202的至少一個焊柱互連至少豎直交疊。焊柱互連的這一豎直交疊可由交疊區域360表示。注意，這些交疊區域是示例性的。注意，圖3中示出的交疊區域並不意欲示出不同整合裝置的焊柱互連的所有可能的交疊。在一些實現中，在不同整合裝置的不同焊柱互連之間可能存在更多或更少的交疊區域。不同實現可以具有不同的交疊區域。 包括經由金屬化層耦合的各整合裝置的示例性封裝
圖4圖示了包括經由金屬化層耦合的各整合裝置的封裝400的實例。封裝400與封裝200相似，並且包括與封裝200相似的部件。封裝400包括整合裝置402、整合裝置404、金屬化層互連203、包封層206、複數個凸塊下金屬化（UBM）互連205、複數個封裝焊柱互連207、底部填料208、複數個焊料互連209、鈍化層210和鈍化層212。如下文更詳細地進一步描述的，整合裝置402和整合裝置404按如下方式作為封裝400的一部分來定位，以使得整合裝置402的前側面向金屬化部分211的前側並且整合裝置404的前側面向金屬化部分211的背側。封裝400的配置可提供與封裝200類似的益處。例如，若在封裝400的製造期間已經發生了晶粒移位，則封裝400可以是功能完好的。因而，如上文針對封裝200所描述的，該配置的一個益處在於封裝400中的晶粒移位可能不一定會導致有故障或有缺陷的封裝。例如，若整合裝置402中存在移位及/或旋轉，則金屬化層互連203可以按類似的方式被移位及/或旋轉以計及整合裝置402中的移位及/或旋轉。類似地，整合裝置404可按類似方式被移位及/或旋轉以同樣計及整合裝置402和金屬化層互連203的移位及/或旋轉。在一些實現中，整合裝置402和金屬化層互連203的移位及/或旋轉不會要求具有不同焊柱互連佈置的整合裝置404，因為該移位及/或旋轉可以貫穿封裝的各部件。
整合裝置402（例如，第一整合裝置）可包括晶粒（例如，裸半導體晶粒）。整合裝置402包括晶粒基板420、鈍化層222和金屬層225。整合裝置402可包括複數個焊柱互連227。晶粒基板420可包括矽。晶粒基板420可包括複數個主動裝置（例如，電晶體）。可使用前端製程（FEOL）製程來製造晶粒基板420。金屬層225可位於晶粒基板420之上。金屬層225可包括用於整合裝置402的焊盤。金屬層225可以是整合裝置402的頂層。金屬層225可被配置成電耦合到主動裝置（例如，電晶體）。鈍化層222可位於金屬層225和晶粒基板420之上。整合裝置402可包括前側和背側。整合裝置402的前側可包括整合裝置402中包括金屬層225及/或鈍化層222的一側。整合裝置402的背側可包括包含晶粒基板420的一側。整合裝置402的背側可包括背向金屬層225的一側。複數個焊柱互連227被耦合到金屬層225。
在一些實現中，整合裝置402可包括位於晶粒基板420之上的一或多個互連和一或多個介電層。該一或多個互連和一或多個介電層可位於晶粒基板420與鈍化層222之間。在此類實例中，金屬層225可被耦合到該一或多個互連。該一或多個互連可耦合到一或多個主動裝置（例如，電晶體）。可使用後端製程（BEOL）製程來製造一或多個互連和一或多個介電層。
封裝400可包括背側層壓（BSL）層201。背側層壓層201被耦合到整合裝置402的背側和包封層206。例如，背側層壓層201可以被耦合到晶粒基板420的背側。
包封層206位於背側層壓層201和整合裝置402之上。包封層206可至少部分地包封整合裝置402。包封層206可至少部分地包封複數個焊柱互連227。包封層206可包括模塑、樹脂、環氧樹脂及/或聚合物。包封層206可以是用於包封的裝置。
金屬化層互連203被耦合到複數個焊柱互連227（例如，第一焊柱互連）。金屬化層互連203可包括至少一個重分佈層（RDL）互連（例如，重分佈互連）。重分佈層互連可包括U形或V形。術語「U形」和「V形」應當是可互換的。術語「U形」和「V形」可以指互連及/或重分佈層互連的側橫截面剖面形狀。U形互連（例如，U形側剖面互連）和V形互連（例如，V形側剖面互連）可具有頂部和底部。U形互連（或V形互連）的底部可耦合到另一U形互連（或V形互連）的頂部。該至少一個金屬化層互連203可被形成在並位於鈍化層210之上。鈍化層212可被形成在並位於至少一個金屬化層互連203和鈍化層210之上。該至少一個金屬化層互連203、鈍化層210及/或鈍化層212可以是封裝400的金屬化部分211（例如，重分佈部分）的一部分。金屬化部分211可位於包封層206和複數個焊柱互連227之上。整合裝置402的前側可面向金屬化部分211的背側（例如，該至少一個金屬化層互連203的背側）。整合裝置402和整合裝置404被耦合到金屬化部分211，以使得整合裝置402的前側與整合裝置404的前側面向相對的方向。複數個焊柱互連227可被耦合到金屬化部分211的第一側，並且複數個第二焊柱互連247可被耦合到金屬化部分211的第二側，其中第二側與第一側相對。複數個焊柱互連227可被耦合到複數個金屬化層互連203的第一側，並且複數個焊柱互連247可被耦合到複數個金屬化層互連203的第二側，其中第二側與第一側相對。
該複數個UBM互連205被耦合到該至少一個金屬化層互連203。該複數個封裝焊柱互連207被耦合到該複數個UBM互連205。該複數個UBM互連205可被視為金屬化部分211的一部分。該複數個焊料互連209被耦合到該複數個封裝焊柱互連207。
整合裝置404（例如，第二整合裝置）可包括晶粒（例如，裸半導體晶粒）。整合裝置404包括晶粒基板240、鈍化層242和金屬層245。整合裝置404可包括複數個焊柱互連247。晶粒基板240可包括矽。晶粒基板240可包括複數個主動裝置（例如，電晶體）。可使用前端製程（FEOL）製程來製造晶粒基板240。金屬層245可位於晶粒基板240之上。金屬層245可包括用於整合裝置404的焊盤。金屬層245可以是整合裝置404的頂層。金屬層245可被配置成電耦合到主動裝置（例如，電晶體）。鈍化層242可位於金屬層245和晶粒基板240之上。整合裝置404可包括前側和背側。整合裝置404的前側可包括整合裝置404中包括金屬層245及/或鈍化層242的一側。整合裝置404的背側可包括背向金屬層245的一側。複數個焊柱互連247被耦合到金屬層245。複數個焊柱互連247可包括焊柱互連247a和焊柱互連247b。
在一些實現中，整合裝置404可包括位於晶粒基板240之上的一或多個互連和一或多個介電層。該一或多個互連和一或多個介電層可位於晶粒基板240與鈍化層242之間。在此類實例中，金屬層245可被耦合到該一或多個互連。該一或多個互連可耦合到一或多個主動裝置（例如，電晶體）。可使用後端製程（BEOL）製程來製造一或多個互連和一或多個介電層。
整合裝置404被耦合到封裝400的金屬化部分211的前側。例如，整合裝置404可經由複數個焊料互連230被耦合到金屬化層互連203的前側。整合裝置404的前側可面向金屬化部分211的前側（例如，該至少一個金屬化層互連203的前側）。複數個焊料互連230被耦合到複數個焊柱互連247和金屬化層互連203。在一些實現中，複數個焊柱互連247可接觸金屬化層互連203。底部填料208位於整合裝置404與金屬化部分211之間。例如，底部填料208可位於（i）整合裝置404與（ii）金屬化層互連203、鈍化層210及/或鈍化層212之間。底部填料208可以橫向圍繞該複數個焊柱互連247。在一些實現中，底部填料208可包括與包封層206相同的材料或包括與之不同的材料。
如圖4所示，整合裝置404不與整合裝置402豎直交疊。此外，整合裝置404的複數個焊柱互連247（例如，第二焊柱互連）中沒有一者與整合裝置402的複數個焊柱互連227（例如，第一焊柱互連）豎直交疊。
（複數個焊柱互連227中的）第一焊柱互連可被耦合到特定金屬化層互連203的背側，並且（例如，複數個焊柱互連247中的）第二焊柱互連可被耦合到該特定金屬化層互連203的前側。
整合裝置402可被配置成經由至少一個金屬化層互連203電耦合到整合裝置404。例如，整合裝置402可被配置成經由金屬層225、焊柱互連227、金屬化層互連203、焊料互連230、焊柱互連247和金屬層245電耦合到整合裝置404。
封裝400可被配置成允許一或多個電流行進經由焊料互連209、封裝焊柱互連207、UBM互連205、金屬化層互連203、焊柱互連227和金屬層225而去往/來自整合裝置402。
封裝400可被配置成允許一或多個電流行進經由焊料互連209、封裝焊柱互連207、UBM互連205、金屬化層互連203、焊料互連230、焊柱互連247和金屬層245而去往/來自整合裝置404。
圖5圖示了封裝400的平面視圖，封裝400包括整合裝置402、整合裝置404、整合裝置304、整合裝置306、整合裝置504和整合裝置506。圖5圖示了不同的整合裝置可如何與另一整合裝置豎直交疊或不豎直交疊。如圖5中所示，整合裝置304和整合裝置306各自與整合裝置402豎直交疊。然而，整合裝置404、整合裝置504和整合裝置506不與整合裝置402豎直交疊。整合裝置404、整合裝置304、整合裝置306、整合裝置504和整合裝置506的前側各自面向整合裝置402的前側。圖5亦圖示了不同整合裝置之間的焊柱互連的不同交疊區域（例如，340、360）。注意，圖5中示出的交疊區域並不意欲示出不同整合裝置的焊柱互連的所有可能的交疊。在一些實現中，在不同整合裝置的不同焊柱互連之間可能存在更多或更少的交疊區域。注意，這些交疊區域是示例性的。不同實現可以具有不同的交疊區域。
整合裝置404不與整合裝置402豎直交疊。整合裝置504不與整合裝置402豎直交疊。整合裝置506不與整合裝置402豎直交疊。整合裝置304與整合裝置402部分地豎直交疊。在一些實現中，整合裝置304的至少一個焊柱互連與整合裝置402的至少一個焊柱互連至少部分地豎直交疊。整合裝置306與整合裝置402豎直交疊。在一些實現中，整合裝置306的至少一個焊柱互連與整合裝置402的至少一個焊柱互連至少豎直交疊。
整合裝置（例如，202、204、304、306、402、404、504、506）可包括晶粒（例如，裸晶粒）。本案中所描述的任何整合裝置可具有類似於針對整合裝置202、204、402及/或404所描述的結構。整合裝置可以包括射頻（RF）裝置、類比裝置、被動裝置、濾波器、電容器、電感器、天線、發射器、接收器、表面聲波（SAW）濾波器、體聲波（BAW）濾波器、發光二極體（LED）整合裝置、基於矽（Si）的整合裝置、基於碳化矽（SiC）的整合裝置、基於GaAs的整合裝置、基於GaN的整合裝置、記憶體、功率管理處理器、及/或其組合。
圖6圖示了耦合到板602的封裝200和封裝400。封裝200經由複數個焊料互連209耦合到板602。類似地，封裝400經由複數個焊料互連209耦合到板602。板602可包括印刷電路板（PCB）。板602可包括中介層。
已經描述了各種封裝，將在下文描述用於製造封裝的工序和程序。 用於製造包括經由金屬化層耦合的各整合裝置的封裝的示例性工序
在一些實現中，製造封裝包括若干製程。圖7A-7E圖示了用於提供或製造封裝的示例性工序。在一些實現中，圖7A-7E的工序可被用來提供或製造圖2-3的封裝200及/或本案中所描述的其他封裝。
應當注意，圖7A–7E的工序可以組合一或多個階段以簡化及/或闡明用於提供或製造封裝的工序。在一些實現中，各製程的次序可被改變或修改。在一些實現中，這些製程中的一者或多者可被替代或替換，而不會背離本案的精神。
如圖7A中所示，階段1圖示了在提供整合裝置202（例如，第一整合裝置）之後的狀態。整合裝置202可包括晶粒基板220、金屬層225和鈍化層222。整合裝置202可包括晶粒（例如，裸晶粒、第一晶粒）。在一些實現中，可使用前端製程（FEOL）製程來製造整合裝置202或整合裝置202的一部分。
階段2圖示了在整合裝置202之上形成複數個焊柱互連227之後的狀態。複數個焊柱互連227（例如，第一複數個焊柱互連）可被視為整合裝置202的一部分。複數個焊柱互連227可形成在金屬層225之上。可使用鍍敷製程來形成複數個焊柱互連227。
階段3圖示了在將整合裝置202耦合到載體700之後的狀態。不同實現可將不同材料用於載體700。
階段4圖示了在載體700和整合裝置202之上形成包封層206之後的狀態。包封層206可包括模塑、樹脂、環氧樹脂及/或聚合物。包封層206可以是用於包封的裝置。形成及/或佈置包封層206的程序可包括使用壓縮和轉移模塑製程、片狀模塑製程、或液態模塑製程。
階段5圖示了將載體700與整合裝置202和包封層206解耦之後的狀態。載體700可從整合裝置202和包封層206被移除、磨掉及/或剝離。
如圖7B中所示，階段6圖示了在整合裝置202的背側和包封層206的表面（例如，底表面）之上形成背側層壓層201之後的狀態。沉積及/或層壓製程可被用來形成背側層壓層201。背側層壓層201可以是可任選的。
階段7圖示了在移除了包封層206的各部分及/或複數個焊柱互連227的各部分之後的狀態。研磨製程及/或拋光製程可被用來移除包封層206的各部分及/或複數個焊柱互連227的各部分。在研磨製程及/或拋光製程之後，包封層206的表面（例如，頂表面）可與複數個焊柱互連227的表面（例如，頂表面）共面。
階段8圖示了在包封層206之上形成鈍化層210之後的狀態。可使用沉積製程來形成鈍化層210。鈍化層210可在複數個焊柱互連227之上包括（諸）開口。
如圖7C中所示，階段9圖示了在複數個焊柱互連227和鈍化層210之上形成金屬化層互連203之後的狀態。
金屬化層互連203可包括複數個重分佈層互連。金屬化層互連203可包括包含U形互連或V形互連的重分佈層互連。可使用沉積製程（例如，鍍敷製程）來形成金屬化層互連203。形成金屬化層互連203可包括形成晶種層，執行光刻製程、鍍敷製程、剝離製程及/或蝕刻製程。
階段10圖示了在金屬化層互連203和鈍化層210之上形成鈍化層212之後的狀態。可使用沉積製程來形成鈍化層212。鈍化層212可在金屬化層互連203之上包括（諸）開口。注意，階段9-10可以被反覆運算地重複以形成額外的金屬化層互連和鈍化層。
階段11圖示了在金屬化層互連203和鈍化層212之上形成複數個UBM互連205之後的狀態。複數個UBM互連205可包括U形或V形互連（例如，具有U形或V形剖面橫截面的互連）。可使用沉積製程（例如，鍍敷製程）來形成複數個UBM互連205。複數個UBM互連205可被耦合（例如，電耦合）到金屬化層互連203。形成複數個UBM互連205可包括形成晶種層，執行光刻製程、鍍敷製程、剝離製程及/或蝕刻製程。
如圖7D中所示，階段12圖示了在複數個UBM互連205之上形成複數個封裝焊柱互連207之後的狀態。複數個封裝焊柱互連207可被視為封裝的一部分。可使用鍍敷製程來形成複數個封裝焊柱互連207。
階段13圖示了在將複數個焊料互連耦合到複數個封裝焊柱互連207之後的狀態。回流焊料製程可被用來將複數個焊料互連209耦合到複數個封裝焊柱互連207。
如圖7E中所示，階段14圖示了在將整合裝置204耦合到金屬化部分211之後的狀態。整合裝置204（例如，第二整合裝置）可包括晶粒（例如，裸半導體晶粒）。整合裝置204包括晶粒基板240、鈍化層242、金屬層245和複數個焊柱互連247，如至少在圖2中所描述的。整合裝置204經由複數個焊料互連230被耦合到金屬化層互連203。在一些實現中，複數個焊柱互連247可接觸金屬化層互連203。整合裝置204可按照如在圖7A的階段1-2中針對整合裝置202所描述的類似方式來提供及/或製造。
如在階段14處所示，整合裝置204與整合裝置202至少部分地豎直交疊。整合裝置202的前側可面向整合裝置204的前側。整合裝置204的焊柱互連247a（例如，第二焊柱互連）與整合裝置202的焊柱互連227a（例如，第一焊柱互連）可豎直交疊。類似地，整合裝置204的焊柱互連247b與整合裝置202的焊柱互連227b可豎直交疊。
複數個焊柱互連227可被安排成焊柱互連的行及/或焊柱互連的列。複數個焊柱互連247可被安排成焊柱互連的行及/或焊柱互連的列。注意，焊柱互連的行可與焊柱互連的列可互換地使用。在一些實現中，一行第二焊柱互連（例如，247）中的至少兩個第二焊柱互連與一行第一焊柱互連（例如，227）中的至少兩個第一焊柱互連豎直交疊。
（複數個焊柱互連227中的）第一焊柱互連可被耦合到特定金屬化層互連203的背側，並且（例如，複數個焊柱互連247中的）第二焊柱互連可被耦合到該特定金屬化層互連203的前側。
階段15圖示了在提供底部填料208之後的狀態。底部填料208位於整合裝置204與金屬化部分211之間。例如，底部填料208可位於（i）整合裝置204與（ii）金屬化層互連203、鈍化層210及/或鈍化層212之間。底部填料208可以橫向圍繞該複數個焊柱互連247。階段15可圖示如在圖2中所描述的封裝200。 用於製造包括經由金屬化層耦合的各整合裝置的封裝的示例性工序
在一些實現中，製造封裝包括若干製程。圖8A-8E圖示了用於提供或製造封裝的示例性工序。在一些實現中，圖8A-8E的工序可被用來提供或製造圖4-5的封裝400及/或本案中所描述的其他封裝。
應注意，圖8A-8E的工序可組合一或多個階段以便簡化及/或闡明用於提供或製造封裝的工序。在一些實現中，各製程的次序可被改變或修改。在一些實現中，這些製程中的一者或多者可被替代或替換，而不會背離本案的精神。
如圖8A中所示，階段1圖示了在提供整合裝置402（例如，第一整合裝置）之後的狀態。整合裝置402可包括晶粒基板220、金屬層225和鈍化層222。整合裝置402可包括晶粒（例如，裸晶粒、第一晶粒）。在一些實現中，可使用前端製程（FEOL）製程來製造整合裝置402或整合裝置402的一部分。
階段2圖示了在整合裝置402之上形成複數個焊柱互連227之後的狀態。複數個焊柱互連227（例如，第一複數個焊柱互連）可被視為整合裝置402的一部分。複數個焊柱互連227可形成在金屬層225之上。可使用鍍敷製程來形成複數個焊柱互連227。
階段3圖示了在將整合裝置402耦合到載體800之後的狀態。不同實現可將不同材料用於載體800。
階段4圖示了在載體800和整合裝置402之上形成包封層206之後的狀態。包封層206可包括模塑、樹脂、環氧樹脂及/或聚合物。包封層206可以是用於包封的裝置。形成及/或佈置包封層206的程序可包括使用壓縮和轉移模塑製程、片狀模塑製程、或液態模塑製程。
階段5圖示了在將載體800與整合裝置402和包封層206解耦之後的狀態。載體800可從整合裝置402和包封層206被移除、磨掉及/或剝離。
如圖8B中所示，階段6圖示了在整合裝置402的背側和包封層206的表面（例如，底表面）之上形成背側層壓層201之後的狀態。沉積及/或層壓製程可被用來形成背側層壓層201。背側層壓層201可以是可任選的。
階段7圖示了在移除了包封層206的各部分及/或複數個焊柱互連227的各部分之後的狀態。研磨製程及/或拋光製程可被用來移除包封層206的各部分及/或複數個焊柱互連227的各部分。在研磨製程及/或拋光製程之後，包封層206的表面（例如，頂表面）可與複數個焊柱互連227的表面（例如，頂表面）共面。
階段8圖示了在包封層206之上形成鈍化層210之後的狀態。可使用沉積製程來形成鈍化層210。鈍化層210可在複數個焊柱互連227之上包括（諸）開口。
如圖8C中所示，階段9圖示了在複數個焊柱互連227和鈍化層210之上形成金屬化層互連203之後的狀態。
金屬化層互連203可包括複數個重分佈層互連。金屬化層互連203可包括重分佈層互連，其包括U形互連或V形互連（例如，包括U形或V形剖面橫截面的互連）。可使用沉積製程（例如，鍍敷製程）來形成金屬化層互連203。形成金屬化層互連203可包括形成晶種層，執行光刻製程、鍍敷製程、剝離製程及/或蝕刻製程。
階段10圖示了在金屬化層互連203和鈍化層210之上形成鈍化層212之後的狀態。可使用沉積製程來形成鈍化層212。鈍化層212可在金屬化層互連203之上包括（諸）開口。注意，階段9-10可以被反覆運算地重複以形成額外的金屬化層互連和鈍化層。
階段11圖示了在金屬化層互連203和鈍化層212之上形成複數個UBM互連205之後的狀態。複數個UBM互連205可包括U形或V形互連（例如，包括U形或V形剖面橫截面的互連）。可使用沉積製程（例如，鍍敷製程）來形成複數個UBM互連205。複數個UBM互連205可被耦合（例如，電耦合）到金屬化層互連203。形成複數個UBM互連205可包括形成晶種層，執行光刻製程、鍍敷製程、剝離製程及/或蝕刻製程。
如圖8D中所示，階段12圖示了在複數個UBM互連205之上形成複數個封裝焊柱互連207之後的狀態。複數個封裝焊柱互連207可被視為封裝的一部分。可使用鍍敷製程來形成複數個封裝焊柱互連207。
階段13圖示了在將複數個焊料互連209耦合到複數個封裝焊柱互連207之後的狀態。回流焊料製程可被用來將複數個焊料互連209耦合到複數個封裝焊柱互連207。
如圖8E中所示，階段14圖示了在將整合裝置404耦合到金屬化部分211之後的狀態。整合裝置404（例如，第二整合裝置）可包括晶粒（例如，裸半導體晶粒）。整合裝置404包括晶粒基板240、鈍化層242、金屬層245和複數個焊柱互連247，如至少在圖4中所描述的。整合裝置404經由複數個焊料互連230被耦合到金屬化層互連203。在一些實現中，複數個焊柱互連247可接觸金屬化層互連203。整合裝置404可按照如在圖8A的階段1-2中針對整合裝置402所描述的類似方式來提供及/或製造。
如在階段14處所示，整合裝置404不與整合裝置402豎直交疊。此外，整合裝置404的複數個焊柱互連247（例如，第二焊柱互連）中沒有一者與整合裝置402的複數個焊柱互連227（例如，第一焊柱互連）豎直交疊。（複數個焊柱互連227中的）第一焊柱互連可被耦合到特定金屬化層互連203的背側，並且（例如，複數個焊柱互連247中的）第二焊柱互連可被耦合到該特定金屬化層互連203的前側。
階段15圖示了在提供底部填料208之後的狀態。底部填料208位於整合裝置404與金屬化部分211之間。例如，底部填料208可位於（i）整合裝置404與（ii）金屬化層互連203、鈍化層210及/或鈍化層212之間。底部填料208可以橫向圍繞該複數個焊柱互連247。階段15可圖示如在圖4中所描述的封裝400。 用於製造包括經由金屬化層耦合的各整合裝置的封裝的方法的示例性流程圖
在一些實現中，提供耦合到整合被動裝置的整合裝置包括若干製程。圖9A–9B圖示了用於提供或製造封裝的方法900的示例性流程圖。在一些實現中，圖9A–9B的方法900可被用來提供或製造圖2-5的封裝及/或本案中描述的其他封裝。
應當注意，圖9A-9B的方法可以組合一或多個製程以便簡化及/或闡明用於提供或製造封裝的方法。在一些實現中，各製程的次序可被改變或修改。
該方法（在905）提供第一整合裝置（例如，202、402）。第一整合裝置可包括晶粒基板220、金屬層225和鈍化層222。第一整合裝置可包括晶粒（例如，裸晶粒、第一晶粒）。在一些實現中，可使用前端製程（FEOL）製程來製造第一整合裝置或第一整合裝置的一部分。圖7A的階段1和圖8A的階段1圖示了整合裝置的實例。
該方法（在910）在第一整合裝置（例如，202、402）之上形成複數個焊柱互連（例如，227）。形成焊柱互連可包括將焊柱互連耦合到第一整合裝置。複數個焊柱互連227（例如，第一複數個焊柱互連）可被視為第一整合裝置的一部分。複數個焊柱互連227可形成在金屬層225之上。可使用鍍敷製程來形成複數個焊柱互連227。圖7A的階段2和圖8A的階段2圖示了將焊柱互連耦合到整合裝置的實例。
該方法（在915）將第一整合裝置（例如，202、402）耦合到載體（例如，700、800）。不同實現可將不同材料用於載體。第一整合裝置的背側可被耦合到載體。圖7A的階段3和圖8A的階段3圖示了將整合裝置耦合到載體的實例。
該方法（在920）在載體（例如，700、800）和第一整合裝置（例如，202、402）之上形成包封層（例如，206）。包封層206可包括模塑、樹脂、環氧樹脂及/或聚合物。包封層206可以是用於包封的裝置。形成及/或佈置包封層206的程序可包括使用壓縮和轉移模塑製程、片狀模塑製程、或液態模塑製程。圖7A的階段4和圖8A的階段4圖示了形成包封層的實例。
該方法（在925）將載體（例如，700、800）與第一整合裝置（例如，202、402）和包封層（例如，206）解耦。載體可從第一整合裝置和包封層被移除、磨掉及/或剝離。圖7A的階段5和圖8A的階段5圖示瞭解耦載體的實例。
該方法（在930）在第一整合裝置的背側之上提供背側層壓層（例如，201）。背側層壓層201可被形成在第一整合裝置（例如，202、402）的背側和包封層206的表面（例如，底表面）之上。沉積及/或層壓製程可被用來形成背側層壓層201。背側層壓層201可以是可任選的。圖7B的階段6和圖8B的階段6圖示了提供背側層壓層的實例。
該方法（在935）移除包封層206的各部分及/或複數個焊柱互連227的各部分。研磨製程及/或拋光製程可被用來移除包封層206的各部分及/或複數個焊柱互連227的各部分。在研磨製程及/或拋光製程之後，包封層206的表面（例如，頂表面）可與複數個焊柱互連227的表面（例如，頂表面）共面。圖7B的階段7和圖8B的階段7圖示了移除包封層的各部分和焊柱互連的各部分的實例。
該方法（在940）在第一整合裝置（例如，202、402）和包封層206之上形成金屬化部分211。金屬化部分211可包括重分佈部分。金屬化部分可包括至少一個鈍化層（例如，210、212）和金屬化層互連（例如，203）。形成金屬化部分可包括在包封層206之上形成鈍化層210。可使用沉積製程來形成鈍化層210。鈍化層210可在複數個焊柱互連227之上包括（諸）開口。形成金屬化部分可包括在複數個焊柱互連227和鈍化層210之上形成金屬化層互連203。金屬化層互連203可包括複數個重分佈層互連。金屬化層互連203可包括重分佈層互連，其包括U形互連或V形互連（例如，包括U形或V形剖面橫截面的互連）。可使用沉積製程（例如，鍍敷製程）來形成金屬化層互連203。形成金屬化層互連203可包括形成晶種層，執行光刻製程、鍍敷製程、剝離製程及/或蝕刻製程。形成金屬化部分可包括在金屬化層互連203和鈍化層210之上形成鈍化層212。可使用沉積製程來形成鈍化層212。鈍化層212可在金屬化層互連203之上包括（諸）開口。注意，金屬化部分可包括若干層的金屬化層互連和若干鈍化層。圖7B-7C的階段8-10和圖8B-8C的階段8-10圖示了形成金屬化部分的實例。
該方法（在945）在金屬化層互連203和鈍化層212之上形成複數個UBM互連205。複數個UBM互連205可包括U形或V形互連（例如，包括U形或V形剖面橫截面的互連）。可使用沉積製程（例如，鍍敷製程）來形成複數個UBM互連205。複數個UBM互連205可被耦合（例如，電耦合）到金屬化層互連203。形成複數個UBM互連205可包括形成晶種層，執行光刻製程、鍍敷製程、剝離製程及/或蝕刻製程。圖7C的階段11和圖8C的階段11圖示了形成UBM互連的實例。
該方法（在950）在複數個UBM互連205之上形成複數個封裝焊柱互連207。該複數個封裝焊柱互連207可被耦合到該複數個UBM互連205。複數個封裝焊柱互連207可被視為封裝的一部分。可使用鍍敷製程來形成複數個封裝焊柱互連207。圖7D的階段12和圖8D的階段12圖示了形成封裝焊柱互連的實例。
該方法（在955）將複數個焊料互連209耦合到複數個封裝焊柱互連207。回流焊料製程可被用來將複數個焊料互連209耦合到複數個封裝焊柱互連207。圖7D的階段13和圖8D的階段13圖示了耦合焊料互連的實例。
該方法（在960）將第二整合裝置（例如，204、404）耦合到金屬化部分211。第二整合裝置（例如，204、404）可包括晶粒（例如，裸半導體晶粒）。第二整合裝置（例如，204、404）包括晶粒基板240、鈍化層242、金屬層245和複數個焊柱互連247，如至少在圖2和4中所描述的。第二整合裝置（例如，204、404）經由複數個焊料互連230被耦合到金屬化層互連203。在一些實現中，複數個焊柱互連247可接觸金屬化層互連203。第二整合裝置（例如，204、404）可按照如在圖7A和圖8A的階段1-2中針對第一整合裝置（例如，202、402）所描述的類似方式來提供及/或製造。其他整合裝置（例如，304、306、504、506）可被耦合到金屬化部分211。
回流焊料製程可被用來經由複數個焊料互連230將第二整合裝置耦合到金屬化部分211（例如，金屬化層互連203）。
在一些實現中，第二整合裝置（和其他整合裝置）可被耦合成使得第二整合裝置（例如，204、404）與第一整合裝置（例如，202、402）至少部分地豎直交疊。第一整合裝置的前側可面向第二整合裝置的前側。在一些實現中，第二整合裝置（和其他整合裝置）可被耦合成使得第二整合裝置（例如，204、404）不與第一整合裝置（例如，202、402）豎直交疊。第一整合裝置的前側可面向第二整合裝置的前側。各個整合裝置可如何彼此豎直交疊或不彼此交疊的示例至少在圖2-5中圖示和描述。圖7E的階段14和圖8E的階段14圖示了耦合整合裝置的實例。
該方法（在965）形成底部填料208。底部填料208可被形成在並位於第二整合裝置（例如，204、404）與金屬化部分211之間。例如，底部填料208可位於（i）第二整合裝置（例如，204、404）與（ii）金屬化層互連203、鈍化層210及/或鈍化層212之間。底部填料208可以橫向圍繞該複數個焊柱互連247。圖7E的階段15和圖8E的階段15圖示了形成底部填料的實例。 示例性電子裝置
圖10圖示了可整合有前述裝置、整合裝置、積體電路（IC）封裝、積體電路（IC）裝置、半導體裝置、積體電路、晶粒、中介體、封裝、層疊封裝（PoP）、系統級封裝（SiP）、或片上系統（SoC）中的任一者的各種電子裝置。例如，行動電話裝置1002、膝上型電腦裝置1004、固定位置終端裝置1006、可穿戴裝置1008、或機動交通工具1010可包括如本文所描述的裝置1000。裝置1000可以是例如本文所描述的裝置及/或積體電路（IC）封裝中的任一者。圖10中所圖示的裝置1002、1004、1006和1008、以及交通工具1010僅僅是示例性的。其他電子裝置亦能以裝置1000為特徵，此類電子裝置包括但不限於包括以下各項的裝置（例如，電子裝置）組：行動裝置、掌上型個人通訊系統（PCS）單元、可攜式資料單元（諸如個人數位助理）、啟用全球定位系統（GPS）的裝置、導航裝置、機上盒、音樂播放機、視訊播放機、娛樂單元、固定位置資料單元（諸如儀錶讀取裝備）、通訊裝置、智慧型電話、平板電腦、電腦、可穿戴裝置（例如，手錶、眼鏡）、物聯網路（IoT）裝置、伺服器、路由器、機動交通工具（例如，自主交通工具）中實現的電子裝置、或者儲存或檢索資料或電腦指令的任何其他裝置，或者其任何組合。
圖2-6、7A–7E、8A-8E、9A-9B和10中所圖示的部件、程序、特徵、及/或功能中的一者或多者可被重新安排及/或組合成單個部件、程序、特徵或功能，或者可在若干部件、程序、或功能中實施。亦可添加額外元件、部件、程序、及/或功能而不會脫離本案。亦應當注意，圖2-6、7A-7E、8A-8E、9A-9B和10及其在本案中的對應描述不限於晶粒及/或IC。在一些實現中，圖2-6、7A-7E、8A-8E、9A-9B和10及其對應描述可被用來製造、創造、提供、及/或生產裝置及/或整合裝置。在一些實現中，裝置可以包括晶粒（例如，邏輯晶粒）、整合裝置、整合被動裝置（IPD）（例如，被動晶粒）、晶粒封裝、積體電路（IC）裝置、裝置封裝、積體電路（IC）封裝、晶片、半導體裝置、層疊封裝（PoP）裝置及/或中介體。
注意，本案中的附圖可以表示各種零件、部件、物件、裝置、封裝、整合裝置、積體電路、及/或電晶體的實際表示及/或概念表示。在一些實例中，附圖可以不是按比例的。在一些實例中，為了清楚起見，並未圖示所有部件及/或部件。在一些實例中，附圖中的各個部件及/或部件的定位、位置、大小、及/或形狀可以是示例性的。在一些實現中，附圖中的各個部件及/或部件可以是可任選的。
措辭「示例性」在本文中用於表示「用作實例、實例、或圖示」。本文中描述為「示例性」的任何實現或態樣不必被解釋為優於或勝過本案的其他態樣。同樣，術語「態樣」不要求本案的所有態樣皆包括所論述的特徵、優點或操作模式。術語「耦合」在本文中用於指兩個物件之間的直接或間接耦合（例如，機械耦合）。例如，若物件A實體地接觸物件B，且物件B接觸物件C，則物件A和C仍可被認為是彼此耦合的——即便它們並非彼此直接實體接觸。術語「電耦合」可表示兩個物件直接或間接耦合在一起，以使得電流（例如，信號、功率、接地）可以在兩個物件之間傳遞。電耦合的兩個物件在這兩個物件之間可以有或者可以沒有電流傳遞。術語「第一」、「第二」、「第三」和「第四」（及/或高於第四的任何事物）的使用是任意的。所描述的任何部件可以是第一部件、第二部件、第三部件或第四部件。例如，被稱為第二部件的部件可以是第一部件、第二部件、第三部件或第四部件。術語「包封」意指物件可以部分地包封或完全包封另一物件。術語「頂部」和「底部」是任意的。位於頂部的部件可以處在位於底部的部件之上。頂部部件可被視為底部部件，反之亦然。如本案所描述的，位於第二部件「之上」的第一部件可意味著第一部件位於第二部件上方或下方，這取決於底部或頂部被如何任意定義。在另一實例中，第一部件可位於第二部件的第一表面之上（例如，上方），而第三部件可位於第二部件的第二表面之上（例如，下方），其中第二表面與第一表面相對。進一步注意，如在本案中在一個部件位於另一部件之上的上下文中所使用的術語「之上」可被用來表示部件在另一部件上及/或在另一部件中（例如，在部件的表面上或被嵌入在部件中）。由此，例如，第一部件在第二部件之上可表示：（1）第一部件在第二部件之上，但是不直接接觸第二部件；（2）第一部件在第二部件上（例如，在第二部件的表面上）；及/或（3）第一部件在第二部件中（例如，嵌入在第二部件中）。位於第二部件「中」的第一部件可以部分地位於第二部件中或者完全位於第二部件中。如本案中所使用的術語「約‘值X’」或「大致為值X」意味著在‘值X’的百分之十以內。例如，約1或大致為1的值將意味著在0.9-1.1範圍中的值。
在一些實現中，互連是裝置或封裝中允許或促成兩個點、元件及/或部件之間的電連接的元件或部件。在一些實現中，互連可包括跡線、通孔、焊盤、柱、金屬化層、重分佈層、及/或凸塊下金屬化（UBM）層/互連。在一些實現中，互連可包括可被配置成為信號（例如，資料信號）、接地及/或功率提供電路徑的導電材料。互連可包括不止一個元件或部件。互連可以由一或多個互連來定義。互連可包括一或多個金屬層。互連可以是電路的一部分。不同實現可使用不同製程及/或工序來形成互連。在一些實現中，可使用化學氣相沉積（CVD）製程、實體氣相沉積（PVD）製程、濺鍍製程、噴塗、及/或鍍敷製程來形成互連。
亦應注意，本文中所包含的各種公開可以作為被圖示為流程圖、流程圖、結構圖或方塊圖的程序來描述。儘管流程圖可以將操作描述為順序程序，但很多操作可以並行地或併發地執行。另外，可以重新排列操作的次序。程序在其操作完成時終止。
以下提供了本案的各態樣的概覽：
態樣1：一種封裝，包括：第一整合裝置，其包括複數個第一焊柱互連；包封層，其至少部分地包封該第一整合裝置；金屬化部分，其位於該第一整合裝置和該包封層之上，其中該金屬化部分包括至少一個鈍化層和複數個金屬化層互連，其中該複數個第一焊柱互連被耦合到該複數個金屬化層互連；及第二整合裝置，其包括複數個第二焊柱互連，其中該第二整合裝置經由該複數個第二焊柱互連和複數個焊料互連被耦合到該複數個金屬化層互連。
態樣2：如態樣1的封裝，其中該複數個第二焊柱互連中的第二焊柱互連與該複數個第一焊柱互連中的第一焊柱互連豎直交疊。
態樣3：如態樣1到2的封裝，其中該複數個第二焊柱互連中的一行第二焊柱互連中的至少兩個第二焊柱互連與該複數個第一焊柱互連中的一行第一焊柱互連中的至少兩個第一焊柱互連豎直交疊。
態樣4：如態樣1到3的封裝，其中該複數個第一焊柱互連中的第一焊柱互連被耦合到該複數個金屬化層互連中的第一金屬化層互連的背側，並且其中該複數個第二焊柱互連中的第二焊柱互連被耦合到該第一金屬化層互連的前側。
態樣5：如態樣1到4的封裝，其中該第二整合裝置與該第一整合裝置至少部分地豎直交疊。
態樣6：如態樣1到5的封裝，其中該複數個第一焊柱互連被直接耦合到該複數個金屬化層互連的至少一部分。
態樣7：如態樣1到6的封裝，其中該第一整合裝置被配置成經由該複數個金屬化層互連被耦合到該第二整合裝置。該第一整合裝置可被配置成經由該複數個金屬化層互連被電耦合到該第二整合裝置。
態樣8：如態樣1到7的封裝，進一步包括：耦合到該複數個金屬化層互連的至少一部分的複數個凸塊下金屬化（UBM）互連；及耦合到該複數個UBM互連的複數個封裝焊柱互連。
態樣9：如態樣1到8的封裝，其中該複數個金屬化層互連包括複數個重分佈層（RDL）互連。
態樣10：如態樣1到9的封裝，進一步包括：位於該第二整合裝置與該複數個金屬化層互連之間的底部填料。
態樣11：如態樣1到10的封裝，其中該第一整合裝置的前側面向該複數個金屬化層互連，並且其中該第二整合裝置的前側面向該複數個金屬化層互連。
態樣12：如態樣1到11的封裝，其中至少一個金屬化層互連包括包含U形及/或V形的側剖面。
態樣13：如態樣1到12的封裝，進一步包括位於該第一整合裝置的背側之上的背側層壓層。
態樣14：如態樣1到13的封裝，其中該複數個金屬化層互連包括一個金屬層。
態樣15：如態樣1到14的封裝，其中該第一整合裝置包括第一裸半導體晶粒，並且其中該第二整合裝置包括第二裸半導體晶粒。
態樣16：一種裝備，包括：第一整合裝置，其包括複數個第一焊柱互連；用於包封的裝置，其至少部分地包封該第一整合裝置；金屬化部分，其位於該第一整合裝置和用於包封的裝置之上，其中該金屬化部分包括至少一個鈍化層和用於金屬化互連的裝置，其中該複數個第一焊柱互連被耦合到該用於金屬化互連的裝置；及第二整合裝置，其包括複數個第二焊柱互連，其中該第二整合裝置經由該複數個第二焊柱互連和複數個焊料互連被耦合到金屬化互連。
態樣17：如態樣16的裝備，其中該複數個第二焊柱互連中的第二焊柱互連與該複數個第一焊柱互連中的第一焊柱互連豎直交疊。
態樣18：如態樣16到17的裝備，其中該複數個第二焊柱互連中的一行第二焊柱互連中的至少兩個第二焊柱互連與該複數個第一焊柱互連中的一行第一焊柱互連中的至少兩個第一焊柱互連豎直交疊。
態樣19：如態樣16到18的裝備，其中該複數個第一焊柱互連中的第一焊柱互連被耦合到用於金屬化互連的裝置的背側，並且其中該複數個第二焊柱互連中的第二焊柱互連被耦合到該用於金屬化互連的裝置的前側。
態樣20：如態樣16到19的裝備，其中該第二整合裝置與該第一整合裝置至少部分地豎直交疊。
態樣21：如態樣16到20的裝備，其中該複數個第一焊柱互連被直接耦合到該用於金屬化互連的裝置。
態樣22：如態樣16到21的裝備，其中該第一整合裝置被配置成經由該用於金屬化互連的裝置被耦合到該第二整合裝置。該第一整合裝置可被配置成經由該用於金屬化互連的裝置被電耦合到該第二整合裝置。
態樣23：如態樣16到22的裝備，進一步包括：耦合到該用於金屬化互連的裝置的複數個凸塊下金屬化（UBM）互連；及耦合到該複數個UBM互連的複數個封裝焊柱互連。
態樣24：如態樣16到23的裝備，進一步包括：位於該第二整合裝置與該用於金屬化互連的裝置之間的底部填料。
態樣25：如態樣16到24的裝備，其中該第一整合裝置的前側面向該用於金屬化互連的裝置，並且其中該第二整合裝置的前側面向該用於金屬化互連的裝置。
態樣26：如態樣16到25的裝備，其中該用於金屬化互連的裝置包括至少一個互連，該至少一個互連包括包含U形及/或V形的側剖面。
態樣27：如態樣16到26的裝備，其中該裝備被納入到從包括以下各項的組中選擇的裝置中：音樂播放機、視訊播放機、娛樂單元、導航裝置、通訊裝置、行動裝置、行動電話、智慧型電話、個人數位助理、固定位置終端、平板電腦、電腦、可穿戴裝置、膝上型電腦、伺服器、以及機動交通工具中的裝置。
態樣28：一種用於製造封裝的方法。該方法提供第一整合裝置，該第一整合裝置包括複數個第一焊柱互連。該方法在該第一整合裝置之上形成包封層。該方法在該第一整合裝置和該包封層之上形成金屬化部分。形成該金屬化部分包括形成至少一個鈍化層以及形成複數個金屬化層互連。該複數個金屬化層互連被形成為使得該複數個金屬化層互連被耦合到該複數個第一焊柱互連。該方法經由複數個第二焊柱互連和複數個焊料互連將第二整合裝置耦合到該複數個金屬化層互連。
態樣29：如態樣28的方法，其中至少一個第二焊柱互連與第一焊柱互連豎直交疊。
態樣30：如態樣28到29的方法，其中該複數個第二焊柱互連中的一行第二焊柱互連中的至少兩個第二焊柱互連與該複數個第一焊柱互連中的一行第一焊柱互連中的至少兩個第一焊柱互連豎直交疊。
態樣31：如態樣28到30的方法，其中該複數個第一焊柱互連中的第一焊柱互連被耦合到第一金屬化層互連的背側，並且其中該複數個第二焊柱互連中的第二焊柱互連被耦合到該第一金屬化層互連的前側。
態樣32：如態樣28到31的方法，其中該第二整合裝置與該第一整合裝置至少部分地豎直交疊。
態樣33：如態樣28到32的方法，其中該複數個第一焊柱互連被直接耦合到該複數個金屬化層互連的至少一部分。
態樣34：如態樣28到33的方法，其中該複數個第一焊柱互連被耦合到該金屬化部分的第一側，並且其中該複數個第二焊柱互連被耦合到該金屬化部分的第二側，其中該第二側與該第一側相對。
態樣35：如態樣28到33的方法，其中該複數個第一焊柱互連被耦合到該複數個金屬化層互連的第一側，並且其中該複數個第二焊柱互連被耦合到該複數個金屬化層互連的第二側，其中該第二側與該第一側相對。
態樣36：如態樣1到15的封裝，其中該複數個第一焊柱互連被耦合到該金屬化部分的第一側，並且其中該複數個第二焊柱互連被耦合到該金屬化部分的第二側，其中該第二側與該第一側相對。
態樣37：如態樣1到15的封裝，其中該複數個第一焊柱互連被耦合到該複數個金屬化層互連的第一側，並且其中該複數個第二焊柱互連被耦合到該複數個金屬化層互連的第二側，其中該第二側與該第一側相對。
態樣38：如態樣1到15以及36到37的封裝，其中該第一整合裝置和該第二整合裝置被耦合到該金屬化部分，以使得該第一整合裝置的前側與該第二整合裝置的前側面向相對的方向。
態樣39：如態樣16到27的裝備，其中該複數個第一焊柱互連被耦合到該金屬化部分的第一側，並且其中該複數個第二焊柱互連被耦合到該金屬化部分的第二側，其中該第二側與該第一側相對。
態樣40：如態樣16到27的裝備，其中該複數個第一焊柱互連被耦合到該用於金屬化互連的裝置的第一側，並且其中該複數個第二焊柱互連被耦合到該用於金屬化互連的裝置的第二側，其中該第二側與該第一側相對。
態樣41：一種封裝，包括：第一整合裝置，其包括複數個第一焊柱互連；包封層，其至少部分地包封該第一整合裝置；複數個金屬化層互連，其被耦合到該複數個第一焊柱互連；及第二整合裝置，其包括複數個第二焊柱互連，其中該第二整合裝置經由該複數個第二焊柱互連和複數個焊料互連被耦合到該複數個金屬化層互連。
態樣42：如態樣41的封裝，其中該複數個第二焊柱互連中的第二焊柱互連與該複數個第一焊柱互連中的第一焊柱互連豎直交疊。
態樣43：如態樣41到42的封裝，其中該複數個第二焊柱互連中的一行第二焊柱互連中的至少兩個第二焊柱互連與該複數個第一焊柱互連中的一行第一焊柱互連中的至少兩個第一焊柱互連豎直交疊。
態樣44：如態樣41到43的封裝，其中該複數個第一焊柱互連中的第一焊柱互連被耦合到該複數個金屬化層互連中的第一金屬化層互連的背側，並且其中該複數個第二焊柱互連中的第二焊柱互連被耦合到該第一金屬化層互連的前側。
態樣45：如態樣41到44的封裝，其中該第二整合裝置與該第一整合裝置至少部分地豎直交疊。
態樣46：如態樣41到45的封裝，其中該複數個第一焊柱互連被直接耦合到該複數個金屬化層互連的至少一部分。
態樣47：如態樣41到46的封裝，其中該第一整合裝置被配置成經由該複數個金屬化層互連被耦合到該第二整合裝置。該第一整合裝置可被配置成經由該複數個金屬化層互連被電耦合到該第二整合裝置。
態樣48：如態樣41到47的封裝，進一步包括：耦合到該複數個金屬化層互連的至少一部分的複數個凸塊下金屬化（UBM）互連；及耦合到該複數個UBM互連的複數個封裝焊柱互連。
態樣49：如態樣41到48的封裝，其中該複數個金屬化層互連包括複數個重分佈層（RDL）互連。
態樣50：如態樣41到49的封裝，進一步包括：位於該第二整合裝置與該複數個金屬化層互連之間的底部填料。
態樣51：如態樣41到50的封裝，其中該第一整合裝置的前側面向該複數個金屬化層互連，並且其中該第二整合裝置的前側面向該複數個金屬化層互連。
態樣52：如態樣41到51的封裝，其中至少一個金屬化層互連包括包含U形及/或V形的側剖面。
態樣53：如態樣41至52的封裝，進一步包括位於該第一整合裝置的背側之上的背側層壓層。
態樣54：如態樣41到53的封裝，其中該複數個金屬化層互連包括一個金屬層。在一些實現中，該複數個金屬化層互連僅包括一個金屬層。
態樣55：如態樣41到54的封裝，其中該第一整合裝置包括第一裸半導體晶粒，並且其中該第二整合裝置包括第二裸半導體晶粒。
態樣56：如態樣41到55的封裝，其中該複數個第一焊柱互連被耦合到該複數個金屬化層互連的第一側，並且其中該複數個第二焊柱互連被耦合到該複數個金屬化層互連的第二側，其中該第二側與該第一側相對。
本文中所描述的本案的各種特徵可實現於不同系統中而不會脫離本案。應當注意，本案的以上各態樣僅是實例，且不應被解釋成限定本案。對本案的各態樣的描述意欲是說明性的，而非限定所附請求項的範疇。由此，本案的教導可以現成地應用於其他類型的裝置，並且許多替換、修改和變形對於本發明所屬領域中具有通常知識者將是顯而易見的。
100:封裝 102:基板 104:整合裝置 106:整合裝置 120:介電層 122:互連 124:焊料互連 144:焊料互連 164:焊料互連 200:封裝 201:背側層壓（BSL）層 202:整合裝置 203:金屬化層互連 203a:金屬化層互連 204:整合裝置 205:UBM互連 206:包封層 207:封裝焊柱互連 208:底部填料 209:焊料互連 210:鈍化層 211:前側面向金屬化部分 212:鈍化層 220:晶粒基板 222:鈍化層 225:金屬層 225a:金屬層 227:互連 227a:焊柱互連 227b:焊柱互連 230:焊料互連 230a:焊料互連 240:晶粒基板 242:鈍化層 245:金屬層 245a:金屬層 247:焊柱互連 247a:焊柱互連 247b:焊柱互連 304:整合裝置 306:整合裝置 320:交疊區域 340:交疊區域 360:交疊區域 400:封裝 402:整合裝置 404:整合裝置 420:晶粒基板 504:整合裝置 506:整合裝置 602:板 700:載體 800:載體 900:方法 905:方塊 910:方塊 915:方塊 920:方塊 925:方塊 930:方塊 935:方塊 940:方塊 945:方塊 950:方塊 955:方塊 960:方塊 965:方塊 1000:裝置 1002:裝置 1004:裝置 1006:裝置 1008:裝置 1010:交通工具
在結合附圖理解下文闡述的詳細描述時，各種特徵、本質和優點會變得明顯，在附圖中，相像的元件符號貫穿始終作相應標識。
圖1圖示了包括基板和整合裝置的封裝。
圖2圖示了包括整合裝置和金屬化部分的示例性封裝的橫截面剖面視圖。
圖3圖示了包括整合裝置和金屬化部分的示例性封裝的平面視圖。
圖4圖示了包括整合裝置和金屬化部分的示例性封裝的橫截面剖面視圖。
圖5圖示了包括整合裝置和金屬化部分的示例性封裝的平面視圖。
圖6圖示了耦合到板的封裝。
圖7A-7E圖示了用於製造包括整合裝置和金屬化部分的封裝的示例性工序。
圖8A-8E圖示了用於製造包括整合裝置和金屬化部分的封裝的示例性工序。
圖9A-9B圖示了用於製造包括整合裝置和金屬化部分的封裝的方法的示例性流程圖。
圖10圖示了可整合本文所描述的晶粒、整合裝置、整合被動裝置（IPD）、裝置封裝、封裝、積體電路及/或PCB的各種電子裝置。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200:封裝
201:背側層壓(BSL)層
202:整合裝置
203:金屬化層互連
203a:金屬化層互連
204:整合裝置
205:UBM互連
206:包封層
207:封裝焊柱互連
208:底部填料
209:焊料互連
210:鈍化層
211:前側面向金屬化部分
212:鈍化層
220:晶粒基板
222:鈍化層
225:金屬層
225a:金屬層
227:互連
227a:焊柱互連
227b:焊柱互連
230:焊料互連
230a:焊料互連
240:晶粒基板
242:鈍化層
245:金屬層
245a:金屬層
247:焊柱互連
247a:焊柱互連
247b:焊柱互連

Claims (33)

  1. 一種封裝，包括： 一第一整合裝置，該第一整合裝置包括複數個第一焊柱互連； 一包封層，該包封層至少部分地包封該第一整合裝置； 一金屬化部分，該金屬化部分位於該第一整合裝置和該包封層之上，其中該金屬化部分包括至少一個鈍化層和複數個金屬化層互連，其中該複數個第一焊柱互連被耦合到該複數個金屬化層互連的一底側；及 一第二整合裝置，該第二整合裝置包括複數個第二焊柱互連，其中該第二整合裝置經由該複數個第二焊柱互連和複數個焊料互連被耦合到該複數個金屬化層互連的一頂側。
  2. 如請求項1之封裝，其中該複數個第二焊柱互連中的一第二焊柱互連與該複數個第一焊柱互連中的一第一焊柱互連豎直交疊。
  3. 如請求項1之封裝，其中該複數個第二焊柱互連中的一行第二焊柱互連中的至少兩個第二焊柱互連與該複數個第一焊柱互連中的一行第一焊柱互連中的至少兩個第一焊柱互連豎直交疊。
  4. 如請求項1之封裝， 其中該複數個第一焊柱互連中的一第一焊柱互連被耦合到該複數個金屬化層互連中的一第一金屬化層互連的一底側，並且 其中該複數個第二焊柱互連中的一第二焊柱互連被耦合到該第一金屬化層互連的一頂側。
  5. 如請求項1之封裝，其中該第二整合裝置與該第一整合裝置至少部分地豎直交疊。
  6. 如請求項1之封裝，其中該複數個第一焊柱互連被直接耦合到該複數個金屬化層互連的至少一部分。
  7. 如請求項1之封裝，其中該第一整合裝置被配置成經由該複數個金屬化層互連被耦合到該第二整合裝置。
  8. 如請求項1之封裝，進一步包括： 複數個凸塊下金屬化（UBM）互連，該複數個凸塊下金屬化互連被耦合到該複數個金屬化層互連的至少一部分；及 複數個封裝焊柱互連，該複數個封裝焊柱互連被耦合到該複數個UBM互連。
  9. 如請求項1之封裝，其中該複數個金屬化層互連包括複數個重分佈層（RDL）互連。
  10. 如請求項1之封裝，進一步包括：位於該第二整合裝置與該複數個金屬化層互連之間的一底部填料。
  11. 如請求項1之封裝， 其中該第一整合裝置的一前側面向該複數個金屬化層互連，並且 其中該第二整合裝置的一前側面向該複數個金屬化層互連。
  12. 如請求項1之封裝，其中至少一個金屬化層互連包括包含一U形及/或一V形的一側剖面。
  13. 如請求項1之封裝，進一步包括位於該第一整合裝置的一背側之上的一背側層壓層。
  14. 如請求項1之封裝，其中該複數個金屬化層互連包括一個金屬層。
  15. 如請求項1之封裝， 其中該第一整合裝置包括一第一裸半導體晶粒，並且 其中該第二整合裝置包括一第二裸半導體晶粒。
  16. 一種裝備，包括： 一第一整合裝置，該第一整合裝置包括複數個第一焊柱互連； 用於包封的裝置，該用於包封的裝置至少部分地包封該第一整合裝置； 一金屬化部分，該金屬化部分位於該第一整合裝置和該用於包封的裝置之上，其中該金屬化部分包括至少一個鈍化層和用於金屬化互連的裝置，其中該複數個第一焊柱互連被耦合到該用於金屬化互連的裝置的一底側；及 一第二整合裝置，該第二整合裝置包括複數個第二焊柱互連，其中該第二整合裝置經由該複數個第二焊柱互連和複數個焊料互連被耦合到該金屬化互連的一頂側。
  17. 如請求項16之裝備，其中該複數個第二焊柱互連中的一第二焊柱互連與該複數個第一焊柱互連中的一第一焊柱互連豎直交疊。
  18. 如請求項16之裝備，其中該複數個第二焊柱互連中的一行第二焊柱互連中的至少兩個第二焊柱互連與該複數個第一焊柱互連中的一行第一焊柱互連中的至少兩個第一焊柱互連豎直交疊。
  19. 如請求項16之裝備， 其中該複數個第一焊柱互連中的一第一焊柱互連被耦合到該用於金屬化互連的裝置的一底側，並且 其中該複數個第二焊柱互連中的一第二焊柱互連被耦合到該用於金屬化互連的裝置的一頂側。
  20. 如請求項16之裝備，其中該第二整合裝置與該第一整合裝置至少部分地豎直交疊。
  21. 如請求項16之裝備，其中該複數個第一焊柱互連被直接耦合到該用於金屬化互連的裝置。
  22. 如請求項16之裝備，其中該第一整合裝置被配置成經由該用於金屬化互連的裝置被耦合到該第二整合裝置。
  23. 如請求項16之裝備，進一步包括： 複數個凸塊下金屬化（UBM）互連，該複數個凸塊下金屬化互連被耦合到該用於金屬化互連的裝置；及 複數個封裝焊柱互連，該複數個封裝焊柱互連被耦合到該複數個UBM互連。
  24. 如請求項16之裝備，進一步包括：位於該第二整合裝置與該用於金屬化互連的裝置之間的一底部填料。
  25. 如請求項16之裝備， 其中該第一整合裝置的一前側面向該用於金屬化互連的裝置，並且 其中該第二整合裝置的一前側面向該用於金屬化互連的裝置。
  26. 如請求項16之裝備，其中該用於金屬化互連的裝置包括至少一個互連，該至少一個互連包括包含一U形及/或一V形的一側剖面。
  27. 如請求項16之裝備，其中該裝備被納入到從包括以下各項的一組中選擇的一裝置中：一音樂播放機、一視訊播放機、一娛樂單元、一導航裝置、一通訊裝置、一行動裝置、一行動電話、一智慧型電話、一個人數位助理、一固定位置終端、一平板電腦、一電腦、一可穿戴裝置、一膝上型電腦、一伺服器、以及一機動交通工具中的一裝置。
  28. 一種用於製造封裝的方法，包括以下步驟： 提供一第一整合裝置，該第一整合裝置包括複數個第一焊柱互連； 在該第一整合裝置之上形成一包封層； 在該第一整合裝置和該包封層之上形成一金屬化部分， 其中形成該金屬化部分包括形成至少一個鈍化層以及形成複數個金屬化層互連，並且 其中該複數個金屬化層互連被形成為使得該複數個金屬化層互連的一底側被耦合到該複數個第一焊柱互連；及 經由複數個第二焊柱互連和複數個焊料互連將一第二整合裝置耦合到該複數個金屬化層互連的一頂側。
  29. 如請求項28之方法，其中至少一個第二焊柱互連與一第一焊柱互連豎直交疊。
  30. 如請求項28之方法，其中該複數個第二焊柱互連中的一行第二焊柱互連中的至少兩個第二焊柱互連與該複數個第一焊柱互連中的一行第一焊柱互連中的至少兩個第一焊柱互連豎直交疊。
  31. 如請求項28之方法， 其中該複數個第一焊柱互連中的一第一焊柱互連被耦合到一第一金屬化層互連的一底側，並且 其中該複數個第二焊柱互連中的一第二焊柱互連被耦合到該第一金屬化層互連的一頂側。
  32. 如請求項28之方法，其中該第二整合裝置與該第一整合裝置至少部分地豎直交疊。
  33. 如請求項28之方法，其中該複數個第一焊柱互連被直接耦合到該複數個金屬化層互連的至少一部分。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9536850B2 (en) * 2013-03-08 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package having substrate with embedded metal trace overlapped by landing pad
TWI635593B (zh) * 2015-05-01 2018-09-11 矽品精密工業股份有限公司 基板結構
US20180076179A1 (en) * 2016-09-09 2018-03-15 Powertech Technology Inc. Stacked type chip package structure and manufacturing method thereof
US10157888B1 (en) 2017-06-20 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out packages and methods of forming the same
US10886263B2 (en) 2017-09-29 2021-01-05 Advanced Semiconductor Engineering, Inc. Stacked semiconductor package assemblies including double sided redistribution layers
US11239225B2 (en) * 2019-07-17 2022-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit structures and methods of manufacturing the same
TWI768294B (zh) 2019-12-31 2022-06-21 力成科技股份有限公司 封裝結構及其製造方法
US11244906B2 (en) * 2020-05-22 2022-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of fabricating the same

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