TW202203407A - 包括具有在阻焊層之上的互連佈線的基板的封裝 - Google Patents

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TW202203407A
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dielectric layer
substrate
interconnects
package
interconnect
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TW110112327A
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安尼奇 佩托
弘博 魏
姜歸源
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美商高通公司
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Abstract

一種包括基板和耦合至該基板的整合元件的封裝。該基板包括：（i）至少一個內部介電層；（ii）位於至少一個內部介電層中的複數個互連，其中該複數個互連包括位於基板的底部金屬層上的焊盤；（iii）位於至少一個介電層之上的外部介電層；（iv）耦合至該複數個互連的至少一個佈線互連，其中該至少一個佈線互連位於外部介電層之上，其中該至少一個佈線互連位於基板的底部金屬層下方；及（v）位於該外部介電層和該至少一個佈線互連之上的覆蓋介電層。該封裝包括耦合到位於基板的底部金屬層上的焊盤的焊料互連。

Description

包括具有在阻焊層之上的互連佈線的基板的封裝
各種特徵係關於包括整合元件的封裝，尤其係關於包括整合元件、基板以及位於阻焊層之上的互連的封裝。
圖1解說了包括基板102、整合元件104和包封層108的封裝100。基板102包括至少一個介電層120、複數個互連122和複數個焊料互連124。複數個焊料互連144被耦合至基板102和整合元件104。包封層108包封整合元件104和該複數個焊料互連144。製造包括具有高密度互連的基板的小型封裝可能是有挑戰性的。一直存在提供可以容適高密度互連及/或高引腳數的更緊湊封裝的需求。
各種特徵涉及包括整合元件的封裝，尤其涉及包括整合元件、基板以及位於阻焊層上方的互連的封裝。
一個示例提供了一種包括基板和耦合至該基板的整合元件的封裝。該基板包括：（i）至少一個內部介電層；（ii）位於至少一個內部介電層中的複數個互連，其中該複數個互連包括位於基板的底部金屬層上的焊盤；（iii）位於至少一個內部介電層之上的外部介電層；（iv）耦合至該複數個互連的至少一個佈線互連，其中該至少一個佈線互連位於外部介電層之上，其中該至少一個佈線互連位於基板的底部金屬層之上；及（v）位於該外部介電層和該至少一個佈線互連之上的覆蓋介電層。該封裝包括耦合到位於基板的底部金屬層上的焊盤的焊料互連。
另一示例提供了一種包括基板和耦合至該基板的整合元件的封裝。該基板包括：（i）至少一個內部介電層；（ii）位於至少一個內部介電層中的複數個互連，其中該複數個互連包括位於基板的底部金屬層上的焊盤；（iii）位於至少一個內部介電層之上的外部介電層；（iv）耦合至該複數個互連的用於佈線互連的構件，其中用於佈線互連的構件位於外部介電層之上，其中用於佈線互連的構件位於基板的底部金屬層之上；及（v）位於該外部介電層和用於佈線互連的構件之上的覆蓋介電層。該封裝包括耦合到位於基板的底部金屬層上的焊盤的焊料互連。
另一示例提供了一種用於製造封裝的方法。該方法提供基板。該基板包括：（i）至少一個內部介電層；（ii）位於至少一個內部介電層中的複數個互連，其中該複數個互連包括位於基板的底部金屬層上的焊盤；（iii）位於至少一個內部介電層之上的外部介電層；（iv）耦合至該複數個互連的至少一個佈線互連，其中該至少一個佈線互連位於外部介電層之上，其中該至少一個佈線互連位於基板的底部金屬層之上；及（v）位於該外部介電層和該至少一個佈線互連之上的覆蓋介電層。該方法將整合元件耦合至該基板。該方法將焊料互連耦合至位於基板的底部金屬層上的焊盤。
另一示例提供了一種包括基板和耦合至該基板的整合元件的封裝。該基板包括：（i）至少一個內部介電層；（ii）位於至少一個內部介電層中的複數個互連，其中該複數個互連包括位於基板的底部金屬層上的焊盤；（iii）位於至少一個內部介電層上方的外部介電層；（iv）位於該至少一個內部介電層之上的覆蓋介電層；（v）耦合至該複數個互連的至少一個佈線互連，其中該至少一個佈線互連位於覆蓋介電層之上，其中該至少一個佈線互連位於基板的底部金屬層之上；及（vi）位於覆蓋介電層和該至少一個佈線互連之上的第二外部介電層。該封裝包括耦合到位於基板的底部金屬層上的焊盤的焊料互連。
在以下描述中，提供了具體細節以提供對本案的各個態樣的透徹理解。然而，本領域一般技藝人士將理解，沒有這些具體細節也可以實踐這些態樣。例如，電路可能用方塊圖示出以避免使這些態樣湮沒在不必要的細節中。在其他情況中，公知的電路、結構和技術可能不被詳細示出以免湮沒本案的這些態樣。
本案描述了一種封裝，其包括基板和耦合至該基板的整合元件。該基板包括：（i）至少一個內部介電層；（ii）至少位於至少一個內部介電層中的複數個互連，其中該複數個互連包括位於基板的底部金屬層上的焊盤；（iii）位於至少一個內部介電層之上的外部介電層；（iv）耦合至該複數個互連的至少一個佈線互連，其中該至少一個佈線互連位於外部介電層之上，其中該至少一個佈線互連位於基板的底部金屬層之上；及（v）位於該外部介電層和該至少一個佈線互連之上的覆蓋介電層，該覆蓋介電層可被耦合至外部介電層。該封裝包括耦合至位於基板的底部金屬層上的焊盤的焊料互連。該外部介電層可以包括阻焊層或光可成像介電質（PID）。該覆蓋介電層可以包括阻焊層或光可成像介電質（PID）。該至少一個佈線互連可位於（例如，橫向地位於）複數個焊料互連之間。該整合元件和該基板按使得去往及/或來自該整合元件的第一電信號可被配置成行進穿過該複數個互連和該至少一個位於外部介電層基板之上的佈線互連的方式耦合在一起。該至少一個佈線互連位於外部介電層之上以及焊料互連之間的該配置可以允許基板的焊料互連之間的空間（例如，橫向空間）被用於佈線，從而提供更多的佈線佔用空間而不增加基板及/或封裝的整體大小和形式。 包括具有位於外部介電層之上的互連的基板的示例性封裝
圖2解說了包括位於外部介電層之上的互連的封裝200的剖面視圖。封裝200經由複數個焊料互連280耦合至板290（例如，印刷電路板（PCB））。封裝200提供了具有緊湊的小型尺寸而同時還具有改進的佈線互連設計的封裝。
如圖2中示出的，封裝200包括基板202、第一整合元件205、第二整合元件206、包封層208和複數個焊料互連280。
基板202包括第一表面（例如，頂表面）和第二表面（例如，底表面）。基板202包括至少一個內部介電層220、複數個互連222、阻焊層224、外部介電層230、覆蓋介電層240和至少一個佈線互連242。複數個互連222至少位於該至少一個內部介電層220之中和之上。複數個互連222包括位於基板202的底部金屬層上的至少一個焊盤222a。焊盤222a被配置成耦合至來自該複數個焊料互連280的焊料互連。外部介電層230位於至少一個介電層220之上。該至少一個佈線互連242被耦合至複數個互連222。該至少一個佈線互連242位於外部介電層230之上。該至少一個佈線互連242位於基板202的底部金屬層之上（或之下，這取決於如何任意地定義頂部和底部）。該至少一個佈線互連242可位於基板202的底部金屬層和板290之間。覆蓋介電層240位於外部介電層230和該至少一個佈線互連242之上。該至少一個佈線互連242可以是用於佈線互連的構件。覆蓋介電層240可被耦合至外部介電層230。
如本案中所使用的，當特定介電層位於另一介電層「之上」時，該特定介電層可以位於該另一介電層上方或下方，這取決於如何任意地定義底部（例如，底層）或頂部（例如，頂層）。位於另一介電層「之上」（無論是上方還是下方）的特定介電層可以意味著該特定介電層被耦合至該另一介電層的表面。例如，該特定介電層的表面可以與該另一介電層的另一表面接觸（例如，觸及）。
外部介電層230可被耦合並位於該至少一個內部介電層220的底表面之上（例如，下方）。該至少一個佈線互連242和覆蓋介電層240可被耦合並位於外部介電層230的底表面之上（例如，下方）。該至少一個佈線互連242可橫向地位於該複數個焊料互連280之間。該至少一個佈線互連242可不與該複數個焊料互連280直接接觸。該至少一個佈線互連242可被耦合至複數個互連222。外部介電層230、覆蓋介電層240和該至少一個佈線互連242可以是基板202的一部分。
基板202的底部金屬層可以是基板202的金屬層，該金屬層包括被配置成耦合至焊料互連的互連（諸如焊盤）。基板202的底部金屬層可以不必是基板202的最低金屬層、或者基板202的最接近板的金屬層（在基板202耦合至板時）。在圖2的示例中，基板202的底部金屬層可以是包括耦合（例如，直接耦合）到該複數個焊料互連280的互連（諸如焊盤222a）的金屬層。該複數個焊料互連280被進一步耦合至板290（例如，印刷電路板）。基板202的底部金屬層可以是最靠近（例如，垂直地最靠近）該複數個焊料互連280的金屬層，而不是沿與該複數個焊料互連280相同的平面橫向地放置（例如，沿X軸及/或Y軸）。出於本案的目的，基板的底部金屬層可被定義為不包括位於該複數個焊料互連280側方的金屬層。
如圖2所示，該複數個焊料互連280被耦合至基板202（例如，耦合至基板202的底部金屬層），以使得該至少一個佈線互連242位於該複數個焊料互連280側方及/或位於該複數個焊料互連280之間。
該至少一個佈線互連242的使用幫助節省空間並且幫助減少封裝200的整體高度和佔用面積，利用了原本將不被使用的空間。此外，使用該至少一個佈線互連242可幫助減少基板202中的佈線壅塞（例如，局部佈線壅塞）。該至少一個佈線互連242位於焊料互連280之間（但可以不與這些焊料互連直接接觸）的這種配置使用原本將不被使用的空間。具體而言，該配置可以允許基板202的焊料互連280之間的空間（例如，橫向空間）被用於佈線，從而在不增加基板及/或封裝的整體大小和形式的情況下提供更多的佈線佔用面積。
注意，該至少一個佈線互連242也可形成在基板202的另一表面（例如，頂表面）之上。在此類實例中，另一覆蓋介電層及/或外部介電質可形成在基板202的第二表面之上。因此，在一些實現中，至少一個佈線互連、覆蓋介電層及/或外部介電層可形成在基板202的底表面及/或頂表面之上。
外部介電層230可包括與該至少一個內部介電層220不同的材料。覆蓋介電層240可包括與該至少一個內部介電層220不同的材料。覆蓋介電層240可包括與該至少一個內部介電層220和外部介電層230不同的材料。覆蓋介電層240和外部介電層230可各自包括與該至少一個內部介電層220不同的材料。覆蓋介電層240和外部介電層230可以包括相同的材料。
該至少一個內部介電層220可以包括覆銅層壓板（CCL）芯、預浸料、味之素堆積膜（ABF）、及/或樹脂塗覆銅（RCC）。外部介電層230可以包括阻焊層及/或光可成像介電質（PID）。覆蓋介電層240可以包括阻焊層及/或光可成像介電質（PID）。
第一整合元件205經由複數個互連250耦合至基板202的第一表面（例如，頂表面）。複數個互連250可以包括銅柱及/或焊料互連。第二整合元件206經由複數個互連260來耦合至基板202的第一表面。複數個互連260可以包括銅柱及/或焊料互連。包封層208位於基板202的第一表面之上並耦合至基板202的第一表面，並且可以包封第一整合元件205和第二整合元件206。包封層208可以包括模塑、樹脂、環氧樹脂及/或聚合物。包封層208可以是用於包封的構件。
該整合元件（例如，205、206）可包括晶粒（例如，半導體裸晶粒）。該整合元件可包括：射頻（RF）元件、被動元件、濾波器、電容器、電感器、天線、發射器、接收器、基於GaAs（砷化鎵）的整合元件、表面聲波（SAW）濾波器、體聲波（BAW）濾波器、發光二極體（LED）整合元件、基於碳化矽（SiC）的整合元件、記憶體、及/或其組合。
不同實現可以將不同的元件耦合至基板202。可被耦合至基板202的其他元件（例如，表面安裝元件）包括被動元件（例如，電容器）。
去往和來自整合元件（例如，205、206）的一些電信號（例如，第一電信號、第二電信號）可行進穿過複數個互連222和該至少一個佈線互連242。例如，去往及/或來自整合元件的一些信號可行進穿過來自複數個互連222的第一複數個互連、該至少一個佈線互連242和來自複數個互連222的第二複數個互連。該至少一個佈線互連242可以允許封裝200提供更高的I/O引腳數，而不必增大封裝200的大小。例如，使用該至少一個佈線互連242可以允許基板202具有較低數目的金屬層，這可以幫助減小封裝200的整體高度。該至少一個佈線互連242可以幫助減少基板202的某些區域（例如，靠近整合元件的區域）中因大量引腳數及/或網路連線表數目所致的壅塞及/或纏結。網路連線表是電路的元件以及這些元件如何電耦合在一起的佈置。
不同的實現可以包括含有不同數目的金屬層的基板。此外，不同的實現可以包括具有不同的形狀及/或大小的基板。基板202可包括芯層。基板202可以是無芯基板。基板202可以使用不同的製造製程來製造，包括半增材製程（SAP）和改良型半增材製程（mSAP）。複數個互連222和該至少一個佈線互連242可以具有不同的形狀及/或大小。在一些實現中，複數個互連222可以包括重分佈互連。在一些實現中，該至少一個佈線互連242可以包括至少一個佈線重分佈互連。重分佈互連可以使用重分佈層（RDL）製造製程來製造。下面在圖5A-5F和6A-6B中解說並描述用於製造基板的方法的示例。
圖3解說了封裝200的示例性仰視圖。如圖3所示，該複數個焊料互連280被耦合至基板202。基板202包括外部介電層230、該至少一個佈線互連242和覆蓋介電層240。該至少一個佈線互連242位於外部介電層230之上。覆蓋介電層240位於該至少一個佈線互連242和外部介電層230之上。該至少一個佈線互連242位於（例如，橫向地位於）該複數個焊料互連280之間。該至少一個佈線互連242可以包括至少一個佈線焊盤、至少一個佈線跡線及/或至少一個佈線通孔，並且可以在外部介電層230中及/或沿其表面行進。該至少一個佈線互連242可位於（例如，橫向地位於）該複數個焊料互連280之間。
圖4解說了包括基板402的封裝400。封裝400與封裝200相似，並且由此包括與封裝200相似的組件。基板402與基板202相似，並且由此包括與基板202相似的組件。基板402包括第一表面（例如，頂表面）和第二表面（例如，底表面）。基板402包括至少一個內部介電層220、複數個互連222、阻焊層224、外部介電層230、外部介電層430、覆蓋介電層240和至少一個佈線互連242。複數個互連222至少位於該至少一個內部介電層220之中和之上。複數個互連222包括位於基板402的底部金屬層上的至少一個焊盤222a。焊盤222a被配置成耦合至來自該複數個焊料互連280的焊料互連。該至少一個佈線互連242被耦合至複數個互連222。該至少一個佈線互連242位於覆蓋介電層240之上。該至少一個佈線互連242位於基板402的底部金屬層之上（或之下，這取決於如何任意地定義頂部和底部）。外部介電層230可位於該至少一個內部介電層220之上。外部介電層230可位於覆蓋介電層240側方。外部介電層430位於覆蓋介電層240和該至少一個佈線互連242之上。外部介電層430可以是第二外部介電層。外部介電層430可被認為是外部介電層230的一部分，反之亦然。因此，在一些實現中，外部介電層（其可以包括外部介電層230和外部介電層430）可以位於該至少一個內部介電層220、覆蓋介電層240和該至少一個佈線互連242之上（例如，下方）。覆蓋介電層240可以位於該至少一個內部介電層220和外部介電層430之間。覆蓋介電層240可耦合至該至少一個內部介電層220和外部介電層430。
如本案中所使用的，當特定介電層位於另一介電層「之上」時，該特定介電層可以位於該另一介電層上方或下方，這取決於如何任意地定義底部（例如，底層）或頂部（例如，頂層）。位於另一介電層「之上」（無論是上方還是下方）的特定介電層可以意味著該特定介電層被耦合至該另一介電層的表面。例如，該特定介電層的表面可以與該另一介電層的另一表面接觸（例如，觸及）。
外部介電層230可被耦合並位於該至少一個內部介電層220的底表面之上（例如，下方）。覆蓋介電層240可被耦合並位於該至少一個內部介電層220的底表面之上（例如，下方）。覆蓋介電層240可與外部介電層230共面。該至少一個佈線互連242可被耦合並位於覆蓋介電層240的底表面之上（例如，下方）。外部介電層430可位於該至少一個佈線互連242和覆蓋介電層240底表面之上（例如，下方）。該至少一個佈線互連242可橫向地位於該複數個焊料互連280之間。該至少一個佈線互連242可不與該複數個焊料互連280直接接觸。該至少一個佈線互連242可被耦合至複數個互連222。外部介電層230、外部介電層430、覆蓋介電層240和該至少一個佈線互連242可以是基板402的一部分。
注意，該至少一個佈線互連242也可形成在基板402的第一表面（例如，頂表面）之上。在此類情況中，另一覆蓋介電層及/或外部介電質可形成在基板402的第一表面之上。因此，在一些實現中，至少一個佈線互連、覆蓋介電層及/或外部介電層可形成在基板402的底表面及/或頂表面之上。
外部介電層（例如，230、430）可包括與該至少一個內部介電層220不同的材料。覆蓋介電層240可包括與該至少一個內部介電層220不同的材料。覆蓋介電層240可包括與該至少一個內部介電層220和外部介電層（例如，230、430）不同的材料。覆蓋介電層240和外部介電層（例如，230、430）可各自包括與該至少一個內部介電層220不同的材料。覆蓋介電層240和外部介電層（例如，230、430）可以包括相同的材料。
已描述了具有佈線互連的各種封裝，現在將在下文描述用於製造具有佈線互連的基板的製程。 用於製造包括佈線互連的基板的示例性工序
在一些實現中，製造基板包括若干製程。圖5（其包括圖5A-5F）解說了用於提供或製造基板的示例性工序。在一些實現中，圖5A-5F的工序可被用來提供或製造圖2的基板202。然而，圖5A-5F的製程可被用來製造本案中所描述的任何基板。
應當注意，圖5A-5F的工序可以組合一或多個階段以便簡化及/或闡明用於提供或製造基板的工序。在一些實現中，這些製程的次序可被改變或修改。在一些實現中，可以替代或置換一或多個製程而不脫離本案的精神。
如圖5A中所示，階段1解說了提供載體500並且在該載體500之上形成金屬層之後的狀態。該金屬層可被圖案化以形成互連502。可以使用鍍敷製程和蝕刻製程來形成該金屬層和互連。
階段2解說了在載體500和互連502之上形成介電層520之後的狀態。介電層520可包括聚醯亞胺。然而，不同實現可以將不同材料用於介電層。介電層520可以是內部介電層。
階段3解說了在介電層520中形成至少一個腔510之後的狀態。可以使用蝕刻製程（例如，光刻製程）或鐳射製程來形成該至少一個腔510。
階段4解說了在介電層520之中和之上形成互連512之後的狀態。例如，可以形成通孔、焊盤及/或跡線。可以使用鍍敷製程來形成這些互連。互連512可以是複數個互連222的一部分。
階段5解說了在介電層520之上形成另一介電層522之後的狀態。介電層522可以是與介電層520相同的材料。然而，不同實現可以將不同材料用於介電層。介電層522可以是內部介電層。
如圖5B中所示，階段6解說了在介電層522中形成至少一個腔530之後的狀態。可以使用蝕刻製程或鐳射製程來形成該至少一個腔530。
階段7解說了在介電層522之中和之上形成互連514之後的狀態。例如，可以形成通孔、焊盤及/或跡線。可以使用鍍敷製程來形成這些互連。互連514可以是複數個互連222的一部分。
階段8解說了在介電層522之上形成另一介電層524之後的狀態。介電層524可以是與介電層520相同的材料。然而，不同實現可以將不同材料用於介電層。介電層524可以是內部介電層。
階段9解說了在介電層524中形成至少一個腔540之後的狀態。可以使用蝕刻製程或鐳射製程來形成該至少一個腔540。
如圖5C中所示，階段10解說了在介電層524之中和之上形成互連516之後的狀態。例如，可以形成通孔、焊盤及/或跡線。可以使用鍍敷製程來形成這些互連。
互連502、512、514及/或516中的一些或全部可以定義基板202的複數個互連222。介電層520、522、524可以由至少一個內部介電層220表示。
階段11解說了從該至少一個內部介電層220解耦（例如，移除、磨掉）載體500從而留下基板202之後的狀態。
階段12解說了在基板202之上形成阻焊層224和外部介電層230之後的狀態。沉積製程可被用於在基板202之上佈置阻焊層224和外部介電層230。例如，阻焊層224可被佈置在該至少一個內部介電層220的第一表面（例如，頂表面）之上（例如，上方），而外部介電層230可被佈置在該至少一個內部介電層220的第二表面（例如，底表面）之上（例如，下方）。頂表面和底表面可被任意地定義。不同的實現可以不同地定義頂部或底部。
如圖5D中示出的，階段13解說了在外部介電層230中形成腔560之後的狀態。可使用鐳射製程及/或蝕刻製程來形成腔560。
階段14解說了在外部介電層230之上形成遮罩570之後的狀態。
階段15解說了在遮罩570的部分被打開，從而暴露外部介電層230的部分和複數個互連222中的一些互連之後的狀態。可以使用蝕刻製程來打開遮罩570的部分。
如圖5E中示出的，階段16解說了在外部介電層230之中和之上形成至少一個佈線互連242之後的狀態。例如，可以形成佈線通孔、佈線焊盤及/或佈線跡線。可以使用鍍敷製程來形成這些佈線互連。
階段17解說了在該至少一個佈線互連242和外部介電層230之上形成覆蓋介電層240之後的狀態。沉積製程可被用於在該至少一個佈線互連242和外部介電層230之上佈置覆蓋介電層240。
如圖5F中示出的，階段18解說了在移除遮罩570之後的狀態。可以使用蝕刻製程來移除或耦合遮罩570。
階段19解說了將（來自該複數個焊料互連280的）焊料互連耦合至複數個互連222之後的狀態。焊料互連280可被耦合至焊盤222a（其是複數個互連222的一部分）。焊盤222a可以位於基板202的底部金屬層上。階段19可解說包括位於焊料互連280之間的至少一個佈線互連242的基板202，如圖2所描述的。
不同實現可使用不同製程來形成金屬層。在一些實現中，化學氣相沉積（CVD）製程及/或物理氣相沉積（PVD）製程用於形成金屬層。例如，可使用濺鍍製程、噴塗製程、及/或鍍敷製程來形成金屬層。 用於製造包括佈線互連的基板的示例性工序
在一些實現中，製造基板包括若干製程。圖6（其包括圖6A-6B）解說了用於提供或製造基板的示例性工序。在一些實現中，圖6A-6B的工序可被用於提供或製造圖4的基板402。然而，圖6A-6B的製程可被用於製造本案中所描述的任何基板。
應當注意，圖6A-6B的工序可以組合一或多個階段以便簡化及/或闡明用於提供或製造基板的工序。在一些實現中，這些製程的次序可被改變或修改。在一些實現中，可以替代或置換一或多個製程而不脫離本案的精神。
如圖6A中示出的，階段1解說了在提供包括至少一個內部介電層220和複數個互連222的基板402之後的狀態。圖6A的階段1的基板402可以類似於圖5C的階段11的基板202。在一些實現中，圖6A的階段1的基板402可以如圖5A-5C的階段1-11中所示和所描述地製造。
階段2解說了在基板402之上形成阻焊層224和覆蓋介電層240之後的狀態。沉積製程可被用於在基板402之上佈置阻焊層224和覆蓋介電層240。
階段3解說了在移除覆蓋介電層240的部分並且在覆蓋介電層240中形成腔640之後的狀態。可使用鐳射製程及/或蝕刻製程來形成腔640及/或移除覆蓋介電層240的部分。
如圖6B中示出的，階段4解說了在覆蓋介電層240之中和之上形成至少一個佈線互連242之後的狀態。例如，可以形成佈線通孔、佈線焊盤及/或佈線跡線。可以使用鍍敷製程來形成這些佈線互連。
階段5解說了在該至少一個佈線互連242和覆蓋介電層240之上形成外部介電層230之後的狀態。沉積製程可被用於在該至少一個佈線互連242和覆蓋介電層240之上佈置外部介電層230。可使用鐳射製程及/或蝕刻製程來在外部介電層230中形成腔630。
階段6解說了將（來自複數個焊料互連280的）焊料互連耦合至複數個互連222之後的狀態。焊料互連280可被耦合至焊盤222a（其是複數個互連222的一部分）。焊盤222a可以位於基板402的底部金屬層上。階段6可解說包括位於焊料互連280之間的至少一個佈線互連242的基板402，如圖4所描述的。
不同實現可使用不同製程來形成金屬層。在一些實現中，化學氣相沉積（CVD）製程及/或物理氣相沉積（PVD）製程用於形成金屬層。例如，可使用濺鍍製程、噴塗製程、及/或鍍敷製程來形成金屬層。 用於製造基板的方法的示例性流程圖
在一些實現中，製造基板包括若干製程。圖7解說了用於提供或製造基板的方法700的示例性流程圖。在一些實現中，圖7的方法700可被用來提供或製造圖2的基板。例如，圖7的方法可被用來製造基板202及/或基板402。
應當注意，圖7的方法可以組合一或多個製程以便簡化及/或闡明用於提供或製造基板的方法。在一些實現中，這些製程的次序可被改變或修改。
該方法（在705）提供載體500。不同實現可將不同材料用於載體。載體可包括基板、玻璃、石英及/或載體帶。圖5A的階段1解說了提供載體之後的狀態。
該方法（在710）在載體500之上形成金屬層。該金屬層可被圖案化以形成互連。可使用鍍敷製程來形成金屬層和互連。圖5A的階段1解說了形成金屬層和互連502之後的狀態。
該方法（在715）在載體500和互連502之上形成至少一個內部介電層（例如，介電層520）。介電層520可包括聚醯亞胺。形成介電層還可包括在介電層520中形成複數個腔（例如，510）。可使用沉積製程來形成至少一個內部介電層。可以使用蝕刻製程（例如，光刻）或鐳射製程來形成該複數個腔。圖5A的階段2–3解說了形成介電層並且在該介電層中形成腔。
該方法（在720）在內部介電層之中和之上形成互連。例如，可在介電層520之中和之上形成互連512。可以使用鍍敷製程來形成這些互連。形成互連可以包括在介電層之上及/或之中提供圖案化金屬層。圖5A的階段4解說了在介電層之中和之上形成互連的示例。
在一些實現中，可以形成若干內部介電層（例如，522、524）以及在內部介電層之中和之上形成若干互連。圖5A-5C中的階段2-10解說了形成至少一個內部介電層和在內部介電層之中和之上形成複數個互連的示例。
該方法（在725）在該至少一個內部介電層220和複數個互連222之上形成外部介電層230。外部介電層230可以包括阻焊層或光可成像介電質（PID）。可使用沉積製程來形成外部介電層230。形成外部介電層還可包括在外部介電層230中形成複數個腔（例如，530）。可以使用蝕刻製程或鐳射製程來形成該複數個腔。圖5C-15D的階段12-13解說了形成外部介電層並且在外部介電層中形成腔。
該方法（在730）在外部介電層之中及/或之上形成佈線互連。例如，可以形成至少一個佈線互連242。可以使用鍍敷製程來形成這些佈線互連。形成佈線互連可包括在外部介電層230之上和之中提供圖案化金屬層。圖5D-5E的階段14-16可以解說了在外部介電層之中和之上形成互連的示例。
該方法（在735）在外部介電層230和該至少一個佈線互連242之上形成覆蓋介電層（例如，240）。覆蓋介電層240可以包括阻焊層或光可成像介電質（PID）。可使用沉積製程來形成覆蓋介電層240。圖5E-5F的階段17-19可以解說形成覆蓋介電層的示例。
如以上所提及的，該方法可以按不同的次序來形成介電層。例如，在一些實現中，可以在形成至少一個外部介電層之前形成至少一個覆蓋介電層。至少在以上的圖6A-6B中描述此類示例。不同實現可使用不同製程來形成金屬層。在一些實現中，化學氣相沉積（CVD）製程及/或物理氣相沉積（PVD）製程用於形成金屬層。例如，可使用濺鍍製程、噴塗製程、及/或鍍敷製程來形成金屬層。 用於製造包括具有位於外部介電層之上的互連的基板的封裝的示例性工序
圖8（其包括圖8A-8B）解說了用於提供或製造包括基板的封裝的示例性工序。在一些實現中，圖8A-8B的工序可被用於提供或製造包括圖2的基板202的封裝200、或本案中所描述的任何封裝。
應當注意，圖8A-8B的工序可以組合一或多個階段以便簡化及/或闡明用於提供或製造封裝的工序。在一些實現中，這些製程的次序可被改變或修改。在一些實現中，可以替代或置換一或多個製程而不脫離本案的精神。圖8A-8B的工序可被用來一次製造一個封裝或若干封裝（作為晶圓的一部分）。
如圖8A中所示，階段1解說了提供基板202之後的狀態。基板202可以由供應商提供或被製造。可以使用與圖5A-5F中所示的製程類似的製程來製造基板202。然而，不同實現可以使用不同的製程來製造基板202。可被用來製造基板202的製程的示例包括半增材製程（SAP）和改良型半增材製程（mSAP）。
基板202包括第一表面（例如，頂表面）和第二表面（例如，底表面）。基板202包括至少一個內部介電層220、複數個互連222、阻焊層224、外部介電層230、覆蓋介電層240和至少一個佈線互連242。複數個互連222至少位於該至少一個內部介電層220之中和之上。複數個互連222包括位於基板202的底部金屬層上的至少一個焊盤222a。焊盤222a被配置成耦合至來自複數個焊料互連280的焊料互連。外部介電層230位於該至少一個內部介電層220之上。該至少一個佈線互連242被耦合至複數個互連222。該至少一個佈線互連242位於外部介電層230之上。該至少一個佈線互連242位於基板202的底部金屬層之上（或之下，這取決於如何任意地定義頂部和底部）。覆蓋介電層240位於外部介電層230和該至少一個佈線互連242之上。
階段2解說了將該複數個焊料互連280耦合至基板202之後的狀態。焊料互連280可被耦合至基板202的底部金屬層。例如，焊料互連280可被耦合至基板202的焊盤222a（其位於底部金屬層上）。回流製程可被用於將焊料互連280耦合至基板202。
如圖8B中所示，階段3解說了經由複數個互連250將第一整合元件205耦合至基板202的第一表面（例如，頂表面）之後的狀態。複數個互連250可被耦合至來自基板202的複數個互連222的互連。階段3還解說了第二整合元件206經由複數個互連260耦合至基板202的第一表面（例如，頂表面）之後的狀態。複數個互連260可被耦合至來自基板202的複數個互連222的互連。可以使用回流製程來將第一整合元件205及/或第二整合元件206耦合至基板202。
階段4解說了在基板202的第一表面之上形成包封層208以使得包封層208包封第一整合元件205和第二整合元件206之後的狀態。形成及/或佈置包封層208的製程可以包括使用壓縮和轉移模塑製程、片狀模塑製程、或液態模塑製程。階段4可解說包括基板202、第一整合元件205、第二整合元件206和包封層208的封裝200。
本案中所描述的封裝（例如，200、400）可以一次製造一個，或者可以一起製造（作為一或多個晶圓的一部分）並且隨後切單成個體封裝。 用於製造包括具有位於外部介電層之上的互連的基板的封裝的方法的示例性流程圖
在一些實現中，製造包括基板的封裝包括若干製程。圖9解說了用於提供或製造包括基板的封裝的方法900的示例性流程圖。在一些實現中，圖9的方法900可被用來提供或製造本案中所描述的圖2的封裝200。然而，方法900可被用來提供或製造本案中所描述的任何封裝。
應注意，圖9的方法可以組合一或多個製程以便簡化及/或闡明用於提供或製造包括基板的封裝的方法。在一些實現中，這些製程的次序可被改變或修改。
該方法（在905）提供基板（例如，202、402）。基板202可以由供應商提供或被製造。基板202包括第一表面（例如，頂表面）和第二表面（例如，底表面）。基板202可包括至少一個內部介電層220、複數個互連222、阻焊層224、外部介電層230、覆蓋介電層240和至少一個佈線互連242。複數個互連222至少位於該至少一個內部介電層220之中和之上。複數個互連222包括位於基板202的底部金屬層上的至少一個焊盤222a。焊盤222a被配置成耦合至來自複數個焊料互連280的焊料互連。外部介電層230位於該至少一個內部介電層220之上。該至少一個佈線互連242被耦合至複數個互連222。該至少一個佈線互連242位於外部介電層230之上。該至少一個佈線互連242位於基板202的底部金屬層之下。覆蓋介電層240位於外部介電層230和該至少一個佈線互連242之上。
不同實現可提供不同的基板。可以使用與圖5A-5F中所示的製程類似的製程來製造基板202。然而，不同實現可以使用不同的製程來製造基板202。圖8A的階段1解說和描述了提供基板的示例。
該方法（在910）將複數個焊料互連（例如，280）耦合至該基板（例如，202）。焊料互連280可被耦合至基板202的底部金屬層。例如，焊料互連280可被耦合至基板202的焊盤222a（其位於底部金屬層上）。回流製程可被用於將焊料互連280耦合至基板202。圖8A的階段2解說和描述了將焊料互連耦合至基板的示例。
該方法（在915）將元件耦合至基板（例如，202）。例如，該方法可將第一整合元件205經由複數個互連250耦合至基板202的第一表面（例如，頂表面）。複數個互連250可被耦合至來自基板202的複數個互連222的互連。該方法可將第二整合元件206經由複數個互連260耦合至基板202的第一表面（例如，頂表面）。複數個互連260可被耦合至來自基板202的複數個互連222的互連。可以使用回流製程來將第一整合元件205及/或第二整合元件206耦合至基板202。圖8B的階段3解說和描述了將組件耦合至基板的示例。
該方法（在925）在基板（例如，202）的第一表面之上形成包封層（例如，208）。包封層可形成在基板的第一表面之上，以使得包封層208包封第一整合元件205和第二整合元件206（其是元件的示例）。形成及/或佈置包封層208的製程可以包括使用壓縮和轉移模塑製程、片狀模塑製程、或液態模塑製程。圖8B的階段4解說和描述了位於基板之上並且包封整合元件的包封層的示例。 包括具有位於外部介電層之上的互連的基板的封裝的示例性層疊封裝（PoP）
圖10解說了包括封裝1001和封裝1003的層疊封裝（PoP）1000的剖面視圖，封裝1003具有位於外部介電層之上的互連。封裝1001經由複數個焊料互連1080耦合至封裝1003。封裝1001位於封裝1003之上。PoP 1000經由封裝1003的複數個焊料互連280耦合至板290（例如，印刷電路板（PCB））。封裝1003提供了具有緊湊的小型尺寸而同時還具有改進的佈線互連設計的封裝。
圖10的封裝1003與圖2的封裝200相似，並且由此包括與封裝200相似的組件。封裝1003包括穿過包封層208的複數個通孔1088。複數個通孔1088可包括穿模通孔（TMV）。複數個通孔1088耦合至複數個互連222。封裝1003包括位於包封層208之上的複數個上佈線互連1042。複數個上佈線互連1042可被耦合至複數個通孔1088。上覆蓋介電層1040位於複數個上佈線互連1042和包封層208之上。複數個上佈線互連1042位於（例如，橫向地位於）複數個焊料互連1080之間。複數個上佈線互連1042可以是用於上佈線互連的構件。包封層1070可以位於封裝1001與封裝1003之間。
封裝1001包括基板1002、整合元件1006和包封層1008。基板1002包括至少一個介電層1020和複數個互連1022。整合元件1006被耦合至基板1002。包封層1008被耦合至基板1002並包封整合元件1006。
在一些實現中，封裝1001可以類似於封裝200，並且因此封裝1001可以包括外部介電層（例如，230）及/或覆蓋介電層（例如，240）。
如本案中所使用的，當特定介電層位於另一介電層「之上」時，該特定介電層可以位於該另一介電層上方或下方，這取決於如何任意地定義底部（例如，底層）或頂部（例如，頂層）。位於另一介電層「之上」（無論是上方還是下方）的特定介電層可以意味著該特定介電層被耦合到該另一介電層的表面。例如，該特定介電層的表面可以與該另一介電層的另一表面接觸（例如，觸及）。 用於製造包括具有位於外部介電層之上的互連的基板的封裝的層疊封裝（PoP）的示例性工序
圖11（其包括圖11A-11C）解說了用於提供或製造層疊封裝（PoP）的示例性工序。在一些實現中，圖11A-11C的工序可被用於提供或製造圖10的PoP 1000、或本案中所描述的任何PoP。
應當注意，圖11A-11C的工序可以組合一或多個階段以簡化及/或闡明用於提供或製造PoP的工序。在一些實現中，這些製程的次序可被改變或修改。在一些實現中，可以替代或置換一或多個製程而不脫離本案的精神。圖11A-11C的工序可被用來一次製造一個PoP或若干PoP（作為晶圓的一部分）。
如圖11A中示出的，階段1解說了提供或製造封裝200之後的狀態。圖8A-8B解說了提供封裝的示例。如圖2中所描述的，封裝200可以包括含有至少一個佈線互連、外部介電層和覆蓋介電層的基板。
階段2解說了在封裝200的包封層208中形成腔1110之後的狀態。可使用鐳射製程及/或蝕刻製程來在包封層208中形成腔1110。
階段3解說了在包封層208的腔1110中形成通孔1088之後的狀態。可以使用裱糊製程及/或鍍敷製程來形成通孔1088。通孔1088可被耦合至基板202的複數個互連222。
如圖11B中所示，階段4解說了在包封層208之上形成複數個上佈線互連1042之後的狀態。複數個上佈線互連1042可被耦合至通孔1088。鍍敷製程可被用來形成複數個上佈線互連1042。
階段5解說了在複數個上佈線互連1042和包封層208之上形成上覆蓋介電層1040之後的狀態。沉積製程可被用於在複數個上佈線互連1042和包封層208之上佈置上覆蓋介電層1040。上覆蓋介電層1040可以包括阻焊層或光可成像介電質（PID）。封裝1003可以從封裝200來製造。
如圖11C中所示，階段6解說了在封裝1001經由複數個焊料互連1080耦合至封裝1003之後的狀態。回流製程可被用於將封裝1001耦合至封裝1003。封裝1001包括基板1002、整合元件1006和包封層1008。基板1002包括至少一個介電層1020和複數個互連1022。整合元件1006被耦合至基板1002。包封層1008被耦合至基板1002並包封整合元件1006。封裝1001可使用與製造封裝1003類似的製程來製造。
階段7解說了在封裝1001和封裝1003之間形成包封層1070之後的狀態。形成及/或佈置包封層10070的製程可以包括使用壓縮和轉移模塑製程、片狀模塑製程、或液態模塑製程以在包封層208與基板1002之間形成包封層1070。階段7解說了包括封裝1001和封裝1003的PoP 1000。 示例性電子設備
圖12解說了可整合有前述元件、整合元件、積體電路（IC）封裝、積體電路（IC）元件、半導體元件、積體電路、晶粒、仲介體、封裝、層疊封裝（PoP）、系統級封裝（SiP）、或片上系統（SoC）中的任一者的各種電子設備。例如，行動電話設備1202、膝上型電腦設備1204、固定位置終端設備1206、可穿戴設備1208、或機動交通工具1210可以包括如本文中所描述的元件1200。元件1200可以是例如本文中所描述的元件及/或積體電路（IC）封裝中的任一者。圖12中所解說的設備1202、1204、1206和1208、以及交通工具1210僅僅是示例性的。其他電子設備也能具有元件1200，此類電子設備包括但不限於包括以下各項的設備（例如，電子設備）組：行動設備、掌上型個人通訊系統（PCS）單元、可攜式資料單元（諸如個人數位助理）、啟用全球定位系統（GPS）的設備、導航設備、機上盒、音樂播放機、視訊播放機、娛樂單元、固定位置資料單元（諸如儀錶讀取裝備）、通訊設備、智慧型電話、平板電腦、電腦、可穿戴設備（例如，手錶、眼鏡）、物聯網路（IoT）設備、伺服器、路由器、機動交通工具（例如，自主交通工具）中實現的電子設備、或者儲存或擷取資料或電腦指令的任何其他設備，或者其任何組合。
圖2-4、5A–5F、6A-6B、7、8A-8B、9-10、11A-11C及/或12中解說的元件、程序、特徵及/或功能中的一者或多者可被重新安排及/或組合成單個元件、程序、特徵或功能，或可在若干組件、程序、或功能中實施。也可添加附加元件、組件、程序、及/或功能而不會脫離本案。還應當注意，圖2-4、5A-5F、6A-6B、7、8A-8D、9-10、11A-11C及/或12及其在本案中的對應描述不限於晶粒及/或IC。在一些實現中，圖2-4、5A-5F、6A-6B、7、8A-8B、9-10、11A-11C及/或12及其對應描述可被用來製造、建立、提供、及/或生產元件及/或整合元件。在一些實現中，元件可以包括晶粒、整合元件、整合被動元件（IPD）、晶粒封裝、積體電路（IC）元件、元件封裝、積體電路（IC）封裝、晶圓、半導體元件、層疊封裝（PoP）元件、散熱元件及/或仲介體。
注意，本案中的附圖可以表示各種部件、元件、物件、元件、封裝、整合元件、積體電路、及/或電晶體的實際表示及/或概念表示。在一些情況中，附圖可以不是按比例的。在一些情況中，為了清楚起見，並未示出所有元件及/或部件。在一些情況中，附圖中的各個部件及/或元件的定位、位置、尺寸、及/或形狀可以是示例性的。在一些實現中，附圖中的各個元件及/或部件可以是可任選的。
措辭「示例性」在本文中用於意指「用作示例、實例、或解說」。本文中描述為「示例性」的任何實現或態樣不必被解釋為優於或勝過本案的其他態樣。同樣，術語「態樣」不要求本案的所有態樣都包括所討論的特徵、優點或操作模式。術語「耦合」在本文中用於指兩個物件之間的直接或間接耦合。例如，如果物件A實體地接觸物件B，且物件B接觸物件C，則物件A和C仍可被認為是彼此耦合的——即便它們並非彼此直接實體接觸。術語「電耦合」可表示兩個物件直接或間接耦合在一起，以使得電流（例如，信號、功率、接地）可以在兩個物件之間傳遞。電耦合的兩個物件在這兩個物件之間可以有或者可以沒有電流傳遞。術語「第一」、「第二」、「第三」和「第四」（及/或高於第四的任何事物）的使用是任意的。所描述的任何元件可以是第一元件、第二元件、第三元件或第四元件。例如，被稱為第二元件的元件可以是第一元件、第二元件、第三元件或第四元件。術語「包封」意指物件可以部分地包封或完全包封另一物件。術語「頂部」和「底部」是任意的。位於頂部的元件可以處在位於底部的元件之上。頂部元件可被視為底部元件，反之亦然。如本案所描述的，位於第二元件「之上」的第一元件可意味著第一元件位於第二元件上方或下方，這取決於底部或頂部被如何任意定義。在另一示例中，第一元件可位於第二元件的第一表面之上（例如，上方），而第三元件可位於第二元件的第二表面之上（例如，下方），其中第二表面與第一表面相對。進一步注意到，如在本案中在一個元件位於另一元件之上的上下文中所使用的術語「之上」可被用來表示元件在另一元件上及/或在另一元件中（例如，在元件的表面上或被嵌入在元件中）。由此，例如，第一元件在第二元件之上可表示：（1）第一元件在第二元件之上，但是不直接接觸第二元件；（2）第一元件在第二元件上（例如，在第二元件的表面上）；及/或（3）第一元件在第二元件中（例如，嵌入在第二元件中）。如本案中所使用的術語「約‘值X’」或「大致為值X」意味著在‘值X’的百分之十以內。例如，約1或大致為1的值將意味著在0.9-1.1範圍中的值。
在一些實現中，互連是元件或封裝中允許或促成兩個點、元件及/或元件之間的電連接的元件或元件。在一些實現中，互連可包括跡線、通孔、焊盤、焊柱、重分佈金屬層、及/或凸塊下金屬化（UBM）層。互連可包括一或多個金屬組分（例如，晶種層+金屬層）。在一些實現中，互連是可被配置成為電流（例如，資料信號、接地或功率）提供電路徑的導電材料。互連可以是電路的一部分。互連可包括不止一個元件或元件。互連可以由一或多個互連來定義。不同的實現可以使用相似或不同的製程來形成互連。在一些實現中，化學氣相沉積（CVD）製程及/或物理氣相沉積（PVD）製程用於形成互連。例如，可使用濺鍍製程、噴塗、及/或鍍敷製程來形成互連。
還注意到，本文中所包含的各種揭露可以作為被圖示為流程圖、流程圖、結構圖或方塊圖的程序來描述。儘管流程圖可以將操作描述為順序程序，但很多操作可以並行地或併發地執行。另外，可以重新排列操作的次序。程序在其操作完成時終止。
本文中所描述的本案的各種特徵可實現於不同系統中而不會脫離本案。應當注意，本案的以上各態樣僅是示例，且不應被解釋成限定本案。對本案的各態樣的描述旨在是解說性的，而非限定所附請求項的範圍。由此，本發明的教導可以現成地應用於其他類型的裝置，並且許多替換、修改和變形對於本領域技藝人士將是顯而易見的。
下文描述了進一步示例以促進對本發明的理解。
在一個進一步示例中，描述了一種封裝，該封裝包括：基板，該基板包括：（i）至少一個內部介電層，（ii）位於該至少一個內部介電層中的複數個互連，其中該複數個互連包括位於基板的底部金屬層上的焊盤，（iii）位於至少一個內部介電層之上的外部介電層（例如，在至少一個內部介電層的表面之上），（iv）耦合至該複數個互連的至少一個佈線互連，其中該至少一個佈線互連位於外部介電層之上（例如，在外部介電層的表面之上），其中該至少一個佈線互連位於基板的底部金屬層之上，以及（v）位於該外部介電層和該至少一個佈線互連之上的覆蓋介電層；耦合至基板的整合元件；及耦合至位於基板的底部金屬層上的焊盤的焊料互連。外部介電層可包括與該至少一個內部介電層不同的材料。覆蓋介電層可包括與該至少一個內部介電層不同的材料。覆蓋介電層可包括與該至少一個內部介電層和外部介電層不同的材料。此外，覆蓋介電層和外部介電層可各自包括與該至少一個內部介電層不同的材料。此外，覆蓋介電層和外部介電層可各自包括相同的材料。該至少一個內部介電層可以包括覆銅層壓板（CCL）芯、預浸料、味之素堆積膜（ABF）、及/或樹脂塗覆銅（RCC）。同樣，外部介電層和覆蓋介電層可各自包括阻焊層及/或光可成像介電質（PID）。此外，去往及/或來自整合元件的第一電信號可被配置成行進穿過該至少一個佈線互連。此外，該封裝可包括：位於基板之上的包封層；位於該包封層中的至少一個通孔；耦合至該至少一個通孔的至少一個上佈線互連，其中該至少一個上佈線互連位於包封層之上；及位於該至少一個上佈線互連和包封層之上的上覆蓋介電層。去往及/或來自該整合元件的第一電信號可被配置成行進穿過該至少一個上佈線互連。此外，該封裝可以是層疊封裝（PoP）的一部分。基板的底部金屬層可以是垂直地最接近焊料互連而不是被橫向地放置在焊料互連旁邊的金屬層。該封裝可被納入到從包括以下各項的組中選擇的設備中：音樂播放機、視訊播放機、娛樂單元、導航設備、通訊設備、行動設備、行動電話、智慧型電話、個人數位助理、固定位置終端、平板電腦、電腦、可穿戴設備、膝上型電腦、伺服器、物聯網路（IoT）設備、以及機動交通工具中的設備。
在又一進一步示例中，描述了一種裝備，該裝備包括：基板，該基板包括：（i）至少一個內部介電層，（ii）位於該至少一個內部介電層中的複數個互連，其中該複數個互連包括位於基板的底部金屬層上的焊盤，（iii）位於至少一個內部介電層之上的外部介電層，（iv）耦合至該複數個互連的用於佈線互連的構件，其中用於佈線互連的構件位於外部介電層之上，其中用於佈線互連的構件位於基板的底部金屬層之上，以及（v）位於該外部介電層和用於佈線互連的構件之上的覆蓋介電層；耦合至基板的整合元件；及耦合至位於基板的底部金屬層上的焊盤的焊料互連。外部介電層可包括與該至少一個內部介電層不同的材料。覆蓋介電層可包括與該至少一個內部介電層不同的材料。覆蓋介電層可包括與該至少一個內部介電層和外部介電層不同的材料。覆蓋介電層和外部介電層可各自包括與該至少一個內部介電層不同的材料。覆蓋介電層和外部介電層可各自包括相同的材料。去往及/或來自該整合元件的第一電信號可被配置成行進穿過用於佈線互連的構件。同樣，該裝備可包括：位於基板之上的用於包封的構件；位於該用於包封的構件中的至少一個通孔；耦合至該至少一個通孔的用於上佈線互連的構件，其中用於上佈線互連的構件位於用於包封的構件之上；及位於用於上佈線互連的構件和用於包封的構件之上的上覆蓋介電層。此外，去往及/或來自該整合元件的第一電信號可被配置成行進穿過用於上佈線互連的構件。
在又一進一步示例中，描述了一種用於製造封裝的方法，該方法包括：提供基板，該基板包括：（i）至少一個內部介電層，（ii）位於該至少一個內部介電層中的複數個互連，其中該複數個互連包括位於基板的底部金屬層上的焊盤，（iii）位於至少一個內部介電層之上的外部介電層，（iv）耦合至該複數個互連的至少一個佈線互連，其中該至少一個佈線互連位於外部介電層之上，其中該至少一個佈線互連位於基板的底部金屬層之上，以及（v）位於該外部介電層和該至少一個佈線互連之上的覆蓋介電層；將整合元件耦合至基板；及將焊料互連耦合至位於基板的底部金屬層上的焊盤。該方法可進一步包括：在基板之上形成包封層；在該包封層中形成至少一個通孔；在該包封層之上形成至少一個上佈線互連，其中該至少一個上佈線互連被耦合至該至少一個通孔；及在該至少一個上佈線互連和包封層之上形成上覆蓋介電層。
在一個又一示例中，描述了一種封裝，該封裝包括：基板，該基板包括：（i）至少一個內部介電層，（ii）位於該至少一個內部介電層中的複數個互連，其中該複數個互連包括位於基板的底部金屬層上的焊盤，（iii）位於至少一個內部介電層之上的外部介電層（例如，在至少一個內部介電層的表面之上），（iv）位於該至少一個內部介電層之上（例如，在該至少一個內部介電層的表面之上）的覆蓋介電層，（v）耦合至該複數個互連的至少一個佈線互連，其中該至少一個佈線互連位於覆蓋介電層之上（例如，在覆蓋介電層的表面之上），其中該至少一個佈線互連位於基板的底部金屬層之上，以及（v）位於覆蓋介電層和該至少一個佈線互連之上的第二外部介電層；耦合至基板的整合元件；及耦合至位於基板的底部金屬層上的焊盤的焊料互連。
100:封裝 102:基板 104:整合元件 108:包封層 120:介電層 122:複數個互連 124:複數個焊料互連 144:複數個焊料互連 200:封裝 202:基板 205:第一整合元件 206:第二整合元件 208:包封層 220:至少一個內部介電層 222:複數個互連 222a:至少一個焊盤 224:阻焊層 230:外部介電層 240:覆蓋介電層 242:至少一個佈線互連 250:複數個互連 260:複數個互連 280:複數個焊料互連 290:板 400:封裝 402:基板 430:外部介電層 500:載體 502:互連 510:腔 512:互連 514:互連 516:互連 520:介電層 522:介電層 524:介電層 530:複數個腔 540:腔 560:腔 570:遮罩 630:腔 640:腔 700:方法 705:步驟 710:步驟 715:步驟 720:步驟 725:步驟 730:步驟 735:步驟 900:方法 905:步驟 910:步驟 915:步驟 920:步驟 1000:層疊封裝（PoP） 1001:封裝 1002:基板 1003:封裝 1006:整合元件 1008:包封層 1020:至少一個介電層 1022:複數個互連 1040:上覆蓋介電層 1042:複數個上佈線互連 1070:包封層 1080:複數個焊料互連 1088:複數個通孔 1110:腔 1200:元件 1202:設備 1204:設備 1206:設備 1208:設備 1210:交通工具
在結合附圖理解下面闡述的詳細描述時，各種特徵、本質和優點會變得明顯，在附圖中，相像的元件符號貫穿始終作相應標識。
圖1解說了包括整合元件和基板的封裝的剖視圖。
圖2解說了包括具有位於阻焊層之上的互連的基板的封裝的剖面視圖。
圖3解說了包括具有位於阻焊層之上的互連的基板的封裝的仰視圖。
圖4解說了包括具有位於外部介電層之上的互連的基板的封裝的剖面視圖。
圖5（包括圖5A-5F）解說了用於製造包括位於阻焊層之上的互連的基板的示例性工序。
圖6（包括圖6A-6B）解說了用於製造包括位於外部介電層之上的互連的基板的示例性工序。
圖7解說了用於製造包括位於阻焊層之上的互連的基板的方法的示例性流程圖。
圖8（包括圖8A-8B）解說了用於製造包括具有位於阻焊層之上的互連的基板的封裝的示例性工序。
圖9解說了用於製造包括具有位於阻焊層之上的互連的基板的封裝的方法的示例性流程圖。
圖10解說了包括含有具有位於阻焊層之上的互連的基板的封裝的層疊封裝（PoP）。
圖11（包括圖11A-11C）解說了用於製造包括含有具有位於阻焊層之上的互連的基板的封裝的層疊封裝（PoP）的示例性工序。
圖12解說了可以整合本文中所描述的晶粒、整合元件、整合被動元件（IPD）、被動元件、封裝、及/或元件封裝的各種電子設備。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200:封裝
202:基板
205:第一整合元件
206:第二整合元件
208:包封層
220:至少一個內部介電層
222:複數個互連
222a:至少一個焊盤
224:阻焊層
230:外部介電層
240:覆蓋介電層
242:至少一個佈線互連
250:複數個互連
260:複數個互連
280:複數個焊料互連
290:板

Claims (28)

  1. 一種封裝，包括： 一基板，該基板包括： (i)至少一個內部介電層； (ii)位於該至少一個內部介電層中的複數個互連，其中該複數個互連包括位於該基板的一底部金屬層上的一焊盤； (iii)位於該至少一個內部介電層之上的一外部介電層； (iv)耦合至該複數個互連的至少一個佈線互連， 其中該至少一個佈線互連位於該外部介電層之上， 其中該至少一個佈線互連位於該基板的該底部金屬層之上，以及 (v)位於該外部介電層和該至少一個佈線互連之上的一覆蓋介電層； 耦合至該基板的一整合元件；及 耦合至位於該基板的該底部金屬層上的該焊盤的一焊料互連。
  2. 如請求項1之封裝，其中該外部介電層包括與該至少一個內部介電層不同的一材料。
  3. 如請求項1之封裝，其中該覆蓋介電層包括與該至少一個內部介電層不同的一材料。
  4. 如請求項1之封裝，其中該覆蓋介電層包括與該至少一個內部介電層和該外部介電層不同的一材料。
  5. 如請求項1之封裝，其中該覆蓋介電層和該外部介電層各自包括與該至少一個內部介電層不同的一材料。
  6. 如請求項1之封裝，其中該覆蓋介電層和該外部介電層各自包括一相同的材料。
  7. 如請求項1之封裝，其中該至少一個內部介電層包括一覆銅層壓板（CCL）芯、一預浸料、一味之素堆積膜（ABF）、及/或一樹脂塗覆銅（RCC）。
  8. 如請求項1之封裝，其中該外部介電層和該覆蓋介電層各自包括一阻焊層及/或一光可成像介電質（PID）。
  9. 如請求項1之封裝，其中去往及/或來自該整合元件的一第一電信號被配置成行進穿過該至少一個佈線互連。
  10. 如請求項1之封裝，進一步包括： 位於該基板之上的一包封層； 位於該包封層中的至少一個通孔； 耦合至該至少一個通孔的至少一個上佈線互連，其中該至少一個上佈線互連位於該包封層之上； 位於該至少一個上佈線互連和該包封層之上的一上覆蓋介電層， 其中該外部介電層位於該至少一個內部介電層的一底表面下方， 其中該至少一個佈線互連位於該外部介電層的底表面下方，並且 其中該覆蓋介電層位於該外部介電層的該底表面和該至少一個佈線互連下方。
  11. 如請求項10之封裝，其中去往及/或來自該整合元件的一第一電信號被配置成行進穿過該至少一個上佈線互連。
  12. 如請求項10之封裝，其中該封裝是一層疊封裝（PoP）的一部分。
  13. 如請求項1之封裝，其中該基板的該底部金屬層是垂直地最接近該焊料互連而不是橫向地放置在該焊料互連旁邊的一金屬層。
  14. 如請求項1之封裝，其中該封裝被納入到從包括以下各項的一組中選擇的一設備中：一音樂播放機、一視訊播放機、一娛樂單元、一導航設備、一通訊設備、一行動設備、一行動電話、一智慧型電話、一個人數位助理、一固定位置終端、一平板電腦、一電腦、一可穿戴設備、一膝上型電腦、一伺服器、一物聯網路（IoT）設備、以及一機動交通工具中的一設備。
  15. 一種裝備，包括： 基板，該基板包括： (i)至少一個內部介電層； (ii)位於該至少一個內部介電層中的複數個互連，其中該複數個互連包括位於該基板的一底部金屬層上的一焊盤； (iii)位於該至少一個內部介電層之上的一外部介電層； (iv)耦合至該複數個互連的用於佈線互連的構件， 其中該用於佈線互連的構件位於該外部介電層之上， 其中該用於佈線互連的構件位於該基板的該底部金屬層之上，以及 (v)位於該外部介電層和該用於佈線互連的構件之上的一覆蓋介電層； 耦合至該基板的一整合元件；及 耦合至位於該基板的該底部金屬層上的該焊盤的一焊料互連。
  16. 如請求項15之裝備，其中該外部介電層包括與該至少一個內部介電層不同的一材料。
  17. 如請求項15之裝備，其中該覆蓋介電層包括與該至少一個內部介電層不同的一材料。
  18. 如請求項15之裝備，其中該覆蓋介電層包括與該至少一個內部介電層和該外部介電層不同的一材料。
  19. 如請求項15之裝備，其中該覆蓋介電層和該外部介電層各自包括與該至少一個內部介電層不同的一材料。
  20. 如請求項15之裝備，其中該覆蓋介電層和該外部介電層各自包括一相同的材料。
  21. 如請求項15之裝備，其中去往及/或來自該整合元件的一第一電信號被配置成行進穿過該用於佈線互連的構件。
  22. 如請求項15之裝備，進一步包括： 位於該基板之上的用於包封的構件； 位於該用於包封的構件中的至少一個通孔； 耦合至該至少一個通孔的用於上佈線互連的構件，其中該用於上佈線互連的構件位於該用於包封的構件之上；及 位於該用於上佈線互連的構件和該用於包封的構件之上的一上覆蓋介電層。
  23. 如請求項22之裝備，其中去往及/或來自該整合元件的一第一電信號被配置成行進穿過該用於上佈線互連的構件。
  24. 如請求項15之裝備， 其中該外部介電層(i)耦合至該至少一個內部介電層，並且(ii)位於該至少一個內部介電層下方， 其中該用於佈線互連的構件位於該外部介電層下方，並且 其中該覆蓋介電層(i)耦合至該外部介電層和該用於佈線互連的構件，並且(ii)位於該外部介電層下方。
  25. 一種封裝，包括： 一基板，該基板包括： (i)至少一個內部介電層； (ii)位於該至少一個內部介電層中的複數個互連，其中該複數個互連包括位於該基板的一底部金屬層上的一焊盤； (iii)位於該至少一個內部介電層之上的一外部介電層； (iv)位於該至少一個內部介電層之上的一覆蓋介電層； (v)耦合至該複數個互連的至少一個佈線互連， 其中該至少一個佈線互連位於該覆蓋介電層之上， 其中該至少一個佈線互連位於該基板的該底部金屬層之上，以及 (vi)位於該覆蓋介電層和該至少一個佈線互連之上的一第二外部介電層； 耦合至該基板的一整合元件；及 耦合至位於該基板的該底部金屬層上的該焊盤的一焊料互連。
  26. 如請求項25之封裝，其中該第二外部介電層和該外部介電層可以是一相同的介電層。
  27. 一種用於製造封裝的方法，包括： 提供一基板，該基板包括： (i)至少一個內部介電層； (ii)位於該至少一個內部介電層中的複數個互連，其中該複數個互連包括位於該基板的一底部金屬層上的一焊盤； (iii)位於該至少一個內部介電層之上的一外部介電層； (iv)耦合至該複數個互連的至少一個佈線互連； 其中該至少一個佈線互連位於該外部介電層之上， 其中該至少一個佈線互連位於該基板的該底部金屬層之上，以及 (v)位於該外部介電層和該至少一個佈線互連之上的一覆蓋介電層； 將一整合元件耦合至該基板；及 將一焊料互連耦合至位於該基板的該底部金屬層上的該焊盤。
  28. 如請求項27之方法，進一步包括： 在該基板之上形成一包封層； 在該包封層中形成至少一個通孔； 在該包封層之上形成至少一個上佈線互連，其中該至少一個上佈線互連耦合至該至少一個通孔；及 在該至少一個上佈線互連和該包封層之上形成一上覆蓋介電層。
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* Cited by examiner, † Cited by third party
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JP2022019309A (ja) * 2020-07-17 2022-01-27 ローム株式会社 半導体装置
US11749611B2 (en) * 2021-02-01 2023-09-05 Qualcomm Incorporated Package with a substrate comprising periphery interconnects
US11682607B2 (en) * 2021-02-01 2023-06-20 Qualcomm Incorporated Package having a substrate comprising surface interconnects aligned with a surface of the substrate

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Publication number Priority date Publication date Assignee Title
US8610134B2 (en) 2006-06-29 2013-12-17 Cree, Inc. LED package with flexible polyimide circuit and method of manufacturing LED package
US8633588B2 (en) 2011-12-21 2014-01-21 Mediatek Inc. Semiconductor package
US9642259B2 (en) * 2013-10-30 2017-05-02 Qualcomm Incorporated Embedded bridge structure in a substrate
US9721922B2 (en) 2013-12-23 2017-08-01 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming fine pitch RDL over semiconductor die in fan-out package
KR102434823B1 (ko) 2014-03-10 2022-08-19 데카 테크놀로지 유에스에이 인코포레이티드 두꺼운 재배선 층을 포함하는 반도체 디바이스 및 방법
US9679801B2 (en) * 2015-06-03 2017-06-13 Apple Inc. Dual molded stack TSV package
EP3346492A3 (en) 2017-01-05 2018-08-08 MediaTek Inc. Semiconductor chip package and fabrication method thereof
US9972589B1 (en) 2017-03-30 2018-05-15 Intel Corporation Integrated circuit package substrate with microstrip architecture and electrically grounded surface conductive layer
MY202342A (en) * 2017-06-08 2024-04-24 Intel Corp Over-molded ic package with in-mold capacitor
US11728265B2 (en) * 2018-09-12 2023-08-15 Intel Corporation Selective deposition of embedded thin-film resistors for semiconductor packaging
US11164814B2 (en) * 2019-03-14 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same

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