TW202238899A - 具有重分佈結構的半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件以及該半導體元件的製備方法。該半導體元件具有一第一半導體結構、一第一重分佈結構以及一第二半導體結構，該第一半導體結構包括一第一基底以及一第一電路層，該第一電路層設置在該第一基底上，該第一重分佈結構設置在該第一電路層上，該第二半導體結構包括一第二電路層以及一第二基底，該第二電路層設置在該第一重分佈結構上，該第二基底設置在該第二電路層上。該第一電路層的一布局與該第二電路層的一布局大致相同，且該第一重分佈結構電性耦接到該第一半導體結構與該第二半導體結構。

Description

具有重分佈結構的半導體元件及其製備方法
本申請案主張2021年3月26日申請之美國正式申請案第17/214,350號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件及該半導體元件的製備方法。特別是有關於一種具有重分佈結構的半導體元件以及具有該重分佈結構之該半導體元件的製備方法。
半導體元件使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，增加不同的問題，且如此的問題在數量與複雜度上持續增加。因此，仍然持續著在達到改善品質、良率、效能與可靠度以及降低複雜度方面的挑戰。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，包括一第一半導體結構，包括一第一基底；以及一第一電路層，設置在該第一基底上；一第一重分佈結構，設置在該第一電路層上；以及一第二半導體結構，包括一第二電路層，設置在該第一重分佈結構上；以及一第二基底，設置在該第二電路層上。該第一電路層的一布局與該第二電路層的一布局大致相同，且該第一重分佈結構電性耦接到該第一半導體結構與該第二半結構。
在一些實施例中，該半導體元件包括一第三半導體結構， 包括一第三電路層，設置在該第二基底上；以及一第四半導體結構，包括一第四電路層，設置在該第三半導體結構上。該第二電路層的該布局、該第三電路層的一布局以及該第四電路層的一布局大致相同。
在一些實施例中，該半導體元件包括一第一半導體貫穿通孔，沿著該第一基底、延伸到該第一電路層而設置，且外貌上對準在該第一電路層中之一對應第一導電線，並電性耦接到在該第一電路層中之該對應第一導電線。
在一些實施例中，該第一重分佈結構包括一第一重分佈通孔，外貌上對準在該第一電路層中的一對應第一導電墊，並電性耦接到在該第一電路層中的該對應第一導電墊；一第一重分佈線，實體且電性耦接到該第一重分佈通孔；以及一第一重分佈墊，實體且電性耦接到該第一重分佈線，且外貌上對準在該第二電路層中的一對應的第二導電墊，並電性耦接到在該第二電路層中的該對應的第二導電墊。
在一些實施例中，該第二半導體結構包括一第二接合層，設置在該第二電路層與該第一重分佈結構之間；以及一第二接合墊，沿著該第二接合層設置，且外貌上對準在該第二電路層與該第一重分佈墊中的一對應的第二導電墊，並電性耦接到在該第二電路層與該第一重分佈墊中的該對應的第二導電墊。
在一些實施例中，該半導體元件包括一第一互連層，設置在該第二半導體結構與該第三半導體結構之間；以及一第一導體，沿著該第一互連層設置，並電性耦接到在該第三電路層中的一對應的第三導電墊以及在該第二電路層中的一對應的第二導電線。
在一些實施例中，該第三半導體結構包括一第三接合層，設置在該第一互連層與該第三電路層之間；以及一第三接合墊，沿著該第三接合層設置，且外貌上對準在該第三電路層與該第一導體中的一對應的第三導電墊，並電性耦接到在該第三電路層與該第一導體中的該對應的第三導電墊。
在一些實施例中，該半導體元件包括一第二半導體貫穿通孔，實體且電性耦接到該第一導體與在該第二電路層中的該對應的第二導電線。
在一些實施例中，該第一半導體貫穿通孔包括一填充層，沿著該第一基底、延伸到該第一電路層而設置；以及二絕緣層，設置在該填充層的兩側上，其中該二絕緣層包括氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetra-ethyl ortho-silicate)、聚對二甲苯(parylene)、環氧樹脂(epoxy)或是聚對二甲苯(poly(p-xylene))。
在一些實施例中，該第一半導體貫穿通孔包括一晶種層，設置在該二絕緣層與該填充層之間，以及在該填充層與在該第一電路層中的該對應的第一導電線之間。
在一些實施例中，該第一半導體貫穿通孔包括一黏著層，設置在該晶種層與該二絕緣層之間，以及在該晶種層與在該第一電路層中的該對應的第一導電線之間，其中該黏著層包括鈦、鉭、鈦鎢或氮化錳。
在一些實施例中，該第一半導體貫穿通孔包括一阻障層，設置在該黏著層與該二絕緣層之間，以及在該黏著層與在該第一電路層中的該對應的第一導電線，其中該阻障層包括鉭、氮化鉭、鈦、氮化鈦、錸、硼化鎳或氮化鉭/鉭雙層。
在一些實施例中，該半導體元件還包括一連接件，實體且電性耦接到該第一半導體貫穿通孔，其中該連接件為一焊料(solder)、一凸塊(bump)或類似物。
在一些實施例中，該半導體元件還包括一散熱層，設置在該第四半導體結構上。該散熱層包括垂直定向的石墨以及多個奈米碳管。
本揭露之另一實施例提供一種半導體元件，包括一第四半導體結構，包括一第四基底；以及一第四電路層，設置在該第四基底上；一第三半導體結構，包括一第三電路層，設置在該第四電路層上；一第二半導體結構，包括一第二電路層，設置在該第三半導體結構上；一第一半導體結構，包括一第一電路層，設置在該第二半導體結構上；一第一重分佈結構，包括一第一重分佈墊，外貌上對準在該第二電路層中的一對應的第二導電墊，且電性耦接到在該第二電路層中的該對應的第二導電墊；一第一重分佈線，實體且電性耦接到該第一重分佈墊；以及一第一重分佈通孔，實體且電性耦接到該第一重分佈線，且外貌上對準在該第一電路層中的一對應的第一導電墊，且電性耦接到在該第一電路層中的該對應的第一導電墊；以及一第四半導體貫穿通孔，沿著該第四基底、延伸到該第四電路層而設置，且外貌上對準在該第四電路層中的一對應的第四導電線，並電性耦接到在該第四電路層中的該對應的第四導電線。該第四電路層的一布局、該第三電路層的一布局、該第二電路層的一布局以及該第一電路層的一布局大致相同。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一第一半導體結構，包括一第一基底；以及一第一電路層，形成在該第一基底上；形成一第一重分佈結構在該第一半導體結構上並電性耦接到該第一半導體結構；經由一晶圓對晶圓混合接合製程而將一第二電路層接合到該第一重分佈結構上，其中該第一重分佈結構電性耦接到在該第二電路層中的一對應的第二導電墊；以及沿著該第一基底並延伸到該第一電路層而形成一第一半導體貫穿通孔。該第一重分佈結構電性耦接到在該第一電路層中的一對應的第一導電線。該第一電路層的一布局與該第二電路層的一布局大致上相同。
在一些實施例中，該半導體元件的製備方法包括形成一第三電路層在該第二電路層上；以及形成一第四電路層在該第三電路層上。該第二電路層的該布局、該第三電路層的一布局以及該第四電路層的一布局大致上相同。
在一些實施例中，該半導體元件的製備方法包括形成一連接件實體且電性耦接到該第一半導體貫穿通孔。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一第一基底；形成複數個第一裝置元件在該第一基底上；形成一第一半導體貫穿通孔以延伸到該第一基底；形成一第一電路層以覆蓋該複數個第一裝置元件；形成一第一重分佈結構在該第一電路層上並電性耦接到在該第一電路層中的一對應的一第一導電墊；以及經由一晶圓對晶圓混合接合製程而將一第二電路層接合到該第一重分佈結構上。該第一半導體貫穿通孔電性耦接到在該第一電路層中的一對應的第一導電線。該第一重分佈結構電性耦接到在該地案電路層中的一對應的第二導電墊。該第一電路層的一布局與該第二電路層的一布局大致相同。
在一些實施例中，該半導體元件的製備方法包括薄化該第一基底以至少部分暴露該第一半導體貫穿通孔；以及形成一連接件以實體且電性耦接到該第一半導體貫穿通孔。
由於本揭露該半導體元件的設計，該第一重分佈結構可電性耦接到具有相同布局的該第一半導體結構與該第二半導體結構。因此，可降低製造該半導體元件的成本及製程複雜度。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，為精確地相同的、相等的，或是平坦的，或者是其可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，均包括在半導體元件的範疇中。
圖1是流程示意圖，例示本揭露一實施例之半導體元件1A的製備方法10。圖2到圖12是剖視示意圖，例示本揭露一實施例製備半導體元件1A之部分流程。圖13是放大剖視結構圖，例示本揭露一實施例的中間半導體元件。圖14是剖視示意圖，例示本揭露一實施例製備半導體元件1A之部分流程。
請參考圖1及圖2，在步驟S11，可提供一第一半導體結構100，包括一第一基底101以及一第一電路層103。
請參考圖2，舉例來說，第一基底101可包含矽、鍺、矽鍺、矽碳、矽鍺碳、鎵、砷化鎵、砷化銦、磷化銦或其他IV-IV族、III-V族或II-VI族半導體材料。
請參考圖2，第一電路層103可形成在第一基底101上。第一電路層103可包括多個層間介電層及/或金屬間介電層，其包含複數個第一裝置元件105以及複數個第一導電特徵。複數個第一裝置元件105可為電晶體，例如互補式金屬氧化半導體(complementary metal-oxide-semiconductor)電晶體、金屬氧化物半導體場效電晶體、鰭式場效電晶體、類似物或其組合。複數個第一導電特徵可包括多個第一導電線107、多個第一導電墊109以及多個第一導電通孔(在圖2中未顯示)或其他適合的導電元件。
應當理解，在本揭露的描述中，最上面的該等第一導電線可被指定成該等第一導電墊109。該等第一導電墊109的各上表面可與第一電路層103的上表面大致為共面。
複數個第一導電特徵可分別且對應電性連接複數個第一裝置元件105，以形成多個功能單元在第一電路層103中。在本揭露的描述中，一功能單元通常表示功能上與邏輯電路相關，其已經針對多個功能目的而分隔一區別單元(distinct unit)。在一些實施例中，該等功能單元通常可為高度複雜電路，例如處理器核心、記憶體控制器或加速器單元。在一些其他實施例中，一功能單元的複雜度以及功能性可能更複雜或是更不複雜。在本實施例中，具有複數個第一裝置元件105的第一半導體結構100可當作是一記憶體。
舉例來說，該等層間介電層及/或該等金屬間介電層可包含氧化矽、硼磷矽酸鹽玻璃(borophosphosilicate glass)、未摻雜矽酸鹽玻璃(undoped silicate glass)、氟化矽酸鹽玻璃(fluorinated silicate glass)、低介電常數(low-k)的介電材料、類似物或其組合。該等低介電常數的材料可具有一介電常數，該介電常數小於2.0。該等層間介電層及/或該等金屬間介電層的製作技術可包含多個沉積製程，例如化學氣相沉積、電漿加強化學氣相沉積或類似方法。在該等沉積製程之後可執行多個平坦化製程，以移除多餘的材料並提供一大致平坦表面給接下來的處理步驟。在該等層間介電層及/或該等金屬間介電層的形成期間，可形成複數個第一裝置元件105與複數個第一導電特徵。
舉例來說，複數個第一導電特徵可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。
應當理解，在目前階段，第一半導體結構100可為一完整晶圓(intact wafer)，其可藉由裁切而沿著切割線(scribe line)999分割成多個晶粒。
請參考圖1及圖3，在步驟S13，一第一重分佈結構500可形成在第一半導體結構100上。
請參考圖3，第一重分佈結構500可形成在第一半導體結構100的一前表面上。應當理解，在本揭露的描述中，術語「面(face)」或「前(front)」表面是一個技術術語，指的是在其上形成多個裝置元件以及多個導電特徵之結構的主表面。同樣，一結構的「後(back)」表面是與該面相對的主表面。
通常，第一重分佈結構500的製備可包括使用任何適合的方法(例如一旋轉塗佈技術、噴濺及類似技術)形成一或多個介電層以及形成多個導電特徵在該等介電層中。該等導電特徵的製備可包括圖案化該等介電層(例如使用微影及/或蝕刻製程)以及形成多個導電特徵在圖案化的該等介電層中(例如藉由沉積一晶種層，使用一遮罩層以界定該等導電特徵的形狀，並使用一無電/電化學鍍覆製程)。
請參考圖3，第一重分佈結構500可包括一下介電層501、一上介電層503、複數個第一重分佈通孔505、複數個第一重分佈線507以及複數個第一重分佈墊509。下介電層501可形成在第一半導體結構100的錢表面上。意即，下介電層501可形成在第一電路層103上。上介電層503可形成在下介電層501上。在一些實施例中，舉例來說，下介電層501與上介電層503可包含氧化矽、氮化矽、氮氧化矽、氧化氮化矽、氮化矽碳、類似物或其組合。在一些實施例中，舉例來說，下介電層501與上介電層503可包含一聚合物層，包括聚酰亞胺(polyimide)、聚對二唑苯(polybenzoxazole)、苯並環丁烯(benzocyclobutene)、環氧樹脂(epoxy)、聚矽氧(silicone)、丙烯酸酯(acrylates)、奈米填充酚醛樹脂(nano-filled phenoresin)、矽氧烷(siloxane)、一種氟化聚合物、聚降冰片烯(polynorbornene)或類似物。下介電層501與上介電層503可包含相同材料，但並不以此為限。在一些實施例中，下介電層501與上介電層503可表示成一單層。該單層的各上部可當成在接下來之處理步驟中的一接合層。
為了便於描述，僅描述一個第一重分佈通孔505、一個第一重分佈線507以及一個第一重分佈墊509。
請參考圖3，第一重分佈通孔505可形成在下介電層501中，並可實體且電性耦接到在第一電路層103中的一對應的第一導電墊109。第一重分佈通孔505與相對應的第一導電墊109外貌上可對準。在本揭露的描述中，假設一個x-y-x座標系統，其中x與y代表與該結構之主表面平行的平面內的各維度，且z代表正交於該平面的一維度，而當兩個特徵具有大致相同x、y座標時，則那些特徵外貌上對準。第一重分佈線507可形成在下介電層501中，並可實體且電性耦接到第一重分佈通孔505。第一重分佈墊509可沿著上介電層503而形成，並可實體且電性耦接到第一重分佈線507。第一重分佈墊509並未外貌上對準第一重分佈通孔505。
舉例來說，第一重分佈通孔505、第一重分佈線507以及第一重分佈墊509可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物、金屬氮化物、過渡金屬鋁化物或其組合。
請參考圖1及圖4，在步驟S15，可提供一第二半導體結構200。
請參考圖4，第二半導體結構200可包括一第二基底201、一第二電路層203、一第二接合層213以及複數個第二接合墊215。第二基底201可具有與第一基底101相同的結構，並可包含與第一基底101相同的材料。第二電路層203可具有與第一電路層103相同的結構，並可具有多個層間介電層及/或金屬間介電層，其包含複數個第二裝置元件205以及複數個第二導電特徵(例如第二導電線207、第二導電墊209以及第二導電通孔)。在一些實施例中，每一個第二裝置元件205可與相對應的第一裝置元件105位在相同的外貌位置處。每一個第二導電特徵可與相對應的第一導電特徵位在相同的外貌位置處。意即，第二電路層203與第一電路層103可具有相同的布局，且第一半導體結構100與第二半導體結構200可提供一相同功能。
請參考圖4，第二接合層213可形成在第二電路層203上。在一些實施例中，舉例來說，第二接合層213可包含一非有機材料，選自未摻雜矽酸鹽玻璃、氮化矽、氮氧化矽、氧化矽、氧化氮化矽、氮化矽碳或其組合。在一些實施例中，舉例來說，第二接合層213可包含一聚合物層，例如環氧樹脂(epoxy)、聚醯亞胺(polyimide)、苯並環丁烯(benzocyclobutene)、聚對二唑苯(polybenzoxazole)、苯並環丁烯(benzocyclobutene)、聚矽氧(silicone)、丙烯酸酯(acrylates)、奈米填充酚醛樹脂(nano-filled phenoresin)、矽氧烷(siloxane)、一種氟化聚合物、聚降冰片烯(polynorbornene)或類似物。第二接合層213的製作技術可包含一沉積製程，例如化學氣相沉積、電漿加強化學氣相沉積、蒸鍍或旋轉塗佈。為了便於描述，僅描述一個第二接合墊215。第二接合墊215可沿著第二接合層213而形成，並可實體且電性耦接到在第二電路層203中的一對應的第二導電墊209。第二接合墊215與在第二電路層203中的相對應的第二導電墊209可外貌上對準。
請參考圖1及圖5，在步驟S17，第二半導體結構200可接合到第一重分佈結構500上。
請參考圖5，第二半導體結構200可翻轉並可經由一晶圓對晶圓混合接合製程而接合到第一重分佈結構500上，以形成一面對面配置。在一些實施例中，第二接合層213可接合到上介電層503上，以形成一堆疊，其由第一半導體結構100、第一重分佈結構500以及第二半導體結構200所構成。在接合製程之後，第一重分佈墊509與第二接合墊215可外貌上對準。
在一些實施例中，第二半導體結構200接合到第一重分佈結構500上並不使用載體。
在一些實施例中，晶圓對晶圓混合接合製程可包括活化第二接合層213與上介電層503的各暴露表面(例如在電漿製程中)；在活化之後清洗第二接合層213與上介電層503；接觸第二接合層213的活化表面與上介電層503的活化表面；以及執行一熱退火製程以加強第二接合層213與上介電層503之間的接合。
在一些實施例中，晶圓對晶圓混合接合製程可包括介電質對介電質接合、金屬對金屬接合或是金屬對介電質接合或金屬對黏著劑接合。介電質對介電質可源自於第二接合層213與上介電層503之間的接合。金屬對金屬結核可源自於第二接合墊215與第一重分佈墊509之間的接合。金屬對介電質接合或金屬對黏著劑接合可源自於第二接合墊215與上介電層503之間的接合或是第一重分佈墊509與第二接合層213之間的接合。
在一些實施例中，舉例來說，當第二接合墊215與上介電層503包含氧化矽或氮化矽時，第二接合墊215與上接合層503之間的接合可根據親水接合機制(hydrophilic bonding mechanism)。在接合之前，親水表面變異可施加到第二接合墊215與上介電層503。在一些實施例中，當第二接合墊215與上介電層503包含聚合物黏著劑時，例如聚酰亞胺(polyimide) 、苯並環丁烯(benzocyclobutenes)以及聚對二唑苯(polybenzoxazoles)，則第二接合墊215與上介電層503之間的接合可根據熱壓接合(thermo-compression bonding)。
在一些實施例中，舉例來說，接合第二半導體結構200到第一重分佈結構500的接合方法可包括熱壓接合、鈍化-罩蓋-層輔助接合或表面活化接合。該等接合方法的製程壓力可介於大約100MPa到大約150MPa之間。該等接合方法的製程溫度可介於大約室溫到大約400℃之間。在一些實施例中，表面處理可用於降低該等接合方法的製程溫度或是縮短該接合方法的花費時間。在一些實施例中，在接合製程之後可執行一退火製程，以強化介電質對介電質接合，並導致金屬對金屬接合的熱膨脹，以便進一步改善接合品質。
傳統上，當以面對面配置接合兩個具有相同配置的晶圓時，由於其中一個晶圓的翻轉，所以各別的導電墊(例如該等第一導電墊109以及該等第二導電墊209)將在外貌上未對準。為了克服此問題，翻轉的晶圓可以一鏡像布局進行製造，其由一不同組的遮罩所達到。兩組遮罩意指製造此半導體元件的成本是大量的，且製造此半導體元件的製程複雜度也是過於複雜。
反之，在本揭露中，第一重分佈結構500可重新配線各自的導電墊，以電性耦接具有相同布局的兩個晶圓。因此，半導體元件1A可利用具有相同布局的兩個晶圓(例如第一半導體結構100與第二半導體結構200)以一面對面配置而製造。因此，可降低製造半導體元件1A的成本與製程複雜度。
請參考圖1、圖6及圖7，在步驟S19，可形成複數個第二半導體貫穿通孔217，以電性耦接到在第二電路層203中的該等第二導電線207。
請參考圖6，可執行一薄化製程以縮減第二基底201的一厚度，以便縮減半導體元件1A的高度。此薄化製程可允許用於改善散熱，並提供一下元件輪廓，亦縮減穿經第二基底201之第二半導體貫穿通孔217所需的深度與寬度。或者是，在一些實施例中，可省略用於第二基底201的薄化製程。
在一些實施例中，可薄化第二基底201到一厚度，介於大約0.5μm到大約10μm之間。可完成薄化製程，例如使用機械磨蝕(mechanical abrasion)、拋光(polishing)或類似方法，或者是使用化學移除，例如一濕蝕刻。一薄化終止層(圖未示)可植入在基底中以薄化中指控制。該薄化終止層可為一摻雜層或一磊晶生長層，其具有一厚度，大約0.2μm到大約10μm。可選擇該薄化終止層的厚度以便其足夠厚以根據所使用的蝕刻選擇性而終止薄化製程。舉例來說，若是所使用的蝕刻選擇性大約為1：100的話，則該薄化終止層可具有一厚度，介於大約0.2μm到大約5μm之間。其他維度可根據製程配置而使用於該薄化終止層。
如實施例所描述的一有利的特徵，但並不以此為限，在薄化之前藉由接合第一半導體結構100與第二半導體結構200，在接合期間可能不需要一載體(carrier)以提供晶圓支撐。再者，可能不需要薄晶圓處置技術，因為第一半導體結構100與第二半導體結構200均足夠厚。缺乏一載體或薄晶圓處置技術可降低製造成本並提升良率。
為了便於描述，僅描述一個第二半導體貫穿通孔217。
請參考圖7，第二半導體貫穿通孔217可沿著第二基底201、延伸到第二電路層203而形成，且實體及電性耦接到在第二電路層203中的一對應的第二導電線207。通常，第二半導體貫穿通孔217的製作技術可包含線性沉積(liner deposition)以及填充在一通孔開口中的導電材料。可執行一平坦化製程，例如化學機械研磨，以提供一大致平坦表面給接下來的處理步驟。在一些實施例中，在該通孔開口形成期間，對應的第二導電線207可當成一蝕刻終止層。
在一些實施例中，第二半導體貫穿通孔217的各側壁可稍微呈錐形，例如介於大約85度到大約88度之間。在一些實施例中，第二半導體貫穿通孔217的各寬度可介於大約1μm到大約22μm之間，或是介於大約5μm到大約15μm之間。在一些實施例中，第二半導體貫穿通孔217的各深度可介於大約20μm到大約160μm之間，或是介於大約50μm到大約130μm之間。
請參考圖1及圖8，一第一互連層601可形成在第二半導體結構200上，並可形成複數個第一導體603以電性耦接到複數個第二半導體貫穿通孔217。
請參考圖8，在一些實施例中，舉例來說，第一互連層601可包含一非有機材料，選自未摻雜矽酸鹽玻璃、氮化矽、氮氧化矽、氧化矽、氮化矽碳或其組合。在一些實施例中，舉例來說，第一互連層601可包含環氧樹脂(epoxy)、聚醯亞胺(polyimide)、苯並環丁烯(benzocyclobutene)、聚對二唑苯(polybenzoxazole)、苯並環丁烯(benzocyclobutene)、聚矽氧(silicone)、丙烯酸酯(acrylates)、奈米填充酚醛樹脂(nano-filled phenoresin)、矽氧烷(siloxane)、一種氟化聚合物、聚降冰片烯(polynorbornene)或類似物。第一互連層601的製作技術可包含一沉積製程，例如化學氣相沉積、電漿加強化學氣相沉積、蒸鍍或旋轉塗佈。
為了便於描述，僅描述一個第一導體603。
請參考圖8，第一導體603可沿著第一互連層601而形成，並可實體且電性耦接到第二半導體貫穿通孔217。該等第一導體603與第二半導體貫穿通孔217可在外貌上對準。舉例來說，第一導體603可包括鎢、鈷、鋯、鉭、鈦、鋁、釕(ruthenium)、銅、金屬碳化物、金屬氮化物、過渡金屬鋁化物或其組合。
請參考圖1、圖9及圖10，在步驟S23，一第三半導體結構300可形成在第一互連層601上，可形成複數個第三半導體貫穿通孔317以電性耦接到在第三半導體結構300之一第三電路層303中的多個對應的第三導電線307，一第二互連層605可形成在第三半導體結構300上，可形成複數個第二導體607以電性耦接到複數個第三半導體貫穿通孔317。
請參考圖9，可提供第三半導體結構300並可依序翻轉以接合到第一互連層601上。在一些實施例中，第三半導體結構300可具有與第二半導體結構200相同的結構。第三半導體結構300可具有一第三基底301、一第三電路層303、一第三接合層313以及複數個第三接合墊315。第三基底301可具有與第二基底201相同的結構，並可包含與第二基底201相同的材料。第三電路層303可具有與第二電路層203相同的結構，並可包括多個層間介電層及/或督個金屬間介電層，其包含複數個第三裝置元件305以及複數個第三導電特徵(例如第三導電線307、第三導電墊309以及第三導電通孔)。第三電路層303與第二電路層203可具有相同布局，且第三半導體結構300與第二半導體結構200可提供相同功能。第三接合層313與複數個第三接合墊315可分別具有與第二接合層213與複數個第二接合墊215相同的結構。
第三半導體結構300與第一互連層601的接合製程可類似於如圖5所描述的接合製程，且在文中不再重複其描述。
請參考圖10，可選擇地執行一薄化製程，以減少第三基底301的厚度。可以類似於如圖6所描述的程序而而執行薄化製程，且在文中不再重複其描述。在薄化製程之後，複數個第三半導體貫穿通孔317可沿著第三基底301、延伸到第三電路層303而形成，並實體且電性耦接到在第三電路層303中的一對應的第三導電線307。複數個第三半導體貫穿通孔317可以類似於如圖7所描述的一程序所形成，且在文中不再重複其描述。在第三半導體結構300形成之後，第二互連層605以及複數個第二導體607可以類似於如圖8所示的第一互連層601與複數個第一導體603的一程序所形成，且在文中不再重複其描述。
請參考圖1及圖11，在步驟S25，一第四半導體結構400可接合到第二互連層605上，以配置成一中間晶圓堆疊。
請參考圖11，可提供第四半導體結構400並可接著翻轉以接合到第二互連層605上。在一些實施例中，第四半導體結構400可具有與第三半導體結構300相同的結構。第四半導體結構400可包括一第四基底401、一第四電路層403、一第四接合層413以及複數個第四接合墊415，並可分別具有與第三基底301、第三電路層303、第三接合層313以及複數個第三接合墊315相同的結構。第四電路層403可包括多個層間介電層及/或多個金屬間介電層，其包含複數個第四裝置元件405以及複數個第四導電特徵(例如第四導電線407、第四導電墊409以及第四導電通孔)。第四電路層403以及第三電路層303可具有相同布局，且第四半導體結構400以及第三半導體結構300可提供相同功能。
第四半導體結構400與第二互連層605的接合製程可類似於如圖5所描述的製程，且在文中不再重複其描述。
請參考圖11，第一半導體結構111、第一重分佈結構500、第二半導體結構200、第三半導體結構300、第四半導體結構400、複數個第二半導體貫穿通孔217、複數個第三半導體貫穿通孔317、第一互連層601、複數個第一導體603、第二互連層605以及複數個第二導體607一起配置成該中間晶圓堆疊。
請參考圖1、圖12以及圖13，在步驟S27，該中間晶圓堆疊可被翻轉，可形成複數個第一半導體貫穿通孔117以電性耦接到在第一電路層103中的該等第一導電線107，且複數個連接件701可形成在複數個第一半導體貫穿通孔117上。
為了便於描述，僅描述一個第一半導體貫穿通孔117以及一個連接件701。
請參考圖12，如圖11所描述的該中間晶圓堆疊可被翻轉以使第一半導體結構100的背面朝上。可選擇地執行類似於圖6所描述之一程序的一薄化製程，以減少第一基底101的厚度。第一半導體貫穿通孔117可沿著第一基底101、延伸到第一電路層103而形成，並實體且電性耦接到在第一電路層103中的一相對的第一導電線107。
請參考圖13，第一半導體貫穿通孔117的製作技術可包含形成一通孔開口VO，以至少部分暴露對應的第一導電線107並填滿該通孔開口。在一些實施例中，第一半導體貫穿通孔117可包括一填充層FL、一晶種層SL、一黏著層AL、一阻障層BL以及二絕緣層IL。
請參考圖13，二絕緣層IL可共形地形成在通孔開口VO的兩側壁上。在一些實施例中，舉例來說，二絕緣層IL可包含氧化矽、氮化矽、氮氧化矽或是四乙氧基矽烷(tetra-ethyl ortho-silicate)。二絕緣層IL可具有一厚度，介於大約50nm到大約200nm之間。或者是，在一些實施例中，舉例來說，二絕緣層IL可包含聚對二甲苯(parylene)、環氧樹脂(epoxy)或是聚對二甲苯(poly(p-xylene))。二絕緣層IL可保證填充層FL在第一基底101及第一電路層103中是電性絕緣的。
請參考圖13，阻障層BL可共形地形成在絕緣層IL上以及在通孔開口VO的下表面上。阻障層BL可具有一U形剖面輪廓。舉例來說，阻障層BL可包含鉭、氮化鉭、鈦、氮化鈦、錸(rhenium)、硼化鎳或氮化鉭/鉭雙層。阻障層BL可抑制填充層之該等導電材料擴散到絕緣層IL中。阻障層BL的製作技術可包含沉積製程，例如物理氣相沉積、原子層沉積、化學氣相沉積或噴濺。
請參考圖13，黏著層AL可共形地形成在阻障層BL上，並可具有一U形剖面輪廓。舉例來說，黏著層AL可形成鈦、鉭、鈦鎢或氮化錳。黏著層AL可改善晶種層SL與阻障層BL之間的一黏性。黏著層AL可具有一厚度，介於大約5nm到大約50nm之間。黏著層AL的製作技術可包含沉積製程，例如物理氣相沉積、原子層沉積、化學氣相沉積或噴濺。
請參考圖13，晶種層SL可共形地形成在黏著層AL上，並可具有一U形剖面輪廓。晶種層SL可具有一厚度，介於大約10nm到大約40nm之間。舉例來說，晶種層SL可包含銅或釕。晶種層SL的製作技術可包含沉積製程，例如物理氣相沉積、原子層沉積、化學氣相沉積或噴濺。在藉由一電鍍製程形成填充層期間，晶種層SL可降低通孔開口VO的電阻率。
請參考圖13，填充層FL可形成在晶種層SL上，並完全填滿通孔開口VO。舉例來說，填充層FL可為銅。填充層FL的製作技術可包含一電鍍製程。
請參考圖1及圖14，在步驟S29，該中間晶圓堆疊可沿著切割線999進行裁切，以形成半導體元件1A。
請參考圖14，該中間晶圓堆疊可藉由沿著切割線999的裁切而分割成多個晶粒。每一個晶粒可表示成半導體元件1A。
圖15及圖16是剖視結構圖，例示本揭露一些實施例的各半導體元件1B、1C。
請參考圖15，半導體元件1B可具有類似於如圖14所描述的結構。在圖15中類似或相同於圖14的元件已經以類似元件編號進行標示，並已經省略其重複描述。
在半導體元件1B中，設置在第一半導體貫穿通孔117上的連接件701B可為一柱形凸塊，舉例來說，柱形凸塊包含銅。柱形凸塊可直接形成在第一半導體貫穿通孔117上，而不需要接觸墊、凸塊下金屬(under bump metallurgy)或類似物，因此進一步降低製造半導體元件1B的成本與製程複雜度，其可允許增加該等柱形凸塊的密度。舉例來說，在一些實施例中，一柱形凸塊(例如間距(pitch))的一關鍵尺寸可小與於大約5μm，且柱形凸塊可具有一高度，小於大約10μm。柱形凸塊可使用任何適合的方法所形成，例如沉積一晶種層、選擇地形成一凸塊下金屬、使用一遮罩以界定柱形凸塊的一形狀、在該遮罩中電化學鍍覆柱形凸塊，以及依序移除該遮罩與晶種層的任何未期望部分。柱形凸塊可用於將半導體元件1B電性連接到其他封裝元件，例如扇出(fan-out)重分佈層、封裝基底、中介層(interposers)、印刷電路板及類似物。
請參考圖16，半導體元件1C可具有類似於如圖14所描述的結構。在圖16中類似或相同於圖14的元件已經以類似元件編號進行標示，並已經省略其重複描述。
半導體元件1C可包括一散熱層703，設置在第四基底上401。在一些實施例中，散熱層703可包含一碳材料，其充滿有一可撓性材料，例如一聚合物基質(polymer matrix)。舉例來說，散熱層703通常可具有垂直定向的石墨以及多個奈米碳管，其充滿有一氟聚合物橡膠基質(fluoropolymer rubber matrix)。該等奈米碳管的深寬比可介於大約1：1到大約1：100之間。舉另一個例子，散熱層703可包括石墨碳(graphitic carbon)。再舉一個例子，散熱層703可包括熱分解石墨片(pyrolytic graphite sheet)。在一些實施例中，散熱層703的一熱阻可小於0.2℃ cm 2/Watt，在一厚度介於大約250μm到大約450μm之間的條件下。散熱層703可提供對半導體元件1C的額外的散熱能力。
圖17及圖18是剖視示意圖，例示本揭露另一實施例製備半導體元件1D的一流程。
請參考圖17，一中間晶圓堆疊可以類似於如圖2到圖11所描述的一程序所製造。為了便於描述，僅描述一個地似半導體貫穿通孔417。第四半導體貫穿通孔417可沿著第四基底401、延伸到第四電路層403而形成，並實體且電性耦接到一對應的第四導電線407。第四半導體貫穿通孔417的製備可以類似於如圖12所描述的一程序所執行，且在文中不再重複其描述。複數個連接件701可以類似於如圖12所描述的一程序而分別對應形成在複數個第四半導體貫穿通孔417上，且在文中不再重複其描述。
請參考圖18，在圖17中的中間晶圓堆疊可沿著切割線999進行裁切，並可分割成多個晶粒。每一個晶粒可表示成半導體元件1D。
圖19到圖23是剖視示意圖，例示本揭露另一實施例製備半導體元件1E的一流程。
請參考圖19，複數個第一裝置元件105可形成在一第一基底101上。第一基底101與複數個第一裝置元件105與在圖12中所描述的相同，且在文中不再重複其描述。一隔離層可形成在第一基底101上，以覆蓋複數個第一裝置元件105。可執行一平坦化製程，例如化學機械研磨，以提供一大致平坦表面給接下來的處理步驟。隔離層可被指定成一第一電路層103的一部分。接下來，複數個第一半導體貫穿通孔117可沿著隔離層並延伸到第一基底101而形成。複數個第一半導體貫穿通孔117的製備可以類似於如圖12所描述的一程序而執行，且在文中不再重複其描述。
為了便於描述，僅描述一個第一半導體貫穿通孔117。
請參考圖20，多個層間介電層及/或金屬間介電層可形成在如圖19所描述的中間半導體元件上，而該等層間介電層及/或金屬間介電層包含複數個第一導電特徵，例如第一導電線107、第一導電墊109以及第一導電通孔。該等介電層與複數個第一導電特徵一起配置成第一電路層103。第一半導體貫穿通孔117可電性耦接到在第一電路層103中的一對應的第一導電線107。第一電路層103與第一基底101一起配置成一第一半導體結構100。
請參考圖21，可依序形成第一重分佈結構500、第二半導體結構200、複數個第二半導體貫穿通孔217、第一互連層601、複數個第一導體603、第三半導體結構300、複數個第三半導體貫穿通孔317、第二互連層605、複數個第二導體607以及第四半導體結構400，以類似於如圖3到圖11所描述的一程序形成一中間晶圓堆疊。
請參考圖22，可翻轉如圖22所描述的中間晶圓堆疊。可執行一薄化製程，以縮減第一基底101的厚度，並暴露第一半導體貫穿通孔117。可以類似於如圖6所描述的一程序而執行薄化製程，且在文中不再重複其描述。連接件701可以類似於如圖12所描述的一程序而形成在第一半導體貫穿通孔117上，且在文中不再重複其描述。
請參考圖23，在圖22中的中間晶圓堆疊可沿著切割線999進行裁切，並可分割成多個晶粒。每一個晶粒可表示成半導體元件1E。
本揭露之一實施例提供一種半導體元件，包括一第一半導體結構，包括一第一基底；以及一第一電路層，設置在該第一基底上；一第一重分佈結構，設置在該第一電路層上；以及一第二半導體結構，包括一第二電路層，設置在該第一重分佈結構上；以及一第二基底，設置在該第二電路層上。該第一電路層的一布局與該第二電路層的一布局大致相同，且該第一重分佈結構電性耦接到該第一半導體結構與該第二半結構。
本揭露之另一實施例提供一種半導體元件，包括一第四半導體結構，包括一第四基底；以及一第四電路層，設置在該第四基底上；一第三半導體結構，包括一第三電路層，設置在該第四電路層上；一第二半導體結構，包括一第二電路層，設置在該第三半導體結構上；一第一半導體結構，包括一第一電路層，設置在該第二半導體結構上；一第一重分佈結構，包括一第一重分佈墊，外貌上對準在該第二電路層中的一對應的第二導電墊，且電性耦接到在該第二電路層中的該對應的第二導電墊；一第一重分佈線，實體且電性耦接到該第一重分佈墊；以及一第一重分佈通孔，實體且電性耦接到該第一重分佈線，且外貌上對準在該第一電路層中的一對應的第一導電墊，且電性耦接到在該第一電路層中的該對應的第一導電墊；以及一第四半導體貫穿通孔，沿著該第四基底、延伸到該第四電路層而設置，且外貌上對準在該第四電路層中的一對應的第四導電線，並電性耦接到在該第四電路層中的該對應的第四導電線。該第四電路層的一布局、該第三電路層的一布局、該第二電路層的一布局以及該第一電路層的一布局大致相同。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一第一半導體結構，包括一第一基底；以及一第一電路層，形成在該第一基底上；形成一第一重分佈結構在該第一半導體結構上並電性耦接到該第一半導體結構；經由一晶圓對晶圓混合接合製程而將一第二電路層接合到該第一重分佈結構上，其中該第一重分佈結構電性耦接到在該第二電路層中的一對應的第二導電墊；以及沿著該第一基底並延伸到該第一電路層而形成一第一半導體貫穿通孔。該第一重分佈結構電性耦接到在該第一電路層中的一對應的第一導電線。該第一電路層的一布局與該第二電路層的一布局大致上相同。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一第一基底；形成複數個第一裝置元件在該第一基底上；形成一第一半導體貫穿通孔以延伸到該第一基底；形成一第一電路層以覆蓋該複數個第一裝置元件；形成一第一重分佈結構在該第一電路層上並電性耦接到在該第一電路層中的一對應的一第一導電墊；以及經由一晶圓對晶圓混合接合製程而將一第二電路層接合到該第一重分佈結構上。該第一半導體貫穿通孔電性耦接到在該第一電路層中的一對應的第一導電線。該第一重分佈結構電性耦接到在該地案電路層中的一對應的第二導電墊。該第一電路層的一布局與該第二電路層的一布局大致相同。
由於本揭露該半導體元件的設計，第一重分佈結構500可電性耦接到具有相同布局的第一半導體結構100與第二半導體結構200。因此，可降低製造半導體元件1A的成本及製程複雜度。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
1A:半導體元件 1B:半導體元件 1C:半導體元件 1D:半導體元件 1E:半導體元件 10:製備方法 100:第一半導體結構 101:第一基底 103:第一電路層 105:第一裝置元件 107:第一導電線 109:第一導電墊 117:第一半導體貫穿通孔 200:第二半導體結構 201:第二基底 203:第二電路層 205:第二裝置元件 207:第二導電線 209:第二導電墊 213:第二接合層 215:第二接合墊 217:第二半導體貫穿通孔 300:第三半導體結構 301:第三基底 303:第三電路層 305:第三裝置元件 307:第三導電線 309:第三導電墊 313:第三接合層 315:第三接合墊 317:第三半導體貫穿通孔 400:第四半導體結構 401:第四基底 403:第四電路層 405:第四裝置元件 407:第四導電線 409:第四導電墊 413:第四接合層 415:第四接合墊 500:第一重分佈結構 501:下介電層 503:上介電層 505:第一重分佈通孔 507:第一重分佈線 509:第一重分佈墊 601:第一互連層 603:第一導體 605:第二互連層 607:第二導體 701:連接件 701B:連接 703:散熱層 999:切割線 AL:黏著層 BL:阻障層 FL:填充層 IL:絕緣層 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟 S25:步驟 S27:步驟 S29:步驟 SL:晶種層 VO:通孔開口 Z:方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。 圖1是流程示意圖，例示本揭露一實施例之半導體元件的製備方法。 圖2到圖12是剖視示意圖，例示本揭露一實施例製備半導體元件之部分流程。 圖13是放大剖視結構圖，例示本揭露一實施例的中間半導體元件。 圖14是剖視示意圖，例示本揭露一實施例製備半導體元件之部分流程。 圖15及圖16是剖視結構圖，例示本揭露一些實施例的各半導體元件。 圖17及圖18是剖視示意圖，例示本揭露另一實施例製備半導體元件的一流程。 圖19到圖23是剖視示意圖，例示本揭露另一實施例製備半導體元件的一流程。
1A:半導體元件
100:第一半導體結構
101:第一基底
103:第一電路層
105:第一裝置元件
107:第一導電線
109:第一導電墊
117:第一半導體貫穿通孔
200:第二半導體結構
201:第二基底
203:第二電路層
205:第二裝置元件
207:第二導電線
209:第二導電墊
213:第二接合層
215:第二接合墊
217:第二半導體貫穿通孔
300:第三半導體結構
301:第三基底
303:第三電路層
305:第三裝置元件
307:第三導電線
309:第三導電墊
313:第三接合層
315:第三接合墊
317:第三半導體貫穿通孔
400:第四半導體結構
401:第四基底
403:第四電路層
405:第四裝置元件
407:第四導電線
409:第四導電墊
413:第四接合層
415:第四接合墊
500:第一重分佈結構
501:下介電層
503:上介電層
505:第一重分佈通孔
507:第一重分佈線
509:第一重分佈墊
601:第一互連層
603:第一導體
605:第二互連層
607:第二導體
701:連接件
Z:方向

Claims (20)

  1. 一種半導體元件，包括： 一第一半導體結構，包括： 一第一基底；以及 一第一電路層，設置在該第一基底上； 一第一重分佈結構，設置在該第一電路層上；以及 一第二半導體結構，包括： 一第二電路層，設置在該第一重分佈結構上；以及 一第二基底，設置在該第二電路層上； 其中該第一電路層的一布局與該第二電路層的一布局大致相同，且該第一重分佈結構電性耦接到該第一半導體結構與該第二半結構。
  2. 如請求項1所述之半導體元件，還包括： 一第三半導體結構， 包括一第三電路層，設置在該第二基底上；以及 一第四半導體結構，包括一第四電路層，設置在該第三半導體結構上； 其中該第二電路層的該布局、該第三電路層的一布局以及該第四電路層的一布局大致相同。
  3. 如請求項2所述之半導體元件，還包括一第一半導體貫穿通孔，沿著該第一基底、延伸到該第一電路層而設置，且外貌上對準在該第一電路層中之一對應第一導電線，並電性耦接到在該第一電路層中之該對應第一導電線。
  4. 如請求項3所述之半導體元件，其中該第一重分佈結構包括： 一第一重分佈通孔，外貌上對準在該第一電路層中的一對應第一導電墊，並電性耦接到在該第一電路層中的該對應第一導電墊； 一第一重分佈線，實體且電性耦接到該第一重分佈通孔；以及 一第一重分佈墊，實體且電性耦接到該第一重分佈線，且外貌上對準在該第二電路層中的一對應的第二導電墊，並電性耦接到在該第二電路層中的該對應的第二導電墊。
  5. 如請求項4所述之半導體元件，其中該第二半導體結構包括： 一第二接合層，設置在該第二電路層與該第一重分佈結構之間；以及 一第二接合墊，沿著該第二接合層設置，且外貌上對準在該第二電路層與該第一重分佈墊中的一對應的第二導電墊，並電性耦接到在該第二電路層與該第一重分佈墊中的該對應的第二導電墊。
  6. 如請求項5所述之半導體元件，還包括： 一第一互連層，設置在該第二半導體結構與該第三半導體結構之間；以及 一第一導體，沿著該第一互連層設置，並電性耦接到在該第三電路層中的一對應的第三導電墊以及在該第二電路層中的一對應的第二導電線。
  7. 如請求項6所述之半導體元件，其中該第三半導體結構包括： 一第三接合層，設置在該第一互連層與該第三電路層之間；以及 一第三接合墊，沿著該第三接合層設置，且外貌上對準在該第三電路層與該第一導體中的一對應的第三導電墊，並電性耦接到在該第三電路層與該第一導體中的該對應的第三導電墊。
  8. 如請求項7所述之半導體元件，還包括一第二半導體貫穿通孔，實體且電性耦接到該第一導體與在該第二電路層中的該對應的第二導電線。
  9. 如請求項3所述之半導體元件，其中該第一半導體貫穿通孔包括： 一填充層，沿著該第一基底設置並延伸到該第一電路層；以及 二絕緣層，設置在該填充層的兩側上，其中該二絕緣層包括氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷、聚對二甲苯、環氧樹脂或是聚對二甲苯。
  10. 如請求項9所述之半導體元件，其中該第一半導體貫穿通孔包括一晶種層，設置在該二絕緣層與該填充層之間，以及在該填充層與在該第一電路層中的該對應的第一導電線之間。
  11. 如請求項10所述之半導體元件，其中該第一半導體貫穿通孔包括一黏著層，設置在該晶種層與該二絕緣層之間，以及在該晶種層與在該第一電路層中的該對應的第一導電線之間，其中該黏著層包括鈦、鉭、鈦鎢或氮化錳。
  12. 如請求項11所述之半導體元件，其中該第一半導體貫穿通孔包括一阻障層，設置在該黏著層與該二絕緣層之間，以及在該黏著層與在該第一電路層中的該對應的第一導電線，其中該阻障層包括鉭、氮化鉭、鈦、氮化鈦、錸、硼化鎳或氮化鉭/鉭雙層。
  13. 如請求項12所述之半導體元件，還包括一連接件，實體且電性耦接到該第一半導體貫穿通孔，其中該連接件為一焊料、一凸塊或類似物。
  14. 如請求項13所述之半導體元件，還包括一散熱層，設置在該第四半導體結構上，其中該散熱層包括垂直定向的石墨以及多個奈米碳管。
  15. 一種半導體元件，包括： 一第四半導體結構，包括： 一第四基底；以及 一第四電路層，設置在該第四基底上； 一第三半導體結構，包括一第三電路層，設置在該第四電路層上； 一第二半導體結構，包括一第二電路層，設置在該第三半導體結構上； 一第一半導體結構，包括一第一電路層，設置在該第二半導體結構上； 一第一重分佈結構，包括： 一第一重分佈墊，外貌上對準在該第二電路層中的一對應的第二導電墊，且電性耦接到在該第二電路層中的該對應的第二導電墊； 一第一重分佈線，實體且電性耦接到該第一重分佈墊；以及 一第一重分佈通孔，實體且電性耦接到該第一重分佈線，且外貌上對準在該第一電路層中的一對應的第一導電墊，且電性耦接到在該第一電路層中的該對應的第一導電墊；以及 一第四半導體貫穿通孔，沿著該第四基底、延伸到該第四電路層而設置，且外貌上對準在該第四電路層中的一對應的第四導電線，並電性耦接到在該第四電路層中的該對應的第四導電線； 其中該第四電路層的一布局、該第三電路層的一布局、該第二電路層的一布局以及該第一電路層的一布局大致相同。
  16. 一種半導體元件的製備方法，包括： 提供一第一半導體結構，包括： 一第一基底；以及 一第一電路層，形成在該第一基底上； 形成一第一重分佈結構在該第一半導體結構上並電性耦接到該第一半導體結構； 經由一晶圓對晶圓混合接合製程而將一第二電路層接合到該第一重分佈結構上，其中該第一重分佈結構電性耦接到在該第二電路層中的一對應的第二導電墊；以及 沿著該第一基底、延伸到該第一電路層而形成一第一半導體貫穿通孔，且電性耦接到在該第一電路層中的一對應的第一導電線； 其中該第一電路層的一布局與該第二電路層的一布局大致上相同。
  17. 如請求項16所述之半導體元件的製備方法，還包括： 形成一第三電路層在該第二電路層上；以及 形成一第四電路層在該第三電路層上； 其中該第二電路層的該布局、該第三電路層的一布局以及該第四電路層的一布局大致上相同。
  18. 如請求項17所述之半導體元件的製備方法，還包括形成一連接件實體且電性耦接到該第一半導體貫穿通孔。
  19. 一種半導體元件的製備方法，包括： 提供一第一基底； 形成複數個第一裝置元件在該第一基底上； 形成一第一半導體貫穿通孔以延伸到該第一基底； 形成一第一電路層以覆蓋該複數個第一裝置元件，其中該第一半導體貫穿通孔電性耦接到在該第一電路層中的一對應的第一導電線； 形成一第一重分佈結構在該第一電路層上並電性耦接到在該第一電路層中的一對應的一第一導電墊；以及 經由一晶圓對晶圓混合接合製程而將一第二電路層接合到該第一重分佈結構上，其中該第一重分佈結構電性耦接到在該地案電路層中的一對應的第二導電墊； 其中該第一電路層的一布局與該第二電路層的一布局大致相同。
  20. 如請求項19所述之半導體元件的製備方法，還包括： 薄化該第一基底以至少部分暴露該第一半導體貫穿通孔；以及 形成一連接件以實體且電性耦接到該第一半導體貫穿通孔。
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