TW202326996A - 具有不同密度之內連接件的半導體元件 - Google Patents

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Abstract

本揭露提供一種半導體元件。該半導體元件具有一封裝結構，具有一第一側以及一第二側，該第二側相對該第一側設置；一中介結構，設置在該封裝結構的該第一側上；一第一晶粒，設置在該中介結構上；一第二晶粒，設置在該中介結構上；以及複數個中間內連接件，設置在該封裝結構的該第一側與該第二晶粒之間。該複數個中間內連接件在形貌上對準包括一第一密度的該第一晶粒。該複數個中間內連接件在形貌上對準包括一第二密度的該第二晶粒，該第二密度不同於該第一密度。

Description

具有不同密度之內連接件的半導體元件
本申請案主張美國第17/560,562號專利申請案之優先權（即優先權日為「2021年12月23日」），其內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件。特別是有關於一種具有不同密度之多個內連接件的半導體元件。
半導體元件使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，增加不同的問題，且如此的問題在數量與複雜度上持續增加。因此，仍然持續著在達到改善品質、良率、效能與可靠度以及降低複雜度方面的挑戰。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，包括一封裝結構，包括一第一側一以及一第二側，該第二側相對該第一側設置；一中介結構，設置在該封裝結構的該第一側上；一第一晶粒，設置在該中介結構上；一第二晶粒，設置在該中介結構上；以及複數個中間內連接件，設置在該封裝結構的該第一側與該第一晶粒之間，以及在該封裝結構的該第一側與該第二晶粒之間。該複數個中間內連接件在形貌上對準包括一第一密度的該第一晶粒。該複數個中間內連接件在形貌上對準包括一第二密度的該第二晶粒，該第二密度不同於該第一密度。
本揭露之另一實施例提供一種半導體元件，包括一封裝結構，包括一第一側以及一第二側，該第二側相對該第一側設置；一中介結構，設置在該封裝結構的該第一側上；一第一晶粒，設置在該中介結構上；一第二晶粒，設置在該中介結構上；以及複數個下連接件，設置在該封裝結構的該第二側上，且分別包括：一下外部層，設置在該封裝結構的該第二側上；以及一腔室，被該下外部層所包圍。
本揭露之另一實施例提供一種半導體元件，包括一封裝結構，包括一第一側以及一第二側，該第二側相對該第一側設置；一中介結構，設置在該封裝結構的該第一側上；一第一晶粒，設置在該中介結構上；一第二晶粒，設置在該中介結構上；以及複數個下內連接件，設置在該封裝結構的該第二側上，且分別包括：一下外部層，設置在該封裝結構的該第二側上；一下內部層，被該下外部層所包圍；以及一腔室，被該下內部層所包圍。
由於本揭露該半導體元件的設計，該等中間內連接件的不同密度可允許更彈性的設計規則。此外，該等中間內連接件以及下內連接件的該等腔室可中和並減少在製造或操作該半導體元件期間所潛在的破壞性應力。因此，可改善該半導體元件的良率以及效能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，為精確地相同的、相等的，或是平坦的，或者是其可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，均包括在半導體元件的範疇中。
應當理解，在本揭露的描述中，上方(above)(或之上(up))對應Z方向箭頭的該方向，而下方(below)(或之下(down))對應Z方向箭頭的相對方向。
圖1是流程示意圖，例示本揭露一實施例之半導體元件1A的製備方法10。圖2是剖視示意圖，例示本揭露一實施例製備半導體元件1A之流程的一部分。圖3是圖2的放大剖視示意圖。
請參考圖1到圖3，在步驟S11，可提供一中介結構100。
請參考圖2及圖3，在一些實施例中，可提供晶圓級的中介結構100。然後，提供晶圓級的中介結構100可切割成多個晶粒，以形成多個中介晶粒。替代地，在本實施例中，可提供晶片級的中介結構100。
請參考圖2，中介結構100可包括一中介基底101、一中介隔離層103、一中介佈線圖案105以及複數個貫穿中介通孔107。
在一些實施例中，中介基底101可包含一半導體，例如矽(其可為結晶矽)、鍺、矽鍺、砷化鎵、玻璃、陶瓷或是絕緣體結構上覆半導體(例如絕緣體上覆矽，其可為形成在玻璃上的非晶矽、多晶矽或是結晶矽)。中介基底101可包含未摻雜材料。替代地，中介基底101可包含一堅硬材料，其具有一楊氏模數，該楊氏模數為100GPa或是更多。中介基底101可具有一平滑及/或平坦表面。舉例來說，中介結構100的均方根(root mean square) 表面粗糙度可為1.5nm或是更小。
在一些實施例中，中介基底101可包括一下部101L以及一上部101U，而上部101U形成在下部101L上。上部101U可包括多個貫穿中介通孔107，該等貫穿中介通孔埋置進入上部101U。該等貫穿中介通孔107並未延伸進入下部101L。在一接下來的半導體製程期間，可移除下部101L，例如一薄化製程。隨著下部101L的移除，該等貫穿中介通孔107可經由上部101U而延伸。
請參考圖2，中介隔離層103可形成在中介基底101上。中介佈線圖案105可形成在中介隔離層102中。中介佈線圖案105可電性連接到該等貫穿中介通孔107(如圖3所示)。在一些實施例中，中介隔離層103可包括氧化物、氮化物或是氮氧化物，例如氧化矽、氮化矽、氮氧化矽或是氧化氮化矽。在一些實施例中，舉例來說，中介佈線圖案105可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鈦鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或是其組合。在一些實施例中，中介佈線圖案105可為一重佈線圖案。在一些實施例中，可形成一些或全部的貫穿中介通孔107以穿過中介隔離層103，以使該等貫穿中介通孔107可從中介隔離層103的上表面(圖未示)而暴露。
請參考圖2及圖3，中介結構100可包括複數個中介下焊墊109以及複數個中介上焊墊111。應當理解，為了清楚起見，僅顯示一些中介下焊墊109以及一些中介上焊墊111。該等中介下焊墊109可設置在中介隔離層103中、大致齊平於中介隔離層103的下表面，且電性連接到中介佈線圖案105。該等中介上焊墊111可設置在中介隔離層103中、大致齊平於中介隔離層103的上表面，且電性連接到中介佈線圖案105。
在一些實施例中，該等中介上焊墊111可比該等貫穿中介通孔107更密集地設置。舉例來說，在該等上焊墊111之間的一水平距離D1可小於在該等貫穿中介通孔107之間的一水平距離D2。在此情況下，中介佈線圖案105可當成重佈線圖案。
在一些實施例中，舉例來說，該等中介下焊墊109與該等中介上焊墊111可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或是其組合。
為了簡潔、清楚以及便於描述，僅描述一個貫穿中介通孔107。在一些實施例中，貫穿中介通孔107可包括一填充層FL、一晶種層SL、一黏著層AL、一阻障層BL以及一絕緣層IL。
在一些實施例中，填充層FL可形成而埋入中介基底101的上部101U中。舉例來說，填充層FL可包含摻雜多晶矽、鎢、銅、奈米碳管或是焊料合金。
在一些實施例中，絕緣層IL可形成在填充層FL與中介基底101之間。絕緣層IL可具有一U形剖面輪廓。在一些實施例中，舉例來說，絕緣層IL可包含氧化矽、氮化矽、氮氧化矽或是四乙氧基矽烷(tetra-ethyl ortho-silicate)。絕緣層IL具有一厚度，介於大約50nm到大約200nm之間。在一些實施例中，舉例來說，絕緣層IL可包含氧化矽、氮化矽、氮氧化矽或是四乙基矽酸鹽(tetra-ethyl ortho-silicate)。絕緣層IL可具有一厚度，其介於大約50nm到大約200nm之間。在一些實施例中，舉例來說，絕緣層IL可包含聚對二甲苯(parylene，商品名為帕里綸)、環氧樹脂(epoxy)或是聚對二甲苯(poly(p-xylene))。絕緣層IL可具有一厚度，其介於大約1μm到大約5μm之間。絕緣層IL可保證填充層FL在中介基底101中是電性絕緣的。
在一些實施例中，晶種層SL可具有一U形剖面輪廓。晶種層SL可形成在填充層FL與絕緣層IL之間。在一些實施例中，晶種層SL可具有一厚度，其介於大約10nm到大約40nm之間。在一些實施例中，舉例來說，晶種層SL可包含下列群組其中至少一個：鋁、金、鈹、鉍、鈷、銅、鉿、銦、錳、鉬、鎳、鉛、鈀、鉑、銠、錸、鎦、鉭、碲、鈦、鎢、鋅以及鋯。晶種層SL可降低在填充層FL形成期間之一開口的一電阻率(resistivity)。
在一些實施例中，黏著層AL可具有一U形剖面輪廓。黏著層AL可形成在晶種層SL與絕緣層IL之間。舉例來說，晶種層SL可包含鈦、鉭、鈦鎢或氮化錳(manganese nitride)。晶種層SL可改善在晶種層SL與阻障層BL之間的黏性。
在一些實施例中，阻障層BL可具有一U形剖面輪廓。阻障層BL可在黏著層AL與絕緣層IL之間。舉例來說，阻障層BL可包含鉭、氮化鉭、鈦、氮化鈦、錸(rhenium)、硼化鎳(nickel boride)或是氮化鉭/鉭層。阻障層BL可禁止填充層FL之導電材料擴散進入中介基底101中。
在一些實施例中，舉例來說，填充層FL、晶種層SL、黏著層AL、阻障層BL以及絕緣層IL的製作技術可包含化學氣相沉積、電漿加強化學氣相沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、原子層沉積或其他可應用的沉積製程。
在一些實施例中，該等中介下焊墊109可為選擇性的。意即，中介佈線圖案105可直接設置在貫穿中介通孔107上，且電性連接到貫穿中介通孔107。
圖4及圖5是剖視示意圖，例示本揭露一實施例製備半導體元件1A之流程的一部分。圖6是圖5的放大剖視示意圖。圖7是剖視示意圖，例示本揭露一實施例製備半導體元件1A之流程的一部分。圖8是圖7的放大剖視示意圖。
請參考圖1及圖4到圖8，在步驟S13，可提供一第一晶粒210、一第二晶粒220以及一第三晶粒230，且第一晶粒210、第二晶粒220以及第三晶粒230可接合到中介結構100上。
請參考圖4，第一晶粒210可包括一第一基底211、一第一介電層213、複數個第一裝置元件215以及複數個第一導電特徵。
在一些實施例中，第一基底211可為一塊狀半導體基底。舉例來說，塊狀半導體基底可包含一元素半導體、一化合物半導體或其組合；而元素半導體例如矽或鍺；化合物半導體例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦或其他III-V族化合物半導體或是II-VI化合物半導體。
在一些實施例中，複數個第一裝置元件215可形成在第一基底211上。該等第一裝置元件215可形成在第一基底211中。該等裝置元件215可為電晶體，例如互補式金屬氧化物半導體電晶體、金屬氧化物半導以場效電晶體、鰭式場效半導體、類似物或是其組合。
在一些實施例中，第一介電層213可形成在第一基底211上。第一介電層213可為一堆疊層結構。第一介電層213可包括複數個隔離子層。每一個隔離子層可具有一厚度，介於大約0.5μm到大約3.0μm之間。舉例來說，該等隔離子層可包含氧化矽、硼磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃、氟化矽酸鹽玻璃、低介電常數的介電材料、類似物或其組合。該等隔離子層可包含不同材料，但並不以此為限。
低介電常數的介電材料可具有一介電材料，其小於3.0或甚至小於2.5。在一些實施例中，低介電常數的介電材料可具有一介電常數，其小於2.0。該等隔離子層的製作技術可包含多個沉積製程，例如化學氣相沉積、電漿加強化學氣相沉積或是類似製程。在該等沉積製程之後，可執行多個平坦化製程，以移除多餘材料並提供一大致平坦表面給接下來的處理步驟。
在一些實施例中，該等第一導電特徵可形成在第一介電層213中。該等第一導電特徵可包括多個第一導電線(圖未示)、多個第一導電通孔(圖未示)以及多個第一導電墊217。該等第一導電線可相互分隔開並可沿著方向Z而水平設置在第一介電層213中。在本實施例中，最上面的該等第一導電線可指定為該等第一導電墊217。該等第一導電墊217的各上表面與第一介電層213的上表面可大致呈共面。該等第一導電通孔可連接沿著方向Z而相鄰的該等第一導電特徵，以及連接相鄰的第一導電墊217與第一導電線。在一些實施例中，舉例來說，該等第一導電特徵可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鈦鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或是其組合。在第一介電層213形成期間，可形成該等第一導電特徵。
在一些實施例中，該等第一裝置元件215與該等導電特徵可一起配置成第一晶粒210的多個功能單元。在本揭露的描述中，一功能單元通常表示功能相關的電路，其已經針對多個功能目的而分割成一單獨單元(distinct unit)。在一些實施例中，舉例來說，第一晶粒210的該等功能電路可包括多個高度複雜電路，例如處理器核心、記憶體控制器或是加速器單元。在一些實施例中，第一晶粒210的該等功能單元可包括與第二晶粒220相關聯的控制電路以及高速電路，而第二晶粒220將於後詳述。在一些實施例中，第一晶粒210可經配置而成一邏輯晶粒。
請參考圖4，第二晶粒220可包括一第二基底221、一第二介電層223、複數個第二裝置元件225以及複數個第二導電特徵，而該等第二導電特徵包括多個第二導電墊227。第二基底221、第二介電層223、該等第二裝置元件225以及該等第二導電特徵的製作技術，可分別且對應包含類似於第一基底211、第一介電層213、該等第一裝置元件215以及該等第一導電特徵的結構/材料，且在文中不再重複其描述。
在一些實施例中，該等第二導電特徵可包括多個儲存單元(圖未示)，其形成在第二介電層223中。每一個儲存單元可包括一絕緣體-導體-絕緣體結構，並可分別且對應地電性耦接到相對應的第二導電墊227以及相對應的第二裝置元件225。在一些實施例中，該等第二裝置元件225、該等第二導電特徵可一起配置成第二晶粒220的多個功能單元。在一些實施例中，第二晶粒220的該等功能單元可包括儲存電路、控制電路以及高速電路。在一些實施例中，第二晶粒220可經配置而成一記憶體晶粒。在一些實施例中，第二晶粒220可經配置而成一邏輯晶粒。
在一些實施例中，第二晶粒220的該等功能單元可僅包括核心儲存電路，例如輸入/輸出(I/O)以及時脈電路(clocking circuit)。第二晶粒220的該等功能單元可能不包括任何控制電路或是高速電路。在此情況下，第二晶粒220可與包括控制電路及/或高速電路的第一晶粒210配合協作。
請參考圖4，第三晶粒230可包括一第三基底231、一第三介電層233、複數個第三裝置元件235以及複數個第三導電特徵，而該等第三導電特徵包括多個第三導電墊237。第三基底231、第三介電層233、該等第三裝置元件235以及該等第三導電特徵的製作技術，可分別且對應包含類似於第一基底211、第一介電層213、該等第一裝置元件215以及該等第一導電特徵的結構/材料，且在文中不再重複其描述。在一些實施例中，第三晶粒230可經配置以執行類比相關處理(analog related processing)。在一些實施例中，第三晶粒230可經配置而成一邏輯晶粒或是一記憶體晶粒。
請參考圖5，第一晶粒210、第二晶粒220以及第三晶粒230可藉由覆晶接合(flip chip bonding)製程以經由複數個上內連接件501而依序接合到中介結構100上。為了簡潔、清楚以及便於描述，僅描述一個上內連接件501。在一些實施例中，上內連接件501可為一微凸塊，並可包括鉛、錫、銦、鉍、銻、銀、金、銅、鎳或其合金。
請參考圖5及圖6，一下接合墊503可形成在相對應的中介上焊墊111上，且電性連接到相對應的中介上焊墊111。一上接合墊505可形成在相對應的第一導電墊217下方，且電性連接到相對應的第一導電墊217。上內連接件501可形成在下接合墊503與上接合墊505之間。在一些實施例中，上內連接件501可為一錫球，並可藉由使用一熱壓製程及/或一回焊(reflow)製程而貼合到下接合墊503及/或上接合墊505。
請參考圖5及圖6，第一晶粒210的該等功能單元、第一晶粒210以及第三晶粒可經由上內連接件501與中介佈線圖案105而電性耦接到貫穿中介通孔107。因此，第一晶粒210、第二晶粒220以及第三晶粒230可相互配合協作。
請參考圖7及圖8，多個上底部填充層801可填充在第一晶粒210與中介隔離層103之間、在第二晶粒220與中介隔離層103之間，以及在第三晶粒230與中介隔離層103之間。該等上底部填充層801可圍繞該等上內連接件501。在一些實施例中，該等上底部填充層801亦可密封晶粒210、220、230之各側向表面(例如側表面)的一部分。
在一些實施例中，該等上底部填充層801的製作技術可包含固化一底部填充材料，而該底部填充材料是由一交聯有機樹脂以及低的熱膨脹係數(CTE)非有機粒子(例如75重量百分比)所製。在一些實施例中，固化之前的該底部填充材料可與例如環氧樹脂的一液態樹脂、例如酸酐(anhydride)或胺(amines)的一硬化劑、用於便堅韌的一彈性體、用於促進交聯(cross-linking)的一催化劑以及用於流動改良與黏著的其他添加劑一起配製。
該等上底部填充層801可緊密地黏著到晶粒210、220、230、該等上內連接件501以及中介結構100，以便該等上底部填充層801可在晶粒210、220、230上重新分配來自CTE之不匹配與機械衝擊的應力(stresses)及應變(strains)。因此，可以防止或顯著減少該等上內連接單元501中的裂紋萌生與生長。此外，該等上底部填充層801可對該等上內連接單元501提供保護，以改善中介結構100與晶粒210、220、230之配置的的機械完整性(mechanical integrity)。再者，該等上底部填充層801可提供部分保護以防止水分進入以及其他形式的污染。
請參考圖7及圖8，可形成上模塑層803以覆蓋晶粒210、220、230以及中介隔離層103的上表面。上模塑層803可包含一模塑化合物，例如聚對二唑苯(polybenzoxazole)、聚醯亞胺(polyimide)、苯並環丁烯(benzocyclobutene)、環氧層壓板(epoxy laminate)或是氟化氫銨(ammonium bifluoride)。上模塑層803的製作技術可包含壓縮成型(compressive molding)、移轉成型(transfer molding)、液態包封成型(liquid encapsulent molding)或類似成型方法。舉例來說，一模塑化合物以液體形式進行分配。接下來，可執行一固化製程以將模塑化合物固體化。該模塑化合物的形成可能溢出晶粒210、220、230，以使該模塑化合物覆蓋晶粒210、220、230。
圖9到圖14是剖視示意圖，例示本揭露一實施例製備半導體元件1A之流程的一部分。圖15是圖14的放大剖視示意圖。圖16是剖視示意圖，例示沿圖15之剖線A-A’、B-B’以及C-C’的剖面。圖17是剖視示意圖，例示本揭露一實施例製備半導體元件1A之流程的一部分。圖18是圖17的放大剖視示意圖。
請參考圖1及圖9到圖12，在步驟S15，可薄化中介結構100以暴露中介結構100的該複數個貫穿中介通孔107。
請參考圖9，可利用一平坦化製程以移除上模塑層803的多餘部分並提供一大致平坦表面，該平坦化製程例如機械拋光、化學機械研磨或其他回蝕技術。在平坦化製程之後，可暴露晶粒210、220、230。
請參考圖10，一輔助基底(auxiliary substrate)903可以一貼合層901的輔助而貼合到上模塑層803以及晶粒210、220、230。在一些實施例中，該貼合包括形成該貼合層901在晶粒210、220、230的各上表面上的一步驟，以及將輔助基底903貼合到貼合層901上的一步驟。輔助基底903可具有一尺寸，其在晶粒210、220、230上方延伸。
在一些實施例中，輔助基底903可包含一堅硬材料，並包括金屬、玻璃、陶瓷或類似物。貼合層901可為一黏著貼布或一黏著溶液。在一些實施例中，貼合層901可為晶粒貼合膜、銀膠或類似物。在一些實施例中，貼合層901還可包括金、銀、氧化鋁(alumina)或氮化硼粒子。
請參考圖11，可移除中介基底101的下部101L，以使貫穿中介通孔107在中介基底101的下表面處暴露。該移除可藉由使用晶圓研磨(wafer grinding)、機械磨損(mechanical abrasion)、拋光(polishing)或類似製程，或是使用化學移除，例如一濕蝕刻而實現。在本步驟中，輔助基底903可具有如此一足夠的厚度，其為該中介結構100並未變形，而中介結構100可當作一載體基底，用以移動到接下來的一處理設備。
請參考圖12，可移除貼合到晶粒210、220、230的輔助基底903。此時，亦可移除貼合層901。
請參考圖1及圖13，在步驟S17，可提供一封裝結構300。
請參考圖13，封裝結構300可包括一封裝基底301、一上封裝隔離層303、一下封裝隔離層305、複數個上封裝導電墊307、複數個下封裝導電墊309以及複數個貫穿封裝通孔311。
請參考圖13，封裝基底301可為一層壓片(laminate sheet)，但並不以此為限。在一些實施例中，封裝基底301可包括一環氧樹脂基材料或是雙馬來醯亞胺三嗪(bismaleimide triazine)。在一些實施例中，封裝基底301可為一印刷電路板。
請參考圖13，上封裝隔離層303可形成在封裝基底301上，且下封裝隔離層305可形成在封裝基底301下方。舉例來說，上封裝隔離層303與下封裝隔離層305可包含氧化矽、氮化矽、氮氧化矽、氧化氮化矽、聚苯噁唑(polybenzoxazole)、聚醯亞胺(polyimide)、苯基環丁烯(benzocyclobutene)、味之素增層膜(ajinomoto buildup film)、阻焊膜(solder resist film)、類似物或是其組合。
請參考圖14，該等上封裝導電墊307可形成在上封裝隔離層303中。該等上封裝導電墊307的各上表面以及上封裝隔離層303的上表面可大致呈共面。該等下封裝導電墊309可形成在下封裝隔離層305中。上封裝隔離層303的上表面可表示成第一側300FS。該等下封裝導電墊309的各下表面以及下封裝隔離層305的下表面可大致呈共面。下封裝隔離層305的下表面可表示成第二側300SS。
在一些實施例中，該等上封裝導電墊307的焊墊密度可大於該等下封裝導電墊309的焊墊密度，而該等上封裝導電墊307的焊墊密度是由該封裝隔離層的表面積所分隔之該等焊墊數量所界定。意即，在相鄰上封裝導電墊307之間的距離D3可小於在相鄰下封裝導電墊309之間的距離D4。
在一些實施例中，舉例來說，該等上封裝導電墊307與該等下封裝導電墊309可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鈦鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或是其組合。
為了簡潔、清楚以及便於描述，因此僅描述一個貫穿封裝通孔311。
請參考圖13，貫穿封裝通孔311可穿過上封裝隔離層303、封裝基底301以及下封裝隔離層305而形成。貫穿封裝通孔311可分別對應電性連接上封裝導電墊307與下封裝導電墊309。舉例來說，貫穿封裝通孔311包含銅或其他可應用的導電材料。在一些實施例中，一絕緣層313可覆蓋貫穿封裝通孔311的側壁(如圖15所示)。舉例來說，絕緣層313可包含氧化矽或其他可應用的隔離材料。
請參考圖1及圖14到圖16，在步驟S19，中介結構100與封裝結構300可經由複數個中間內連接件601而接合。
請參考圖14，該等中間內連接件601可形成在封裝結構300的第一側300FS與中介結構100之間。該等中間內連接件601可分別且對應電性連接到該等貫穿中介通孔107與該等上封裝導電墊307。在一些實施例中，該等中間內連接件601可包括鉛、錫、銦、鉍、銻、銀、金、銅、鎳或其合金。在一些實施例中，該等中間內連接件601可為焊料錫球。該等焊料錫球的製作技術可包含經由蒸鍍、電鍍、印刷、焊料轉移或是球置放而形成一層錫，直到大約10μm到大約100μm的一厚度為止。一旦該層錫已經形成在封裝結構300的第一側300FS上，則可執行一回焊製程以將該層錫塑形成期望的形狀並形成該等焊料錫球。
應當理解，在本揭露的描述中，假設一個X-Y-Z座標系統，其X與Y表示平行該結構之主表面的該平面內的各維度(方向)，且Z表示垂直該平面的一維度(方向)，當兩個特徵具有大致相同X、Y座標時，那些特徵則為在形貌上對準。
在一些實施例中，在頂視圖(圖未示)中，第一晶粒210與第二晶粒220可具有相同的一表面積。在形貌上對準第一晶粒210的中間內連接件601數量(以虛線圈起來並標示為A1處)可大於在形貌上對準第二晶粒220的中間內連接件601數量(以虛線圈起來並標示為A2處)。換言之，在形貌上對準(或直接設置在其下方)第一晶粒210的中間內連接件601可具有一第一密度，其大於在形貌上對準(或植些設置在其下方)第二晶粒220之中間內連接件601的一第二密度。
為了簡潔、清楚以及便於描述，因此僅描述一個中間內連接件601。
請參考圖14到圖16，在一些實施例中，一第一下環狀墊603可形成在上封裝導電墊307上。一第一上環狀墊605可形成在貫穿中介通孔107下方。在一些實施例中，舉例來說，第一下環狀墊603以及第一上環狀墊605可包含銅或其他可應用的金屬或金屬合金。
中間內連接件601可包括一中間外部層601E以及一第一腔室611。中間外部層601E可形成在第一下環狀墊603與第一上環狀墊605之間。中間外部層601E、第一下環狀墊603以及第一上環狀墊605可分別且對應具有環形剖面輪廓。被上封裝導電墊307、第一下環狀墊603、中間外部層601E、第一上環狀墊605以及貫穿中介通孔107所包圍的空間可表示成第一腔室611。
在一些實施例中，經由在上封裝導電墊307上之第一下環狀墊603的使用，創建一第一「晶種」點以用於在環狀物之非導電/非潤濕中心處積累汽化通量(vaporized flux)。隨著蒸汽在焊料加熱與液化期間膨脹，形成第一內部腔室(圖未示)，而該內部腔室被熔融焊料的表面張力以及黏度所包含。藉由在貫穿中介通孔107下方之第一上環狀墊605中包括第二晶種點，開始一第二內部腔室(圖未示)，該第二內部腔室與該第一內部腔室鄰接以產生所得到的第一腔室611。表面張力特性迫使該液化結構上形成一外凸形狀，當冷卻時，其固化成中間外部層601E的一桶型形式，因為外殼在內部的汽化助焊劑收縮之前固化。
在一些實施例中，第一腔室611的一相對體積可介於中間內連接件601之總體積的1%到90%之間。第一腔室611的體積可藉由控制在焊料加熱期間之溫度與時間而進行控制。焊料的成分應平衡焊料與焊料合金的特性以及一助焊蒸氣的特性。一例示的焊料化合物可以由任何一般焊料材料以及一助焊劑的一些部分所組成，而一般焊料材料例如焊料、銀與錫，助焊劑例如選自松香、樹脂、活化劑、觸變劑(thixotropic agent)以及一高溫沸騰溶劑之群組中的一種或多種。
在製造或操作半導體元件1A期間，潛在的破壞性應力可藉由包括第一腔室611的中間內連接件601而中和並減小或移除。因此，可改善半導體元件1A的良率以及可靠度。
請參考圖17及圖18，一第一光阻層607可形成在封裝結構300的第一側300FS上，並圍繞第一下環狀墊603。第一光阻層607亦可覆蓋中間外部層301E之外部表面的一部分。一第二光阻層609可形成在中介基底101的下表面上，並圍繞第一上環狀墊605。第二光阻層609亦可覆蓋中間外部層601E之外部表面的一部分。第一光阻層607以及第二光阻層609可分別包括聚對二唑苯(polybenzoxazole)、聚醯亞胺(polyimide)、苯並環丁烯(benzocyclobutene)、環氧層壓板(epoxy laminate)或是氟化氫銨(ammonium bifluoride)。
請參考圖17及圖18，中間底部填充層805可充填在中介結構100與封裝結構300之間。中間底部填充層805可圍繞該等中間內連接件601。在一些實施例中，中間底部填充層805亦可密封中介結構100之側向表面(例如側表面)的一部分。
在一些實施例中，中間底部填充層805的製作技術可包含固化一底部填充材料，而該底部填充材料是由一交聯有機樹脂以及低的熱膨脹係數(CTE)非有機粒子(例如75重量百分比)所製。在一些實施例中，固化之前的該底部填充材料可與例如環氧樹脂的一液態樹脂、例如酸酐(anhydride)或胺(amines)的一硬化劑、用於便堅韌的一彈性體、用於促進交聯(cross-linking)的一催化劑以及用於流動改良與黏著的其他添加劑一起配製。
中間底部填充層805可緊密地黏著到中介結構100與封裝結構300，以便中間底部填充層805可在中介結構100上重新分配來自CTE之不匹配與機械衝擊的應力(stresses)及應變(strains)。因此，可以防止或顯著減少該等中間內連接件601中的裂紋萌生與生長。此外，中間底部填充層805可對該等中間內連接件601提供保護，以改善中介結構100與封裝結構300之配置的機械完整性(mechanical integrity)。再者，中間底部填充層805可提供部分保護以防止水分進入以及其他形式的污染。
請參考圖17及圖18，可形成下模塑層807以完全覆蓋中介結構100。下模塑層807可包含一模塑化合物，例如聚對二唑苯(polybenzoxazole)、聚醯亞胺(polyimide)、苯並環丁烯(benzocyclobutene)、環氧層壓板(epoxy laminate)或是氟化氫銨(ammonium bifluoride)。下模塑層807的製作技術可包含壓縮成型(compressive molding)、移轉成型(transfer molding)、液態包封成型(liquid encapsulent molding)或類似成型方法。舉例來說，一模塑化合物以液體形式進行分配。接下來，可執行一固化製程以將模塑化合物固體化。該模塑化合物的形成可能溢出中介結構100，以使該模塑化合物覆蓋中介結構100。
圖19是剖視示意圖，例示本揭露一實施例製備半導體元件1A之流程的一部分。圖20是圖19的放大剖視示意圖。圖21是剖視示意圖，例示沿圖20之剖線A-A’、B-B’以及C-C’的剖面。圖22是剖視示意圖，例示本揭露一實施例製備半導體元件1A之流程的一部分。圖23是圖22的放大剖視示意圖。
請參考圖1及圖19到圖23，在步驟S21，封裝結構300與一基座結構400可經由複數個下內連接件701而進行接合。
請參考圖19及圖20，可提供基座結構400。基座結構400可包括一環氧樹脂基材料或是雙馬來醯亞胺三嗪(bismaleimide triazine)。在一些實施例中，基座結構400可為一層壓片(laminate sheet)，但並不以此為限。在一些實施例中，基座結構400可為一印刷電路板。應當理解，為了清楚起見，並未顯示基座結構400的佈線圖案。基座結構400的佈線圖案可經由該等下內連接件701而電性耦接到該等下封裝導電墊309。
請參考圖19到圖21，該等下內連接件701可形成在封裝結構300的第二側300SS與基座結構400之間。該等下內連接件701可分別且對應電性連接到該等下導電墊309與基座結構400的多個基座導電墊401。在一些實施例中，該等中間內連接件601可包括鉛、錫、銦、鉍、銻、銀、金、銅、鎳或其合金。在一些實施例中，該等下內連接件701可為焊料錫球。該等焊料錫球的製作技術可包含經由蒸鍍、電鍍、印刷、焊料轉移或是球置放而形成一層錫，直到大約10μm到大約100μm的一厚度為止。一旦該層錫已經形成在封裝結構300的第二側300SS上，則可執行一回焊製程以將該層錫塑形成期望的形狀並形成該等焊料錫球。
為了簡潔、清楚以及便於描述，因此僅描述一個下內連接件701。
請參考圖19到圖21，在一些實施例中，一第二下環狀墊703可形成在基座導電墊401上。一第二上環狀墊705可形成在下封裝導電墊309下方。在一些實施例中，舉例來說，第二下環狀墊703與第二上環狀墊705可包含銅或其他適合的金屬或是金屬合金。
下內連接件701可包括一下外部層701E以及一第二腔室711。下外部層701E可形成在第二下環狀墊703與第二上環狀墊705之間。下外部層701E、第二下環狀墊703以及第二上環狀墊705可分別且對應具有環形剖面輪廓。被下封裝導電墊309、第二下環狀墊703、下外部層701E、第二上環狀墊705以及基座導電墊401所包圍的空間可表示成第二腔室711。
在一些實施例中，經由在該等基座導電墊401上之第二下環狀墊703的使用，創建一第一「晶種」點以用於在環狀物之非導電/非潤濕中心處積累汽化通量(vaporized flux)。隨著蒸汽在焊料加熱與液化期間膨脹，形成第一內部腔室(圖未示)，而該內部腔室被熔融焊料的表面張力以及黏度所包含。藉由在下封裝導電墊309上之第二上環狀墊705中包括第二晶種點，開始一第二內部腔室(圖未示)，該第二內部腔室與該第一內部腔室鄰接以產生所得到的第二腔室711。表面張力特性迫使該液化結構上形成一外凸形狀，當冷卻時，其固化成下外部層701E的一桶型形式，因為外殼在內部的汽化助焊劑收縮之前固化。
在一些實施例中，第二腔室711的一相對體積可介於下內連接件701之總體積的1%到90%之間。第二腔室711的體積可藉由控制在焊料加熱期間之溫度與時間而進行控制。焊料的成分應平衡焊料與焊料合金的特性以及一助焊蒸氣的特性。一例示的焊料化合物可以由任何一般焊料材料以及一助焊劑的一些部分所組成，而一般焊料材料例如焊料、銀與錫，助焊劑例如選自松香、樹脂、活化劑、觸變劑(thixotropic agent)以及一高溫沸騰溶劑之群組中的一種或多種。
在製造或操作半導體元件1A期間，潛在的破壞性應力可藉由包括第二腔室711的下內連接件701而中和並減小或移除。因此，可改善半導體元件1A的良率以及可靠度。
請參考圖22及圖23，下底部填充層809可充填在封裝結構300與基座結構400之間。下底部填充層809可圍繞該等下內連接件701。在一些實施例中，該等下內連接件701亦可密封封裝結構300之側向表面(例如側表面)的一部分。
在一些實施例中，下底部填充層809的製作技術可包含固化一底部填充材料，而該底部填充材料是由一交聯有機樹脂以及低的熱膨脹係數(CTE)非有機粒子(例如75重量百分比)所製。在一些實施例中，固化之前的該底部填充材料可與例如環氧樹脂的一液態樹脂、例如酸酐(anhydride)或胺(amines)的一硬化劑、用於便堅韌的一彈性體、用於促進交聯(cross-linking)的一催化劑以及用於流動改良與黏著的其他添加劑一起配製。
下底部填充層809可緊密地黏著到封裝結構300與基座結構400，以便下底部填充層809可在封裝結構300上重新分配來自CTE之不匹配與機械衝擊的應力(stresses)及應變(strains)。因此，可以防止或顯著減少該等下內連接件701中的裂紋萌生與生長。此外，下底部填充層809可對該等下內連接件701提供保護，以改善封裝結構300與基座結構400之配置的機械完整性(mechanical integrity)。再者，下底部填充層809可提供部分保護以防止水分進入以及其他形式的污染。
圖24是放大剖視示意圖，例示本揭露另一實施例的半導體元件1B。圖25是剖視示意圖，例示沿圖24之剖線A-A’、B-B’以及C-C’的剖面。
請參考圖24，半導體元件1B可具有類似於如圖18所描述的一結構。在圖24中相同於或類似於如圖18的元件已經以類似的元件編號進行標示，且已經省略其重複描述。
請參考圖24及圖25，一第一下圓形墊613可形成在上封裝導電墊307上。一第一上圓形墊615可形成在貫穿中介通孔107下方。在一些實施例中，舉例來說，第一下圓形墊613與第一上圓形墊615可包含銅或其他適合的金屬或金屬合金。中間外部層601E可形成在第一下圓形墊613與第一上圓形墊615之間。中間外部層601E可具有一環形剖面輪廓。第一下圓形墊613與第一上圓形墊615可分別且對應具有圓形剖面輪廓。被上封裝導電墊307、第一下圓形墊613、中間外部層301E、第一上圓形墊615以及貫穿中介通孔107所包圍的空間可表示成第一腔室611。
圖26是放大剖視示意圖，例示本揭露另一實施例的半導體元件1C。圖27是剖視示意圖，例示沿圖26之剖線A-A’、B-B’以及C-C’的剖面。
請參考圖26，半導體元件1C可具有類似於如圖23所描述的一結構。在圖26中相同於或類似於如圖23的元件已經以類似的元件編號進行標示，且已經省略其重複描述。
請參考圖26及圖27，一第二下圓形墊713可形成在基座導電墊401上。一第二上圓形墊715可形成在下封裝導電墊309下方。在一些實施例中，舉例來說，第二下圓形墊713與第二上圓形墊715可包含銅或其他適合的金屬或金屬合金。下外部層701E可形成在第二下圓形墊713與第二上圓形墊715之間。下外部層701E可具有一環形剖面輪廓。第二下圓形墊713與第二上圓形墊715可分別且對應具有圓形剖面輪廓。被下封裝導電墊309、第二下圓形墊713、下外部層701E、第二上圓形墊715以及基座導電墊401所包圍的空間可表示成第二腔室711。
圖28是放大剖視示意圖，例示本揭露另一實施例的半導體元件1D。圖29是剖視示意圖，例示沿圖28之剖線A-A’、B-B’以及C-C’的剖面。
請參考圖28，半導體元件1D可具有類似於如圖24所描述的一結構。在圖28中相同於或類似於如圖24的元件已經以類似的元件編號進行標示，且已經省略其重複描述。
請參考圖28及圖29，一中間內部層601I可形成在第一下圓形墊613與第一上圓形墊615之間，以及形成在中間外部層601E的內部表面上。中間外部層601E與中間內部層601I可分別且對應具有環形剖面輪廓。第一下圓形墊613與第一上圓形墊615可分別且對應具有圓形剖面輪廓。被上封裝導電墊307、第一下圓形墊613、中間內部層601I、第一上圓形墊615以及貫穿中介通孔107所包圍的空間可表示成第一腔室611。
圖30是放大剖視示意圖，例示本揭露另一實施例的半導體元件1E。圖31是剖視示意圖，例示沿圖30之剖線A-A’、B-B’以及C-C’的剖面。
請參考圖30，半導體元件1E可具有類似於如圖26所描述的一結構。在圖30中相同於或類似於如圖26的元件已經以類似的元件編號進行標示，且已經省略其重複描述。
請參考圖30及圖31，下內部層701I可形成在第二下圓形墊713與第二上圓形墊715之間。下外部層701E與下內部層701I可分別且對應具有環形剖面輪廓。第二下圓形墊713與第二上圓形墊715可分別且對應具有圓形剖面輪廓。被下封裝導電墊309、第二下圓形墊713、下內部層701I、第二上圓形墊715以及基座導電墊401所包圍的空間可表示成第二腔室711。
圖32是放大剖視示意圖，例示本揭露另一實施例的半導體元件1F。圖33是剖視示意圖，例示沿圖32之剖線A-A’、B-B’以及C-C’的剖面。
請參考圖32，半導體元件1F可具有類似於如圖18所描述的一結構。在圖32中相同於或類似於如圖18的元件已經以類似的元件編號進行標示，且已經省略其重複描述。
請參考圖32及圖33，一第三下環狀墊507可形成在中介上焊墊111上。一第三上環狀墊509可形成在第一導電墊217下方。在一些實施例中，舉例來說，第三下環狀墊507與第三上環狀墊509可包含銅或是其他適合的金屬或金屬合金。
上內連接件501可包括一上外部層501E以及一第三腔室511。上外部層501E可形成在第三下環狀墊507與第三上環狀墊509之間。上外部層501E、第三下環狀墊507以及第三上環狀墊509可分別且對應具有環形剖面輪廓。被中介上焊墊111、第三下環狀墊507、上外部層501E、第三上環狀墊509以及第一導電墊217所包圍的空間可表示成第三腔室511。
在一些實施例中，經由在中介上焊墊111上之第三下環狀墊507的使用，創建一第一「晶種」點以用於在環狀物之非導電/非潤濕中心處積累汽化通量(vaporized flux)。隨著蒸汽在焊料加熱與液化期間膨脹，形成第一內部腔室(圖未示)，而該內部腔室被熔融焊料的表面張力以及黏度所包含。藉由在第三上環狀墊509上之第一導電墊207中包括第二晶種點，開始一第二內部腔室(圖未示)，該第二內部腔室與該第一內部腔室鄰接以產生所得到的第三腔室511。表面張力特性迫使該液化結構上形成一外凸形狀，當冷卻時，其固化成上外部層501E的一桶型形式，因為外殼在內部的汽化助焊劑收縮之前固化。
在一些實施例中，第三腔室511的一相對體積可介於上內連接件501之總體積的1%到90%之間。第三腔室511的體積可藉由控制在焊料加熱期間之溫度與時間而進行控制。焊料的成分應平衡焊料與焊料合金的特性以及一助焊蒸氣的特性。一例示的焊料化合物可以由任何一般焊料材料以及一助焊劑的一些部分所組成，而一般焊料材料例如焊料、銀與錫，助焊劑例如選自松香、樹脂、活化劑、觸變劑(thixotropic agent)以及一高溫沸騰溶劑之群組中的一種或多種。
在製造或操作半導體元件1F期間，潛在的破壞性應力可藉由包括第三腔室511的上內連接件501而中和並減小或移除。因此，可改善半導體元件1F的良率以及可靠度。
本揭露之一實施例提供一種半導體元件，包括一封裝結構，包括一第一側一以及一第二側，該第二側相對該第一側設置；一中介結構，設置在該封裝結構的該第一側上；一第一晶粒，設置在該中介結構上；一第二晶粒，設置在該中介結構上；以及複數個中間內連接件，設置在該封裝結構的該第一側與該第一晶粒之間，以及在該封裝結構的該第一側與該第二晶粒之間。該複數個中間內連接件在形貌上對準包括一第一密度的該第一晶粒。該複數個中間內連接件在形貌上對準包括一第二密度的該第二晶粒，該第二密度不同於該第一密度。
本揭露之另一實施例提供一種半導體元件，包括一封裝結構，包括一第一側以及一第二側，該第二側相對該第一側設置；一中介結構，設置在該封裝結構的該第一側上；一第一晶粒，設置在該中介結構上；一第二晶粒，設置在該中介結構上；以及複數個下連接件，設置在該封裝結構的該第二側上，且分別包括：一下外部層，設置在該封裝結構的該第二側上；以及一腔室，被該下外部層所包圍。
本揭露之另一實施例提供一種半導體元件，包括一封裝結構，包括一第一側以及一第二側，該第二側相對該第一側設置；一中介結構，設置在該封裝結構的該第一側上；一第一晶粒，設置在該中介結構上；一第二晶粒，設置在該中介結構上；以及複數個下內連接件，設置在該封裝結構的該第二側上，且分別包括：一下外部層，設置在該封裝結構的該第二側上；一下內部層，被該下外部層所包圍；以及一腔室，被該下內部層所包圍。
由於本揭露該半導體元件的設計，該等中間內連接件601的不同密度可允許更彈性的設計規則。此外，該等中間內連接件601以及下內連接件701的該等腔室611、711可中和並減少在製造或操作半導體元件1A期間所潛在的破壞性應力。因此，可改善半導體元件1A的良率以及效能。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
10:製備方法 1A:半導體元件 1B:半導體元件 1C:半導體元件 1D:半導體元件 1E:半導體元件 1F:半導體元件 100:中介結構 101:中介基底 101L:下部 101U:上部 103:中介隔離層 105:中介佈線圖案 107:貫穿中介通孔 109:中介下焊墊 111:中介上焊墊 210:第一晶粒 211:第一基底 213:第一介電層 215:第一裝置元件 217:第一導電墊 220:第二晶粒 221:第二基底 223:第二介電層 225:第二裝置元件 227:第二導電墊 230:第三晶粒 231:第三基底 233:第三介電層 235:第三裝置元件 237:第三導電墊 300:封裝結構 300FS:第一側 300SS:第二側 301:封裝基底 303:上封裝隔離層 305:下封裝隔離層 307:上封裝導電墊 309:下封裝導電墊 311:貫穿封裝通孔 313:絕緣層 400:基座結構 401:基座導電墊 501:上內連接件 501E:上外部層 503:下接合墊 505:上接合墊 507:第三下環狀墊 509:第三上環狀墊 511:第三腔室 601:中間內連接件 601E:中間外部層 601I:中間內部層 603:第一下環狀墊 605:第一上環狀墊 607:第一光阻層 609:第二光阻層 611:第一腔室 613:第一下圓形墊 615:第一上圓形墊 701:下內連接件 701E:下外部層 701I:下內部層 703:第二下環狀墊 705:第二上環狀墊 711:第二腔室 713:第二下圓形墊 715:第二上圓形墊 801:上底部填充層 803:上模塑層 805:中間底部填充層 807:下模塑層 809:下底部填充層 901:貼合層 903:輔助基底 AL:黏著層 BL:阻障層 D1:水平距離 D2:水平距離 D3:距離 D4:距離 FL:填充層 IL:絕緣層 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 SL:晶種層 X:方向 Y:方向 Z:方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。 圖1是流程示意圖，例示本揭露一實施例之半導體元件的製備方法。 圖2是剖視示意圖，例示本揭露一實施例製備半導體元件之流程的一部分。 圖3是圖2的放大剖視示意圖。 圖4及圖5是剖視示意圖，例示本揭露一實施例製備半導體元件之流程的一部分。 圖6是圖5的放大剖視示意圖。 圖7是剖視示意圖，例示本揭露一實施例製備半導體元件之流程的一部分。 圖8是圖7的放大剖視示意圖。 圖9到圖14是剖視示意圖，例示本揭露一實施例製備半導體元件之流程的一部分。 圖15是圖14的放大剖視示意圖。 圖16是剖視示意圖，例示沿圖15之剖線A-A’、B-B’以及C-C’的剖面。 圖17是剖視示意圖，例示本揭露一實施例製備半導體元件之流程的一部分。 圖18是圖17的放大剖視示意圖。 圖19是剖視示意圖，例示本揭露一實施例製備半導體元件之流程的一部分。 圖20是圖19的放大剖視示意圖。 圖21是剖視示意圖，例示沿圖20之剖線A-A’、B-B’以及C-C’的剖面。 圖22是剖視示意圖，例示本揭露一實施例製備半導體元件之流程的一部分。 圖23是圖22的放大剖視示意圖。 圖24是放大剖視示意圖，例示本揭露另一實施例的半導體元件。 圖25是剖視示意圖，例示沿圖24之剖線A-A’、B-B’以及C-C’的剖面。 圖26是放大剖視示意圖，例示本揭露另一實施例的半導體元件。 圖27是剖視示意圖，例示沿圖26之剖線A-A’、B-B’以及C-C’的剖面。 圖28是放大剖視示意圖，例示本揭露另一實施例的半導體元件。 圖29是剖視示意圖，例示沿圖28之剖線A-A’、B-B’以及C-C’的剖面。 圖30是放大剖視示意圖，例示本揭露另一實施例的半導體元件。 圖31是剖視示意圖，例示沿圖30之剖線A-A’、B-B’以及C-C’的剖面。 圖32是放大剖視示意圖，例示本揭露另一實施例的半導體元件。 圖33是剖視示意圖，例示沿圖32之剖線A-A’、B-B’以及C-C’的剖面。
1A:半導體元件
100:中介結構
101:中介基底
101U:上部
103:中介隔離層
105:中介佈線圖案
107:貫穿中介通孔
210:第一晶粒
217:第一導電墊
220:第二晶粒
227:第二導電墊
230:第三晶粒
237:第三導電墊
300:封裝結構
300FS:第一側
300SS:第二側
301:封裝基底
303:上封裝隔離層
305:下封裝隔離層
307:上封裝導電墊
309:下封裝導電墊
311:貫穿封裝通孔
400:基座結構
501:上內連接件
601:中間內連接件
701:下內連接件
711:第二腔室
801:上底部填充層
803:上模塑層
805:中間底部填充層
807:下模塑層
809:下底部填充層
Z:方向

Claims (10)

  1. 一種半導體元件，包括： 一封裝結構，包括一第一側以及一第二側，該第二側相對該第一側設置； 一中介結構，設置在該封裝結構的該第一側上； 一第一晶粒，設置在該中介結構上； 一第二晶粒，設置在該中介結構上；以及 複數個中間內連接件，設置在該封裝結構的該第一側與該第一晶粒之間，以及在該封裝結構的該第一側與該第二晶粒之間； 其中該複數個中間內連接件在形貌上對準包括一第一密度的該第一晶粒； 其中該複數個中間內連接件在形貌上對準包括一第二密度的該第二晶粒，該第二密度不同於該第一密度。
  2. 如請求項1所述之半導體元件，其中該第一晶粒晶經配置而成一邏輯晶粒。
  3. 如請求項2所述之半導體元件，其中該第二晶粒經配置而成一記憶體晶粒。
  4. 如請求項3所述之半導體元件，還包括一基座結構,設置在該封裝結構的該第二側下方。
  5. 如請求項4所述之半導體元件，其中該中介結構包括複數個貫穿中介結構通孔，以電性耦接到該複數個中間內連接件。
  6. 如請求項5所述之半導體元件，還包括一中間底部填充層，設置在該封裝結構的該第一側與該中介結構之間，並圍繞該複數個中間內連接件設置。
  7. 如請求項6所述之半導體元件，還包括複數個下內連接件，設置在該封裝結構的該第二側與該基座結構之間。
  8. 如請求項7所述之半導體元件，還包括複數個貫穿封裝通孔，沿著該封裝結構設置，其中該複數個中間內連接件與該複數個下連接件經由該複數個貫穿封裝通孔而電性耦接。
  9. 如請求項8所述之半導體元件，還包括一下底部填充層，設置在該封裝結構與該基座結構之間，並圍繞該複數個下內連接件。
  10. 如請求項9所述之半導體元件，其中該複數個中間連接件為錫球。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11876075B2 (en) * 2021-12-23 2024-01-16 Nanya Technology Corporation Semiconductor device with composite bottom interconnectors

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6638638B2 (en) * 2001-09-18 2003-10-28 Samsung Electronics Co., Ltd. Hollow solder structure having improved reliability and method of manufacturing same
US20180331061A1 (en) * 2017-05-11 2018-11-15 Qualcomm Incorporated Integrated device comprising bump on exposed redistribution interconnect
KR20210110008A (ko) * 2020-02-28 2021-09-07 삼성전자주식회사 반도체 패키지
TW202147539A (zh) * 2020-06-03 2021-12-16 南韓商三星電子股份有限公司 半導體封裝
US11990448B2 (en) * 2020-09-18 2024-05-21 Intel Corporation Direct bonding in microelectronic assemblies
US20220399294A1 (en) * 2021-06-14 2022-12-15 Intel Corporation Microelectronic assemblies having a hybrid bonded interposer for die-to-die fan-out scaling
US20230100228A1 (en) * 2021-09-24 2023-03-30 Intel Corporation Physical and electrical protocol translation chiplets

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