TW202236568A - 半導體裝置 - Google Patents

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semiconductor device
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黃俊賢
徐鵬富
蔡宇軒
洪敏修
高承遠
張根育
蔡純怡
賴加瀚
張志維
蔡明興
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台灣積體電路製造股份有限公司
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Abstract

在一些實施方式中，一或多個半導體製程工具可形成金屬蓋於金屬閘極上。一或多個半導體製程工具可形成一或多個介電層於金屬蓋上。一或多個半導體製程工具可形成凹陷至一或多個介電層中的金屬蓋。一或多個半導體製程工具可由下至上沉積金屬材料於金屬蓋上，以形成金屬插塞於凹陷中並直接位於金屬蓋上。

Description

半導體裝置
本發明實施例關於半導體裝置，更特別關於無襯墊層及/或阻障層的金屬插塞。
半導體裝置可包含電晶體，其設置為接收電壓並依據接收的電壓進行操作。為了接收電壓，電晶體可採用一或多個內連線如接點結構以耦接至電壓線。半導體裝置的製造商試圖製造更小且更複雜的半導體裝置，以改善效能、減少能耗、及/或保留電子裝置中的寶貴空間。舉例來說，半導體裝置製造商試圖減少金屬閘極與內連線如接點結構的寬度。
此處所述的一些實施方式提供半導體裝置。半導體裝置包括鰭狀結構，沿著第一方向延伸；第一導電結構，位於鰭狀結構上並沿著第二方向延伸，其中第二方向垂直於第一方向；金屬蓋，位於第一導電結構上，其中金屬蓋實質上覆蓋第一導電結構的整個上表面；介電結構，位於金屬蓋上；以及第二導電結構，位於第一導電結構上，其中第二導電結構的側壁直接接觸介電結構。
此處所述的一些實施方法提供半導體裝置的形成方法。方法包括：沉積金屬蓋於第一導電結構上。方法包括沉積一或多個介電層於金屬蓋上。方法包括部分移除一或多個介電層的一部分以形成凹陷。方法包括由下至上地沉積與金屬蓋相同的金屬材料，以形成第二導電結構於凹陷中並直接位於金屬蓋上。
此處所述的一些實施方式提供半導體裝置。半導體裝置包括：第一導電結構。半導體裝置包括金屬蓋位於第一導電結構上。半導體裝置包括一或多個介電層位於金屬蓋上。半導體裝置包括鎢為主的結構直接位於金屬蓋上並直接接觸一或多個介電層。
下述詳細描述可搭配圖式說明，以利理解本發明的各方面。值得注意的是，各種結構僅用於說明目的而未按比例繪製，如本業常態。實際上為了清楚說明，可任意增加或減少各種結構的尺寸。
下述內容提供的不同實施例或實例可實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明內容而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸的實施例，或兩者之間隔有其他額外構件而非直接接觸的實施例。此外，本發明之多個實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
在一些例子中，接點結構可經由介電材料的凹陷提供連接至金屬閘極。在一些實施例中，接點結構為插塞類的結構，其具有圓形或卵形的上視形狀。在一些實施例中，接點結構為溝槽類的結構，其具有卵形或實質上矩形的上視形狀。在沉積金屬材料以形成金屬插塞於凹陷之前，金屬襯墊層及/或阻障層(如鈦或氮化鈦)可位於凹陷中。然而一些半導體裝置的尺寸窄，而填有金屬襯墊層及/或阻障層的凹陷之尺寸深寬比會增加，造成電阻提高或形成孔洞於鎢材中。
此處所述的一些實施方式提供的技術與設備所形成的半導體裝置，可包含由下至上一層又一層沉積的金屬插塞於凹陷中。舉例來說，金屬插塞可直接沉積於金屬閘極的金屬蓋上。在一些實施方式中，一或多個半導體製程裝置可採用區域選擇性的薄膜沉積法，以直接沉積金屬插塞於金屬閘極的金屬蓋上。在一些實施方式中，區域選擇性的薄膜沉積可包含化學氣相沉積及/或原子層沉積，以一層又一層地沉積金屬插塞於金屬閘極上。
採用由下至上一層又一層的金屬沉積法以沉積金屬插塞於凹陷中，凹陷可填有金屬插塞而不需金屬襯墊層及/或阻障層。在其他或額外實施例中，金屬插塞可不具有孔洞或孔洞減少。在此方式中，可減少凹陷寬度(比如小於13 nm)並保留金屬插塞材料的足夠寬度，以維持金屬插塞與金屬閘極之間的界面的較低電阻。此外，由於不沉積金屬襯墊層及/或阻障層，可減少製造時間及/或成本。
圖1係環境100的例子之圖式，其中可實施此處所述的系統及/或方法。如圖1所示，環境100可包含多個半導體製程工具如沉積工具102至平坦化工具106，以及晶圓或晶粒的傳輸工具108。半導體製程工具可含沉積工具102、蝕刻工具104、平坦化工具106、及/或另一種半導體製程工具。環境100的例子中所含的工具可包含於半導體清潔室、半導體代工廠、半導體製程及/或製造設施、或另一位置中。
沉積工具102為半導體製程工具，其可沉積多種材料至基板上。在一些實施方式中，沉積工具102包含旋轉塗佈工具，其可沉積光阻層於基板如晶圓上。在一些實施方式中，沉積工具102包括化學氣相沉積工具，比如電漿輔助化學氣相沉積工具、高密度電漿化學氣相沉積工具、次壓化學氣相沉積工具、原子層沉積工具、電漿輔助原子層沉積工具、或另一種化學氣相沉積工具。在一些實施方式中，沉積工具102包括物理氣相沉積工具，比如濺鍍工具或另一種物理氣相沉積工具。在一些實施方式中，環境100的例子包含多種沉積工具102。
蝕刻工具104為半導體製程工具，其可蝕刻基板、晶圓、或半導體裝置的多種材料。舉例來說，蝕刻工具104可包含濕蝕刻工具、乾蝕刻工具、及/或其他種類的蝕刻工具。濕蝕刻工具可包含化學蝕刻工具或另一種類的濕蝕刻工具，其包含填有蝕刻劑的腔室。基板可置於腔室中一段特定時間，以移除特定量的基板的一或多個部分。乾蝕刻工具可包含電漿蝕刻工具、雷射蝕刻工具、反應性離子蝕刻工具、或氣相蝕刻工具。乾蝕刻工具可採用濺鍍技術、電漿輔助蝕刻劑數(比如電漿濺鍍技術，或另一種採用離子化氣體以等向或方向性地蝕刻一或多個部分的相關技術)、或另一種類的乾蝕刻技術移除基板的一或多個部分。
蝕刻工具104 (如乾蝕刻工具)可進行蝕刻步驟，直到檢測到半導體裝置或晶圓的接點蝕刻停止層。蝕刻工具104可進行後續的蝕刻步驟，及/或在完成蝕刻步驟之後以晶圓或晶粒的傳輸工具108自蝕刻工具104傳輸晶圓或半導體裝置至另一半導體製程工具。
平坦化工具106為半導體製程工具，其可研磨或平坦化半導體裝置或晶圓的多種層狀物。舉例來說，平坦化工具106可包括化學機械研磨工具及/或另一種平坦化工具106，以研磨或平坦化沉積或電鍍材料的表面或層狀物。平坦化工具106可由化學與機械力的組合(比如化學蝕刻與無研磨料的研磨)研磨或平坦化半導體裝置的表面。平坦化工具106可採用研磨料與腐蝕性化學研磨液搭配研磨墊與固定環(其半徑通常大於半導體裝置)。可由動態研磨頭將研磨墊與半導體裝置壓在一起，並以固定環固定研磨墊與半導體裝置的位置。動態研磨頭可依不同旋轉軸旋轉，以移除材料甚至半導體裝置的任何不規則形貌，使半導體裝置平滑或平坦。
晶圓或晶粒的傳輸工具108包括可動機器人、機械手臂、有軌電車或軌道車、高架起重運輸車輛、自動化材料處理系統、及/或其他種類的工具，以在半導體製作工具(如沉積工具102至平坦化工具106)之間傳輸晶圓及/或晶粒，及/或自其他位置移出晶圓及/或晶粒或者將晶圓及/或晶粒移入其他位置(如晶圓架、儲藏室、或另一位置)。在一些實施方式中，晶圓或晶粒的傳輸工具100為可程式化工具，以半自動或全自動地操作及/或依特定路徑移動。
圖1所示的工具的數目與配置可作為一或多個例子。實際上，與圖1所示的工具相較，可採用額外工具、較少工具、不同工具、或不同的工具配置。此外，可在單一工具中實施圖1所示的兩個或多個工具，或在多個分散的工具中實施圖1所示的單一工具。在額外或其他實施例中，環境100的一組工具(如一或多個工具)可進行一或多個功能，比如環境100的另一組工具所進行的一或多個功能。
圖2係此處所述的半導體裝置200的例子。半導體裝置200可包含記憶體裝置(如靜態隨機存取記憶體單元)或邏輯裝置，或包含於記憶體裝置或邏輯裝置中。在一些實施方式中，半導體裝置200可包含未圖示於圖2中的一或多層，比如一或多個金屬閘極、基板、一或多個金屬內連線、一或多個凹陷、或一或多個額外半導體裝置。
如圖2所示，半導體裝置200可包含第一介電層202。第一介電層202可包含氧化矽為主的材料(如SiOx，其中x介於1至2之間)。第一介電層202可包含凹陷，而凹陷可具有第一導電結構204位於其中。在一些實施例中，第一導電結構204為場效電晶體的閘極結構。在一些實施例中，第一導電結構204為場效電晶體的源極/汲極結構。在一些實施方式中，第一導電結構204可包含鋁、鉭、鈦、鈮、鎢、矽、與鉿的至少一者。在一些實施方式中，第一介電層202可包含鰭狀結構，其沿著第一方向延伸(如圖2所示的橫向方向)。在一些實施方式中，第一導電結構204可位於鰭狀結構上並可沿著第二方向延伸，且第二方向近似於垂直第一方向(如圖2所示的垂直方向)。
金屬蓋206亦可位於凹陷之中與第一導電結構之上。金屬蓋206可實質上覆蓋第一導電結構204的整個上表面。在一些實施方式中，金屬蓋206可包含鈦為主的材料、鈷為主的材料、鎳為主的材料、釕為主的材料、鉭為主的材料、鎢為主的材料、及/或鉑為主的材料。在一些實施方式中，金屬蓋206可減少第一導電結構204與形成於第一導電結構204之上的一或多種材料(比如金屬材料及/或介電材料)之間的電遷移。
半導體裝置200可包含第二介電層208位於第一介電層202與金屬蓋206上(比如位於第一介電層202與金屬蓋206的上表面上)。半導體裝置200可包含第三介電層210位於第二介電層208上(比如位於第二介電層208的上表面上)。在一些實施方式中，第二介電層208可包含氮化矽為主的材料。在一些實施方式中，第二介電層208可形成製造製程所用的接點蝕刻停止層。在一些實施方式中，第三介電層210可包含氧化矽為主的材料如二氧化矽。在一些實施方式中，第三介電層210可與第一介電層202的材料相同。
第二導電結構212可位於第二介電層208與第三介電層210的凹陷214中。第二導電結構212可包含鎢為主的結構。在一些實施方式中，第二導電結構212的下側部分的鎢濃度，小於第二導電結構212的上側部分的鎢濃度。第二導電結構212可位於第一導電結構204上(比如直接位於第一導電結構204上，或經由金屬蓋206而不直接位於第一導電結構上)。在一些實施方式中，第二導電結構212的側壁可直接接觸第二介電層208及/或第三介電結構(一起視作介電結構)。凹陷214可位於第二介電層208與第三介電層210中，且可由第三介電層210的上表面至金屬蓋206。在此方式中，凹陷214有利於第二導電結構212自第三介電層210延伸至金屬蓋206。
第二導電結構212可直接位於金屬蓋206及/或直接位於凹陷214的側壁上。在一些實施方式中，第二導電結構212可沉積於不具有金屬襯墊層(如鈦為主的襯墊層)及/或阻障層(如氮化鈦為主的襯墊層)的凹陷214中。舉例來說，第二導電結構212可直接接觸第二介電層208及/或第三介電層210。舉例來說，金屬插塞材料可完全填入(或實質上完全填入)凹陷214。由於採用由下至上一層又一層的金屬沉積法(而非積體填充沉積)形成第二導電結構212，因此不需成核層。在一些實施方式中，第二導電結構212可包含鎢為主的材料、鈷為主的材料、銅為主的材料、鈦為主的材料、或鉑為主的材料。
基於第二導電結構212直接位於金屬蓋206之上及/或凹陷214的側壁上，凹陷214可包含較高比例、較高百分比、及/或較高密度的金屬插塞材料。在額外或其他實施例中，基於第二導電結構212採用由下至上的一層又一層的金屬沉積法，第二導電結構212可減少或消除孔洞及/或成核層。在此方式中，第二導電結構212的電阻(比如與金屬蓋206及/或第一導電結構204的接點電阻)降低。此外，凹陷214的寬度減少而不會造成第二導電結構212的電阻較高，而較高的電阻可能會消耗電源及/或造成半導體裝置200無法操作(比如無法實際操作)。
如上所述，以圖2作為例子。其他例子可不同於圖2所示的例子。
圖3A至3K係此處所示的實施方式300的例子。實施方式300的例子可為形成半導體裝置200所用的製程。半導體裝置200可包含記憶體裝置(如靜態隨機存取記憶體單元)或邏輯裝置，或包含於記憶體裝置或邏輯裝置中。
如圖3A所示，半導體裝置200可包含第一介電層202。在一些實施方式中，沉積工具(如沉積工具102)可沉積第一介電層202於半導體裝置200的基板或其他層上。在一些實施方式中，沉積工具可採用化學氣相沉積或物理氣相沉積，以沉積第一介電層202於半導體裝置200的基板或其他層上。舉例來說，沉積工具可沉積第一介電層202於半導體裝置200的主動區上(比如半導體裝置200的基板或其他層的摻雜部分上)。
在一些實施方式中，平坦化工具(如平坦化工具106)可平坦化沉積之後的第一介電層202的上表面。在此方式中，第一介電層202的上表面可大致平坦。然而平坦化第一介電層202的上表面之後可能發生碟化現象。
如圖3B所示，半導體裝置200可包含凹陷302於第一介電層202中。在一些實施方式中，蝕刻工具(如蝕刻工具104)可蝕刻第一介電層202的一部分以形成凹陷302。舉例來說，蝕刻工具可採用蝕刻步驟、乾蝕刻步驟、及/或其他種類的蝕刻步驟，以形成凹陷302於第一介電層202中。
如圖3C所示，半導體裝置200可包含第一導電結構204。在一些實施方式中，沉積工具(如沉積工具102)可沉積第一導電結構204於第一介電層202中的凹陷302中。在一些實施方式中，沉積工具可採用化學氣相沉積或物理氣相沉積，以沉積第一導電結構204所用的金屬材料於第一介電層202中的凹陷302中。舉例來說，沉積工具可沉積金屬材料於第一介電層202中的凹陷302中，以及半導體裝置200的電晶體的穿隧氧化物或另一介電層的表面上。
在一些實施方式中，平坦化工具(如平坦化工具106)可平坦化第一導電結構204的上表面。然而平坦化第一導電結構204的上表面之後可能發生碟化現象，使第一導電結構204的上表面具有大致凹陷的形狀。
如圖3D所示，半導體裝置200可包含凹陷304於第一介電層202之中與第一導電結構204之上。在一些實施方式中，蝕刻工具(如蝕刻工具104)可蝕刻第一導電結構204的一部分以形成凹陷304。舉例來說，蝕刻工具可採用濕蝕刻步驟、乾蝕刻步驟、及/或另一種類的蝕刻步驟以形成凹陷304於第一導電結構204中。在其他實施例中，基於第一導電結構204只部分填入凹陷302的結構，半導體裝置200可包含凹陷304於第一介電層202中。舉例來說，可將第一導電結構204所用的金屬材料部分地填入凹陷302，並留下凹陷304於第一導電結構204的頂部上。
在一些實施方式中，第一導電結構204的上表面可具有大致凹陷的形狀。舉例來說，第一導電結構204基於形成凹陷304所用的蝕刻步驟效應，可具有大致凹陷的形狀。
如圖3E所示，半導體裝置200可包含金屬蓋206。在一些實施方式中，沉積工具(如沉積工具102)可沉積金屬蓋206所用的金屬材料於第一介電層202中的第一凹陷304中的第一導電結構204上。在一些實施方式中，沉積工具可採用化學氣相沉積或物理氣相沉積，以沉積金屬蓋206於第一導電結構204上。
在一些實施方式中，平坦化工具(如平坦化工具106)可平坦化金屬蓋206的上表面。然而在平坦化金屬蓋206的上表面之後，可能發生碟化現象，使金屬蓋206的上表面具有大致凹陷的形狀。在額外或其他實施例中，基於第一導電結構204的上表面具有大致凹陷的形狀，金屬蓋206的上表面可具有大致凹陷的形狀。
如圖3F所示，半導體裝置200可包含第二介電層208。在一些實施方式中，沉積工具(如沉積工具102)可沉積第二介電層208於第一介電層202與金屬蓋206上(比如沉積於第一介電層202與金屬蓋206的上表面上)。在一些實施方式中，沉積工具可採用化學氣相沉積或物理氣相沉積，以沉積第二介電層208於第一介電層202與金屬蓋206上。
在一些實施方式中，沉積工具可進行多個沉積步驟以沉積第二介電層208。舉例來說，沉積工具可沉積第二介電層208的第一部分。平坦化工具(如平坦化工具106)可平坦化第二介電層208的第一部分的上表面。在此方式中，第二介電層208的第一部分的上表面可大致齊平(即使金屬蓋206的上表面可具有大致凹陷的形狀)。在平坦化第二介電層208的第一部分的上表面之後，沉積工具可沉積第二介電層208的第二部分。平坦化工具可平坦化第二介電層208的第二部分的上表面。在此方式中，第二介電層208的第二部分的上表面可大致齊平。
如圖3G所示，半導體裝置200可包含第三介電層210。在一些實施方式中，沉積工具(如沉積工具102)可沉積第三介電層210於第二介電層208上(比如第二介電層208的上表面上)。在一些實施方式中，沉積工具可採用化學氣相沉積或物理氣相沉積，以沉積第三介電層210於第二介電層208上。
在一些實施方式中，平坦化工具(如平坦化工具106)可平坦化第三介電層210的上表面。在此方式中，第三介電層210的上表面可大致齊平。
如圖3H所示，半導體裝置200可包含疏水材料306或另一材料，以限制沉積金屬插塞材料於第三介電層210的上表面上。在一些實施方式中，沉積工具(如沉積工具102)可沉積疏水材料306於第三介電層210上(如第三介電層210的上表面上)。在一些實施方式中，沉積工具可採用化學氣相沉積或物理氣相沉積，以沉積疏水材料306於第三介電層210上。在一些實施方式中，第三介電層210包含疏水材料306或另一材料，以限制金屬插塞材料沉積於第三介電層210的上表面上。舉例來說，第三介電層210可設置為不與由下至上的一層又一層的金屬沉積法(比如區域選擇性的薄膜沉積，如化學氣相沉積或原子層沉積)所沉積於凹陷中的金屬插塞材料接合。在這些實施方式中，沉積工具可沉積第三介電材料210於第二介電層208上，以沉積疏水材料306。
如圖3I所示，半導體裝置200可包含凹陷214於第二介電層208及/或第三介電層210中。在一些實施方式中，蝕刻工具(如蝕刻工具104)可蝕刻第二介電層208及/或第三介電層210的一部分以形成凹陷214。舉例來說，蝕刻工具可採用濕蝕刻步驟、乾蝕刻步驟、及/或另一種類的蝕刻步驟以形成凹陷214於第二介電層208及/或第三介電層210中。在一些實施方式中，蝕刻工具可採用接點蝕刻停止層為主的蝕刻製程，其中蝕刻工具進行蝕刻步驟，直到偵測到第二介電層208或金屬蓋206 (作為接點蝕刻停止層)。舉例來說，蝕刻工具可開始蝕刻第二介電層208及/或第三介電層210，且可連續蝕刻直到接點蝕刻停止層。在此方式中，蝕刻工具可移除第二介電層208及/或第三介電層210的材料，但在到達第一導電結構204之前停止移除材料。在一些實施方式中，蝕刻工具可移除金屬蓋206上的所有材料，以露出凹陷214中的金屬蓋206的上表面。
如圖3J所示，半導體裝置200可包含第二導電結構212。在一些實施方式中，沉積工具(如沉積工具102)可沉積第二導電結構212於第二介電層208及/或第三介電層210中的凹陷214中的金屬蓋206上，在一些實施方式中，沉積工具可採用由下至上沉積一層又一層的金屬製程，以沉積第二導電結構212。在一些實施方式中，一或多個半導體製程工具可在金屬蓋206上進行一步驟，使金屬蓋206的上表面準備接收金屬插塞材料。沉積工具可沉積金屬插塞材料於金屬蓋206上，且沉積方法可採用區域選擇性的薄膜沉積如化學氣相沉積，以直接形成金屬插塞材料於金屬蓋206上。在一些實施方式中，區域選擇性薄膜沉積法可包含化學氣相沉積或原子層沉積，以直接沉積第二導電結構212於金屬蓋206及/或凹陷214的側壁上。舉例來說，第二導電結構212可直接接觸第二介電層208及/或第三介電層210，而未隔有金屬襯墊層、阻障層、成核層、或金屬塗層。由於第二導電結構212直接接觸一或多個介電層，金屬插塞寬度可大於其他材料位於第二導電結構212與一或多個介電層之間所形成的金屬插塞寬度。在此方式中，第二導電結構212可提供低電阻的電性接點至金屬蓋206及/或第一導電結構204(比如避免或減少孔洞並具有較大寬度)。
如圖3K所示，半導體裝置200不再包括疏水材料306或其他材料，這些材料可能限制金屬插塞材料沉積於第三介電層210的上表面上。在一些實施方式中，蝕刻工具(如蝕刻工具104)可自第三介電層210的上表面蝕刻疏水材料306。舉例來說，蝕刻工具可採用濕蝕刻步驟、乾蝕刻步驟、及/或另一種類的蝕刻步驟，以形成凹陷304於第一導電結構204中。
在一些實施方式中，平坦化工具(如平坦化工具106)可平坦化第二導電結構212的上表面。在此方式中，第二導電結構212的上表面大致齊平。這可改善沉積額外層於第二導電結構212的上表面上的方法。在一些實施方式中，平坦化工具可用於移除疏水材料306或其他材料，這些材料會限制金屬插塞材料沉積於第三介電層210的上表面上。舉例來說，平坦化工具可由一或多道步驟(比如在單一步驟中)移除疏水材料306，以平坦化第二導電結構212的上表面及/或平坦化第三介電層210的上表面。
如上所述，以圖3A至3K作為例子。其他例子可不同於圖3A至3K所示的例子。圖3A至3K所示的裝置、層狀物、及/或材料的數目與配置作為例子。實際上，與圖3A至3K相較，可具有額外裝置、層狀物、及/或材料，較少裝置、層狀物、及/或材料，或裝置、層狀物、及/或材料的不同配置。舉例來說，半導體裝置200可省略金屬蓋206，且第二導電結構212可直接沉積於第一導電結構204上。在額外或其他實施例中，可沉積一或多個介電層以作為單一介電層。
圖4A至4C係此處所述的半導體裝置400的例子。半導體裝置400可包含記憶體裝置(如靜態隨機存取記憶體)或邏輯裝置，或包含於記憶體裝置或邏輯裝置中。在一些實施方式中，半導體裝置400可包含圖4A或4B未圖示的一或多層，比如一或多個金屬閘極、基板、一或多個金屬內連線、一或多個凹陷、或一或多個額外半導體裝置。在一些實施方式中，半導體裝置400可包含半導體裝置200的例子，及/或半導體裝置200可包含半導體裝置400的例子。
如圖4A所示，半導體裝置400可包含第一介電層202，與位於第一介電層202的一或多個凹陷中的第一導電結構204。在一些實施方式中，第一介電層202可包含向上延伸至第一導電結構204中的一或多個鰭狀物。在一些實施方式中，第一介電層202可包含沿著第一方向(如圖4A及4B中的橫向方向)延伸的鰭狀結構。在一些實施方式中，第一導電結構204的上側表面可具有大致凹陷的形狀。
半導體裝置400可包含金屬蓋206於第一導電結構204的上表面上。在一些實施方式中，金屬蓋206的上表面可具有大致凹陷的形狀。
半導體裝置400可包含第二介電層208的一或多個部分位於金屬蓋206的上表面上，以及第三介電層210位於第二介電層208的上表面上。半導體裝置400可包含第二導電結構212位於第二介電層208與第三介電層210中的凹陷中。第二導電結構212可直接位於金屬蓋206上(比如不具有襯墊層或阻障層)，及/或直接接觸第二介電層208及/或第三介電層210。
金屬蓋206的下表面為大致凸起的形狀(比如向下延伸至第一導電結構204中)。金屬蓋206的最底部的下表面在高度402處。金屬蓋206的最底部的上表面在高度404處。金屬蓋206的最底部具有厚度408。在一些實施方式中，金屬蓋206的整個厚度408通常一致。在一些實施方式中，金屬蓋的厚度408為近似1 nm至6 nm。在此方式中，金屬蓋206足夠厚以分散穿過金屬蓋206的電流，且足夠薄以維持第一導電結構204與第二導電結構212之間的低接點電阻。在一些例子中，若厚度408大於6 nm，則增加製造成本而無明顯優點。
金屬蓋206的上表面的最高部分及/或末端具有高度406。在一些實施方式中，高度404與高度406之間的差距410可為近似2 nm至近似10 nm。在此方式中，差距410小到足以使由下至上沉積一層又一層金屬的方法，可沉積第二導電結構212於金屬蓋206上且在對不準的容許範圍內(比如來自向上方向的變異容許量)。
第二導電結構212的寬度412可為近似10 nm至近似16 nm。在一些例子中，若寬度412大於16 nm，則後續步驟的製程容許範圍減少。在一些例子中，若寬度412小於10 nm，則增加第二導電結構212的電阻。在一些實施方式中，第二導電結構212的寬度小於近似13 nm。至少部分基於第二導電結構212直接位於金屬蓋206上(採用由下至上一層又一層的金屬沉積法)，第二導電結構212可保留半導體裝置200的電源，否則沉積金屬插塞至具有金屬墊層及/或阻障層的凹陷(其寬度為近似10 nm至近似16 nm及/或小於近似13 nm)中可能消耗電源。
在一些實施方式中，第二導電結構212在另一方向(未圖示於圖4A)的厚度可為近似10 nm至近似40 nm，及/或小於近似13 nm。在一些實施方式中，第二導電結構212的高度為近似25 nm至近似40 nm。在一些實施方式中，可不採用沉積技術(包括金屬襯墊層及/或阻障層的沉積)填入凹陷214，因此不產生孔洞及/或造成多餘電阻。上述凹陷的高度為近似25 nm至近似40 nm，而至少一方向中的寬度小於近似16 nm及/或小於近似13 nm。
在一些實施方式中，第二導電結構212可接合第二介電層208的材料及/或第三介電材料。在一些實施方式中，接合區的厚度可為近似1 nm至近似4 nm。舉例來說，鎢插塞如第二導電結構212的材料可接合第二介電層208的矽及/或第三介電層210，以形成鎢矽化物(如二矽化鎢)及/或矽酸鎢(如偏矽酸鎢)。
如圖4B所示，金屬蓋206與第一側可具有第一彎曲角度414 (比如自金屬蓋206的下側表面的最低高度至金屬蓋206的下側表面的最高高度的角度)，且與第二側可具有第二彎曲角度416。在一些實施方式中，第一彎曲角度414與第二彎曲角度416可為近似5度至近似30度。在一些實施方式中，第一彎曲角度414與第二彎曲角度416之間的差異可為近似0度至近似20度。在此方式中，金屬蓋206的上表面的彎曲足夠對稱，使由下至上的一層又一層的金屬沉積法，其沉積第二導電結構於金屬蓋206上的步驟具有對不準的容許量(比如來自向上方向的變異容許量)。
如圖4C所示，半導體裝置400可包含磊晶結構418，以及第一介電層202位於磊晶結構418的鰭狀物之間。半導體裝置400亦可包含導電結構420 (如金屬汲極)位於磊晶結構418上。在一些實施方式中，半導體裝置400可包含第二介電層208位於導電結構420上，及/或第三介電層210位於(如直接位於)第二介電層208上。
半導體裝置400可進一步包含一或多個第二導電結構212位於導電結構420上。在一些實施方式中，一或多個第二導電結構212可位於第二介電層208及/或第三介電層210的一或多個凹陷中。在一些實施方式中，一或多個第二導電結構212可自第二介電層208及/或第三介電層210的上表面延伸至導電結構420 (如延伸至導電結構420的上表面)。在此方式中，一或多個第二導電結構212可提供電性連接至導電結構420。在一些實施方式中，一或多個第二導電結構212可包含一或多個汲極通孔或位於其中。
如上所述，以圖4A至4C作為例子。其他例子可不同於圖4A至4C所述的例子。
圖5A及5B係此處所述的半導體裝置的例子。半導體裝置500 (圖5A)可包含記憶體裝置(如靜態隨機存取記憶體單元)或其他例子的裝置，或包含於記憶體裝置或其他例子的裝置中。半導體裝置510 (圖5B)可包含邏輯裝置，或包含於邏輯裝置中。在一些實施方式中，半導體裝置500及/或510可包含圖5A或5B未圖示的一或多層，比如一或多個金屬閘極、基板、一或多個金屬內連線、一或多個凹陷、或一或多個額外半導體裝置。在一些實施方式中，半導體裝置500及/或510可包含半導體裝置400及/或200的例子，及/或半導體裝置200及/或400可包含半導體裝置500及/或510的例子。
如圖5A所示，半導體裝置500可包含一或多個接點凹陷502，以提供電性連接至半導體裝置500的第一組源極/汲極接點。半導體裝置500可包含一或多個凹陷504以提供電性連接至半導體裝置500的一或多個閘極。半導體裝置500可包含一或多組的源極/汲極接點506，以自半導體裝置500的主動區接收或汲取電壓。半導體裝置500可包含一或多個凹陷508，以提供電性連接至半導體裝置500的第二組源極/汲極接點506。
在一些實施方式中，半導體裝置500可包含電壓連結物，其寬度為近似3 nm且間距(如長度)為近似45 nm。半導體裝置500的鰭狀物間距可為近似26 nm，其延伸至半導體裝置500的一或多個金屬閘極(未圖示)中。在一些實施方式中，由下至上的一層又一層的金屬插塞的沉積方法，可用於沉積一或多個凹陷504 (比如填有第二導電結構212的凹陷504)，使半導體裝置500的尺寸減少及/或改善半導體裝置500的效能。舉例來說，一或多個凹陷504在第一方向中的寬度為近似12 nm，而在第二方向中的寬度為近似12 nm。
如圖5B所示，半導體裝置510可包含一或多個主動區512。半導體裝置510可包含一或多個電壓線514以接收電壓而施加至半導體裝置510的一或多個單元。半導體裝置510可包含一或多個源極/汲極接點516，以提供電性連接至半導體裝置510的一或多個源極及/或汲極。半導體裝置510可包含一或多個金屬層518以提供電性連接於半導體裝置510的不同層之間。半導體裝置510可包含第一組一或多個接點凹陷520，以提供電性連接至半導體裝置510的第一組源極/汲極接點。半導體裝置510可包含一或多個凹陷522以提供電性連接至半導體裝置510的一或多個閘極。半導體裝置510可包括第二組一或多個接點凹陷524以提供電性連接至半導體裝置510的第二組源極/汲極接點。
在一些實施方式中，半導體裝置510的一或多個主動區512的寬度可為近似32 nm。在一些實施方式中，半導體裝置500的電壓連結物的寬度可為近似 3 nm，而間距(如長度)可為近似45 nm或近似51 nm。一或多個源極/汲極接點516的寬度可為近似16 nm (比如16 nm x 16 nm)。一或多個接點凹陷520的寬度可近似14 nm (比如14 nm x 14 nm)，而一或多個接點凹陷524的尺寸可為近似15 nm x 25 nm、15 nm x 46 nm、或15 nm x 67 nm。
在一些實施方式中，可採用由下至上一層又一層的金屬沉積法所形成的金屬插塞可用於沉積一或多個凹陷522 (比如填有第二導電結構212的凹陷214)，以減少半導體裝置510的尺寸及/或改善半導體裝置510的效能。舉例來說，一或多個凹陷522在第一方向中的寬度可為近似12 nm，且在第二方向中的寬度可為近似12 nm。
如上所述，以圖5A及5B作為例子。其他例子可不同於圖5A及5B所示的例子。
圖6係裝置600的圖式，其可對應沉積工具102、蝕刻工具104、平坦化工具106、及/或晶圓或晶粒的傳輸工具108。在一些實施方式中，沉積工具102、蝕刻工具104、平坦化工具106、及/或晶圓或晶粒的傳輸工具108可包含一或多個裝置500及/或裝置600的一或多個構件。如圖6所示，裝置600可包含匯流排610、處理器620、記憶體630、儲存構件640、輸入構件650、輸出構件660、與通訊構件670。
匯流排610包括的構件使裝置600的構件之間可有線及/或無線通訊。處理器620包括中央處理器、圖形處理器、微處理器、控制器、微控制器、數位訊號處理器、場可程式化閘極陣列、特用積體電路、及/或另一種類的處理構件。處理器620可由硬體、韌體、或硬體與軟體的組合實施。在一些實施方式中，處理器620包括一或多個處理器，其可程式化以進行功能。記憶體630可包含隨機存取記憶體、唯讀記憶體、及/或另一種類的記憶體(如快閃記憶體、磁記憶體、及/或光學記憶體)。
儲存構件640可儲存與裝置600的操作相關的資訊及/或軟體。舉例來說，儲存構件640可包含硬碟、磁碟機、光碟機、固態硬碟、光碟、數位多功能光碟、及/或另一種類的非暫態電腦可讀媒體。輸入構件650可使裝置600接收輸入訊號，比如使用者輸入訊號及/或感測輸入訊號。舉例來說，輸入構件650可包含觸控螢幕、鍵盤、鍵板、滑鼠、按鍵、麥克風、開關、感測器、全球定位系統構件、加速計、陀螺儀、及/或致動器。輸出構件660可使裝置600提供輸出訊號，比如隱藏式顯示器、喇叭、及/或一或多種發光二極體。通訊構件670可使裝置600與其他裝置通訊，比如隱藏式有線線路及/或無線線路。舉例來說，通訊構件670可包含接收器、發射器、收發器、數據機、網路介面卡、及/或天線。
裝置600可進行此處所述的一或多個製程。舉例來說，非暫態電腦可讀媒體(如記憶體630及/或儲存構件640)可儲存處理器620執行的一組指令(比如一或多個指令、編碼、軟體碼、及/或程式碼)。處理器620可執行一組指令以進行此處所述的一或多個製程。在一些實施方式中，處理器620可執行一組指令，使一或多個處理器620及/或裝置600進行此處所述的一或多個製程。在一些實施方式中，硬連線電路可取代或結合指令，以進行此處所述的一或多個製程。因此此處所述的實施方式不限於任何硬體電路與軟體的任何特定組合。
圖6所示的構件數目與配置可作為例子。裝置600可包含額外構件、較少構件、不同購件、或不同於圖6所示的構件配置。
在額外或其他實施例中，裝置600的一組構件(如一或多個構件)可進行裝置600的另一組構件所進行的一或多個功能。
圖7係畫素感測器所用的低氫濃度接點蝕刻停止層相關的製程700的流程圖。在一些實施方式中，可由一或多個半導體製程工具(比如沉積工具102、蝕刻工具104、平坦化工具106、及/或晶圓或晶粒的傳輸工具108)進行圖7的一或多個製程步驟。在額外或其他實施例中，可由裝置600的一或多個構件如處理器620、記憶體630、儲存構件640、輸入構件650、輸出構件660、及/或通訊構件670進行圖7的一或多個製程步驟。
如圖7所示，製程700可包含沉積金屬蓋於第一導電結構上(步驟710)。舉例來說，一或多個半導體製程裝置可沉積金屬蓋206於第一導電結構204上，如上所述。
如圖7所示，製程700可包含沉積一或多個介電層於金屬蓋上(步驟720)。舉例來說，一或多個半導體製程裝置可沉積一或多個介電層如第二介電層208及/或第三介電層210於金屬蓋206上，如上所述。
如圖7所示，製程700可包含部分移除一或多個介電層的一部分，以形成凹陷(步驟730)。舉例來說，一或多個半導體製程裝置可部分移除一或多個介電層如第二介電層208及/或第三介電層210的一部分以形成凹陷214，如上所述。
如圖7所示，製程700可包含由下至上沉積金屬蓋的相同金屬材料，以形成第二導電結構於凹陷中並直接位於金屬蓋上(步驟740)。舉例來說，一或多個半導體製程裝置可由下至上沉積金屬蓋206的相同金屬材料，以形成第二導電結構212於凹陷214中並直接位於金屬蓋206上，如上所述。
製程700可包含額外實施方式，比如任何單一的實施方式或下述實施方式的任何組合，及/或與其他處所述的一或多種製程組合。
第一實施方式沉積一或多個介電層於金屬蓋上(包括沉積蝕刻停止層)，並部分地移除一或多個介電層的部分(包括蝕刻一或多個介電層，直到檢測到蝕刻停止層)。
第二實施方式可與第一實施方式結合或獨自操作，其可在金屬蓋上進行由下至上沉積一層又一層的金屬材料，包括自金屬蓋選擇性成長金屬材料。
第三實施方式可與第一實施方式或第二實施方式的一或多者結合或獨自操作，其可成長金屬材料如進行化學氣相沉積或進行原子層沉積的一或多者。
第四實施方式可與第一實施方式至第三實施方式的一或多者結合或獨自操作，其可選擇性成長金屬材料如交錯地選擇性蝕刻金屬材料並選擇性沉積金屬材料。
第五實施方式可與第一實施方式至第四實施方式的一或多者結合或獨自操作，琦包括在形成金屬插塞之前沉積疏水材料於一或多個介電層上。
雖然圖7顯示製程700的步驟，但一些實施方式的製程700可包含額外步驟、較少步驟、不同步驟、或不同於圖7所示的步驟順序。在額外或其他實施例中，可平行進行製程700的兩個或多個步驟。
圖8係此處所述的資料圖800。資料圖800顯示不同種類的原子及/或分子的數目(y軸)。資料圖800亦顯示第二導電結構212的不同橫向位置(x軸)，如此處所述。如資料圖800所示，導電結構包括第一材料802 (如鎢)與第二材料804 (如鉭)。在一些實施方式中，第二導電結構212 (如鎢為主的結構)的中間部分之第二材料804 (如鉭)的濃度，大於第二導電結構212的橫向邊緣之第二材料804的濃度。在一些實施方式中，第二導電結構212的寬度小於近似13 nm。
如上所述，提供圖8作為一例。其他例子可不同於圖8所示的例子。
在此方式中(比如採用由下至上沉積一層又一層金屬的金屬插塞於凹陷中)，凹陷可填入金屬插塞而不需金屬襯墊層及/或阻障層。金屬插塞可另外或改為不含孔洞或減少孔洞。在此方式中，可減少凹陷寬度(比如小於16 nm或小於13 nm)並保留金屬插塞材料的足夠寬度，使金屬插塞與金屬閘極之間的界面維持較低電阻。此外，由於不需沉積金屬襯墊層及/或阻障層，可減少製造時間及/或成本。
如上詳述，此處所述的一些實施方式提供半導體裝置。半導體裝置包括鰭狀結構，沿著第一方向延伸；第一導電結構，位於鰭狀結構上並沿著第二方向延伸，其中第二方向垂直於第一方向；金屬蓋，位於第一導電結構上，其中金屬蓋實質上覆蓋第一導電結構的整個上表面；介電結構，位於金屬蓋上；以及第二導電結構，位於第一導電結構上，其中第二導電結構的側壁直接接觸介電結構。
在一些實施例中，金屬蓋包括下述的一或多者：鈦為主的材料、鈷為主的材料、鎳為主的材料、釕為主的材料、鉭為主的材料、鎢為主的材料、與鉑為主的材料。
在一些實施例中，第一導電結構為電晶體的閘極結構，或電晶體的源極/汲極結構上的接點結構。
在一些實施例中，金屬蓋與第二導電結構包括相同材料。
在一些實施例中，介電結構包括矽與氮為主的層，以及氧化矽為主的層。
在一些實施例中，第二導電結構直接接觸介電結構。
在一些實施例中，第二導電結構的寬度為近似10 nm至近似16 nm。
在一些實施例中，金屬蓋的厚度為近似1 nm至近似6 nm。
在一些實施例中，金屬蓋的上表面具有大致凹陷的形狀，金屬蓋的最低部分的上表面在第一高度；其中金屬蓋的最高部分的上表面在第二高度；以及其中第一高度與第二高度之間的差異為近似2 nm至近似10 nm。
如上詳述，此處所述的一些實施方法提供半導體裝置的形成方法。方法包括：沉積金屬蓋於第一導電結構上。方法包括沉積一或多個介電層於金屬蓋上。方法包括部分移除一或多個介電層的一部分以形成凹陷。方法包括由下至上地沉積與金屬蓋相同的金屬材料，以形成第二導電結構於凹陷中並直接位於金屬蓋上。
在一些實施例中，沉積一或多個介電層於金屬蓋上的步驟包括：沉積蝕刻停止層；以及其中部分移除一或多個介電層的一部分的步驟包括：蝕刻一或多個介電層，直到檢測到蝕刻停止層。
在一些實施例中，由下至上的沉積步驟包括：自金屬蓋選擇性成長金屬材料。
在一些實施例中，選擇性成長金屬材料的步驟包括下述製程的一或多者：進行化學氣相沉積與進行原子層沉積。
在一些實施例中，選擇性成長金屬材料的步驟包括：交錯地選擇性蝕刻金屬材料與選擇性沉積金屬材料。
在一些實施例中，上述方法更包括：在形成第二導電結構之前，沉積疏水材料於一或多個介電層上。
如上詳述，此處所述的一些實施方式提供半導體裝置。半導體裝置包括：第一導電結構。半導體裝置包括金屬蓋位於第一導電結構上。半導體裝置包括一或多個介電層位於金屬蓋上。半導體裝置包括鎢為主的結構直接位於金屬蓋上並直接接觸一或多個介電層。
在一些實施例中，鎢為主的結構包括鉭，其中鎢為主的結構的中間部分的鉭濃度大於鎢為主的結構的橫向邊緣的鉭濃度。
在一些實施例中，鎢為主的結構的寬度小於近似13 nm。
在一些實施例中，鎢為主的結構的下側部分的鎢濃度小於鎢為主的結構的上側部分的鎢濃度。
在一些實施例中，第一導電結構包括金屬汲極。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
100:環境 102:沉積工具 104:蝕刻工具 106:平坦化工具 108:晶圓或晶粒的傳輸工具 200,400,500,510:半導體裝置 202:第一介電層 204:第一導電結構 206:金屬蓋 208:第二介電層 210:第三介電層 212:第二導電結構 214,302,304,504,508,522,524:凹陷 300:實施方式 306:疏水材料 402,404,406:高度 408:厚度 410:差距 412:寬度 414:第一彎曲角度 416:第二彎曲角度 418:磊晶結構 420:導電結構 502:接點凹陷 506,516:源極/汲極接點 512:主動區 514:電壓線 518:金屬層 520:接點凹陷 600:裝置 610:匯流排 620:處理器 630:記憶體 640:儲存構件 650:輸入構件 660:輸出構件 670:通訊構件 700:製程 710,720,730,740:步驟 800:資料圖 802:第一材料 804:第二材料
圖1顯示環境的例子，且可實施此處所述的系統及/或方法於其中。 圖2顯示此處所述的半導體裝置的例子。 圖3A至3K顯示此處所述的實施方法的例子。 圖4A至4C顯示此處所述的半導體裝置的例子。 圖5A及5B顯示此處所述的半導體裝置的例子。 圖6顯示一或多個圖1的裝置的構件的例子。 圖7顯示與形成半導體裝置相關的製程的例子的流程圖。 圖8顯示此處所述的資料圖的例子。
202:第一介電層
204:第一導電結構
206:金屬蓋
208:第二介電層
210:第三介電層
212:第二導電結構
214:凹陷
300:實施方式

Claims (1)

  1. 一種半導體裝置，包括： 一鰭狀結構，沿著一第一方向延伸； 一第一導電結構，位於該鰭狀結構上並沿著一第二方向延伸，其中該第二方向垂直於該第一方向； 一金屬蓋，位於該第一導電結構上，其中該金屬蓋實質上覆蓋該第一導電結構的整個上表面； 一介電結構，位於該金屬蓋上；以及 一第二導電結構，位於該第一導電結構上，其中該第二導電結構的側壁直接接觸該介電結構。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11756934B2 (en) * 2021-04-16 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7008866B2 (en) * 2003-12-17 2006-03-07 Taiwan Semiconductor Manufacturing Co Ltd. Large-scale trimming for ultra-narrow gates
US7482231B2 (en) * 2006-01-06 2009-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Manufacturing of memory array and periphery
US7723798B2 (en) * 2007-08-07 2010-05-25 International Business Machines Corporation Low power circuit structure with metal gate and high-k dielectric
US7863176B2 (en) * 2008-05-13 2011-01-04 Micron Technology, Inc. Low-resistance interconnects and methods of making same
US8455952B2 (en) * 2010-11-22 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer elements for semiconductor device
US8877599B2 (en) * 2012-05-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor device
FR3011382B1 (fr) * 2013-09-27 2019-03-29 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation d'un circuit integre
US9379058B2 (en) * 2014-02-14 2016-06-28 Qualcomm Incorporated Grounding dummy gate in scaled layout design
US9515156B2 (en) * 2014-10-17 2016-12-06 Lam Research Corporation Air gap spacer integration for improved fin device performance
US9659856B2 (en) * 2014-10-24 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Two step metallization formation
US20160372413A1 (en) * 2015-06-17 2016-12-22 Globalfoundries Inc. Unique bi-layer etch stop to protect conductive structures during a metal hard mask removal process and methods of using same
US9659864B2 (en) * 2015-10-20 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for forming self-aligned via with selectively deposited etching stop layer
US9905463B2 (en) * 2015-12-15 2018-02-27 International Business Machines Corporation Self-aligned low dielectric constant gate cap and a method of forming the same
US9721889B1 (en) * 2016-07-26 2017-08-01 Globalfoundries Inc. Middle of the line (MOL) metal contacts
US10121675B2 (en) * 2016-12-29 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device and a method for fabricating the same
KR102471158B1 (ko) * 2017-03-06 2022-11-25 삼성전자주식회사 집적회로 소자
US10186456B2 (en) * 2017-04-20 2019-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming contact plugs with reduced corrosion
WO2019132858A1 (en) * 2017-12-26 2019-07-04 Intel Corporation Non-selective epitaxial source/drain deposition to reduce dopant diffusion for germanium nmos transistors
US10790363B2 (en) * 2018-08-03 2020-09-29 Globalfoundries Inc. IC structure with metal cap on cobalt layer and methods of forming same
US10832964B1 (en) * 2019-07-15 2020-11-10 International Business Machines Corporatior Replacement contact formation for gate contact over active region with selective metal growth
US10847417B1 (en) * 2019-08-21 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming interconnect structures in semiconductor fabrication
US11469139B2 (en) * 2019-09-20 2022-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-up formation of contact plugs
US11189706B2 (en) * 2020-02-11 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure with airgap and method of forming the same

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