TW202243136A - 半導體結構及其製造方法 - Google Patents

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semiconductor
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程仲良
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台灣積體電路製造股份有限公司
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Abstract

本文中闡述的一些實施例提供一種半導體結構。所述半導體結構可包括在邏輯元件的第一側處設置在半導體結構的載體晶圓上的邏輯元件。所述半導體結構可包括設置在邏輯元件的第二側上的介電結構，所述第二側與所述第一側相對。所述半導體結構可包括形成在介電結構上的記憶體元件。

Description

半導體結構及其製造方法
本公開的實施例是有關於一種半導體結構及其製造方法。
半導體結構可包括被配置成執行半導體結構的操作的邏輯元件及記憶體元件。舉例來說，邏輯元件可存取儲存在記憶體元件上的資訊。半導體結構製造商試圖生產更小且更複雜的半導體結構，以提高性能、降低功耗和/或節省電子元件中部署的寶貴空間。舉例來說，半導體結構製造商試圖減小包括邏輯元件及記憶體元件的半導體結構的部分的寬度和/或高度。
本公開的實施例提供一種半導體結構。所述半導體結構包括邏輯元件，所述邏輯元件在所述邏輯元件的第一側處設置在所述半導體結構的載體晶圓上。所述半導體結構包括介電結構，所述介電結構設置在所述邏輯元件的第二側上，所述第二側與所述第一側相對。所述半導體結構包括在所述介電結構上形成的記憶體元件。
本公開的實施例提供一種形成半導體結構的方法。所述方法包括在晶圓上形成邏輯元件。所述方法包括將載體晶圓耦合到所述邏輯元件的第一側，所述第一側是與所述晶圓相對的側。所述方法包括從所述邏輯元件的第二側移除所述晶圓的至少一部分。所述方法包括在從所述邏輯元件的所述第二側移除所述晶圓的所述至少一部分之後，在所述邏輯元件的所述第二側上形成記憶體元件。
本公開的實施例提供一種形成半導體結構的方法。所述方法包括在SOI晶圓上形成邏輯元件。所述方法包括使用堆疊式晶圓鍵合將載體晶圓耦合到所述邏輯元件的第一側，所述第一側是與所述SOI晶圓相對的側。所述方法包括從所述邏輯元件的第二側移除所述SOI晶圓的至少一部分，所述第二側與所述第一側相對。所述方法包括在所述邏輯元件的所述第二側形成介電層。所述方法包括形成穿過所述介電層延伸到所述邏輯元件的源極/汲極或導電結構的凹槽。所述方法包括在所述凹槽內形成導電結構。所述方法包括在所述介電層的表面及所述導電結構的表面上形成介電結構。所述方法包括在所述介電結構上形成記憶體元件。
本揭露提供用於實施本揭露的不同特徵的許多不同實施例或實例。以下闡述組件、數值、運算、材料、佈置或類似物及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所例示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或運算中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
在一些情況下，半導體結構可包括一個或多個記憶體元件及一個或多個邏輯元件。然而，電子元件內的空間可為有限的，這限制了電子元件內的計算資源和/或儲存資源的數量。舉例來說，電子元件的儲存量可能受到分配給一個或多個記憶體元件的空間量的限制。至少出於此原因，半導體製造商試圖減小半導體結構內的元件結構的尺寸。
本文中闡述的一些實施例提供用於在半導體結構的不同層上堆疊邏輯元件（例如，三維（three-dimensional，3D）邏輯元件）及記憶體元件（例如，二維（two-dimensional，2D）記憶體元件）的技術及設備。舉例來說，記憶體元件可堆疊在邏輯元件上（例如，直接堆疊在記憶體元件上或在記憶體元件與邏輯元件之間存在一種或多種材料）。在一些實施例中，一個或多個半導體製程設備可在晶圓（例如，絕緣體上矽（silicon on insulator，SOI）晶圓）上形成邏輯元件，可將載體晶圓耦合到邏輯元件（例如，耦合在與晶圓相對的前側上），可翻轉邏輯元件，可移除晶圓的至少一部分，以及可在邏輯元件的後側上形成記憶體元件。在一些實施例中，所述一個或多個半導體製程設備可在形成記憶體元件之前在邏輯元件的後側上沉積介電結構，且所述介電結構在邏輯元件與記憶體元件之間提供電絕緣。在一些實施例中，半導體結構可包括延伸穿過記憶體元件和/或介電結構以提供與邏輯元件的一個或多個元件的連接的導電結構。
基於對記憶體元件及邏輯元件進行堆疊，可在半導體結構內增大元件密度。增大的元件密度可有利於增大半導體結構內的記憶體元件及邏輯元件的數量，和/或可減小半導體結構的尺寸（例如，寬度和/或體積）。
圖1是其中可實施本文中闡述的系統和/或方法的示例性環境100的圖。如圖1中所示，環境100可包括多個半導體製程設備102至112及晶圓/晶片輸送設備114。所述多個半導體製程設備102至112可包括沉積設備102、蝕刻設備104、平坦化設備106、鍵合設備108、雷射設備110、曝光設備112和/或另一種半導體製程設備。示例性環境100中包括的設備可包括於半導體潔淨室、半導體代工廠、半導體處理和/或製造設施中和/或另一種半導體處理環境中。
沉積設備102是能夠將各種類型的材料沉積到基板上的半導體製程設備。在一些實施例中，沉積設備102包括能夠在例如晶圓等基板上沉積光阻層的旋轉塗佈設備。在一些實施例中，沉積設備102包括化學氣相沉積（chemical vapor deposition，CVD）設備，例如電漿增強CVD（plasma-enhanced CVD，PECVD）設備、高密度電漿CVD（high-density plasma CVD，HDP-CVD）設備、亞大氣壓CVD（sub-atmospheric CVD，SACVD）設備、原子層沉積（atomic layer deposition，ALD）設備、電漿增強原子層沉積（plasma-enhanced atomic layer deposition，PEALD）設備或另一種類型的CVD設備。在一些實施例中，沉積設備102包括物理氣相沉積（physical vapor deposition，PVD）設備，例如濺鍍設備或另一種類型的PVD設備。在一些實施例中，示例性環境100包括多種類型的沉積設備102。
蝕刻設備104是能夠對基板、晶圓或半導體結構的各種類型的材料進行蝕刻的半導體製程設備。舉例來說，蝕刻設備104可包括濕式蝕刻設備、乾式蝕刻設備和/或另一種類型的蝕刻設備。濕式蝕刻設備可包括化學蝕刻設備或包括填充有蝕刻劑的腔體的另一種類型的濕式蝕刻設備。基板可被放置在腔體中達特定的時間段，以移除基板的一個或多個部分的特定量。乾式蝕刻設備可包括電漿蝕刻設備、雷射蝕刻設備、反應性離子蝕刻設備或氣相蝕刻設備等。乾式蝕刻設備可使用濺鍍技術、電漿輔助蝕刻技術（例如，電漿濺鍍技術或涉及使用離子化氣體來各向同性地或定向地蝕刻一個或多個部分的另一種類型的技術）或另一種類型的乾式蝕刻技術來移除基板的所述一個或多個部分。
在一些實施例中，蝕刻設備104可實行原子層蝕刻（atomic layer etch，ALE）製程。在ALE製程中，蝕刻設備用來實行蝕刻製程的反覆運算的蝕刻製程參數可使用分析模型（例如，經訓練以確定一組動態蝕刻製程參數的模型）進行動態地調整。在一些實施例中，與蝕刻製程的結果相關聯的資訊可用於更新分析模型。在一些實施例中，分析模型可在逐週期或逐運行的基礎上更新。
在一些實施例中，蝕刻製程參數的動態調整使得蝕刻具有提高的可靠性。也就是說，蝕刻製程參數的動態調整可使得蝕刻能夠可靠地落在目標規格內，從而實現半導體元件的可靠的性能並提高製造產率。
蝕刻設備104（例如，乾式蝕刻設備）可實行蝕刻操作，直到檢測到晶圓或半導體結構的接觸蝕刻停止層（contact etch stop layer，CESL）。檢測到CESL可指示蝕刻操作完成。蝕刻設備104可實行後續的蝕刻操作，和/或在蝕刻操作完成之後晶圓/晶片輸送設備114可將晶圓或半導體結構從蝕刻設備104輸送到另一個半導體製程設備。
平坦化設備106是能夠對晶圓或半導體結構的各種層進行研磨或平坦化的半導體製程設備。舉例來說，平坦化設備106可包括化學機械平坦化（chemical mechanical planarization，CMP）設備和/或對沉積的或鍍覆的材料的層或表面進行研磨或平坦化的另一種類型的平坦化設備106。平坦化設備106可使用化學與機械力（例如，化學蝕刻及自由磨料研磨）的組合來對半導體結構的表面進行研磨或平坦化。平坦化設備106可結合研磨墊及固定環（例如，通常具有比半導體結構大的直徑）使用磨料及腐蝕性化學漿料。研磨墊及半導體結構可被動態研磨頭壓在一起並由固定環固定就位。動態研磨頭可使用不同的旋轉軸旋轉以移除材料，且甚至消除半導體結構的任何不規則形貌，使半導體結構平整或平坦。
鍵合設備108是能夠將兩個或更多個晶圓（或兩個或更多個半導體基板、或兩個或更多個半導體結構）鍵合在一起的半導體製程設備。舉例來說，鍵合設備108可包括共晶鍵合（eutectic bond）設備，所述共晶鍵合設備能夠在兩個或更多個晶圓之間一起形成共晶鍵合。在這些實例中，鍵合設備108可加熱所述兩個或更多個晶圓以在所述兩個或更多個晶圓的材料之間形成共晶系統。
雷射設備110是能夠將半導體結構暴露到輻射源（例如紫外光（ultraviolet，UV）光源（例如，深UV光源、極紫外光（extreme UV，EUV）光源和/或類似光源）、x射線源、電子束源和/或另一種類型的輻射源）的半導體製程設備。雷射設備110可將材料（例如，鍵合材料或釋放層材料）暴露到輻射源以噴射材料和/或改變材料的物理狀態（例如，從固體到液體或從固體到氣體）。在一些實施例中，雷射設備110可通過例如玻璃等半透明材料將材料暴露到輻射源。
曝光設備112是能夠將光阻層暴露到輻射源（例如UV源（例如，深UV光源、EUV光源和/或類似光源）、x射線源、電子束源和/或另一種類型的輻射源）的半導體製程設備。曝光設備112可將光阻層暴露到輻射源，以將圖案從光掩模轉移到光阻層。所述圖案可包括用於形成一個或多個半導體結構的一個或多個半導體元件層圖案，可包括用於形成半導體結構的一個或多個結構的圖案，和/或可包括用於蝕刻半導體結構的各個部分的圖案等。在一些實施例中，曝光設備112包括掃描器、步進機或相似類型的曝光設備。
晶圓/晶片輸送設備114包括移動機器人、機器手臂、有軌電車或軌道車、高架無人搬運（overhead hoist transfer，OHT）系統、自動化材料搬運系統（automated material handling system，AMHS）和/或用於在半導體製程設備108至110之間和/或往來於例如晶圓架（wafer rack）、儲藏室（storage room）或另一位置等其他位置輸送晶圓和/或晶片的另一種類型的設備。在一些實施例中，晶圓/晶片輸送設備114可為被程式設計以行進特定路徑的設備，和/或可半自主或自主地進行操作。
圖1中所示的設備的數目及排列是作為一個或多個實例提供。實際上，與圖1中所示的設備相比，可存在附加的設備、更少的設備、不同的設備或以不同方式排列的設備。此外，圖1中所示的兩個或更多個設備可在單個設備內實施，或者圖1中所示的單個設備可實施為多個分散式設備。另外或作為另一選擇，環境100的一組設備（例如，一個或多個設備）可實行被闡述為由環境100的另一組設備實行的一個或多個功能。
圖2A是本文中闡述的示例性半導體結構200A的圖。在一些實施例中，半導體結構200A可包括圖2A中未示出的一個或多個層，例如一個或多個阻擋層、黏著層、金屬閘極、基板、內連件、凹槽（例如，通孔）、或半導體結構等。
如圖2A中所示，半導體結構200A可包括載體晶圓202。載體晶圓202可包含矽基材料（例如，SiO 2）。可在載體晶圓202上設置介電結構204。介電結構204可包括一個或多個介電層和/或黏著層。在一些實施例中，介電結構204可包括熱氧化層（例如，設置在載體晶圓202上）和/或高密度電漿氧化物（例如，設置在熱氧化層上）。在一些實施例中，介電結構204可鍵合到載體晶圓202（例如，通過熱鍵合）。
如圖2A中進一步示出，半導體結構200A可包括設置在介電結構204上的邏輯元件206（例如，三維（3D）邏輯元件）。半導體結構200A還可包括設置在邏輯元件206上的介電結構208和/或設置在邏輯元件206上的記憶體元件210（例如，二維（2D）記憶體元件）（例如，直接位於邏輯元件206上或者直接位於介電結構204上）。
在一些實施例中，邏輯元件206可包括或被包括在中央處理器、圖形處理器等中。邏輯元件206可包括多層材料和/或由多層材料形成。邏輯元件可包括耦合到載體晶圓202（例如，使用介電結構204耦合）的第一側212及與載體晶圓202相對的第二側214。在一些實施例中，邏輯元件206可包括全環繞閘極場效電晶體（GAA FET）216，例如金屬氧化物半導體（metal-oxide-semiconductor，MOS）GAA FET。
GAA FET 216可包括一個或多個源極/汲極218（例如，磊晶層）。所述一個或多個源極/汲極218可包含矽基材料（例如，矽鍺）。GAA FET 216可包括一個或多個閘極220、隔離層222、矽基層224、介電襯墊226和/或層間介電層228。所述一個或多個閘極220（例如，金屬系閘極或矽化物系閘極）可包含鋁系材料、鉭系材料、氮化鉭系材料或鈮系材料等。隔離層222可包含摻雜的矽基材料，例如氮化矽碳等。矽基層224可包含晶體矽材料等。介電襯墊226可包含高介電常數材料，例如鉿系材料（例如，矽酸鉿或二氧化鉿等）或鋯系材料（矽酸鋯或二氧化鋯等）等。層間介電層228可包含低介電常數材料，例如二氧化矽、氮化矽或氮氧化矽等。層間介電層228可為半導體結構200A提供結構支撐，並在半導體結構200A內的結構之間提供電絕緣。
如圖2A中所示，GAA FET 216可在源極/汲極218之間形成有閘極結構，使得源極/汲極218位於閘極結構的橫向側上。閘極結構可包括在矽基層224與所述一個或多個閘極220之間交替的層。在一些實施例中，閘極結構可包括矽基層224與所述一個或多個閘極220之間的一個或多個襯墊和/或阻擋層。矽基層224可在矽基層224的兩個橫向側上的源極/汲極218之間延伸，且可與源極/汲極218接觸。在一些實施例中，襯墊或阻擋層可設置在矽基層224與源極/汲極218之間。閘極220可通過隔離層222（例如，閘極220的每一橫向側上的一個）和/或襯墊和/或阻擋層而與源極/汲極218隔開（例如，絕緣）。
如圖2A中所示，閘極結構的上端或下端上的閘極220（例如，示出為圖2A中的最低閘極）可延伸到不包括源極/汲極218的層中。閘極220可具有大於在橫向側上具有源極/汲極218的其他閘極的高度的高度。可使用介電襯墊226在閘極220的橫向側上和/或在閘極220與閘極結構的最近的矽基層224之間作為閘極220的襯墊。隔離層222可設置在閘極220與層間介電層228之間（例如，與層間介電層228及閘極220或介電襯墊226接觸）。
在層間介電層228之間（例如，層0層間介電層）與層間介電層232（例如，層1層間介電層）可設置有矽基層230。矽基層230（例如，包括氮化矽材料）可在層間介電層228與層間介電層232之間提供阻擋物。本文中闡述的層間介電層（例如，層間介電層232）可包含低介電常數材料，例如二氧化矽、氮化矽或氮氧化矽等。另外或作為另一選擇，層間介電層可為相關聯的半導體結構提供結構支撐，且在半導體結構內的結構之間提供電絕緣。舉例來說，層間介電層232可為半導體結構200A提供結構支撐，並在半導體結構200A內的結構之間提供電絕緣。
導電結構234（例如，插栓或內連件等）可穿過層間介電層232及矽基層230延伸到GAA FET 216（例如，延伸到層間介電層228中的閘極處）。在一些實施例中，導電結構234可包含鎢系材料、釕系材料、鈷系材料、襯墊和/或阻擋層（例如，鉭系襯墊或阻擋層和/或鈦系襯墊或阻擋層等）等。
在層間介電層232與層間介電層236（例如，層2層間介電層）之間可設置有另一矽基層230。矽基層230（例如，包含氮化矽材料）可在層間介電層232與層間介電層236之間提供阻擋物。層間介電層236可包含低介電常數材料，例如二氧化矽、氮化矽或氮氧化矽等。層間介電層236可為半導體結構200A提供結構支撐，且在半導體結構200A內的結構之間提供電絕緣。
導電結構238（例如，溝槽線或內連件、銅系材料等）可穿過層間介電層236及另一個矽基層230延伸到導電結構234，以通過導電結構234提供與GAA FET 216的電連接。在一些實施例中，導電結構238可包含銅系材料、襯墊和/或阻擋層（例如，鉭系襯墊或阻擋物和/或鈦系襯墊或阻擋物等）等。
邏輯元件206可在與載體晶圓202相對的第二側214包括介電結構242。介電結構242可包含矽-碳-氮化物材料或氧化物材料等。在一些實施例中，邏輯元件206還可在第二側214包括導電結構240。導電結構240可包括一種或多種導電材料（例如，插栓）和/或一個或多個阻擋層或襯墊（例如，金屬矽化物，例如矽化鈦、矽化銅或矽化鎳等）。在一些實施例中，導電結構240可在邏輯元件206的第二側214處提供與源極/汲極218的連接。
在一些實施例中，介電結構208可包括一個或多個材料層。舉例來說，介電結構208可包括二氧化矽層和/或高介電常數介電層（例如，氮化矽基材料或氧化矽基材料等）。在一些實施例中，介電結構208可將邏輯元件206與經由介電結構208堆疊在邏輯元件206上的記憶體元件（例如，記憶體元件210）之間的電性絕緣。
在一些實施例中，記憶體元件210可包括設置在介電結構208上的介電結構244、設置在介電結構244上的第一儲存層246（例如，鎢系材料和/或二硫化鎢系材料等）及設置在第一儲存層246上的第二儲存層248（例如，鋁系材料和/或氧化鋁系材料等）。介電結構208、第一儲存層246和/或第二儲存層248可設置在層間介電層250內。層間介電層250可包括低介電常數材料，例如二氧化矽、氮化矽或氮氧化矽等。層間介電層250可為半導體結構200A提供結構支撐，且在半導體結構200A內的結構之間提供電絕緣。層間介電層250可設置在介電結構208上。在一些實施例中，導電結構252可提供從介電結構244、第一儲存層246和/或第二儲存層248中的一個或多個到半導體結構200A的另一層的電連接。在一些實施例中，導電結構252可沿著介電結構244、第一儲存層246和/或第二儲存層248的橫向側延伸。在一些實施例中，導電結構252可包括導電插栓（例如，鎢系材料、鈷系材料或釕系材料等）和/或一個或多個阻擋層或襯墊（例如，鈦系材料、氮化鈦系材料和/或鉭系材料等）。在一些實施例中，第一儲存層246、第二儲存層248和/或導電結構252可形成薄膜電晶體。
在一些實施例中，導電結構252可提供與層間介電層254和/或層間介電層254內的結構的電連接。層間介電層254可包含低介電常數材料，例如二氧化矽、氮化矽或氮氧化矽等。層間介電層254可為半導體結構200A提供結構支撐，且在半導體結構200A內的結構之間提供電絕緣。在一些實施例中，導電結構252可提供與層間介電層254內的附加導電結構256的電連接。在一些實施例中，導電結構256可包含與導電結構252相同的材料或由與導電結構252相同的材料形成。
在一些實施例中，導電結構256可提供與層間介電層258和/或層間介電層258內的結構的電連接。層間介電層258可包含低介電常數材料，例如二氧化矽、氮化矽或氮氧化矽等。層間介電層258可為半導體結構200A提供結構支撐，且在半導體結構200A內的結構之間提供電絕緣。在一些實施例中，導電結構256可提供與層間介電層258內的附加導電結構260的電連接。在一些實施例中，導電結構260可包括位元線和/或銅系材料等。
圖2B是本文中闡述的示例性半導體結構200B的圖。在一些實施例中，半導體結構200B可包括圖2B中未示出的一個或多個層，例如一個或多個阻擋層、黏著層、金屬閘極、基板、內連件、凹槽（例如，通孔）、或半導體結構等。半導體結構200B一般來說可包括參照半導體結構200A闡述的結構、層及元件。然而，半導體結構200B的邏輯元件206可具有與半導體結構200A的邏輯元件206不同的一個或多個結構和/或層。
如圖2B中所示，邏輯元件206可在第二側214包括矽基結構262（例如，晶體矽基材料）及矽基結構264（例如，鍺系結構）。在一些實施例中，矽基結構264可包括摻雜硼（B）的矽。在一些實施例中，邏輯元件206在第二側214也可包括導電結構240。導電結構240可包括一種或多種導電材料（例如，鎢、釕或鈷等）和/或一個或多個阻擋層或襯墊（例如，氮化矽、氮化鈦、金屬矽化物（例如矽化鈦、矽化銅或矽化鎳等））。在一些實施例中，導電結構240可提供由邏輯元件206的第二側214到源極/汲極218之間的連接。在一些實施例中，源極/汲極218可延伸到導電結構240中。在一些實施例中，導電結構240可具有一般來說與矽基結構262的下表面切齊的下表面。
基於對記憶體元件及邏輯元件進行堆疊，可在半導體結構（例如，半導體結構200A和/或半導體結構200B）內增加元件密度。增加的元件密度可有利於增加半導體結構內的記憶體元件及邏輯元件的數量，和/或可減小半導體結構的尺寸（例如，寬度和/或體積）。另外或作為另一選擇，至少部分地基於使用矽基結構262及矽基結構264作為導電結構240的結構支撐，用於製造半導體結構200B的製程可減少介電材料的沉積次數（例如，以沉積半導體結構200A的介電結構242）。這可減少用於製造半導體結構200B的製作時間。
如上所述，圖2A及圖2B作為實例提供。其他實例可能不同於關於圖2A及圖2B闡述的內容。
圖3A至圖3W是本文中闡述的示例性實施例300的圖。示例性實施例300可為用於形成半導體結構（例如，半導體結構200A）的示例性製程。半導體結構可包括記憶體元件（例如，記憶體元件210）及邏輯元件（例如，邏輯元件206）。半導體結構可包括一個或多個圖3A至圖3W中未示出的附加元件、結構和/或層。
如圖3A中所示，示例性實施例300可包括形成晶圓302。在一些實施例中，沉積設備（例如，沉積設備102）可在半導體結構的矽基結構304上沉積矽基結構264。在一些實施例中，沉積設備可在半導體結構的矽基結構264上沉積矽基結構262。在一些實施例中，沉積設備可使用化學氣相沉積或物理氣相沉積等以將矽基結構264和/或矽基結構262沉積到半導體結構200A的矽基結構304上。在一些實施例中，矽基結構264可包含絕緣材料，例如矽鍺。在一些實施例中，晶圓302可包括SOI晶圓。
如圖3B中所示，示例性實施例300可包括在晶圓302上形成GAA FET 216。在一些實施例中，沉積設備（例如，沉積設備102）及蝕刻設備（例如，蝕刻設備104）可沉積及蝕刻GAA FET 216的層和/或結構，以形成GAA FET 216。在一些實施例中，沉積設備可沉積GAA FET 216的材料層，且蝕刻設備可移除材料層的一部分以形成如本文所述的GAA FET 216的層和/或結構。在一些實施例中，平坦化設備（例如，平坦化設備106）可在沉積製程和/或蝕刻製程之間對GAA FET 216的材料層進行研磨和/或平坦化。在一些實施例中，沉積設備可使用化學氣相沉積或物理氣相沉積等以將GAA FET 216的層和/或結構沉積到半導體結構200A的晶圓302上。
在一些實施例中，沉積設備、蝕刻設備和/或平坦化設備可在前段製程（front-end-of-line process）中形成GAA FET。如本文所述，GAA FET 216可包括一個或多個源極/汲極218（例如，磊晶層）、一個或多個閘極220、隔離層222、矽基層224、介電襯墊226和/或層間介電層228等。
如圖3C中所示，示例性實施例300可包括在層間介電層228上形成矽基層230。在一些實施例中，沉積設備（例如，沉積設備102）可在層間介電層228上和/或閘極堆疊結構上沉積矽基層230。沉積設備可沉積矽基層230，以在層間介電層228與矽基層230上的一種或多種材料（例如，層間介電層232和/或一個或多個導電結構234）之間提供阻擋物。在一些實施例中，平坦化設備（例如，平坦化設備106）可對矽基層230進行研磨和/或平坦化。
示例性實施例300可包括在層間介電層232內及在GAA FET 216上形成一個或多個導電結構234。在一些實施例中，沉積設備（例如，沉積設備102）及蝕刻設備（例如，蝕刻設備104）可在層間介電層232內形成所述一個或多個導電結構234。在一些實施例中，沉積設備可使用化學氣相沉積或物理氣相沉積等來沉積層間介電層232及所述一個或多個導電結構234。在一些實施例中，沉積設備可在矽基層230上沉積層間介電層232。蝕刻設備可移除層間介電層232及矽基層230的一個或多個部分，以形成穿過層間介電層232及矽基層230延伸到GAA FET 216的一個或多個凹槽。沉積設備可在凹槽內沉積所述一個或多個導電結構234，以通過層間介電層232及矽基層230提供與GAA FET 216的電連接。在一些實施例中，平坦化設備（例如，平坦化設備106）可在沉積層間介電層232之後、在蝕刻層間介電層232之後和/或在沉積所述一個或多個導電結構234之後對材料進行研磨和/或平坦化。
示例性實施例300可包括在層間介電層232上形成另一矽基層230。在一些實施例中，沉積設備可在層間介電層232和/或所述一個或多個導電結構234上沉積矽基層230。沉積設備可沉積矽基層230，以在層間介電層232與矽基層230上的一種或多種材料（例如，層間介電層236和/或一個或多個導電結構238）之間提供阻擋物。在一些實施例中，平坦化設備（例如，平坦化設備106）可對矽基層230進行研磨和/或平坦化。
示例性實施例300可包括在層間介電層236內及在導電結構234上形成所述一個或多個導電結構238。在一些實施例中，沉積設備可沉積層間介電層236，且蝕刻設備可移除層間介電層236及矽基層230的一個或多個部分，以形成穿過層間介電層236及矽基層230延伸到所述一個或多個導電結構234的一個或多個凹槽。沉積設備可在所述一個或多個凹槽內沉積所述一個或多個導電結構238，以通過層間介電層236及矽基層230提供與所述一個或多個導電結構234的電連接。如圖3C中所示，層間介電層236及導電結構238在邏輯元件206的第一側212形成。在一些實施例中，平坦化設備（例如，平坦化設備106）可在沉積層間介電層236之後、在蝕刻層間介電層236之後和/或在沉積所述一個或多個導電結構238之後對材料進行研磨和/或平坦化。
在一些實施例中，蝕刻設備可移除層間介電層236、層間介電層232、矽基層230和/或層間介電層228的一部分，以形成從邏輯元件206的第一側212延伸到源極/汲極218的凹槽。沉積設備可將導電材料沉積到凹槽中以形成導電結構，所述導電結構從邏輯元件206的第一側212提供與源極/汲極218的電連接。如此，與源極/汲極218的電連接可用作邏輯元件206的源極/汲極端子。
如圖3D中所示，示例性實施例300可包括在邏輯元件206的第一側212形成高密度電漿氧化物系結構306。在一些實施例中，沉積設備（例如，沉積設備102）可在邏輯元件206的層間介電層236及導電結構238上沉積高密度電漿氧化物系結構306。在一些實施例中，沉積設備可使用化學氣相沉積或物理氣相沉積等以在邏輯元件206的層間介電層236及導電結構238上沉積高密度電漿氧化物系結構306。在一些實施例中，平坦化設備（例如，平坦化設備106）可在沉積之後對高密度電漿氧化物系結構306進行研磨和/或平坦化。
如圖3E中所示，示例性實施例300可包括經由熱氧化系結構308及高密度電漿氧化物系結構306在邏輯元件206的第一側212與載體晶圓202鍵合。在一些實施例中，沉積設備（例如，沉積設備102）可在高密度電漿氧化物系結構306上沉積熱氧化系結構308。在一些實施例中，沉積設備可使用化學氣相沉積或物理氣相沉積等以在高密度電漿氧化物系結構306上沉積熱氧化系結構308。在一些實施例中，平坦化設備（例如，平坦化設備106）可在沉積之後對高密度電漿氧化物系結構308進行研磨和/或平坦化。
在一些實施例中，載體晶圓202可設置在熱氧化系結構308上且鍵合設備（例如，鍵合設備108）可將載體晶圓202鍵合到熱氧化系結構308。在一些實施例中，鍵合設備可通過加熱將載體晶圓202鍵合到熱氧化系結構308。
如圖3F中所示，示例性實施例300可包括翻轉包括晶圓302、邏輯元件206、介電結構204及載體晶圓202的結構，使得晶圓302現在位於邏輯元件206上方而不是邏輯元件206下方。換句話說，包括晶圓302、邏輯元件206、介電結構204及載體晶圓202的結構可被重新取向為載體晶圓202作為所述結構的底部層。在一些實施例中，晶圓/晶片輸送設備114可翻轉包括晶圓302、邏輯元件206、介電結構204及載體晶圓202的結構。
如圖3G中所示，示例性實施例300可包括移除晶圓302的一部分。在一些實施例中，平坦化設備（例如，平坦化設備106）可對晶圓302研磨和/或平坦化以移除晶圓302的所述一部分和/或蝕刻設備（例如，蝕刻設備104）可蝕刻晶圓302的所述一部分。舉例來說，平坦化設備可從晶圓302移除矽基結構264及矽基結構304。
如圖3H中所示，示例性實施例300可包括移除晶圓302的剩餘部分和/或源極/汲極218的一部分。在一些實施例中，蝕刻設備（例如，蝕刻設備104）可蝕刻晶圓302的剩餘部分和/或源極/汲極218的所述一部分。如圖3H中進一步所示，蝕刻源極/汲極218的所述一部分可在閘極結構的上部部分周圍形成一個或多個凹槽。舉例來說，蝕刻源極/汲極218的所述一部分可在隔離層222及矽基結構224周圍形成在源極/汲極218的剩餘部分的表面上方延伸的一個或多個凹槽。
如圖3I中所示，示例性實施例300可包括在閘極結構的上部部分周圍的凹槽內及在閘極結構上形成介電結構242。在一些實施例中，沉積設備（例如，沉積設備102）可使用化學氣相沉積或物理氣相沉積等以在閘極結構的上部部分周圍及在閘極結構上沉積介電結構242。介電結構242的上表面可形成邏輯元件206的第二側214。在一些實施例中，平坦化設備（例如，平坦化設備106）可在沉積之後對介電結構242進行研磨和/或平坦化。
如圖3J中所示，示例性實施例300可包括在介電結構242上形成接觸光圖案（contact photo pattern）。在一些實施例中，沉積設備（例如，沉積設備102）可使用化學氣相沉積或物理氣相沉積等以以接觸光圖案將光阻結構310沉積到介電結構242上。光阻結構310可被配置成防止蝕刻光阻結構310下方的材料。如此，可移除不在光阻結構310下方的材料，而不移除光阻結構310下方的材料。
如圖3K中所示，示例性實施例300可包括移除介電結構242的一部分以在介電結構242內形成凹槽312。在一些實施例中，蝕刻設備（例如，蝕刻設備104）和/或曝光設備（例如，曝光設備112）可基於介電結構242上的接觸光圖案蝕刻介電結構242的一部分以形成凹槽312。在一些實施例中，凹槽可從第二側214穿過介電結構242延伸到源極/汲極218。在移除介電結構的所述一部分之後，一個或多個半導體製程設備（例如，蝕刻設備104）可移除光阻結構310。
如圖3L中所示，示例性實施例300可包括在介電結構242內形成導電結構240。在一些實施例中，沉積設備（例如，沉積設備102）可使用化學氣相沉積或物理氣相沉積等以將導電結構240沉積到凹槽312中。在一些實施例中，平坦化設備（例如，平坦化設備106）可在沉積之後對導電結構240和/或介電結構242進行研磨和/或平坦化。
如圖3M中所示，示例性實施例300可包括在邏輯元件206的第二側214在介電結構242及導電結構240上形成介電層314。在一些實施例中，沉積設備（例如，沉積設備102）可使用化學氣相沉積或物理氣相沉積等以將介電層314沉積到介電結構242及導電結構240上。在一些實施例中，平坦化設備（例如，平坦化設備106）可在沉積後對介電層314進行研磨和/或平坦化。
如圖3N中所示，示例性實施例300可包括在介電層314上形成介電層316以及在介電層316上形成介電結構244。在一些實施例中，沉積設備（例如，沉積設備102）可使用化學氣相沉積或物理氣相沉積等以將介電層316沉積到介電層314上，並將介電結構244沉積到介電層316上。在一些實施例中，介電層314及介電層316可形成介電結構208。在一些實施例中，平坦化設備（例如，平坦化設備106）可在沉積介電層314和/或介電層244之後對介電層314和/或介電結構244進行研磨和/或平坦化。
如圖3O中所示，示例性實施例300可包括在介電結構244上形成第一儲存層246以及在第一儲存層246上形成第二儲存層248。在一些實施例中，鍵合設備（例如，鍵合設備108）可將第一儲存層246與介電結構244鍵合。在一些實施例中，鍵合設備可通過施加熱量將第一儲存層246與介電結構244鍵合。參照圖5A至圖5C闡述了用於在介電結構244上形成第一儲存層246的附加示例性細節。在一些實施例中，沉積設備（例如，沉積設備102）可使用化學氣相沉積或物理氣相沉積等以將第二儲存層248沉積到第一儲存層246上。在一些實施例中，平坦化設備（例如，平坦化設備106）可在沉積第二儲存層248之後對第二儲存層248進行研磨和/或平坦化。
如圖3P中所示，示例性實施例300可包括移除介電結構244、第一儲存層246及第二儲存層248的部分。在一些實施例中，蝕刻設備（例如，蝕刻設備104）可蝕刻介電結構244、第一儲存層246及第二儲存層248的所述部分。在一些實施例中，介電結構244、第一儲存層246及第二儲存層248的剩餘部分可位於GAA FET 216上（例如，間接位於GAA FET 216上和/或直接位於GAA FET 216上方）。在一些實施例中，平坦化設備（例如，平坦化設備106）可在移除介電結構244、第一儲存層246及第二儲存層248的所述部分之後對第二儲存層248進行研磨和/或平坦化。
如圖3Q中所示，示例性實施例300可包括在介電結構244、第一儲存層246及第二儲存層248周圍以及介電結構208上形成層間介電層250。在一些實施例中，沉積設備（例如，沉積設備102）可使用化學氣相沉積或物理氣相沉積等以將層間介電層250沉積到介電結構244、第一儲存層246及第二儲存層248周圍以及介電結構208上。在一些實施例中，平坦化設備（例如，平坦化設備106）可在沉積層間介電層250之後對層間介電層250進行研磨和/或平坦化。
如圖3R中所示，示例性實施例300可包括移除層間介電層250的部分以在層間介電層250內形成凹槽318。在一些實施例中，蝕刻設備（例如，蝕刻設備104）和/或曝光設備（例如，曝光設備112）可蝕刻層間介電層250的部分以形成凹槽318。在一些實施例中，凹槽318可延伸到介電結構244、第一儲存層246和/或第二儲存層248的橫向側和/或第二儲存層248的頂表面。在一些實施例中，凹槽318中的一個或多個可延伸到介電結構208。
如圖3S中所示，示例性實施例300可包括在層間介電層250的凹槽318內形成導電結構252。在一些實施例中，沉積設備（例如，沉積設備102）可使用化學氣相沉積或物理氣相沉積等以將導電結構252沉積到層間介電層250的凹槽318中。舉例來說，沉積設備可在凹槽318內沉積一個或多個阻擋層或襯墊且然後沉積導電材料（例如，導電插栓）（例如，在一個或多個阻擋層或襯墊上）。在一些實施例中，平坦化設備（例如，平坦化設備106）可在沉積導電結構252之後對層間介電層250和/或導電結構252進行研磨和/或平坦化。
如圖3T中所示，示例性實施例300可包括在層間介電層250和/或導電結構252上形成層間介電層254。在一些實施例中，沉積設備（例如，沉積設備102）可使用化學氣相沉積或物理氣相沉積等以將層間介電層254沉積在層間介電層250和/或導電結構252上。在一些實施例中，平坦化設備（例如，平坦化設備106）可在沉積層間介電層254之後對層間介電層254進行研磨和/或平坦化。
如圖3U中所示，示例性實施例300可包括在層間介電層254的凹槽內形成導電結構256。在一些實施例中，蝕刻設備（例如，蝕刻設備104）和/或曝光設備（例如，曝光設備112）可在層間介電層254內形成凹槽（例如，以提供對導電結構252的存取）且沉積設備（例如，沉積設備102）可使用化學氣相沉積或物理氣相沉積等以將導電結構256沉積到層間介電層254的凹槽中。如此，導電結構256可提供與導電結構252的電連接。在一些實施例中，平坦化設備（例如，平坦化設備106）可在沉積導電結構256之後對層間介電層254和/或導電結構256進行研磨和/或平坦化。
如圖3V中所示，示例性實施例300可包括在層間介電層254和/或導電結構256上形成層間介電層258。在一些實施例中，沉積設備（例如，沉積設備102）可使用化學氣相沉積或物理氣相沉積等以將層間介電層258沉積在層間介電層254和/或導電結構256上。在一些實施例中，平坦化設備（例如，平坦化設備106）可在沉積層間介電層258之後對層間介電層258進行研磨和/或平坦化。
如圖3W中所示，示例性實施例300可包括在層間介電層258的凹槽內形成導電結構260。在一些實施例中，蝕刻設備（例如，蝕刻設備104）和/或曝光設備（例如，曝光設備112）可在層間介電層258內形成凹槽（例如，以提供對導電結構256的存取）且沉積設備（例如，沉積設備102）可使用化學氣相沉積或物理氣相沉積等以將導電結構260沉積到層間介電層258的凹槽中。如此，導電結構260可提供與導電結構256的電連接。在一些實施例中，平坦化設備（例如，平坦化設備106）可在沉積導電結構260之後對層間介電層258和/或導電結構260進行研磨和/或平坦化。
基於在邏輯元件206上（例如，間接在邏輯元件206上）及在介電結構208上（例如，直接在介電結構208上）形成記憶體元件210，記憶體元件210可與邏輯元件206絕緣，且可在半導體結構（例如，半導體結構200A和/或半導體結構200B）內增加元件密度。增加的元件密度可有利於增加半導體結構內的記憶體元件及邏輯元件的數量，和/或可減小半導體結構的尺寸（例如，寬度和/或體積）。
如上所述，提供圖3A至圖3W作為實例。其他實例可能不同於關於圖3A至圖3W所闡述的實例。圖3A至圖3W中所示的元件、層和/或材料的數目及排列作為實例提供。實際上，與圖3A至圖3W中所示的元件、層和/或材料相比，可存在附加的元件、層和/或材料、更少的元件、層和/或材料、不同的元件、層和/或材料或者不同地排列的元件、層和/或材料。
圖4A至圖4E是本文中闡述的示例性實施例400的圖。示例性實施例400可為用於形成半導體結構（例如，半導體結構200B）的示例性製程。半導體結構可包括記憶體元件（例如，記憶體元件210）及邏輯元件（例如，邏輯元件206）。半導體結構可包括一個或多個圖4A至圖4E中未示出的附加元件、結構和/或層。在一些實施例中，圖4A至圖4E是用於實行參考圖3F至圖3L闡述的操作的替代操作的實例的圖。在一些實施例中，一個或多個半導體設備製程可實行與圖3A至圖3E中所示相同或相似的製程，以形成圖4A中所示的半導體結構。
如圖4A中所示，示例性實施例400可包括晶圓302、邏輯元件206、介電結構204及載體晶圓202，其中晶圓302位於邏輯元件206上。在一些實施例中，包括晶圓302、邏輯元件206、介電結構204及載體晶圓202的結構可被重新取向為載體晶圓202作為所述結構的底部層。
如圖4B中所示，示例性實施例400可包括移除晶圓302的一部分。在一些實施例中，平坦化設備（例如，平坦化設備106）可對晶圓302進行研磨和/或平坦化以移除晶圓302的所述一部分和/或蝕刻設備（例如，蝕刻設備104）可蝕刻晶圓302的所述一部分。舉例來說，平坦化設備可移除矽基結構304。與圖3G相反，平坦化設備可不移除矽基結構264。另外，平坦化設備可不移除矽基結構262。
如圖4C中所示，示例性實施例400可包括在矽基結構264上形成接觸光圖案。在一些實施例中，沉積設備（例如，沉積設備102）可使用化學氣相沉積或物理氣相沉積等以以接觸光圖案將光阻結構402沉積到矽基結構264上。光阻結構402可被配置成防止蝕刻光阻結構402下方的材料。如此，可移除不位於光阻結構402下方的材料，而不移除光阻結構402下方的材料。
示例性實施例400可包括在矽基結構264及矽基結構262內形成凹槽404。在一些實施例中，蝕刻設備（例如，蝕刻設備104）和/或曝光設備（例如，曝光設備112）可蝕刻矽基結構262的一部分及矽基結構264的一部分以形成凹槽404。在一些實施例中，蝕刻設備和/或曝光設備可蝕刻源極/汲極218的一部分以形成凹槽404。在一些實施例中，凹槽404可延伸到源極/汲極218，以提供穿過矽基結構264及矽基結構262到源極/汲極218的凹槽。
如圖4D中所示，示例性實施例400可包括在凹槽404內形成導電結構240和/或襯墊406。在一些實施例中，沉積設備（例如，沉積設備102）可使用化學氣相沉積或物理氣相沉積等以在凹槽404內（例如，在凹槽404的側壁上而不是在凹槽404的底表面上，或者在凹槽404的側壁及底表面上）沉積襯墊406（例如，氮化矽基材料或氮化鈦系材料等）。沉積設備可使用化學氣相沉積或物理氣相沉積等方式以將導電結構240沉積到凹槽404中及襯墊406上。在一些實施例中，平坦化設備（例如，平坦化設備106）可在沉積之後對導電結構240、襯墊406和/或矽基結構264進行研磨和/或平坦化。
如圖4E中所示，示例性實施例400可包括在邏輯元件206上形成介電結構208及記憶體元件210。在一些實施例中，一個或多個半導體製程設備可實行參考圖3M至圖3W闡述的相同或相似的製程，以在示例性實施例400的邏輯元件206上形成介電結構208及記憶體元件210。
基於使用矽基結構262及矽基結構264作為導電結構240的結構支撐，示例性實施例400可減少介電材料的沉積次數（例如，以沉積半導體結構200A的介電結構242）。
如上所述，圖4A至圖4E作為實例提供。其他實例可能不同於關於圖4A至圖4E所闡述的實例。圖4A至圖4E中所示的元件、層和/或材料的數目及排列是作為實例提供的。實際上，與圖4A至圖4E中所示的元件、層和/或材料相比，可存在附加的元件、層和/或材料、更少的元件、層和/或材料、不同的元件、層和/或材料或者不同地排列的元件、層和/或材料。
圖5A至圖5E是本文中闡述的示例性實施例500的圖。示例性實施例500可為用於形成半導體結構（例如，半導體結構200A或200B）的一部分的示例性製程。半導體結構可包括記憶體元件（例如，記憶體元件210）及邏輯元件（例如，邏輯元件206）。半導體結構可包括圖5A至圖5E中未示出的一個或多個附加的元件、結構和/或層。在一些實施例中，圖5A至圖5E是如參考圖3O所述的用於形成第一儲存層246和/或將第一儲存層246與介電結構244鍵合的實例的圖。
如圖5A中所示，示例性實施例500可包括在矽晶圓502上形成第一儲存層246（例如，鎢系層）以及在第一儲存層246上形成黏著層504。在一些實施例中，沉積設備（例如，沉積設備102）可使用化學氣相沉積或物理氣相沉積等以將第一儲存層246沉積到矽晶圓502上並將黏著層504沉積到第一儲存層246上。在一些實施例中，平坦化設備（例如，平坦化設備106）可在沉積第一儲存層246和/或黏著層504之後對第一儲存層246和/或黏著層504進行研磨和/或平坦化。儘管示例性實施例500是參照矽晶圓502闡述的，但是也可使用其他材料的晶圓來代替矽晶圓502。
同樣如圖5A中所示，示例性實施例500可包括在載體506（例如，玻璃載體）上形成釋放層508。在一些實施例中，沉積設備（例如，沉積設備102）可使用旋轉塗佈和/或固化、化學氣相沉積或物理氣相沉積等以將釋放層508沉積到載體506上。
如圖5A中進一步所示，示例性實施例500可包括翻轉包括矽晶圓502、第一儲存層246及黏著層504的結構以及經由黏著層504及釋放層508將第一儲存層246與載體506鍵合。在一些實施例中，鍵合設備（例如，鍵合設備108）可將第一儲存層246與載體506鍵合。在一些實施例中，鍵合設備可通過施加熱量將第一儲存層246與載體506鍵合。
如圖5B中所示，示例性實施例500可包括從第一儲存層246移除矽晶圓502。在一些實施例中，蝕刻設備（例如，蝕刻設備104）、晶圓/晶片輸送設備114和/或另一種半導體製程設備可剝離矽晶圓502。移除矽晶圓502可使第一儲存層246暴露在圖5B中所示的半導體結構的部分的上表面上。
如圖5C中所示，示例性實施例500可包括翻轉圖5B中所示的半導體結構的部分以及將第一儲存層246與介電結構244鍵合。在一些實施例中，鍵合設備（例如，鍵合設備108）可將第一儲存層246與介電結構244鍵合。在一些實施例中，鍵合設備可通過施加熱量將第一儲存層246與介電結構鍵合。
如圖5D中所示，示例性實施例500可將載體506暴露到輻射源。在一些實施例中，雷射設備（例如，雷射設備110）可將載體506暴露到輻射源。在一些實施例中，輻射可穿過載體506（例如，如果載體是半透明的）行進且可與釋放層508相互作用以熔化掉釋放層508（例如，噴射釋放層材料和/或改變釋放層材料的物理狀態（例如，從固體到液體或從固體到氣體））。
如圖5E中所示，示例性實施例500可包括從第一儲存層246移除載體506及黏著層504。在一些實施例中，蝕刻設備（例如，蝕刻設備104）和/或平坦化設備（例如，平坦化設備106）可移除載體506及黏著層504（例如，通過應用化學物質和/或電漿來清理載體506及黏著層504）。
如上所述，圖5A至圖5E作為實例提供。其他實例可能不同於關於圖5A至圖5E所闡述的實例。圖5A至圖5E中所示的元件、層和/或材料的數目及排列作為實例提供。實際上，與圖5A至圖5E中所示的元件、層和/或材料相比，可存在附加的元件、層和/或材料、更少的元件、層和/或材料、不同的元件、層和/或材料或者不同地排列的元件、層和/或材料。
圖6A至圖6E是本文中闡述的示例性實施例600的圖。示例性實施例600可為用於形成半導體結構的示例性製程。半導體結構可包括記憶體元件（例如，記憶體元件210）及邏輯元件（邏輯元件206）。半導體結構可包括圖6A至圖6E中未示出的一個或多個附加的元件、結構和/或層。在一些實施例中，一個或多個半導體製程設備可實行與圖3A至圖3W、圖4A至圖4E和/或圖5A至圖5E中所示的相同或相似的製程，以形成圖6A中所示的半導體結構。在一些實施例中，示例性實施例600可包括導電結構606，所述導電結構606通過記憶體元件210提供與邏輯元件206的電連接。在一些實施例中，導電結構606可位於邏輯元件206的各種層的所在處，以提供製造上的靈活性。
如圖6A中所示，示例性實施例600可包括載體晶圓202、介電結構204、邏輯元件206、介電結構208及記憶體元件210。
如圖6B中所示，示例性實施例600可包括在電阻器604與記憶體元件210之間形成一個或多個連接602，以將電阻器604電耦合到記憶體元件210。舉例來說，沉積設備（例如，沉積設備102）和/或蝕刻設備（例如，蝕刻設備104）可形成一個或多個金屬間介電層和/或金屬間介電層內的導電結構，以通過所述一個或多個金屬間介電層提供與記憶體元件210的電連接。所述一個或多個金屬間介電層可包含低介電常數材料，例如二氧化矽、氮化矽或氮氧化矽等。
如圖6C中所示，示例性實施例600可包括形成穿過記憶體元件210延伸到邏輯元件206的前側金屬1層上的導電結構608的導電結構606（例如，氧化物穿孔）。舉例來說，蝕刻設備（例如，蝕刻設備104）可形成凹槽及沉積設備（例如，沉積設備102）可將導電材料置於凹槽中以形成導電結構606。導電結構606可穿過記憶體元件210提供與邏輯元件206的前側金屬1層的電連接。
如圖6D中所示，示例性實施例600可包括（例如，對圖6C而言另外地或作為另一選擇）形成穿過記憶體元件210延伸到邏輯元件206的前側金屬2層上的導電結構608的導電結構606（例如，氧化物穿孔）。舉例來說，蝕刻設備（例如，蝕刻設備104）可形成凹槽及沉積設備（例如，沉積設備102）可將導電材料置於凹槽中以形成導電結構606。導電結構606可穿過記憶體元件210提供與邏輯元件206的前側金屬2層的電連接。
如圖6E中所示，示例性實施例600可包括（例如，對圖6C及圖6D而言另外地或作為另一選擇）形成穿過記憶體元件210延伸到邏輯元件206的後側金屬0層上的導電結構608的導電結構606（例如，氧化物穿孔）。舉例來說，蝕刻設備（例如，蝕刻設備104）可形成凹槽及沉積設備（例如，沉積設備102）可將導電材料置於凹槽中以形成導電結構606。導電結構606可穿過記憶體元件210提供與邏輯元件206的後側金屬0層的電連接。
如上所述，圖6A至圖6E作為實例提供。其他實例可能不同於關於圖6A至圖6E所闡述的實例。圖6A至圖6E中所示的元件、層和/或材料的數目及排列作為實例提供。實際上，與圖6A至圖6E中所示的元件、層和/或材料相比，可存在附加的元件、層和/或材料、更少的元件、層和/或材料、不同的元件、層和/或材料或者不同地排列的元件、層和/或材料。
圖7A至圖7E是本文中闡述的示例性實施例700的圖。示例性實施例700可為用於形成半導體結構的示例性製程。半導體結構可包括記憶體元件（例如，記憶體元件210）及邏輯元件（邏輯元件206）。半導體結構可包括圖7A至圖7E中未示出的一個或多個附加元件、結構和/或層。在一些實施例中，一個或多個半導體製程設備可實行與圖3A至圖3W、圖4A至圖4E和/或圖5A至圖5E所示相同或相似的製程，以形成圖7A中所示的半導體結構。在一些實施例中，示例性實施例700可包括導電結構706，所述導電結構706穿過記憶體元件210提供與邏輯元件206的電連接。在一些實施例中，導電結構706可位於邏輯元件206的各種層的所在處，以提供製造上的靈活性。
如圖7A中所示，示例性實施例700可包括載體晶圓202、介電結構204、邏輯元件206、介電結構208及記憶體元件210。
如圖7B中所示，示例性實施例700可包括在電容器704與記憶體元件210之間形成一個或多個連接702，以將電容器704電耦合到半導體結構的另一元件。舉例來說，沉積設備（例如，沉積設備102）和/或蝕刻設備（例如，蝕刻設備104）可形成一個或多個金屬間介電層和/或金屬間介電層內的導電結構，以通過所述一個或多個金屬間介電層提供與記憶體元件210的電連接。所述一個或多個金屬間介電層可包含低介電常數材料，例如二氧化矽、氮化矽或氮氧化矽等。
如圖7C中所示，示例性實施例700可包括形成穿過記憶體元件210延伸到邏輯元件206的前側金屬1層上的導電結構708的導電結構706（例如，氧化物穿孔）。舉例來說，蝕刻設備（例如，蝕刻設備104）可形成凹槽且沉積設備（例如，沉積設備102）可將導電材料置於凹槽中以形成導電結構706。導電結構706可穿過記憶體元件210提供與邏輯元件206的前側金屬1層的電連接。
如圖7D中所示，示例性實施例700可包括（例如，對圖7C而言另外地或作為另一選擇）形成穿過記憶體元件210延伸到邏輯元件206的前側金屬2層上的導電結構708的導電結構706（例如，氧化物穿孔）。舉例來說，蝕刻設備（例如，蝕刻設備104）可形成凹槽且沉積設備（例如，沉積設備102）可將導電材料置於凹槽中以形成導電結構706。導電結構706可穿過記憶體元件210提供與邏輯元件206的前側金屬2層的電連接。
如圖7E中所示，示例性實施例700可包括（例如，對圖7C及圖7D而言另外地或作為另一選擇）形成穿過記憶體元件210延伸到邏輯元件206的後側金屬0層上的導電結構708的導電結構706（例如，氧化物穿孔）。舉例來說，蝕刻設備（例如，蝕刻設備104）可形成凹槽且沉積設備（例如，沉積設備102）可將導電材料置於凹槽中以形成導電結構706。導電結構706可穿過記憶體元件210提供與邏輯元件206的後側金屬0層的電連接。
如上所述，圖7A至圖7E作為實例提供。其他實例可能不同於關於圖7A至圖7E所闡述的實例。圖7A至圖7E中所示的元件、層和/或材料的數目及排列作為實例提供。實際上，與圖7A至圖7E中所示的元件、層和/或材料相比，可存在附加的元件、層和/或材料、更少的元件、層和/或材料、不同的元件、層和/或材料或者不同地排列的元件、層和/或材料。
圖8A至圖8E是本文中闡述的示例性實施例800的圖。示例性實施例800可為用於形成半導體結構的示例性製程。半導體結構可包括記憶體元件（例如，記憶體元件210）及邏輯元件（邏輯元件206）。半導體結構可包括圖8A至圖8E中未示出的一個或多個附加的元件、結構和/或層。在一些實施例中，一個或多個半導體設備製程可實行與圖3A至圖3W、圖4A至圖4E和/或圖5A至圖5E中所示的相同或相似的製程，以形成圖8A中所示的半導體結構。在一些實施例中，示例性實施例800可包括導電結構806，所述導電結構806穿過記憶體元件210提供與邏輯元件206的電連接。在一些實施例中，導電結構806可位於邏輯元件206的各種層的所在處，以提供製造靈活性。
如圖8A中所示，示例性實施例800可包括載體晶圓202、介電結構204、邏輯元件206、介電結構208及記憶體元件210。
如圖8B中所示，示例性實施例800可包括在電感器802與記憶體元件210之間形成一個或多個連接804，以將電感器802電耦合到記憶體元件210。舉例來說，沉積設備（例如，沉積設備102）和/或蝕刻設備（例如，蝕刻設備104）可形成一個或多個金屬間介電層和/或金屬間介電層內的導電結構，以通過所述一個或多個金屬間介電層提供與記憶體元件210的電連接。所述一個或多個金屬間介電層可包含低介電常數材料，例如二氧化矽、氮化矽或氮氧化矽等。
如圖8C中所示，示例性實施例800可包括形成穿過記憶體元件210延伸到邏輯元件206的前側金屬1層上的導電結構808的導電結構806（例如，氧化物穿孔）。舉例來說，蝕刻設備（例如，蝕刻設備104）可形成一個或多個凹槽且沉積設備（例如，沉積設備102）可將導電材料置於所述一個或多個凹槽中以形成導電結構806。導電結構806可穿過記憶體元件210提供與邏輯元件206的前側金屬1層的電連接。
如圖8D中所示，示例性實施例800可包括（例如，對圖8C而言另外地或作為另一選擇）形成穿過記憶體元件210延伸到邏輯元件206的前側金屬2層上的導電結構808的導電結構806（例如，氧化物穿孔）。舉例來說，蝕刻設備（例如，蝕刻設備104）可形成凹槽且沉積設備（例如，沉積設備102）可將導電材料置於凹槽中以形成導電結構806。導電結構806可穿過記憶體元件210提供與邏輯元件206的前側金屬2層的電連接。
如圖8E中所示，示例性實施例800可包括（例如，對圖8C及圖8D而言另外地或作為另一選擇）形成穿過記憶體元件210延伸到邏輯元件206的後側金屬0層上的導電結構808的導電結構806（例如，氧化物穿孔）。舉例來說，蝕刻設備（例如，蝕刻設備104）可形成凹槽且沉積設備（例如，沉積設備102）可將導電材料置於凹槽中以形成導電結構806。導電結構806可穿過記憶體元件210提供與邏輯元件206的後側金屬0層的電連接。
如上所述，圖8A至圖8E作為實例提供。其他實例可能不同於關於圖8A至圖8E所闡述的實例。圖8A至圖8E中所示的元件、層和/或材料的數目及排列作為實例提供。實際上，與圖8A至圖8E中所示的元件、層和/或材料相比，可存在附加的元件、層和/或材料、更少的元件、層和/或材料、不同的元件、層和/或材料或者不同地排列的元件、層和/或材料。
圖9A至圖9C是本文中闡述的示例性實施例900的圖。示例性實施例900可為用於形成半導體結構的示例性製程。半導體結構可包括記憶體元件（例如，記憶體元件210）及邏輯元件（邏輯元件206）。半導體結構可包括圖9A至圖9C中未示出的一個或多個附加的元件、結構和/或層。在一些實施例中，一個或多個半導體製程設備可實行與圖3A至圖3W、圖4A至圖4E、圖5A至圖5E和/或圖8A至圖8B中所示的相同或相似的製程，以形成圖9A至圖9C中所示的半導體結構。在一些實施例中，圖9A至圖9C是類似於圖8C至圖8E中的半導體結構的圖且示出不同類型的薄膜電阻器。在圖9A至圖9C中，記憶體元件210包括氧化銦鎵鋅薄膜電晶體910。
如圖9A中所示，示例性實施例900可包括形成穿過記憶體元件210（包括氧化銦鎵鋅薄膜電晶體910）延伸到邏輯元件206的前側金屬1層上的導電結構908的導電結構906（例如，氧化物穿孔）。舉例來說，蝕刻設備（例如，蝕刻設備104）可形成凹槽且沉積設備（例如，沉積設備102）可將導電材料置於凹槽中以形成導電結構906。導電結構906可穿過記憶體元件210提供與邏輯元件206的前側金屬1層的電連接。在一些實施例中，示例性實施例900可包括導電結構906，所述導電結構906可穿記憶體元件210提供與邏輯元件206的電連接。在一些實施例中，導電結構906可位於邏輯元件206的各種層的所在處，以提供製造上的靈活性。
如圖9B中所示，示例性實施例900可包括（例如，對圖9A而言另外地或作為另一選擇）形成穿過記憶體元件210（包括氧化銦鎵鋅薄膜電晶體910）延伸到邏輯元件206的前側金屬2層上的導電結構908的導電結構906（例如，氧化物穿孔）。舉例來說，蝕刻設備（例如，蝕刻設備104）可形成凹槽且沉積設備（例如，沉積設備102）可將導電材料置於凹槽中以形成導電結構906。導電結構906可穿過記憶體元件210提供與邏輯元件206的前側金屬2層的電連接。
如圖9C中所示，示例性實施例900可包括（例如，對圖9A及圖9B而言另外地或作為另一選擇）形成穿過記憶體元件210（包括氧化銦鎵鋅薄膜電晶體910）延伸到邏輯元件206的後側金屬0層上的導電結構908的導電結構906（例如，氧化物穿孔）。舉例來說，蝕刻設備（例如，蝕刻設備104）可形成凹槽且沉積設備（例如，沉積設備102）可將導電材料置於凹槽中以形成導電結構906。導電結構906可穿過記憶體元件210提供與邏輯元件206的後側金屬0層的電連接。
如上所述，圖9A至圖9C作為實例提供。其他實例可能不同於關於圖9A至圖9C所闡述的實例。圖9A至圖9C中所示的元件、層和/或材料的數目及排列作為實例提供。實際上，與圖9A至圖9C中所示的元件、層和/或材料相比，可存在附加的元件、層和/或材料、更少的元件、層和/或材料、不同的元件、層和/或材料或者不同地排列的元件、層和/或材料。
圖10是元件1000的示例性元件的圖，可對應於沉積設備102、蝕刻設備104、平坦化設備106、鍵合設備108、雷射設備110、曝光設備112和/或晶圓/晶片輸送設備114。在一些實施例中，沉積設備102、蝕刻設備104、平坦化設備106、鍵合設備108、雷射設備110、曝光設備112和/或晶圓/晶片輸送設備114可包括一個或多個元件1000和/或元件1000的一個或多個元件。如圖10中所示，元件1000可包括匯流排1010、處理器1020、記憶體1030、儲存元件1040、輸入元件1050、輸出元件1060及通訊元件1070。
匯流排1010包括能夠在元件1000的元件之間進行有線和/或無線通訊的元件。處理器1020包括中央處理器（central processing unit）、圖形處理器（graphics processing unit）、微處理器、控制器、微控制器、數位訊號處理器、現場可程式設計閘陣列、應用特用積體電路和/或另一種類型的處理組件。處理器1020以硬體、韌體或硬體與軟體的組合來實施。在一些實施例中，處理器1020包括能夠被程式設計為實行功能的一個或多個處理器。記憶體1030包括隨機存取記憶體、唯讀記憶體和/或另一種類型的記憶體（例如，快閃記憶體、磁性記憶體和/或光學記憶體）。
儲存元件1040儲存與元件1000的操作相關的資訊和/或軟體。舉例來說，儲存元件1040可包括硬碟驅動器、磁碟機、光碟驅動器、固態硬碟驅動器、壓縮光碟（compact disc）、數位多功能光碟（digital versatile disc）和/或另一種類型的非暫時性電腦可讀媒體。輸入元件1050使元件1000能夠接收輸入，例如用戶輸入和/或所感測的輸入。舉例來說，輸入元件1050可包括觸控式螢幕（touch screen）、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統元件、加速規、陀螺儀和/或致動器。輸出元件1060使元件1000能夠例如經由顯示器、揚聲器和/或一個或多個發光二極體來提供輸出。通訊元件1070使元件1000能夠例如經由有線連接和/或無線連接與其他元件進行通訊。舉例來說，通訊組件1070可包括接收器、發射器、收發器、數據機、網路界面卡和/或天線。
裝置1000可實行本文中闡述的一個或多個過程。舉例來說，非暫時性電腦可讀媒體（例如，記憶體1030和/或儲存元件1040）可儲存一組指令（例如，一個或多個指令、代碼、軟體代碼和/或程式碼）以供處理器1020執行。處理器1020可執行所述一組指令來實行本文中闡述的一個或多個過程。在一些實施例中，由一個或多個處理器1020執行所述一組指令使得所述一個或多個處理器1020和/或元件1000實行本文中闡述的一個或多個過程。在一些實施例中，可使用硬連線電路系統（hardwired circuitry）代替所述指令或與所述指令相結合地來實行本文中闡述的一個或多個過程。因此，本文中闡述的實施例並非僅限於硬連線電路系統及軟體的任何特定組合。
圖10中所示元件的數目及排列是作為實例來提供。與圖10中所示元件相比，元件1000可包括附加的元件、更少的元件、不同的元件或不同地排列的組件。另外或作為另一選擇，元件1000的一組元件（例如，一個或多個元件）可實行被闡述為由元件1000的另一組元件實行的一種或多種功能。
圖11是與半導體結構及其製造方法相關聯的示例性製程1100的流程圖。在一些實施例中，圖11所示的一個或多個製程框可由一個或多個半導體製程設備（例如，沉積設備102、蝕刻設備104、平坦化設備106、鍵合設備108、雷射設備110、曝光設備112和/或晶圓/晶片輸送設備114）來實行。另外或作為另一選擇，圖11所示的一個或多個製程框可由元件1000的一個或多個元件（例如處理器1020、記憶體1030、儲存元件1040、輸入元件1050、輸出元件1060和/或通訊元件1070）來實行。
如圖11中所示，製程1100可包括在晶圓上形成邏輯元件（框1110）。舉例來說，所述一個或多個半導體製程設備可在晶圓302上形成邏輯元件206，如上所述。
如圖11中進一步所示，製程1100可包括將載體晶圓耦合到邏輯元件的第一側，所述第一側是與晶圓相對的側（框1120）。舉例來說，所述一個或多個半導體製程設備可將載體晶圓202耦合到邏輯元件206的第一側212，所述第一側212是與晶圓302相對的側，如上所述。
如圖11中進一步所示，製程1100可包括從邏輯元件的第二側移除晶圓的至少一部分（框1130）。舉例來說，所述一個或多個半導體製程設備可從邏輯元件206的第二側214移除晶圓302的至少一部分，如上所述。
如圖11中進一步所示，製程1100可包括從邏輯元件的第二側移除晶圓的至少一部分之後，在邏輯元件的第二側上形成記憶體元件（框1140）。舉例來說，所述一個或多個半導體製程設備可在從邏輯元件206的第二側214移除晶圓302的所述至少一部分之後，在邏輯元件206的第二側214上形成記憶體元件210，如上所述。
製程1100可包括附加的實施例，例如下文闡述的實施例和/或結合本文別處闡述的一個或多個其他製程闡述的任何單個實施例或實施例的任意組合。
在第一實施例中，製程1100包括：在邏輯元件206的第二側214形成導電結構240；以及在導電結構240的表面上形成介電結構208，其中在邏輯元件206的第二側214上形成記憶體元件210包括在介電結構208上形成記憶體元件210。
在第二實施例中，單獨或與第一實施例結合，製程1100包括：在記憶體元件210上方形成電阻器604；以及在電阻器與記憶體元件210之間形成連接602，其中記憶體元件210包括電阻隨機存取記憶體元件。
在第三實施例中，單獨或與第一實施例及第二實施例中的一個或多個結合，製程1100包括：在記憶體元件210上方形成電容器704，其中記憶體元件210包括動態隨機存取記憶體元件。
在第四實施例中，單獨或與第一實施例至第三實施例中的一個或多個結合，製程1100包括：在記憶體元件210上方形成電感器802；以及在電感器802與記憶體元件210之間形成連接804。
儘管圖11示出製程1100的示例性框，但在一些實施例中，與圖11中所繪示的框相比，製程1100可包括附加的框、更少的框、不同的框或不同地排列的框。另外或作為另一選擇，製程1100的框中的兩個或多個框可並行實行。
圖12是與半導體結構及其製造方法相關聯的示例性製程1200的流程圖。在一些實施例中，圖12所示的一個或多個製程框可由一個或多個半導體製程設備（例如，沉積設備102、蝕刻設備104、平坦化設備106、鍵合設備108、雷射設備110、曝光設備112和/或晶圓/晶片輸送設備114）來實行。另外或作為另一選擇，圖12所示的一個或多個製程框可由元件1000的一個或多個元件（例如處理器1020、記憶體1030、儲存元件1040、輸入元件1050、輸出元件1060和/或通訊元件1070）來實行。
如圖12中所示，製程1200可包括在SOI晶圓上形成邏輯元件（206）（框1210）。舉例來說，所述一個或多個半導體製程設備可在SOI晶圓302上形成邏輯元件206，如上所述。
如圖12中進一步所示，製程1200可包括使用堆疊式晶圓鍵合（wafer-on-wafer bonding）將載體晶圓耦合到邏輯元件的第一側（框1220）。舉例來說，所述一個或多個半導體製程設備可使用堆疊式晶圓鍵合將載體晶圓202耦合到邏輯元件206的第一側212，所述第一側212是與SOI晶圓302相對的側，如上所述。
如圖12中進一步所示，製程1200可包括從邏輯元件的第二側移除SOI晶圓的至少一部分（框1230）。舉例來說，所述一個或多個半導體製程設備可從邏輯元件206的第二側214移除SOI晶圓302的至少一部分，所述第二側214與第一側212相對，如上所述。
如圖12中進一步所示，製程1200可包括在邏輯元件的第二側處形成介電層（框1240）。舉例來說，所述一個或多個半導體製程設備可在邏輯元件206的第二側214處形成介電結構242，如上所述。
如圖12中進一步所示，製程1200可包括形成穿過介電層延伸到邏輯元件的源極/汲極或導電結構的凹槽（框1250）。舉例來說，所述一個或多個半導體製程設備可形成穿過介電結構242延伸到邏輯元件206的源極/汲極218或導電結構608/708/808/908的凹槽312，如上所述。
如圖12中進一步所示，製程1200可包括在凹槽內形成導電結構（框1260）。舉例來說，所述一個或多個半導體製程設備可在凹槽312內形成導電結構240，如上所述。
如圖12中進一步所示，製程1200可包括在介電結構242的表面上及導電結構的表面上形成介電結構（框1270）。舉例來說，所述一個或多個半導體製程設備可在介電結構242的表面上及導電結構240的表面上形成介電結構208，如上所述。
如圖12中進一步所示，製程1200可包括在介電結構上形成記憶體元件（框1280）。舉例來說，所述一個或多個半導體製程設備可在介電結構208上形成記憶體元件210，如上所述。
製程1200可包括附加的實施例，例如下文闡述的實施例和/或結合本文別處闡述的一個或多個其他製程闡述的任何單個實施例或實施例的任意組合。
在第一實施例中，導電結構240包括接觸矽化物及接觸金屬插栓。
在第二實施例中，單獨或與第一實施例結合，製程1200包括：在矽晶圓502上形成鎢系層246；將鎢系層246的第一表面耦合到載體506，鎢系層246的第一表面是與矽晶圓502相對的表面；移除矽晶圓502，暴露出鎢系層246的第二表面，所述第二表面與所述第一表面相對；在邏輯元件206的第二側214處耦合鎢系層246的第二表面；以及移除載體506，其中記憶體元件210包括鎢系層246。
在第三實施例中，單獨或與第一實施例及第二實施例中的一個或多個結合，記憶體元件210包括2D記憶體元件210，其中邏輯元件206包括3D邏輯元件206或其組合。
儘管圖12示出製程1200的示例性框，但在一些實施例中，與圖12中所繪示的框相比，製程1200可包括附加的框、更少的框、不同的框或不同地排列的框。另外或作為另一選擇，製程1200的框中的兩個或多個框可並行實行。
如此，記憶體元件可堆疊在邏輯元件上且可在半導體結構內增加元件密度。增加的元件密度可促進增加半導體結構內的記憶體元件及邏輯元件的數量，和/或可減小半導體結構的尺寸（例如，寬度和/或體積）。
如上文更詳細闡述，本文闡述的一些實施例提供一種半導體結構。所述半導體結構包括邏輯元件，所述邏輯元件在所述邏輯元件的第一側處設置在所述半導體結構的載體晶圓上。所述半導體結構包括介電結構，所述介電結構設置在所述邏輯元件的第二側上，所述第二側與所述第一側相對。所述半導體結構包括形成在所述介電結構上的記憶體元件。在一些實施例中，所述第二側包括所述邏輯元件的後側。在一些實施例中，所述邏輯元件包括位於所述邏輯元件的所述第二側上的導電結構。在一些實施例中，所述記憶體元件包括薄膜電晶體。在一些實施例中，所述薄膜電晶體包括：鎢系薄膜電晶體，或者氧化銦鎵鋅薄膜電晶體。在一些實施例中，所述的半導體結構，還包括以下中的一者或多者：電阻器，電耦合到所述記憶體元件，電容器，電耦合到所述記憶體元件，或者電感器，電耦合到所述記憶體元件。在一些實施例中，所述半導體結構包括穿過所述記憶體元件延伸到所述邏輯元件的導電結構的導電結構。在一些實施例中，所述的半導體結構，還包括在所述邏輯元件的所述第一側上設置在所述邏輯元件與所述載體晶圓之間的附加介電結構。在一些實施例中，所述邏輯元件包括金屬氧化物半導體全環繞閘極場效電晶體（MOS GAA FET）。在一些實施例中，所述邏輯元件包括中央處理器或圖形處理器。在一些實施例中，所述記憶體元件包括二維（2D）記憶體元件，其中所述邏輯元件包括三維（3D）邏輯元件，或者它們的組合。
如上文更詳細闡述，本文闡述的一些實施例提供一種形成半導體結構的方法。所述方法包括在晶圓上形成邏輯元件。所述方法包括將載體晶圓耦合到所述邏輯元件的第一側，所述第一側是與所述晶圓相對的側。所述方法包括從所述邏輯元件的第二側移除所述晶圓的至少一部分。所述方法包括在從所述邏輯元件的所述第二側移除所述晶圓的所述至少一部分之後，在所述邏輯元件的所述第二側上形成記憶體元件。在一些實施例中，所述的一種形成半導體結構的方法，還包括：在所述邏輯元件的所述第二側處形成導電結構；以及在所述導電結構的表面上形成介電結構，其中在所述邏輯元件的所述第二側上形成所述記憶體元件包括：在所述介電結構上形成所述記憶體元件。在一些實施例中，所述的一種形成半導體結構的方法，還包括：在所述記憶體元件上方形成電阻器；以及在所述電阻器與所述記憶體元件之間形成連接，其中所述記憶體元件包括電阻式隨機存取記憶體元件。在一些實施例中，所述的一種形成半導體結構的方法，還包括：在所述記憶體元件上方形成電容器，其中所述記憶體元件包括動態隨機存取記憶體元件。在一些實施例中，所述的一種形成半導體結構的方法，還包括：在所述記憶體元件上方形成電感器；以及在所述電感器與所述記憶體元件之間形成連接。
如上文更詳細闡述，本文闡述的一些實施例提供一種形成半導體結構的方法。所述方法包括在SOI晶圓上形成邏輯元件。所述方法包括使用堆疊式晶圓鍵合將載體晶圓耦合到所述邏輯元件的第一側，所述第一側是與所述SOI晶圓相對的側。所述方法包括從所述邏輯元件的第二側移除所述SOI晶圓的至少一部分，所述第二側與所述第一側相對。所述方法包括在所述邏輯元件的所述第二側形成介電層。所述方法包括形成穿過所述介電層延伸到所述邏輯元件的源極/汲極或導電結構的凹槽。所述方法包括在所述凹槽內形成導電結構。所述方法包括在所述介電層的表面及所述導電結構的表面上形成介電結構。所述方法包括在所述介電結構上形成記憶體元件。在一些實施例中，所述導電結構包括：接觸金屬矽化物，及接觸金屬插栓。在一些實施例中，所述的一種形成半導體結構的方法，還包括：在矽晶圓上形成鎢系層；將所述鎢系層的第一表面耦合到載體，所述鎢系層的所述第一表面是與所述矽晶圓相對的表面；移除所述矽晶圓，暴露出所述鎢系層的第二表面，所述第二表面與所述第一表面相對；將所述鎢系層的所述第二表面耦合在所述邏輯元件的所述第二側處；以及移除所述載體，其中所述記憶體元件包括所述鎢系層。在一些實施例中，所述記憶體元件包括二維（2D）記憶體元件，其中所述邏輯元件包括三維（3D）邏輯元件，或者它們的組合。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對本文作出各種改變、代替及更改。
100:環境 102:半導體製程設備/沉積設備 104:半導體製程設備/蝕刻設備 106:半導體製程設備/平坦化設備 108:半導體製程設備/鍵合設備 110:半導體製程設備/雷射設備 112:半導體製程設備/曝光設備 114:晶圓/晶片輸送設備 200A、200B:半導體結構 202:載體晶圓 204、208、242、244:介電結構 206:邏輯元件 210:記憶體元件 212:第一側 214:第二側 216:全環繞閘極場效電晶體（GAA FET） 218:源極/汲極 220:閘極 222:隔離層 224、230:矽基層 226:介電襯墊 228、232、236、250、254、258:層間介電層 234、238、240、252、256、260、606、608、706、708、806、808、906、908:導電結構 246:第一儲存層/鎢系層 248:第二儲存層 262、264、304:矽基結構 300、400、500、600、700、800、900:實施例 302:晶圓 306:高密度電漿氧化物系結構 308:熱氧化系結構 310、402:光阻結構 312、318、404:凹槽 314、316:介電層 406:襯墊 502:矽晶圓 504:黏著層 506:載體 508:釋放層 602、702、804:連接 604:電阻器 704:電容器 802:電感器 910:氧化銦鎵鋅薄膜電晶體 1000:元件 1010:匯流排 1020:處理器 1030:記憶體 1040:儲存元件 1050:輸入元件 1060:輸出元件 1070:通訊組件 1100、1200:製程 1110、1120、1130、1140、1210、1220、1230、1240、1250、1260、1270、1280:框
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是其中可實施本文中闡述的系統和/或方法的示例性環境的圖。 圖2A及圖2B是本文中闡述的示例性半導體結構的圖。 圖3A至圖3W是本文中闡述的示例性實施例的圖。 圖4A至圖4E是本文中闡述的示例性實施例的圖。 圖5A至圖5E是本文中闡述的示例性實施例的圖。 圖6A至圖6E是本文中闡述的示例性實施例的圖。 圖7A至圖7E是本文中闡述的示例性實施例的圖。 圖8A至圖8E是本文中闡述的示例性實施例的圖。 圖9A至圖9C是本文中闡述的示例性實施例的圖。 圖10是圖1所示一個或多個元件的示例性元件的圖。 圖11及圖12是與形成半導體結構相關的示例性製程的流程圖。
1100:製程
1110:在晶圓上形成邏輯元件
1120:將載體晶圓耦合到邏輯元件的第一側
1130:移除晶圓的至少一部分
1140:在邏輯元件的第二側上形成記憶體元件

Claims (1)

  1. 一種半導體結構，包括： 邏輯元件，在所述邏輯元件的第一側處設置在所述半導體結構的載體晶圓上； 介電結構，設置在所述邏輯元件的第二側上，所述第二側與所述第一側相對；以及 記憶體元件，在所述介電結構上形成。
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